CN117637005A - 半导体晶片及序列检查电路 - Google Patents

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CN117637005A
CN117637005A CN202210967490.7A CN202210967490A CN117637005A CN 117637005 A CN117637005 A CN 117637005A CN 202210967490 A CN202210967490 A CN 202210967490A CN 117637005 A CN117637005 A CN 117637005A
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Abstract

一种半导体晶片及序列检查电路，半导体晶片包含一实体层以及一处理电路。该实体层包含至少一序列检查电路以及至少一信号传输路径，其中该至少一序列检查电路用以根据一时脉信号以及经由该至少一信号传输路径传输的至少一测试数据信号产生至少一测试结果信号，且该时脉信号未经由该至少一信号传输路径传输。该处理电路电性耦接于该实体层，并用以根据该至少一测试结果信号的电压位准判断该至少一信号传输路径的运作状态。通过序列检查电路对测试数据信号进行两次检查，本揭示内容的半导体晶片可在时脉信号与测试数据信号原本匹配的时序消失的情况下建立一个适用于指令/地址实体层的数据回送式样机制，以提升可测试性设计的覆盖范围。

Description

半导体晶片及序列检查电路
技术领域
本揭示内容是有关于一种半导体晶片，且特别是指一种包含序列检查电路的半导体晶片。
背景技术
在高频宽记忆体的规范中，指令/地址实体层(command/address PHY，CAPHY)被设计为仅有传输端，而没有接收端。因此，在可测试性设计(design for testability，DFT)中，指令/地址实体层没有像数据位元组实体层(data quadword PHY，DQPHY)一样有数据回送式样(loopback pattern)的机制，以供测试检验。有鉴于此，有必要对现有设计进行改善，以满足要求。
发明内容
本揭示内容的一态样为一半导体晶片。该半导体晶片包含一实体层以及一处理电路。该实体层包含至少一序列检查电路以及至少一信号传输路径，其中该至少一序列检查电路用以根据一时脉信号以及经由该至少一信号传输路径传输的至少一测试数据信号产生至少一测试结果信号，且该时脉信号未经由该至少一信号传输路径传输。该处理电路电性耦接于该实体层，并用以根据该至少一测试结果信号的电压位准判断该至少一信号传输路径的运作状态。
于一些实施例中，该至少一序列检查电路用以根据该时脉信号的多个上升缘以及多个下降缘对该至少一测试数据信号的一数据序列进行两次检查。
于一些实施例中，该至少一序列检查电路包含：一第一移位暂存器电路，用以根据该时脉信号的所述多个上升缘检查该至少一测试数据信号的该数据序列，以输出一第一检查结果信号；一第二移位暂存器电路，用以根据该时脉信号的所述多个下降缘检查该至少一测试数据信号的该数据序列，以输出一第二检查结果信号；以及一输出端逻辑门，用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出该至少一测试结果信号。
于一些实施例中，该第一移位暂存器电路包含：序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。
于一些实施例中，该第二移位暂存器电路包含：序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。
于一些实施例中，该至少一序列检查电路还包含：一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。
于一些实施例中，当该第一检查结果信号与该第二检查结果信号中的至少一者具有一第一电压位准，该输出端逻辑门输出具有该第一电压位准的该至少一测试结果信号，且该处理电路根据具有该第一电压位准的该至少一测试结果信号判断该至少一信号传输路径正常运作；其中当该第一检查结果信号与该第二检查结果信号均具有不同于该第一电压位准的一第二电压位准，该输出端逻辑门输出具有该第二电压位准的该至少一测试结果信号，且该处理电路根据具有该第二电压位准的该至少一测试结果信号判断该至少一信号传输路径未正常运作。
于一些实施例中，当该至少一序列检查电路所产生的二个检查结果中的至少一个是正确的，该处理电路判断该至少一信号传输路径正常运作。
于一些实施例中，该至少一测试数据信号的该数据序列由该处理电路所包含的至少一序列产生电路产生。
于一些实施例中，该至少一序列产生电路为一伪随机二进位序列(Psuedo RandomBinary Sequence)产生器。
于一些实施例中，该半导体晶片还包含一记忆体电路，且该记忆体电路用以电性耦接于该实体层。
于一些实施例中，该半导体晶片还包含一中介层，且该实体层与该记忆体电路经由该中介层耦接于彼此。
本案的另一态样为一序列检查电路。该序列检查电路用以检查经由一实体层的一信号传输路径传输的一测试数据信号，并包含一第一移位暂存器电路、一第二移位暂存器电路以及一输出端逻辑门。该第一移位暂存器电路用以根据一时脉信号的多个上升缘对该测试数据信号的一数据序列进行第一次检查，以输出一第一检查结果信号。该第二移位暂存器电路用以根据该时脉信号的多个下降缘对该测试数据信号的该数据序列进行第二次检查，以输出一第二检查结果信号。该输出端逻辑门用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出一测试结果信号，其中该测试结果信号用以指示该信号传输路径的运作状态。其中该时脉信号未经由该至少一信号传输路径传输。
于一些实施例中，该第一移位暂存器电路包含：序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该测试数据信号的该数据序列的多个数据值；一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。
于一些实施例中，该第一逻辑门与该第二逻辑门各自为异或(XOR)门。
于一些实施例中，该第二移位暂存器电路包含：序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该测试数据信号的该数据序列的多个数据值；一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。
于一些实施例中，该第三逻辑门与该第四逻辑门各自为异或(XOR)门。
于一些实施例中，该序列检查电路还包含：一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。
于一些实施例中，该输出端逻辑门为与(AND)门。
于一些实施例中，该信号传输路径包含一子逻辑电路以及一输入输出电路，该子逻辑电路用以接收至少一第一数据序列以输出一第二数据序列，且该输入输出电路用以接收该第二数据序列以输出一第三数据序列；其中该第二数据序列或该第三数据序列用以作为该测试数据信号。
通过序列检查电路，本揭示内容的半导体晶片可在时脉信号与测试数据信号原本匹配的时序消失的情况下建立一个适用于指令/地址实体层的数据回送式样机制，以提升可测试性设计的覆盖范围。
附图说明
图1为根据本揭示内容的一些实施例所绘示的一种半导体晶片的方块图；
图2为根据本揭示内容的一些实施例所绘示的一种序列检查电路的电路图；
图3为根据本揭示内容的一些实施例所绘示的一种半导体晶片内的多个信号的时序图；
图4为根据本揭示内容的一些实施例所绘示的一种序列检查电路于第一时间的电路图；
图5为根据本揭示内容的一些实施例所绘示的一种序列检查电路于第二时间的电路图；
图6A为根据本揭示内容的一些实施例所绘示的一种半导体晶片的方块图；
图6B为根据本揭示内容的一些实施例所绘示的一种半导体晶片的方块图；
图6C为根据本揭示内容的一些实施例所绘示的一种半导体晶片的方块图。
【符号说明】
10:处理电路
11:信号产生电路
20:实体层
21:逻辑电路
23:输入输出电路
25:锁相回路电路
30:记忆体电路
40:中介层
100,200,300:半导体晶片
110:序列产生电路
210:序列检查电路
212:子逻辑电路
SS:参考数据序列
SP:第一数据序列
CA_o:第二数据序列
CA_i:第三数据序列
CLR:控制信号
CK:时脉信号
XCK:时脉信号
ERR:测试结果信号
ERR_r:第一检查结果信号
ERR_f:第二检查结果信号
FF1:第一正反器
FF2:第二正反器
FF3:第三正反器
FF4:第四正反器
LG1:第一逻辑门
LG2:第二逻辑门
LG3:第三逻辑门
LG4:第四逻辑门
LG_o:输出端逻辑门
LH1:第一闩锁电路
LH2:第二闩锁电路
SR1:第一移位暂存器电路
SR2:第二移位暂存器电路
IVT:反门
T1,T2:周期
t1:第一时间
t2:第二时间
(1)～(7):编号
具体实施方式
下文是举实施例配合所附附图作详细说明，但所描述的具体实施例仅用以解释本案，并不用来限定本案，而结构操作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本揭示内容所涵盖的范围。
在全篇说明书与权利要求书所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭示的内容中与特殊内容中的平常意义。
关于本文中所使用的“耦接”或“连接”，均可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
为了方便说明起见，本案说明书和附图中使用的元件符号中的小写英文索引1～n，只是为了方便指称个别的元件，并非有意将前述元件的数量局限在特定数目。在本案说明书和附图中，若使用某一元件符号时没有指明该元件符号的索引，则代表该元件符号是指称所属元件群组中不特定的任一元件。例如，元件符号11[1]指称的对象是信号产生电路11[1]，而元件符号11指称的对象则是信号产生电路11[1]～11[n]中不特定的任意信号产生电路。
请参阅图1，图1为根据本揭示内容的一些实施例所绘示的一种半导体晶片100的方块图。于一些实施例中，如图1所示，半导体晶片100包含一处理电路10以及一实体层(physical layer，PHY)20。具体而言，处理电路10可通过***单晶片(SoC)来实现，且实体层20可通过指令/地址实体层(command/address PHY，CAPHY)来实现。
首先，详细说明处理电路10及实体层20的结构。于一些实施例中，处理电路10包含至少一信号产生电路11。举例来说，于图1的实施例中，处理电路10包含n个信号产生电路11[1]～11[n]，其中n为大于1的正整数。
于一些实施例中，n个信号产生电路11[1]～11[n]彼此具有相同的结构，但本揭示内容并不以此为限。为简化说明，以下将以信号产生电路11[1]为例详细说明信号产生电路11的结构。如图1所示，信号产生电路11[1]包含多个序列产生电路110[1]～110[4]，但本揭示内容并不以此为限。具体而言，序列产生电路110[1]～110[4]各自通过一伪随机二进位序列(Psuedo Random Binary Sequence，PRBS)产生器来实现。PRBS产生器的结构为本揭示内容所属技术领域中具通常知识者所熟知，故不在此赘述。
于一些实施例中，实体层20电性耦接于处理电路10，并包含至少一逻辑电路21、至少一输入输出(input/output，I/O)电路23以及一锁相回路(phase lock loop，PLL)电路25。举例来说，于图1的实施例中，实体层20包含n个逻辑电路21[1]～21[n]以及n个输入输出电路23[1]～23[n]。如图1所示，多个逻辑电路21[1]～21[n]分别电性耦接于多个输入输出电路23[1]～23[n]，且亦分别电性耦接于多个信号产生电路11[1]～11[n]。此外，锁相回路电路25耦接于多个逻辑电路21[1]～21[n]。
于一些实施例中，n个逻辑电路21[1]～21[n]彼此具有相同的结构，但本揭示内容并不以此为限。为简化说明，以下将以逻辑电路21[1]为例说明逻辑电路21的结构。如图1所示，逻辑电路21[1]包含一序列检查电路210以及一子逻辑电路212，且子逻辑电路212耦接于信号产生电路11[1]。具体而言，子逻辑电路212可通过一并行-串行(parallel-to-serial)转换电路来实现。并行-串行转换电路的结构为本揭示内容所属技术领域中具通常知识者所熟知，故不在此赘述。对应于通过PRBS产生器来实现的序列产生电路110，序列检查电路210可通过一PRBS检查器来实现。序列检查电路210的结构将于后续段落中搭配图2详细说明。
于一些实施例中，n个输入输出电路23[1]～23[n]彼此亦具有相同的结构，但本揭示内容并不以此为限。具体而言，多个输入输出电路23[1]～23[n]中的每一者包含一发射路径(图中未示)以及一接收路径(图中未示)。输入输出电路23的结构为本揭示内容所属技术领域中具通常知识者所熟知，故不在此赘述。
请参阅图2，图2为根据本揭示内容的一些实施例所绘示的一种序列检查电路210的电路图。于一些实施例中，如图2所示，序列检查电路210包含一第一移位暂存器电路SR1、一第二移位暂存器电路SR2、一第一闩锁电路LH1、一第二闩锁电路LH2以及一输出端逻辑门LG_o。具体而言，第一闩锁电路LH1耦接于第一移位暂存器电路SR1的一输出端及输出端逻辑门LG_o的一第一输入端之间，且第二闩锁电路LH2耦接于第二移位暂存器电路SR2的一输出端及输出端逻辑门LG_o的一第二输入端之间。
此外，虽未绘示于图2中，应当理解，第一移位暂存器电路SR1的一数据输入端及第二移位暂存器电路SR2的一数据输入端耦接于图1中的输入输出电路23，第一移位暂存器电路SR1的一时脉输入端及第二移位暂存器电路SR2的一时脉输入端耦接于图1中的锁相回路电路25，且输出端逻辑门LG_o的一输出端耦接于图1中的处理电路10。
于一些实施例中，如图2所示，第一移位暂存器电路SR1包含多个第一正反器FF1[1]～FF1[7]、一第一逻辑门LG1、一第二正反器FF2以及一第二逻辑门LG2。多个第一正反器FF1[1]～FF1[7]序列连接。第一逻辑门LG1耦接于第一正反器FF1[6]的一数据输出端、第一正反器FF1[7]的一数据输出端及第二正反器FF2的一数据输入端。第二逻辑门LG2耦接于第一正反器FF1[1]的一数据输出端及第二正反器FF2的一数据输出端。
于一些实施例中，如图2所示，第二移位暂存器电路SR2包含多个第三正反器FF3[1]～FF3[7]、一第三逻辑门LG3、一第四正反器FF4以及一第四逻辑门LG4。多个第三正反器FF3[1]～FF3[7]序列连接。第三逻辑门LG3耦接于第三正反器FF3[6]的一数据输出端、第三正反器FF3[7]的一数据输出端及第四正反器FF4的一数据输入端。第四逻辑门LG4耦接于第三正反器FF3[1]的一数据输出端及第四正反器FF4的一数据输出端。
于图2的实施例中，第一逻辑门LG1、第二逻辑门LG2、第三逻辑门LG3与第四逻辑门LG4各自可通过一异或(XOR)门来实现，而输出端逻辑门LG_o可通过一与(AND)门来实现。然而，本揭示内容并不以此为限。举例来说，于其他实施例中，第一逻辑门LG1与第三逻辑门LG3各自可通过异或(XOR)门来实现，第二逻辑门LG2与第四逻辑门LG4各自可通过一同或(XNOR)门来实现，而输出端逻辑门LG_o可通过一反或(NOR)门来实现。
于一些实施例中，半导体晶片100用以电性耦接于一记忆体电路(未示于图1中)。如此一来，处理电路10可透过实体层20发送指令信号及/或地址信号至记忆体电路。于一些实施例中，会利用处理电路10在半导体晶片100进行封装以前对实体层20进行测试，以防止因为实体层20的不正常运作而导致记忆体电路接收到错误的信号。以下将详细说明处理电路10对于实体层20的测试操作。
请再次参阅图1，于一些实施例中，序列产生电路110用以根据预先设定好的一种子值(或一初始值)产生一第一数据序列SP。举例来说，序列产生电路110[1]用以根据第一种子值产生第一数据序列SP[1]，序列产生电路110[2]用以根据第二种子值产生第一数据序列SP[2]，序列产生电路110[3]用以根据第三种子值产生第一数据序列SP[3]，且序列产生电路110[4]用以根据第四种子值产生第一数据序列SP[4]。应当理解，第一种子值、第二种子值、第三种子值及第四种子值可全部相同或全部不相同，亦可部分相同且部分不相同。据此，第一数据序列SP[1]～SP[4]可全部相同或全部不相同，亦可部分相同且部分不相同。
于一些实施例中，第一数据序列SP具有多个数据值，且每个数据值可为逻辑“1”或逻辑“0”。换言之，第一数据序列SP可由逻辑“1”及逻辑“0”排列组成。值得注意的是，在序列产生电路110输出2M-1个数据值后，序列产生电路110下一次所输出的2M-1个数据值将与先前输出的2M-1个数据值有相同的排列，其中M为PRBS产生器的阶数(例如：4、7、15、23、31等)。应当理解，在已知种子值及PRBS产生器的阶数的情况下，第一数据序列SP的多个数据值是可预测的。
请参阅图3，图3为根据本揭示内容的一些实施例所绘示的半导体晶片100内的多个信号的时序图。于一些实施例中，通过设定第一种子值、第二种子值、第三种子值及第四种子值，信号产生电路11[1]相当于经由多个序列产生电路110[1]～110[4]将一参考数据序列SS的多个数据值平行输出。以参考数据序列SS中的前七个数据值(于图3中以编号(1)～(7)表示)为例，随着一时脉信号CK中一脉冲的触发，参考数据序列SS中编号(1)～(4)的数据值经多个序列产生电路110[1]～110[4]平行输出。又，随着时脉信号CK中次一脉冲的触发，参考数据序列SS中编号(3)～(7)的数据值及未被以编号表示的第八个数据值经多个序列产生电路110[1]～110[4]平行输出。此外，应当理解，多个第一数据序列SP的数量及多个序列产生电路110的数量可依据需求改变，并不限于图1或图3中的4个。举例来说，于一些实施例中，信号产生电路11包含至少一个序列产生电路110，并用以产生至少一个第一数据序列SP。
于一些实施例中，如图1所示，锁相回路电路25用以根据时脉信号CK产生另一时脉信号XCK至多个逻辑电路21[1]～21[n]。如图3所示，时脉信号CK具有一周期T1，时脉信号XCK则具有另一周期T2，且周期T1大于周期T2。换言之，时脉信号XCK的频率比时脉信号CK的频率还高。于一些实施例中，时脉信号XCK与时脉信号CK之间的频率差异对应于第一数据序列SP的数量。举例来说，图1中第一数据序列SP的数量为4个，而图3中时脉信号XCK的频率则对应地为时脉信号CK的频率的4倍，但本揭示内容并不限于此。
于一些实施例中，子逻辑电路212用以接收至少一第一数据序列SP，以输出一第二数据序列CA_o。如图1所示，子逻辑电路212用以接收多个第一数据序列SP[1]～SP[4]，并用以根据时脉信号XCK将平行输入的多个第一数据序列SP[1]～SP[4]转换为串行输出的第二数据序列CA_o。于一些实施例中，如图3所示，第二数据序列CA_o的多个数据值的排序与参考数据序列SS的多个数据值的排序实质上相同。第二数据序列CA_o与参考数据序列SS的差异仅在于数据值的输出频率。
于一些实施例中，输入输出电路23用以透过前述发射路径接收第二数据序列CA_o，并用以透过前述接收路径将第二数据序列CA_o作为一第三数据序列CA_i传输至序列检查电路210。注意的是，输入输出电路23的接收路径通常被关闭或禁能，且仅在实体层20的测试期间被开启或致能。
由上述说明可知，当子逻辑电路212及输入输出电路23正常运作时，第二数据序列CA_o的多个数据值的排序及第三数据序列CA_i的多个数据值的排序将与参考数据序列SS的多个数据值的排序实质上相同。此外，当子逻辑电路212及输入输出电路23中的至少一者不正常运作时，第三数据序列CA_i的多个数据值的排序则可能与参考数据序列SS的多个数据值的排序不相同。
值得注意的是，如图1所示，本揭示内容的序列检查电路210可检查经由子逻辑电路212及输入输出电路23传输的第三数据序列CA_i，以产生一测试结果信号ERR至处理电路10。如此一来，处理电路10可根据测试结果信号ERR判断实体层20的子逻辑电路212及输入输出电路23的运作状态。
请再次参阅图2，序列检查电路210用以接收第三数据序列CA_i及时脉信号XCK。于一些实施例中，子逻辑电路212及/或输入输出电路23可能受制程、电压及/或温度影响而使时脉信号XCK与第三数据序列CA_i原本匹配的时序消失。值得注意的是，序列检查电路210用以通过第一移位暂存器电路SR1与第二移位暂存器电路SR2根据时脉信号XCK的多个上升缘(rising edge)以及多个下降缘(falling edge)对第三数据序列CA_i的数据序列进行两次检查。如此一来，本揭示内容的序列检查电路210可避免因为时脉信号XCK与第三数据序列CA_i原本匹配的时序消失而错误地检查第三数据序列CA_i的数据序列。
具体而言，第一移位暂存器电路SR1用以接收第三数据序列CA_i及时脉信号XCK，并用以根据时脉信号XCK的多个上升缘检查第三数据序列CA_i的数据序列(即，第一次检查)，以输出一第一检查结果信号ERR_r。第二移位暂存器电路SR2用以接收第三数据序列CA_i及与时脉信号XCK反相的另一时脉信号(图中未示)，其中所述另一时脉信号可经由一反(NOT)门IVT对时脉信号XCK进行反相操作而产生。据此，第二移位暂存器电路SR2用以根据时脉信号XCK的多个下降缘检查第三数据序列CA_i的数据序列(即，第二次检查)，以输出一第二检查结果信号ERR_f。
于一些实施例中，第一移位暂存器电路SR1中的多个第一正反器FF1[1]～FF1[7]用以根据时脉信号XCK的多个上升缘依次暂存第三数据序列CA_i的数据序列的多个数据值。以下将以图4的实施例为例进行说明。请参阅图4，图4为根据本揭示内容的一些实施例所绘示的序列检查电路210于一第一时间t1的电路图。又如图3所示，第一时间t1对应于时脉信号XCK的多个上升缘中的一者。于第一时间t1，多个第一正反器FF1[1]～FF1[7]各自暂存第三数据序列CA_i的多个数据值中的一对应者。举例来说，如图4所示，第一正反器FF1[1]暂存逻辑“1”，第一正反器FF1[2]暂存逻辑“1”，第一正反器FF1[3]暂存逻辑“0”，第一正反器FF1[4]暂存逻辑“0”，第一正反器FF1[5]暂存逻辑“0”，第一正反器FF1[6]暂存逻辑“0”，且第一正反器FF1[7]暂存逻辑“0”。
又如图4所示，第一逻辑门LG1用以根据第一正反器FF1[6]及第一正反器FF1[7]于第一时间t1所暂存的数据值(即，2个逻辑“0”)计算一第一计算逻辑值(即，逻辑“0”)。
此外，第二正反器FF2用以根据时脉信号XCK的多个上升缘暂存第一逻辑门LG1所计算的第一计算逻辑值。举例来说，于第一时间t1，第二正反器FF2暂存第一逻辑门LG1在第一时间t1之前所计算的逻辑“1”，而第一逻辑门LG1于第一时间t1所计算的逻辑“0”还未被第二正反器FF2储存。
请参阅图5，图5为根据本揭示内容的一些实施例所绘示的序列检查电路210于一第二时间t2的电路图。又如图3所示，第二时间t2在第一时间t1之后，并对应于时脉信号XCK的多个上升缘中的另一者。于第二时间t2，多个第一正反器FF1[1]～FF1[7]各自暂存其数据输入端所接收的数据值(亦为第三数据序列CA_i的多个数据值中的一对应者)。举例来说，如图5所示，第一正反器FF1[1]暂存第三数据序列CA_i于第二时间t2的数据值(即，如图3所示的逻辑“0”)，第一正反器FF1[2]暂存第一正反器FF1[1]于第一时间t1所暂存的逻辑“1”，第一正反器FF1[3]暂存第一正反器FF1[2]于第一时间t1所暂存的逻辑“1”，第一正反器FF1[4]暂存第一正反器FF1[3]于第一时间t1所暂存的逻辑“0”，第一正反器FF1[5]暂存第一正反器FF1[4]于第一时间t1所暂存的逻辑“0”，第一正反器FF1[6]暂存第一正反器FF1[5]于第一时间t1所暂存的逻辑“0”，且第一正反器FF1[7]暂存第一正反器FF1[6]于第一时间t1所暂存的逻辑“0”。
于第二时间t2，第二正反器FF2亦暂存第一逻辑门LG1于第一时间t1所计算的第一计算逻辑值(即，逻辑“0”)。此外，第二逻辑门LG2用以根据第一计算逻辑值与第一正反器FF1[1]于第二时间t2所暂存的数据值(即，逻辑“0”)计算一第一验证逻辑值(即，逻辑“0”)作为第一检查结果信号ERR_r。
总而言之，第一逻辑门LG1依据多个第一正反器FF1[1]～FF1[7]中的一者(例如，第一正反器FF1[6])与另一者(例如，第一正反器FF1[7])于第一时间t1暂存的数据值计算第一计算逻辑值。接着，第二逻辑门LG2依据第一计算逻辑值与多个第一正反器FF1[1]～FF1[7]中的又一者(例如，第一正反器FF1[1])于第二时间t2所暂存的数据值计算第一验证逻辑值。
值得注意的是，由于第一检查结果信号ERR_r于第二时间t2为逻辑「0」，第三数据序列CA_i于第二时间t2的数据值符合预期。应当理解，若第一检查结果信号ERR_r于某一时间为逻辑“1”，则第三数据序列CA_i于所述某一时间的数据值即不符合预期。据此，第一移位暂存器电路SR1所输出的第一检查结果信号ERR_r可指示第三数据序列CA_i的第一次检查结果是否正常。
于一些实施例中，第一闩锁电路LH1用以根据一控制信号CLR选择性地输出第一检查结果信号ERR_r至输出端逻辑门LG_o。举例来说，如图5所示，第一闩锁电路LH1根据第一电压位准(例如，逻辑“0”)的控制信号CLR输出第一检查结果信号ERR_r。
由上述说明可知，要在第三数据序列CA_i的至少前七个数据值都输入第一移位暂存器电路SR1之后，第一移位暂存器电路SR1对于第三数据序列CA_i的检查才算是有意义的。因此，序列检查电路210透过控制信号CLR设定一段缓冲时间不输出检查结果，以避免取得无意义的检查结果。举例来说，于图4的实施例中，第二逻辑门LG2亦根据第一逻辑门LG1在第一时间t1之前所计算的第一计算逻辑值(即，第二正反器FF2暂存的逻辑“1”)与第一正反器FF1[1]于第一时间t1所暂存的数据值(即，逻辑“1”)计算一第一验证逻辑值(即，逻辑“0”)作为第一检查结果信号ERR_r。然而，由于此时控制信号CLR具有不同于第一电压位准的一第二电压位准(即，逻辑“1”)，第一闩锁电路LH1不会输出第一检查结果信号ERR_r。
如前所述，第二移位暂存器电路SR2用以根据时脉信号XCK的多个下降缘检查第三数据序列CA_i的数据序列，除此之外第二移位暂存器电路SR2的操作与第一移位暂存器电路SR1的操作类似。亦即，第三逻辑门LG3依据多个第三正反器FF3[1]～FF3[7]中的一者(例如，第三正反器FF3[6])与另一者(例如，第三正反器FF3[7])于一第三时间(图中未示)暂存的数据值计算第二计算逻辑值。接着，第四逻辑门LG4依据第二计算逻辑值与多个第三正反器FF3[1]～FF3[7]中的又一者(例如，第三正反器FF3[1])于第三时间之后的一第四时间(图中未示)所暂存的数据值计算第二验证逻辑值作为第二检查结果信号ERR_f。第二检查结果信号ERR_f可用以指示第三数据序列CA_i的第二次检查结果是否正常。此外，第二闩锁电路LH2用以根据控制信号CLR选择性地输出第二移位暂存器电路SR2所产生的第二检查结果信号ERR_f至输出端逻辑门LG_o。第二闩锁电路LH2的操作与第一闩锁电路LH1的操作类似，故不在此赘述。
于一些实施例中，输出端逻辑门LG_o用以根据第一检查结果信号ERR_r的电压位准以及第二检查结果信号ERR_f的电压位准输出测试结果信号ERR至处理电路10。
具体而言，如图5所示，当第一检查结果信号ERR_r与第二检查结果信号ERR_f中的至少一者具有第一电压位准(例如，逻辑“0”)，输出端逻辑门LG_o输出具有第一电压位准的测试结果信号ERR。处理电路10根据具有第一电压位准的测试结果信号ERR判断子逻辑电路212及输入输出电路23正常运作。换句话说，当序列检查电路210所产生的二个检查结果中的至少一个是正确的(即，第一检查结果信号ERR_r与第二检查结果信号ERR_f中的至少一者具有第一电压位准)，处理电路10判断子逻辑电路212及输入输出电路23正常运作。
当第一检查结果信号ERR_r与第二检查结果信号ERR_f均具有不同于第一电压位准的第二电压位准(例如：逻辑“1”)，输出端逻辑门LG_o输出具有第二电压位准的测试结果信号ERR。处理电路10根据具有第二电压位准的测试结果信号ERR判断子逻辑电路212及输入输出电路23中的至少一者未正常运作。换句话说，当序列检查电路210所产生的二个检查结果均不正确(即，第一检查结果信号ERR_r与第二检查结果信号ERR_f均具有第二电压位准)，处理电路10判断子逻辑电路212及输入输出电路23中的至少一者未正常运作。由此可知，测试结果信号ERR可指示用以传输第三数据序列CA_i的子逻辑电路212及输入输出电路23的运作状态。
由上述说明可知，本揭示内容的序列检查电路210用以检查经由实体层20的信号传输路径(即，子逻辑电路212及输入输出电路23)传输的测试数据信号(即，第三数据序列CA_i)，但本揭示内容并不限于此。于其他实施例中，序列检查电路210可将第二数据序列CA_o作为测试数据信号接收并检查，以单独测试子逻辑电路212(即，信号传输路径)的运作状态。
于上述实施例中，序列产生电路110通过7阶的PRBS产生器来实现，因此序列检查电路210亦通过7阶的PRBS检查器来实现。举例来说，第一移位暂存器电路SR1的多个第一正反器FF1的数量与第二移位暂存器电路SR2的多个第三正反器FF3的数量均为7个。然而，本揭示内容并不限于此。当PRBS产生器的阶数改变时，多个第一正反器FF1的数量与多个第三正反器FF3的数量均会相对应地改变，且第一逻辑门LG1与第三逻辑门LG3进行计算所需的数据值也可能相对应地从不同的正反器取得。此外，所述缓冲时间亦可能随着PRBS产生器的阶数改变而拉长或缩短。
于图1的实施例中，当实体层20耦接于记忆体电路时，多个输入输出电路23[1]～23[n-1]可用以传输指令信号及/或地址信号至记忆体电路，而输入输出电路23[n]可用以传输时脉信号至记忆体电路。已知技术在测试多个输入输出电路时，会通过将时脉信号XCK输入至输入输出电路来产生特定时脉信号(其由于输入输出电路受制程、电压及/或温度影响而可能与测试数据信号有类似的延迟)，根据测试数据信号及特定时脉信号对用以传输指令信号及/或地址信号的其余输入输出电路进行测试，并根据用以传输指令信号及/或地址信号的其余输入输出电路的测试结果反推用以传输时脉信号的输入输出电路是否正常运作。
值得注意的是，本揭示内容对用以传输时脉信号的输入输出电路23[n]及用以传输指令信号及/或地址信号的其余输入输出电路23[1]～23[n-1]一视同仁，亦即，本揭示内容让实体层20的每个信号传输路径都传输测试数据信号以对其进行测试，且未让时脉信号XCK经由信号传输路径(即，子逻辑电路212及输入输出电路23)传输。因此，相较于已知技术，本揭示内容的实体层20没有额外产生特定时脉信号，使测试及实作过程更为简化。此外，透过序列检查电路210对测试数据信号进行两次检查，本揭示内容亦不必担心因为测试数据信号与时脉信号XCK原本匹配的时序消失而误判测试数据信号具有不正常的数据序列。
于上述实施例中，请同时参阅图1及图6A，半导体晶片100经过封装后才与封装完成的记忆体电路30电性耦接，但本揭示内容并不限于此。举例来说，请参阅图6B，图6B为根据本揭示内容的一些实施例所绘示的半导体晶片200的方块图。于一些实施例中，如图6B所示，处理电路10、实体层20可与记忆体电路30封装在一起。换言之，半导体晶片200可包含处理电路10、实体层20及记忆体电路30。于一些实施例中，如图6B所示，实体层20可直接耦接于记忆体电路30，但本揭示内容并不限于此。举例来说，请参阅图6C，图6C为根据本揭示内容的一些实施例所绘示的半导体晶片300的方块图。于一些实施例中，半导体晶片300还可包含一中介层(interposer)40，且实体层20与记忆体电路30经由中介层40间接耦接于彼此。具体而言，记忆体电路30可通过高频宽记忆体(high bandwidth memory)来实现。
由上述本揭示内容的实施方式可知，通过序列检查电路，本揭示内容的半导体晶片可在时脉信号与测试数据信号原本匹配的时序消失的情况下建立一个适用于指令/地址实体层的数据回送式样机制，以提升可测试性设计的覆盖范围。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，所属技术领域具有通常知识者在不脱离本揭示内容的精神和范围内，当可作各种更动与润饰，因此本揭示内容的保护范围当视所附的权利要求书所界定的范围为准。

Claims (20)

1.一种半导体晶片，其特征在于，包含：
一实体层，包含至少一序列检查电路以及至少一信号传输路径，其中该至少一序列检查电路用以根据一时脉信号以及经由该至少一信号传输路径传输的至少一测试数据信号产生至少一测试结果信号，且该时脉信号未经由该至少一信号传输路径传输；以及
一处理电路，电性耦接于该实体层，并用以根据该至少一测试结果信号的电压位准判断该至少一信号传输路径的运作状态。
2.根据权利要求1所述的半导体晶片，其特征在于，该至少一序列检查电路用以根据该时脉信号的多个上升缘以及多个下降缘对该至少一测试数据信号的一数据序列进行两次检查。
3.根据权利要求2所述的半导体晶片，其特征在于，该至少一序列检查电路包含：
一第一移位暂存器电路，用以根据该时脉信号的所述多个上升缘检查该至少一测试数据信号的该数据序列，以输出一第一检查结果信号；
一第二移位暂存器电路，用以根据该时脉信号的所述多个下降缘检查该至少一测试数据信号的该数据序列，以输出一第二检查结果信号；以及
一输出端逻辑门，用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出该至少一测试结果信号。
4.根据权利要求3所述的半导体晶片，其特征在于，该第一移位暂存器电路包含：
序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；
一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；
一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及
一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。
5.根据权利要求3所述的半导体晶片，其特征在于，该第二移位暂存器电路包含：
序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该至少一测试数据信号的该数据序列的多个数据值；
一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；
一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及
一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。
6.根据权利要求3所述的半导体晶片，其特征在于，该至少一序列检查电路还包含：
一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及
一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。
7.根据权利要求3所述的半导体晶片，其特征在于，当该第一检查结果信号与该第二检查结果信号中的至少一者具有一第一电压位准，该输出端逻辑门输出具有该第一电压位准的该至少一测试结果信号，且该处理电路根据具有该第一电压位准的该至少一测试结果信号判断该至少一信号传输路径正常运作；
其中当该第一检查结果信号与该第二检查结果信号均具有不同于该第一电压位准的一第二电压位准，该输出端逻辑门输出具有该第二电压位准的该至少一测试结果信号，且该处理电路根据具有该第二电压位准的该至少一测试结果信号判断该至少一信号传输路径未正常运作。
8.根据权利要求2所述的半导体晶片，其特征在于，当该至少一序列检查电路所产生的二个检查结果中的至少一个是正确的，该处理电路判断该至少一信号传输路径正常运作。
9.根据权利要求2所述的半导体晶片，其特征在于，该至少一测试数据信号的该数据序列由该处理电路所包含的至少一序列产生电路产生。
10.根据权利要求9所述的半导体晶片，其特征在于，该至少一序列产生电路为一伪随机二进位序列产生器。
11.根据权利要求1所述的半导体晶片，其特征在于，该半导体晶片还包含一记忆体电路，且该记忆体电路用以电性耦接于该实体层。
12.根据权利要求11所述的半导体晶片，其特征在于，该半导体晶片还包含一中介层，且该实体层与该记忆体电路经由该中介层耦接于彼此。
13.一种序列检查电路，其特征在于，该序列检查电路用以检查经由一实体层的一信号传输路径传输的一测试数据信号，并包含：
一第一移位暂存器电路，用以根据一时脉信号的多个上升缘对该测试数据信号的一数据序列进行第一次检查，以输出一第一检查结果信号；
一第二移位暂存器电路，用以根据该时脉信号的多个下降缘对该测试数据信号的该数据序列进行第二次检查，以输出一第二检查结果信号；以及
一输出端逻辑门，用以根据该第一检查结果信号的电压位准以及该第二检查结果信号的电压位准输出一测试结果信号，其中该测试结果信号用以指示该信号传输路径的运作状态；
其中该时脉信号未经由该至少一信号传输路径传输。
14.根据权利要求13所述的序列检查电路，其特征在于，该第一移位暂存器电路包含：
序列连接的多个第一正反器，用以根据该时脉信号的所述多个上升缘依次暂存该测试数据信号的该数据序列的多个数据值；
一第一逻辑门，用以根据所述多个第一正反器中的一第一者以及一第二者于一第一时间所暂存的数据值计算一第一计算逻辑值；
一第二正反器，用以根据该时脉信号的所述多个上升缘暂存该第一计算逻辑值；以及
一第二逻辑门，用以根据该第一计算逻辑值与所述多个第一正反器中的一第三者于该第一时间之后的一第二时间所暂存的数据值计算一第一验证逻辑值作为该第一检查结果信号。
15.根据权利要求14所述的序列检查电路，其特征在于，该第一逻辑门与该第二逻辑门各自为异或(XOR)门。
16.根据权利要求13所述的序列检查电路，其特征在于，该第二移位暂存器电路包含：
序列连接的多个第三正反器，用以根据该时脉信号的所述多个下降缘依次暂存该测试数据信号的该数据序列的多个数据值；
一第三逻辑门，用以根据所述多个第三正反器中的一第一者以及一第二者于一第三时间所暂存的数据值计算一第二计算逻辑值；
一第四正反器，用以根据该时脉信号的所述多个下降缘暂存该第二计算逻辑值；以及
一第四逻辑门，用以根据该第二计算逻辑值与所述多个第三正反器中的一第三者于该第三时间之后的一第四时间所暂存的数据值计算一第二验证逻辑值作为该第二检查结果信号。
17.根据权利要求16所述的序列检查电路，其特征在于，该第三逻辑门与该第四逻辑门各自为异或(XOR)门。
18.根据权利要求13所述的序列检查电路，其特征在于，该序列检查电路还包含：
一第一闩锁电路，耦接于该第一移位暂存器电路与该输出端逻辑门之间，并用以根据一控制信号选择性地输出该第一检查结果信号至该输出端逻辑门；以及
一第二闩锁电路，耦接于该第二移位暂存器电路与该输出端逻辑门之间，并用以根据该控制信号选择性地输出该第二检查结果信号至该输出端逻辑门。
19.根据权利要求13所述的序列检查电路，其特征在于，该输出端逻辑门为与(AND)门。
20.根据权利要求13所述的序列检查电路，其特征在于，该信号传输路径包含一子逻辑电路以及一输入输出电路，该子逻辑电路用以接收至少一第一数据序列以输出一第二数据序列，且该输入输出电路用以接收该第二数据序列以输出一第三数据序列；
其中该第二数据序列或该第三数据序列用以作为该测试数据信号。
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