TWI793695B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構包括溝槽電容、堆疊電容、第一電極板及第二電極板。溝槽電容設置於基板中，其中溝槽電容包括第一導電結構和第一介電結構，其中第一導電結構接觸該第一介電結構。堆疊電容包括第二導電結構及第二介電結構，第二導電結構接觸第二介電結構，其中堆疊電容沿著垂直於基板的上表面的軸向對齊溝槽電容，且第一導電結構電性連接第二導電結構。第一電極板電性連接第一介電結構及第二介電結構。第二電極板電性連接第一導電結構及第二導電結構。

Description

半導體結構及其製造方法
本發明涉及一種半導體結構和製造半導體結構的方法。
去耦電容是電路中裝設在元件的電源端的電容，此電容可以提供較穩定的電源，同時也可以降低元件耦合到電源端的噪聲（解耦），間接可以減少其他元件受此元件噪聲的影響。
隨著科技發展，去耦電容的電容值及尺寸變得相當重要，以便於避免電子裝置當機或失去功能。當去耦電容的電容值不足時，電子裝置的某些功能將難以運行。
從以上描述可知，有必要開發一種去耦電容的製造方法，以增加去耦電容的電容值並解決上述問題。
為解決上述問題，本發明提供一個實施方式是關於半導體結構，包括溝槽電容、堆疊電容、第一電極板及第二電極板。溝槽電容設置於基板中，其中溝槽電容包括第一導電結構和第一介電結構，其中第一導電結構接觸該第一介電結構。堆疊電容包括第二導電結構及第二介電結構，第二導電結構接觸第二介電結構，其中堆疊電容沿著垂直於基板的上表面的軸向對齊溝槽電容，且第一導電結構電性連接第二導電結構。第一電極板電性連接第一介電結構及第二介電結構。第二電極板電性連接第一導電結構及第二導電結構。
在本發明的一個或多個實施方式中，第一導電結構的上表面對齊第一導電結構的上表面。
在本發明的一個或多個實施方式中，第一導電結構位於基板內並環繞第一介電結構的一部分。
在本發明的一個或多個實施方式中，第一介電結構具有另外一部份延伸至基板上。
在本發明的一個或多個實施方式中，第二導電結構環繞第二介電結構的一部分。
在本發明的一個或多個實施方式中，第二導電結構是杯狀的。
在本發明的一個或多個實施方式中，半導體結構更包括連通柱及第三電極板。連通柱延伸穿過基板，其中連通柱接觸第一導電結構。第三電極板設置於基板下，其中第三電極板接觸連通柱。
在本發明的一個或多個實施方式中，第二電極板經該軸向對準第三電極板。
在本發明的一個或多個實施方式中，其中基板的厚度小於或等於6微米(µm)。
在本發明的一個或多個實施方式中，第一介電結構的第一部分沿著軸向對齊第二介電結構的第一部分，且第一介電結構的第二部分和第二介電結構的第二部分分別朝向相反的方向延伸。
本發明的另一面向提供一種製造半導體結構的方法，其包括：在基板內形成溝槽電容，其中溝槽電容包括第一導電結構及第一介電結構，第一導電結構接觸第一介電結構；形成堆疊電容，堆疊電容包括第二導電結構及第二介電結構，其中第二導電結構接觸第二介電結構，堆疊電容沿著垂直於基板的上表面的軸向對齊溝槽電容，其中第一導電結構電性連接第二導電結構；形成第一電極板，其中第一電極板電性連接第一介電結構及第二介電結構；以及形成第二電極板，其中第二電極板電性連接第一導電結構及第二導電結構，藉此溝槽電容及堆疊電容並聯連接於第一電極板及第二電極板之間。
在本發明的一個或多個實施方式中，在基板內形成溝槽電容包括：在基板內形成第一溝槽；在第一溝槽及基板上形成第一導電層；部分地移除第一導電層，以形成第一導電結構；以及在第一導電結構上形成第一介電結構。
在本發明的一個或多個實施方式中，第一導電結構的一部分環繞位於基板內的第一介電結構的一部分。
在本發明的一個或多個實施方式中，介電結構的上表面對齊第一導電結構的上表面。
在本發明的一個或多個實施方式中，形成堆疊電容包括：形成第一金屬結構，第一金屬結構延伸穿過溝槽電容上的第一金屬間介電層；在第一金屬間介電層上形成第二金屬間介電層；在第二金屬間介電層內形成第二溝槽，第二溝槽對準第一溝槽並暴露第一金屬結構的一部分；以及在第二導電結構上形成第二介電結構。
在本發明的一個或多個實施方式中，第二導電結構的上表面對齊第二金屬間介電層的上表面。
在本發明的一個或多個實施方式中，第二導電結構是杯狀的。
在本發明的一個或多個實施方式中，製造半導體結構的方法，包括：在第二電極板及基板之間形成金屬間介電層；以及在金屬間介電層內形成第四金屬結構，第四金屬結構接觸第一電極板及第一金屬結構。
在本發明的一個或多個實施方式中，製造半導體結構的方法包括：在第一電極板及基板之間形成金屬間介電層；以及形成第二金屬結構及第三金屬結構，其中第二金屬結構接觸第一電極板及第二介電結構，第三金屬結構接觸第一電極板及第一介電結構。
在本發明的一個或多個實施方式中製造半導體結構的方法包括包括：形成連通柱延伸穿過該基板，其中連通柱接觸第一導電結構；以及在該基板下形成第三電極板，其中第三電極板接觸連通柱。
在本發明的實施方式中，去耦電容包括並聯連接的溝槽電容和堆疊電容並聯連接，因此去耦電容具有相當大的電容值。此外，由於溝槽電容和堆疊電容相互對齊，去耦電容所佔據的空間非常小。
以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。除此之外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
第1圖根據本發明一些實施方式繪示半導體結構的製造方法100流程圖。半導體結構的製造方法100始於步驟101，步驟101包括在基板內形成溝槽電容，其中溝槽電容包括第一導電結構及第一介電結構，其中第一導電結構接觸第一介電結構。接著，方法100進行至步驟103，步驟103包括形成堆疊電容，堆疊電容包括第二導電結構及第二介電結構，其中第二導電結構接觸第二介電結構，且堆疊電容沿著垂直於基板的上表面的軸向對齊溝槽電容，其中第一導電結構電性連接該第二導電結構。方法100接著進行至步驟105，步驟105包括形成第一電極板，其中第一電極板電性連接第一介電結構及第二介電結構。方法100更包括步驟107，步驟107包括形成第二電極板，其中第二電極板電性連接第一導電結構及第二導電結構，藉此溝槽電容及堆疊電容並聯連接於第一電極板及第二電極板之間。上述的某些步驟可以依照不同的順序實施或與在此所描述的其他步驟同時執行。此外，不需要完成上述的所有步驟來實現本揭露所描述的一個或多個的實施方式，在此所示的一個或多個步驟可以是由一個或多個獨立的動作和/或階段中執行。
第2圖至第9圖根據本發明一些實施方式繪示半導體結構200的製造方法100的各個步驟的截面圖。第2圖及第3圖可圖形化地表示步驟101，其中步驟101包括在基板210內形成溝槽電容220。參考第2圖及第3圖，第一溝槽R1形成於基板210內，接著第一導電層L1共形地形成於第一溝槽R1及基板210的上表面S1。接著，第一導電層L1被部分移除，藉此形成第一導電結構221及第三導電結構222，其中第一導電結構221及第三導電結構222相互分離。接著，在第一導電結構221上形成第一介電結構223，而第三導電結構222與第一介電結構223間隔分離。
具體而言，基板210可以由所有適合的半導體材料所製成，所述的半導體材料包括塊狀半導體材料(例如為單獨或包含其他材料的半導體晶圓)和半導體材料區域(例如為單獨或包含其他半導體材料的半導體材料區域)。可以使用沉積製程來形成第一導電結構221和第一介電結構223，例如化學氣相沉積(chemical vapor deposition, CVD)、電漿加強型化學氣相沉積(plasma enhanced chemical vapor deposition, PECVD)、物理氣相沉積(physical vapor deposition, PVD)或任何其他合適的沉積製程。此外，第一導電層L1可以被任何合適的蝕刻製程(例如是非等向性蝕刻製程)所部分移除，但本發明並不以此為限。
在本發明的一些實施方式中，第一導電結構221具有第一部分221a，第一部分221a環繞位於基板210內的第一介電結構223的第一部分223a，而第一部分221a是杯狀的。第一導電結構221的第一部分221a及第一介電結構223的第一部分223a位於基板210內，因此溝槽電容220佔據相當小的空間。此外，第一介電結構223的上表面S2對齊第一導電結構221的上表面S3。 第一導電結構221的第二部分221b延伸至基板210上，而第一介電結構223的第二部分223b延伸至基板210上並接觸基板210。
第4圖至第7圖可用於圖形化地表示步驟103，步驟103 包括形成堆疊電容240，堆疊電容240包括第二導電結構241和第二介電結構243，其中第二導電結構241接觸第二介電結構243。請參考第4圖，在基板210及溝槽電容220上形成第一金屬間介電層I1。接著，形成第一金屬結構231，其中第一金屬結構231延伸穿過第一金屬間介電層I1，第一金屬結構231可以由合適的沉積製程或電鍍製程所製成，其中第一導電結構221接觸第一金屬結構231。此外，第二金屬結構233(參考第9圖)的第一部分233a 被形成，而第一部分233a具有兩個金屬柱延伸穿過第一金屬間介電層I，且兩個金屬柱分別接觸第三導電結構222及第一介電結構223。
參考第5圖及第6圖，在第一金屬間介電層I1及第一金屬結構231上形成第二金屬間介電層I2。接著，在第二金屬間介電層I2中形成第二溝槽R2，第二溝槽R2沿著垂直於基板210的上表面S1的軸向A1對準第一溝槽R1，其中第二溝槽R2暴露出第一金屬結構231。接著，利用適合的沉積製程共形地形成第二導電層L2於第二溝槽R2及第二金屬間介電層263上，並接著對第二導電層L2執行化學機械研磨製程(chemical-mechanical planarization process)以部分地移除第二金屬間介電層I2上的第二導電層L2，藉此杯狀的第二導電結構241被形成於第二溝槽R2上。此外，第一金屬結構231接觸第二導電結構241。具體而言，第二導電結構241具有上表面S4對齊第二金屬間介電層I2的上表面S5，但本發明並不以此為限。第一導電結構221的第一部分221a沿著垂直於基板210的上表面S1的軸向A1對齊第二導電結構241。
參考第7圖，第二介電結構243可經由任何合適的沉積製程和合適的蝕刻製程形成於第二導電結構241上。具體而言，第二介電結構243的第一部分243a為杯狀並被位於第二金屬間介電層I2內的第二導電結構241 所環繞，且第二介電結構243的第二部分243b接觸並延伸至第二金屬間介電層I2上。第二介電結構243的第一部分243a沿著垂直於基板210的上表面S1的軸向A1對齊第一介電結構223的第一部分223a。
第8圖及第9圖可用以圖形化地表示步驟105及步驟107，步驟105包括形成第一電極板251，步驟107包括形成第二電極板253，而第一電極板251及第二電極板253可以被任何合適的沉積製程和蝕刻製程所製造，本發明並不以此為限。第一電極板251電性連接第一介電結構223及第二介電結構243，第一介電結構223及第二介電結構243會受第一電極板251影響而極化，而第二電極板253電性連接第一導電結構221和第二導電結構241，藉此溝槽電容220和堆疊電容240 並聯連接於第一電極板251及第二電極板253之間。在步驟105及步驟107被實施之後，半導體結構200(亦即去耦電容)被形成，而半導體結構200包括並聯連接的溝槽電容220 及堆疊電容240。
在本發明的一些實施方式中，步驟105包括在第二金屬間介電層I2上形成第三金屬間介電層I3。具體而言，第一金屬間介電層I1、第二金屬間介電層I2及第三金屬間介電層I3 設置於第一電極板251及基板210之間。接著 ，第二金屬結構233 的第二部分233b延伸穿過第二金屬間介電層I2及第三金屬間介電層I3 ，第二金屬結構233 的第二部分233b形成於第二金屬結構233 的第一部分233a上。此外，第二金屬結構233的第二部分233b接觸第一電極板251，且第一電極板251電性連接第一介電結構223，亦即第一介電結構223會受第一電極板251影響而極化。此外，第三金屬結構235形成於第二介電結構243的第二部分243b上，第三金屬結構235延伸穿過第三金屬間介電層I3，且第三金屬結構235接觸第一電極板251及第二介電結構243.
在本發明的一些實施方式中，步驟107 包括在第二金屬間介電層I2上形成第三金屬間介電層I3。具體而言，第一金屬間介電層I1、第二金屬間介電層I2及第三金屬間介電層I3 設置於第二電極板253及基板210之間。步驟107更包括形成第四金屬結構237，第四金屬結構237延伸穿過第二金屬間介電層I2及第三金屬間介電層I3，其中第四金屬結構237接觸第一金屬結構231及第二電極板253。因此，第二電極板253電性連接第一導電結構221及第二導電結構241。除此之外，可以在第一電極板251及第二電極板253上形成保護層281，而保護層281 的材料可包括二氧化矽(SiO 2)，但本發明並不以此為限。
在本發明的一些實施方式中，方法100更包括: 形成連通柱271延伸穿過基板210，其中連通柱271接觸第一導電結構221的第二部分221b;以及在基板210下形成第三電極板255，其中第三電極板255接觸連通柱271。 連通柱271可以被合適的沉積製程和蝕刻製程所製造。此外，可以對基板210執行化學機械研磨製程並減小基板210的厚度，基板210的厚度可以小於或等於6微米(µm)，以便於形成連通柱271。此外，第三電極板255可電性連接電源端或接地端，但本發明並不以此為限。
請參考第 9圖，本發明的另一個面向提供一種半導體結構200(又可稱為去耦電容)，半導體結構200包括溝槽電容220、堆疊電容240、第一電極板251及第二電極板253。溝槽電容220 設置於基板210中，其中溝槽電容220 包括第一導電結構221和第一介電結構223，第一導電結構221接觸第一介電結構223。堆疊電容240 包括第二導電結構241和第二介電結構243，其中第二導電結構241接觸第二介電結構243，且堆疊電容240至少沿著垂直於基板210的上表面S1的軸向A1對齊溝槽電容220，且第一導電結構221和第二導電結構241相互電性連接。第一電極板251 電性連接第一介電結構223及第二介電結構243，第一介電結構223及第二介電結構243會受第一電極板251影響而極化。第二電極板253電性連接第一導電結構221和第二導電結構241，藉此溝槽電容220 和堆疊電容240能並聯連接於第一電極板251和第二電極板253之間。
在本發明的一些實施方式中，第一導電結構221的上表面S2對齊第一介電結構223的上表面S3。第一介電結構223的第一部分223a被基板210中的第一導電結構221的第一部分221a環繞，而且第一介電結構223的第二部分223b延伸至基板210上。
在本發明的一些實施方式中，第一金屬間介電層I1 位於溝槽電容220和堆疊電容240之間，第一金屬結構231延伸穿過第一金屬間介電層I1，而第一金屬間介電層I1的相反側分別設置第一導電結構221和第二導電結構241。
在本發明的一些實施方式中，第二金屬間介電層I2位於第一金屬間介電層I1上，且第二金屬間介電層I2 環繞位於其內部的第二導電結構241。此外，第二導電結構241是杯狀的，且第二導電結構241對準第一導電結構221，第二導電結構241環繞第二介電結構243在第二金屬間介電層I2中的第一部分243a。第二介電結構243 的第二部分243b接觸並延伸至第二金屬間介電層I2上方。此外，第一介電結構223的第二部分223b及第二介電結構243 的第二部分243b分別朝向相反的方向延伸。
在本發明的一些實施方式中，第三金屬間介電層I3 設置於堆疊電容240及第二金屬間介電層I2之上。第一電極板251 和第二電極板253設置於第三金屬間介電層I3之上。第二金屬結構233延伸穿過第一金屬間介電層I1、第二金屬間介電層I2及第三金屬間介電層I3，而第二金屬結構233接觸第一電極板251及第一介電結構223的第二部分223b。另一方面，第三金屬結構235被形成於第二介電結構243上，且第三金屬結構235 (例如為金屬柱)延伸穿過第三金屬間介電層I3，因此第三金屬結構235接觸第二介電結構243及第一電極板251。因此，第一電極板251電性連接第一介電結構223和第二介電結構243，第一介電結構223和第二介電結構243會受第一電極板251影響而極化。
在本發明的一些實施方式中，第四金屬結構237(例如為金屬柱) 延伸穿過第二金屬間介電層I2及第三金屬間介電層I3，且第四金屬結構237接觸第二電極板253及第一金屬結構231。因此，第二電極板253電性連接第一導電結構221和第二導電結構241，因此溝槽電容220和堆疊電容240並聯連接於第一電極板251及第二電極板253。此外，保護層281形成於第三金屬間介電層I3上，且保護層281覆蓋第一電極板251及第二電極板253，但本發明並不以此為限。
在本發明的一些實施方式中，第一介電結構223和第二介電結構243包括高介電係數(high-k)材料，高介電係數材料可以為二氧化鈦(TiO 2)、氧化鉭(Ta 2O 5)、氧化釔(Y 2O 3)、氧化鑭(La2O5)、氧化鉿(HfO2)或其他適合的材料。一般而言，第一電極板251和第二電極板253包括導電材料，導電材料可以為金屬、特定的金屬氮化物或矽化的金屬氮化物，但本發明並不以此為限。第一電極板251和第二電極板253可包括鉑(Pt)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、銀(Au)、鈦(Ti)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)以及銅(Cu)，但本發明並不以此為限。
在本發明的一些實施方式中，半導體結構200更包括連通柱271及第三電極板255，連通柱271延伸穿過基板210，其中連通柱271接觸第一金屬結構231。第三電極板255 位於基板210之下，而第三電極板255接觸連通柱271。第二電極板253沿著軸向A1對齊第三電極板255 ，而連通柱271沿著軸向A1對齊第四金屬結構237。基板210的厚度小於或等於6微米(µm)，以便於連通柱271 形成於基板210中。第三電極板255可電性連接電源端或接地端，而第三電極板255可包括與第一電極板251和第二電極板253相同或不同的材料，但本發明並不以此為限。
請參考第10圖。在本發明的一些實施方式中，具有保護層310的裝置晶圓300 設置於半導體結構200上。此外，保護層310是經由熔融接合製程固定於保護層281。 裝置晶圓300更包括信號線320，其中信號線320電性連接於第一電極板251，但本發明並不以此為限。
在本發明的實施方式中，去耦電容包括並聯連接的溝槽電容和堆疊電容並聯連接，因此去耦電容具有相當大的電容值。此外，由於溝槽電容和堆疊電容相互對齊，去耦電容所佔據的空間非常小。
本發明不同實施方式已描述如上，應可理解的是不同實施方式僅作為實例來呈現，而不作為限定。在不脫離本發明的精神和範圍下，可根據本文的揭露對本揭露的實施方式做許多更動。因此，本發明的廣度和範圍不應受上述描述的實施例所限制。
100:方法 101, 103, 105, 107:步驟 200:半導體結構 210:基板 220:溝槽電容 221:第一導電結構 221a:第一部分 221b:第二部分 222:第三導電結構 223:第一介電結構 223a:第一部分 223b:第二部分 231:第一金屬結構 233:第二金屬結構 233a:第一部分 233b:第二部分 235:第三金屬結構 237:第四金屬結構 240:堆疊電容 241:第二導電結構 243:第二介電結構 243a:第一部分 243b:第二部分 251:第一電極板 253:第二電極板 255:第三電極板 271:連通柱 281:保護層 300:裝置晶圓 310:保護層 320:信號線 A1:軸向 I1:第一金屬間介電層 I2:第二金屬間介電層 I3:第三金屬間介電層 L1:第一導電層 L2:第二導電層 R1:第一溝槽 R2:第二溝槽 S1, S2, S3, S4, S5:上表面
為描述獲得本發明上述或其它的優點和特徵，將通過參考其具體實施方式對上述簡要描述的原理進行更具體的闡釋，而具體實施方式被展現在附圖中。這些附圖僅例示性地描述本發明，因此不被認為是對範圍的限制。通過附圖，本發明的原理會被清楚解釋，且附加的特徵和細節將被完整描述，其中： 第1圖根據本發明一個或多個實施方式繪示半導體結構的製造方法流程圖； 第2圖至第9圖根據本發明一個或多個實施方式繪示製造半導體結構的方法的各個步驟；以及 第10圖根據本發明一個或多個實施方式繪示第9圖中半導體結構的剖面圖，其中半導體結構連接裝置晶圓。
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100:方法
101,103,105,107:步驟

Claims (20)

  1. 一種半導體結構，包括：溝槽電容，設置於基板中，其中該溝槽電容包括第一導電結構和第一介電結構，其中該第一導電結構接觸該第一介電結構；堆疊電容，包括第二導電結構及第二介電結構，該第二導電結構接觸該第二介電結構，其中該堆疊電容沿著垂直於該基板的上表面的軸向對齊該溝槽電容，且該第一導電結構電性連接該第二導電結構；第一電極板，電性連接該第一介電結構及該第二介電結構；以及第二電極板，電性連接該第一導電結構及該第二導電結構，藉此該溝槽電容及該堆疊電容並聯連接於該第一電極板及該第二電極板之間。
  2. 如請求項1所述之半導體結構，其中該第一導電結構的上表面對齊該第一導電結構的上表面。
  3. 如請求項1所述之半導體結構，其中該第一導電結構位於該基板內並環繞該第一介電結構的一部分。
  4. 如請求項3所述之半導體結構，其中該第一介電結構具有另外一部份延伸至該基板上。
  5. 如請求項1所述之半導體結構，其中該第二導電結構環繞該第二介電結構的一部分。
  6. 如請求項1所述之半導體結構，其中該第二導電結構是杯狀的。
  7. 如請求項1所述之半導體結構，更包括：連通柱，延伸穿過該基板，其中該連通柱接觸第一導電結構；以及第三電極板，設置於該基板下，其中該第三電極板接觸該連通柱。
  8. 如請求項7所述之半導體結構，其中該第二電極板經由該軸向對準該第三電極板。
  9. 如請求項7所述之半導體結構，其中該基板的厚度小於或等於6微米。
  10. 如請求項1所述之半導體結構，其中該第一介電結構的第一部分沿著該軸向對齊該第二介電結構的第一部分，且該第一介電結構的第二部分和該第二介電結構的第二部分分別朝向相反的方向延伸。
  11. 一種製造半導體結構的方法，包括： 在基板內形成溝槽電容，其中該溝槽電容包括第一導電結構及第一介電結構，該第一導電結構接觸該第一介電結構；形成堆疊電容，該堆疊電容包括第二導電結構及第二介電結構，其中該第二導電結構接觸該第二介電結構，該堆疊電容沿著垂直於該基板的上表面的軸向對齊該溝槽電容，其中該第一導電結構電性連接該第二導電結構；形成第一電極板，其中該第一電極板電性連接該第一介電結構及該第二介電結構；以及形成第二電極板，其中該第二電極板電性連接該第一導電結構及該第二導電結構，藉此該溝槽電容及該堆疊電容並聯連接於該第一電極板及該第二電極板之間。
  12. 如請求項11所述之方法，其中在該基板內形成該溝槽電容包括：在該基板內形成第一溝槽；在該第一溝槽及該基板上形成第一導電層；部分地移除該第一導電層，以形成該第一導電結構；以及在該第一導電結構上形成該第一介電結構。
  13. 如請求項11所述之方法，其中該第一導電結構的一部分環繞位於該基板內的該第一介電結構的一部分。
  14. 如請求項11所述之方法，其中該第一介電結構的上表面對齊該第一導電結構的上表面。
  15. 如請求項12所述之方法，其中形成該堆疊電容包括：形成第一金屬結構，該第一金屬結構延伸穿過該溝槽電容上的第一金屬間介電層；在該第一金屬間介電層上形成第二金屬間介電層；在該第二金屬間介電層內形成第二溝槽，該第二溝槽對準該第一溝槽並暴露該第一金屬結構的一部分；以及在該第二導電結構上形成第二介電結構。
  16. 如請求項15所述之方法，其中該第二導電結構的上表面對齊該第二金屬間介電層的上表面。
  17. 如請求項15所述之方法，其中該第二導電結構是杯狀的。
  18. 如請求項15所述之方法，包括：在該第二電極板及該基板之間形成金屬間介電層；以及在該金屬間介電層內形成第四金屬結構，該第四金屬結構接觸該第一電極板及該第一金屬結構。
  19. 如請求項11所述之方法，包括：在該第一電極板及該基板之間形成金屬間介電層；以及形成第二金屬結構及第三金屬結構，其中該第二金屬結構接觸該第一電極板及該第二介電結構，該第三金屬結構接觸該第一電極板及該第一介電結構。
  20. 如請求項11所述之方法，包括：形成連通柱延伸穿過該基板，其中該連通柱接觸該第一導電結構；以及在該基板下形成第三電極板，其中該第三電極板接觸該連通柱。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11735583B2 (en) * 2021-09-07 2023-08-22 Nxp B.V. Integrated isolator incorporating trench capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW527701B (en) * 2000-12-06 2003-04-11 Toshiba Corp Semiconductor device and its manufacturing method
US20150102395A1 (en) * 2013-10-11 2015-04-16 Jae-hwa Park Semiconductor device including decoupling capacitor and method of forming the same
TW201814913A (zh) * 2016-09-20 2018-04-16 村田整合被動式解決方案公司 三維電容結構
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI267189B (en) * 2005-03-17 2006-11-21 Powerchip Semiconductor Corp Cell of dynamic random access memory and array structure of the same
KR100897824B1 (ko) * 2007-08-29 2009-05-18 주식회사 동부하이텍 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
TWI400731B (zh) * 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
KR20110050957A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
US8896096B2 (en) 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
JP2014229680A (ja) * 2013-05-21 2014-12-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR102212747B1 (ko) * 2017-12-11 2021-02-04 주식회사 키 파운드리 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors
US11296065B2 (en) * 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW527701B (en) * 2000-12-06 2003-04-11 Toshiba Corp Semiconductor device and its manufacturing method
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
US20150102395A1 (en) * 2013-10-11 2015-04-16 Jae-hwa Park Semiconductor device including decoupling capacitor and method of forming the same
TW201814913A (zh) * 2016-09-20 2018-04-16 村田整合被動式解決方案公司 三維電容結構

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