CN114078810A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构包括沟槽电容、堆叠电容、第一电极板及第二电极板。沟槽电容设置于基板中，其中沟槽电容包括第一导电结构和第一介电结构，其中第一导电结构接触该第一介电结构。堆叠电容包括第二导电结构及第二介电结构，第二导电结构接触第二介电结构，其中叠层电容沿着垂直于基板的上表面的轴向对齐沟槽电容，且第一导电结构电性连接第二导电结构。第一电极板电性连接第一介电结构及第二介电结构。第二电极板电性连接第一导电结构及第二导电结构。沟槽电容和堆叠电容并联连接而产生相当大的电容值，且沟槽电容和堆叠电容相互垂直对齐，因此所占据的空间非常小。

Description

半导体结构及其制造方法
技术领域
本发明涉及一种半导体结构和制造半导体结构的方法。
背景技术
去耦电容是电路中装设在组件的电源端的电容，此电容可以提供较稳定的电源，同时也可以降低组件耦合到电源端的噪声(解耦)，间接可以减少其他组件受此组件噪声的影响。
随着科技发展，去耦电容的电容值及尺寸变得相当重要，以便于避免电子装置死机或失去功能。当去耦电容的电容值不足时，电子装置的某些功能将难以运行。
从以上描述可知，有必要开发一种去耦电容的制造方法，以增加去耦电容的电容值并解决上述问题。
发明内容
为解决上述问题，本发明提供一个实施方式是关于半导体结构，包括沟槽电容、堆叠电容、第一电极板及第二电极板。沟槽电容设置于基板中，其中沟槽电容包括第一导电结构和第一介电结构，其中第一导电结构接触该第一介电结构。堆叠电容包括第二导电结构及第二介电结构，第二导电结构接触第二介电结构，其中叠层电容沿着垂直于基板的上表面的轴向对齐沟槽电容，且第一导电结构电性连接第二导电结构。第一电极板电性连接第一介电结构及第二介电结构。第二电极板电性连接第一导电结构及第二导电结构，借此沟槽电容及堆叠电容并联连接于第一电极板及第二电极板之间。
在本发明的一个或多个实施方式中，第一导电结构的上表面对齐第一导电结构的上表面。
在本发明的一个或多个实施方式中，第一导电结构位于基板内并环绕第一介电结构的一部分。
在本发明的一个或多个实施方式中，第一介电结构具有另外一部分延伸至基板上。
在本发明的一个或多个实施方式中，第二导电结构环绕第二介电结构的一部分。
在本发明的一个或多个实施方式中，第二导电结构是杯状的。
在本发明的一个或多个实施方式中，半导体结构还包括连通柱及第三电极板。连通柱延伸穿过基板，其中连通柱接触第一导电结构。第三电极板设置于基板下，其中第三电极板接触连通柱。
在本发明的一个或多个实施方式中，第二电极板经该轴向对准第三电极板。
在本发明的一个或多个实施方式中，其中基板的厚度小于或等于6微米(μm)。
在本发明的一个或多个实施方式中，第一介电结构的第一部分沿着轴向对齐第二介电结构的第一部分，且第一介电结构的第二部分和第二介电结构的第二部分分别朝向相反的方向延伸。
本发明的另一面向提供一种制造半导体结构的方法，其包括：在基板内形成沟槽电容，其中沟槽电容包括第一导电结构及第一介电结构，第一导电结构接触第一介电结构；形成堆叠电容，堆叠电容包括第二导电结构及第二介电结构，其中第二导电结构接触第二介电结构，堆叠电容沿着垂直于基板的上表面的轴向对齐沟槽电容，其中第一导电结构电性连接第二导电结构；形成第一电极板，其中第一电极板电性连接第一介电结构及第二介电结构；以及形成第二电极板，其中第二电极板电性连接第一导电结构及第二导电结构，借此沟槽电容及堆叠电容并联连接于第一电极板及第二电极板之间。
在本发明的一个或多个实施方式中，在基板内形成沟槽电容包括：在基板内形成第一沟槽；在第一沟槽及基板上形成第一导电层；部分地移除第一导电层，以形成第一导电结构；以及在第一导电结构上形成第一介电结构。
在本发明的一个或多个实施方式中，第一导电结构的一部分环绕位于基板内的第一介电结构的一部分。
在本发明的一个或多个实施方式中，介电结构的上表面对齐第一导电结构的上表面。
在本发明的一个或多个实施方式中，形成堆叠电容包括：形成第一金属结构，第一金属结构延伸穿过沟槽电容上的第一金属间介电层；在第一金属间介电层上形成第二金属间介电层；在第二金属间介电层内形成第二沟槽，第二沟槽对准第一沟槽并暴露第一金属结构的一部分；以及在第二导电结构上形成第二介电结构。
在本发明的一个或多个实施方式中，第二导电结构的上表面对齐第二金属间介电层的上表面。
在本发明的一个或多个实施方式中，第二导电结构是杯状的。
在本发明的一个或多个实施方式中，制造半导体结构的方法，包括：在第二电极板及基板之间形成金属间介电层；以及在金属间介电层内形成第四金属结构，第四金属结构接触第一电极板及第一金属结构。
在本发明的一个或多个实施方式中，制造半导体结构的方法包括：在第一电极板及基板之间形成金属间介电层；以及形成第二金属结构及第三金属结构，其中第二金属结构接触第一电极板及第二介电结构，第三金属结构接触第一电极板及第一介电结构。
在本发明的一个或多个实施方式中制造半导体结构的方法包括包括：形成连通柱延伸穿过该基板，其中连通柱接触第一导电结构；以及在该基板下形成第三电极板，其中第三电极板接触连通柱。
在本发明的实施方式中，去耦电容包括并联连接的沟槽电容和堆叠电容并联连接，因此去耦电容具有相当大的电容值。此外，由于沟槽电容和堆叠电容相互对齐，去耦电容所占据的空间非常小。
附图说明
为描述获得本发明上述或其它的优点和特征，将通过参考其具体实施方式对上述简要描述的原理进行更具体的阐释，而具体实施方式被展现在附图中。这些附图仅例示性地描述本发明，因此不被认为是对范围的限制。通过附图，本发明的原理会被清楚解释，且附加的特征和细节将被完整描述，其中：
图1根据本发明一个或多个实施方式绘示半导体结构的制造方法流程图；
图2至图9根据本发明一个或多个实施方式绘示制造半导体结构的方法的各个步骤；以及
图10根据本发明一个或多个实施方式绘示图9中半导体结构的剖面图，其中半导体结构连接装置晶圆。
具体实施方式
以下将以附图揭露本发明的复数个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。除此之外，为简化附图起见，一些现有惯用的结构与元件在附图中将以简单示意的方式绘示。
图1根据本发明一些实施方式绘示半导体结构的制造方法100流程图。半导体结构的制造方法100始于步骤101，步骤101包括在基板内形成沟槽电容，其中沟槽电容包括第一导电结构及第一介电结构，其中第一导电结构接触第一介电结构。接着，方法100进行至步骤103，步骤103包括形成堆叠电容，堆叠电容包括第二导电结构及第二介电结构，其中第二导电结构接触第二介电结构，且堆叠电容沿着垂直于基板的上表面的轴向对齐沟槽电容，其中第一导电结构电性连接该第二导电结构。方法100接着进行至步骤105，步骤105包括形成第一电极板，其中第一电极板电性连接第一介电结构及第二介电结构。方法100还包括步骤107，步骤107包括形成第二电极板，其中第二电极板电性连接第一导电结构及第二导电结构，借此沟槽电容及堆叠电容并联连接于第一电极板及第二电极板之间。上述的某些步骤可以依照不同的顺序实施或与在此所描述的其他步骤同时执行。此外，不需要完成上述的所有步骤来实现本揭露所描述的一个或多个的实施方式，在此所示的一个或多个步骤可以是由一个或多个独立的动作和/或阶段中执行。
图2至图9根据本发明一些实施方式绘示半导体结构200的制造方法100的各个步骤的截面图。图2及图3可图形化地表示步骤101，其中步骤101包括在基板210内形成沟槽电容220。参考图2及图3，第一沟槽R1形成于基板210内，接着第一导电层L1共形地形成于第一沟槽R1及基板210的上表面S1。接着，第一导电层L1被部分移除，借此形成第一导电结构221及第三导电结构222，其中第一导电结构221及第三导电结构222相互分离。接着，在第一导电结构221上形成第一介电结构223，而第三导电结构222与第一介电结构223间隔分离。
具体而言，基板210可以由所有适合的半导体材料所制成，所述的半导体材料包括块状半导体材料(例如为单独或包含其他材料的半导体晶圆)和半导体材料区域(例如为单独或包含其他半导体材料的半导体材料区域)。可以使用沉积工艺来形成第一导电结构221和第一介电结构223，例如化学气相沉积(chemical vapor deposition,CVD)、等离子体加强型化学气相沉积(plasma enhanced chemical vapor deposition,PECVD)、物理气相沉积(physical vapor deposition,PVD)或任何其他合适的沉积工艺。此外，第一导电层L1可以被任何合适的蚀刻工艺(例如是非等向性蚀刻工艺)所部分移除，但本发明并不以此为限。
在本发明的一些实施方式中，第一导电结构221具有第一部分221a，第一部分221a环绕位于基板210内的第一介电结构223的第一部分223a，而第一部分221a是杯状的。第一导电结构221的第一部分221a及第一介电结构223的第一部分223a位于基板210内，因此沟槽电容220占据相当小的空间。此外，第一介电结构223的上表面S2对齐第一导电结构221的上表面S3。第一导电结构221的第二部分221b延伸至基板210上，而第一介电结构223的第二部分223b延伸至基板210上并接触基板210。
图4至图7可用于图形化地表示步骤103，步骤103包括形成堆叠电容240，堆叠电容240包括第二导电结构241和第二介电结构243，其中第二导电结构241接触第二介电结构243。请参考图4，在基板210及沟槽电容220上形成第一金属间介电层I1。接着，形成第一金属结构231，其中第一金属结构231延伸穿过第一金属间介电层I1，第一金属结构231可以由合适的沉积工艺或电镀工艺所制成，其中第一导电结构221接触第一金属结构231。此外，第二金属结构233(参考图9)的第一部分233a被形成，而第一部分233a具有两个金属柱延伸穿过第一金属间介电层I1，且两个金属柱分别接触第三导电结构222及第一介电结构223。
参考图5及图6，在第一金属间介电层I1及第一金属结构231上形成第二金属间介电层I2。接着，在第二金属间介电层I2中形成第二沟槽R2，第二沟槽R2沿着垂直于基板210的上表面S1的轴向A1对准第一沟槽R1，其中第二沟槽R2暴露出第一金属结构231。接着，利用适合的沉积工艺共形地形成第二导电层L2于第二沟槽R2及第二金属间介电层I2上，并接着对第二导电层L2执行化学机械研磨工艺(chemical-mechanical planarizationprocess)以部分地移除第二金属间介电层I2上的第二导电层L2，借此杯状的第二导电结构241被形成于第二沟槽R2上。此外，第一金属结构231接触第二导电结构241。具体而言，第二导电结构241具有上表面S4对齐第二金属间介电层I2的上表面S5，但本发明并不以此为限。第一导电结构221的第一部分221a沿着垂直于基板210的上表面S1的轴向A1对齐第二导电结构241。
参考图7，第二介电结构243可经由任何合适的沉积工艺和合适的蚀刻工艺形成于第二导电结构241上。具体而言，第二介电结构243的第一部分243a为杯状并被位于第二金属间介电层I2内的第二导电结构241所环绕，且第二介电结构243的第二部分243b接触并延伸至第二金属间介电层I2上。第二介电结构243的第一部分243a沿着垂直于基板210的上表面S1的轴向A1对齐第一介电结构223的第一部分223a。
图8及图9可用以图形化地表示步骤105及步骤107，步骤105包括形成第一电极板251，步骤107包括形成第二电极板253，而第一电极板251及第二电极板253可以被任何合适的沉积工艺和蚀刻工艺所制造，本发明并不以此为限。第一电极板251电性连接第一介电结构223及第二介电结构243，第一介电结构223及第二介电结构243会受第一电极板251影响而极化，而第二电极板253电性连接第一导电结构221和第二导电结构241，借此沟槽电容220和堆叠电容240并联连接于第一电极板251及第二电极板253之间。在步骤105及步骤107被实施之后，半导体结构200(亦即去耦电容)被形成，而半导体结构200包括并联连接的沟槽电容220及堆叠电容240。
在本发明的一些实施方式中，步骤105包括在第二金属间介电层I2上形成第三金属间介电层I3。具体而言，第一金属间介电层I1、第二金属间介电层I2及第三金属间介电层I3设置于第一电极板251及基板210之间。接着，第二金属结构233的第二部分233b延伸穿过第二金属间介电层I2及第三金属间介电层I3，第二金属结构233的第二部分233b形成于第二金属结构233的第一部分233a上。此外，第二金属结构233的第二部分233b接触第一电极板251，且第一电极板251电性连接第一介电结构223，亦即第一介电结构223会受第一电极板251影响而极化。此外，第三金属结构235形成于第二介电结构243的第二部分243b上，第三金属结构235延伸穿过第三金属间介电层I3，且第三金属结构235接触第一电极板251及第二介电结构243.
在本发明的一些实施方式中，步骤107包括在第二金属间介电层I2上形成第三金属间介电层I3。具体而言，第一金属间介电层I1、第二金属间介电层I2及第三金属间介电层I3设置于第二电极板253及基板210之间。步骤107还包括形成第四金属结构237，第四金属结构237延伸穿过第二金属间介电层I2及第三金属间介电层I3，其中第四金属结构237接触第一金属结构231及第二电极板253。因此，第二电极板253电性连接第一导电结构221及第二导电结构241。除此之外，可以在第一电极板251及第二电极板253上形成保护层281，而保护层281的材料可包括二氧化硅(SiO2)，但本发明并不以此为限。
在本发明的一些实施方式中，方法100还包括:形成连通柱271延伸穿过基板210，其中连通柱271接触第一导电结构221的第二部分221b；以及在基板210下形成第三电极板255，其中第三电极板255接触连通柱271。连通柱271可以被合适的沉积工艺和蚀刻工艺所制造。此外，可以对基板210执行化学机械研磨工艺并减小基板210的厚度，基板210的厚度可以小于或等于6微米(μm)，以便于形成连通柱271。此外，第三电极板255可电性连接电源端或接地端，但本发明并不以此为限。
请参考图9，本发明的另一个面向提供一种半导体结构200(又可称为去耦电容)，半导体结构200包括沟槽电容220、堆叠电容240、第一电极板251及第二电极板253。沟槽电容220设置于基板210中，其中沟槽电容220包括第一导电结构221和第一介电结构223，第一导电结构221接触第一介电结构223。堆叠电容240包括第二导电结构241和第二介电结构243，其中第二导电结构241接触第二介电结构243，且堆叠电容240至少沿着垂直于基板210的上表面S1的轴向A1对齐沟槽电容220，且第一导电结构221和第二导电结构241相互电性连接。第一电极板251电性连接第一介电结构223及第二介电结构243，第一介电结构223及第二介电结构243会受第一电极板251影响而极化。第二电极板253电性连接第一导电结构221和第二导电结构241，借此沟槽电容220和堆叠电容240能并联连接于第一电极板251和第二电极板253之间。
在本发明的一些实施方式中，第一导电结构221的上表面S2对齐第一介电结构223的上表面S3。第一介电结构223的第一部分223a被基板210中的第一导电结构221的第一部分221a环绕，而且第一介电结构223的第二部分223b延伸至基板210上。
在本发明的一些实施方式中，第一金属间介电层I1位于沟槽电容220和堆叠电容240之间，第一金属结构231延伸穿过第一金属间介电层I1，而第一金属间介电层I1的相反侧分别设置第一导电结构221和第二导电结构241。
在本发明的一些实施方式中，第二金属间介电层I2位于第一金属间介电层I1上，且第二金属间介电层I2环绕位于其内部的第二导电结构241。此外，第二导电结构241是杯状的，且第二导电结构241对准第一导电结构221，第二导电结构241环绕第二介电结构243在第二金属间介电层I2中的第一部分243a。第二介电结构243的第二部分243b接触并延伸至第二金属间介电层I2上方。此外，第一介电结构223的第二部分223b及第二介电结构243的第二部分243b分别朝向相反的方向延伸。
在本发明的一些实施方式中，第三金属间介电层I3设置于堆叠电容240及第二金属间介电层I2之上。第一电极板251和第二电极板253设置于第三金属间介电层I3之上。第二金属结构233延伸穿过第一金属间介电层I1、第二金属间介电层I2及第三金属间介电层I3，而第二金属结构233接触第一电极板251及第一介电结构223的第二部分223b。另一方面，第三金属结构235被形成于第二介电结构243上，且第三金属结构235(例如为金属柱)延伸穿过第三金属间介电层I3，因此第三金属结构235接触第二介电结构243及第一电极板251。因此，第一电极板251电性连接第一介电结构223和第二介电结构243，第一介电结构223和第二介电结构243会受第一电极板251影响而极化。
在本发明的一些实施方式中，第四金属结构237(例如为金属柱)延伸穿过第二金属间介电层I2及第三金属间介电层I3，且第四金属结构237接触第二电极板253及第一金属结构231。因此，第二电极板253电性连接第一导电结构221和第二导电结构241，因此沟槽电容220和堆叠电容240并联连接于第一电极板251及第二电极板253。此外，保护层281形成于第三金属间介电层I3上，且保护层281覆盖第一电极板251及第二电极板253，但本发明并不以此为限。
在本发明的一些实施方式中，第一介电结构223和第二介电结构243包括高介电系数(high-k)材料，高介电系数材料可以为二氧化钛(TiO2)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铪(HfO2)或其他适合的材料。一般而言，第一电极板251和第二电极板253包括导电材料，导电材料可以为金属、特定的金属氮化物或硅化的金属氮化物，但本发明并不以此为限。第一电极板251和第二电极板253可包括铂(Pt)、铝(Al)、铜(Cu)、氮化钛(TiN)、银(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)以及铜(Cu)，但本发明并不以此为限。
在本发明的一些实施方式中，半导体结构200还包括连通柱271及第三电极板255，连通柱271延伸穿过基板210，其中连通柱271接触第一金属结构231。第三电极板255位于基板210之下，而第三电极板255接触连通柱271。第二电极板253沿着轴向A1对齐第三电极板255，而连通柱271沿着轴向A1对齐第四金属结构237。基板210的厚度小于或等于6微米(μm)，以便于连通柱271形成于基板210中。第三电极板255可电性连接电源端或接地端，而第三电极板255可包括与第一电极板251和第二电极板253相同或不同的材料，但本发明并不以此为限。
请参考图10。在本发明的一些实施方式中，具有保护层310的装置晶圆300设置于半导体结构200上。此外，保护层310是经由熔融接合工艺固定于保护层281。装置晶圆300还包括信号线320，其中信号线320电性连接于第一电极板251，但本发明并不以此为限。
在本发明的实施方式中，去耦电容包括并联连接的沟槽电容和堆叠电容并联连接，因此去耦电容具有相当大的电容值。此外，由于沟槽电容和堆叠电容相互对齐，去耦电容所占据的空间非常小。
本发明不同实施方式已描述如上，应可理解的是不同实施方式仅作为实例来呈现，而不作为限定。在不脱离本发明的精神和范围下，可根据本文的揭露对本揭露的实施方式做许多更动。因此，本发明的广度和范围不应受上述描述的实施例所限制。
【符号说明】
100:方法
101,103,105,107:步骤
200:半导体结构
210:基板
220:沟槽电容
221:第一导电结构
221a:第一部分
221b:第二部分
222:第三导电结构
223:第一介电结构
223a:第一部分
223b:第二部分
231:第一金属结构
233:第二金属结构
233a:第一部分
233b:第二部分
235:第三金属结构
237:第四金属结构
240:堆叠电容
241:第二导电结构
243:第二介电结构
243a:第一部分
243b:第二部分
251:第一电极板
253:第二电极板
255:第三电极板
271:连通柱
281:保护层
300:装置晶圆
310:保护层
320:信号线
A1:轴向
I1:第一金属间介电层
I2:第二金属间介电层
I3:第三金属间介电层
L1:第一导电层
L2:第二导电层
R1:第一沟槽
R2:第二沟槽
S1,S2,S3,S4,S5:上表面。

Claims (20)

1.一种半导体结构，其特征在于，包括：
沟槽电容，设置于基板中，其中该沟槽电容包括第一导电结构和第一介电结构，其中该第一导电结构接触该第一介电结构；
堆叠电容，包括第二导电结构及第二介电结构，该第二导电结构接触该第二介电结构，其中该叠层电容沿着垂直于该基板的上表面的轴向对齐该沟槽电容，且该第一导电结构电性连接该第二导电结构；
第一电极板，电性连接该第一介电结构及该第二介电结构；以及
第二电极板，电性连接该第一导电结构及该第二导电结构，借此该沟槽电容及该堆叠电容并联连接于该第一电极板及该第二电极板之间。
2.根据权利要求1所述的半导体结构，其特征在于，该第一导电结构的上表面对齐该第一导电结构的上表面。
3.根据权利要求1所述的半导体结构，其特征在于，该第一导电结构位于该基板内并环绕该第一介电结构的一部分。
4.根据权利要求3所述的半导体结构，其特征在于，该第一介电结构具有另外一部分延伸至该基板上。
5.根据权利要求1所述的半导体结构，其特征在于，该第二导电结构环绕该第二介电结构的一部分。
6.根据权利要求1所述的半导体结构，其特征在于，该第二导电结构是杯状的。
7.根据权利要求1所述的半导体结构，其特征在于，还包括：
连通柱，延伸穿过该基板，其中该连通柱接触第一导电结构；以及
第三电极板，设置于该基板下，其中该第三电极板接触该连通柱。
8.根据权利要求7所述的半导体结构，其特征在于，该第二电极板经由该轴向对准该第三电极板。
9.根据权利要求7所述的半导体结构，其特征在于，该基板的厚度小于或等于6微米。
10.根据权利要求1所述的半导体结构，其特征在于，该第一介电结构的第一部分沿着该轴向对齐该第二介电结构的第一部分，且该第一介电结构的第二部分和该第二介电结构的第二部分分别朝向相反的方向延伸。
11.一种制造半导体结构的方法，其特征在于，包括：
在基板内形成沟槽电容，其中该沟槽电容包括第一导电结构及第一介电结构，该第一导电结构接触该第一介电结构；
形成堆叠电容，该堆叠电容包括第二导电结构及第二介电结构，其中该第二导电结构接触该第二介电结构，该堆叠电容沿着垂直于该基板的上表面的轴向对齐该沟槽电容，其中该第一导电结构电性连接该第二导电结构；
形成第一电极板，其中该第一电极板电性连接该第一介电结构及该第二介电结构；以及
形成第二电极板，其中该第二电极板电性连接该第一导电结构及该第二导电结构，借此该沟槽电容及该堆叠电容并联连接于该第一电极板及该第二电极板之间。
12.根据权利要求11所述的方法，其特征在于，在该基板内形成该沟槽电容包括：
在该基板内形成第一沟槽；
在该第一沟槽及该基板上形成第一导电层；
部分地移除该第一导电层，以形成该第一导电结构；以及
在该第一导电结构上形成该第一介电结构。
13.根据权利要求11所述的方法，其特征在于，该第一导电结构的一部分环绕位于该基板内的该第一介电结构的一部分。
14.根据权利要求11所述的方法，其特征在于，该第一介电结构的上表面对齐该第一导电结构的上表面。
15.根据权利要求12所述的方法，其特征在于，形成该堆叠电容包括：
形成第一金属结构，该第一金属结构延伸穿过该沟槽电容上的第一金属间介电层；
在该第一金属间介电层上形成第二金属间介电层；
在该第二金属间介电层内形成第二沟槽，该第二沟槽对准该第一沟槽并暴露该第一金属结构的一部分；以及
在该第二导电结构上形成第二介电结构。
16.根据权利要求15所述的方法，其特征在于，该第二导电结构的上表面对齐该第二金属间介电层的上表面。
17.根据权利要求15所述的方法，其特征在于，该第二导电结构是杯状的。
18.根据权利要求15所述的方法，其特征在于，包括：
在该第二电极板及该基板之间形成金属间介电层；以及
在该金属间介电层内形成第四金属结构，该第四金属结构接触该第一电极板及该第一金属结构。
19.根据权利要求11所述的方法，其特征在于，包括：
在该第一电极板及该基板之间形成金属间介电层；以及
形成第二金属结构及第三金属结构，其中该第二金属结构接触该第一电极板及该第二介电结构，该第三金属结构接触该第一电极板及该第一介电结构。
20.根据权利要求11所述的方法，其特征在于，包括：
形成连通柱延伸穿过该基板，其中该连通柱接触该第一导电结构；以及
在该基板下形成第三电极板，其中该第三电极板接触该连通柱。
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* Cited by examiner, † Cited by third party
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US11735583B2 (en) * 2021-09-07 2023-08-22 Nxp B.V. Integrated isolator incorporating trench capacitor

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3808700B2 (ja) * 2000-12-06 2006-08-16 株式会社東芝 半導体装置及びその製造方法
TWI267189B (en) * 2005-03-17 2006-11-21 Powerchip Semiconductor Corp Cell of dynamic random access memory and array structure of the same
KR100897824B1 (ko) * 2007-08-29 2009-05-18 주식회사 동부하이텍 엠아이엠(ｍｉｍ) 캐패시터와 그의 제조방법
TWI375300B (en) * 2008-07-22 2012-10-21 Nanya Technology Corp Dynamic random access memory structure and method of making the same
TWI400731B (zh) * 2008-08-29 2013-07-01 Ind Tech Res Inst 電容元件及其製造方法
KR20110050957A (ko) * 2009-11-09 2011-05-17 삼성전자주식회사 반도체 소자의 관통 비아 콘택 및 그 형성 방법
US8896096B2 (en) 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
US9978829B2 (en) * 2012-11-26 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Low impedance high density deep trench capacitor
JP2014229680A (ja) * 2013-05-21 2014-12-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
KR20150042612A (ko) * 2013-10-11 2015-04-21 삼성전자주식회사 디커플링 캐패시터를 갖는 반도체 소자 및 그 형성 방법
KR20160090582A (ko) * 2015-01-22 2016-08-01 삼성전자주식회사 스마트 카드 및 상기 스마트 카드의 제조 방법
EP3297024A1 (en) * 2016-09-20 2018-03-21 Ipdia 3d-capacitor structure
KR102212747B1 (ko) * 2017-12-11 2021-02-04 주식회사 키 파운드리 보이드를 포함하는 깊은 트렌치 커패시터 및 이의 제조 방법
US10693019B2 (en) * 2018-08-27 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Film scheme for a high density trench capacitor
US11088239B2 (en) * 2018-11-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure for trench capacitors
US11004785B2 (en) * 2019-08-21 2021-05-11 Stmicroelectronics (Rousset) Sas Co-integrated vertically structured capacitive element and fabrication process
US11296065B2 (en) * 2020-06-15 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packages and methods of forming same

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