JP2014041668A - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents
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Abstract
【解決手段】ビット線対B00,xB00,B01,xB01にはそれぞれビット線電位検出回路BD00,BD01が接続されている。ビット線対B10,xB10,B11,xB11にはそれぞれビット線電位検出回路BD10,BD11が接続されている。ビット線電位検出回路BD00〜BD11は、ビット線対B00,xB00〜B11,xB11の電位差を検出し、検出結果に応じたレベルの検出信号DS00〜DS11を出力する。ワード線電圧調整回路31は、ビット線電位検出回路BD00〜BD11の検出信号DS00〜DS11に基づいて、レベル調整信号WLCを出力する。選択されたワード線WL0に接続されたワード線ドライバ21は、レベル調整信号WLCに応じて、ワード線WL0に高電位電源電圧又は高電位電源電圧より所定値低い電圧を供給する。
【選択図】図1
Description
以下、第一実施形態を図1〜図4に従って説明する。
図1に示すように、半導体記憶装置10は、ライトイネーブル信号WE、クロック信号CLK、ロウアドレス信号RA、カラムアドレス信号CAに基づいて、アクセスの対象として選択されたメモリセルに対してライト動作とリード動作を行う。
第2デコーダ13はメイン・ロウデコーダである。第2デコーダ13は、ブロック選択信号BSLに基づいて動作し、ロウアドレス信号RAに応じて複数(図1において2つ)のワード線制御信号WC0,WC1を出力する。なお、ワード線制御信号の数は、メモリアレイMA0,MA1に含まれるメモリセルの数に応じて設定される。
トランジスタT51のソース端子は電源配線VDDに接続され、トランジスタT51のドレイン端子はトランジスタT52のドレイン端子に接続されている。トランジスタT52のソース端子は電源配線VSSに接続されている。トランジスタT51のドレイン端子とトランジスタT52のドレイン端子の間のノードはワード線WL0に接続されている。
なお、以下の説明において、カラムアドレス信号CAに応じて選択されたカラム(ビット線対)をビット線対B00,xB00、非選択のカラムをビット線対B01,xB01とする。
メモリセルに対してアクセスされていない状態(定常状態)では、ビット線対B00,xB00,B01,xB01は、Lレベルのプリチャージ信号PCGに応答するプリチャージ回路PC0、PC1により高電位側の電源電圧VDDにプリチャージされている。ワード線WL0,WL1は、Lレベルのワード線制御信号WC0,WC1により、低電位側の電源電圧VSSレベルである。ビット線電位検出回路BD00,BD01は、プリチャージされたビット線対B00,xB00,B01,xB01に基づいてLレベルの検出信号DS00,DS01を出力する。ワード線電圧調整回路31は、Hレベルのレベル調整信号WLCを出力する。
ライトアンプ制御信号WAEがHレベルになると、ライトアンプWA0により、選択カラムのビット線対B00,xB00の電位が、入力データDI0に応じて、電源電圧VDDレベルと電源電圧VSSレベルに変更される。これにより、ビット線電位検出回路BD00は、Hレベルの検出信号DS00を出力する。
(1−1)ビット線対B00,xB00,B01,xB01にはそれぞれビット線電位検出回路BD00,BD01が接続されている。ビット線対B10,xB10,B11,xB11にはそれぞれビット線電位検出回路BD10,BD11が接続されている。ビット線電位検出回路BD00〜BD11は、ビット線対B00,xB00〜B11,xB11の電位差を検出し、検出結果に応じたレベルの検出信号DS00〜DS11を出力する。ワード線電圧調整回路31は、ビット線電位検出回路BD00〜BD11の検出信号DS00〜DS11に基づいて、レベル調整信号WLCを出力する。選択されたワード線WL0に接続されたワード線ドライバ21は、レベル調整信号WLCに応じて、ワード線WL0に高電位電源電圧VDD又は電源電圧VDDより所定値α低い電圧VD1(=VDD−α)を供給する。
以下、第二実施形態を図5〜図7に従って説明する。
なお、本実施形態において、半導体記憶装置10aの概略構成は第一実施形態の半導体記憶装置10と同じであるため、図面及び説明を省略する。また、第一実施形態の半導体記憶装置10と同じ部材については同じ符号を用いて説明し、符号の表記と説明の全て又は一部を省略する。
トランジスタT65のゲート端子には、ワード線制御信号WCAが供給される。このワード線制御信号WCAは、図1に示す第2デコーダ13から供給される。第2デコーダ13は、ワード線WL0,WL1に対応するワード線制御信号WC0,WC1を合成(例えば、論理和合成)してワード線制御信号WCAを生成する。従って、ワード線制御信号WCAは、ワード線WL0,WL1に対応するワード線制御信号WC0,WC1のうちの1つのHレベルの信号と等しいレベル(Hレベル)となる。
メモリセルに対してアクセスされていない状態(定常状態)では、ビット線対B00,xB00,B01,xB01は、Lレベルのプリチャージ信号PCGに応答するプリチャージ回路PC0により高電位側の電源電圧VDDにプリチャージされている。ワード線WL0,WL1は、Lレベルのワード線制御信号WC0,WC1により、低電位側の電源電圧VSSレベルである。ビット線電位検出回路BD00a,BD01aは、プリチャージされたビット線対B00,xB00,B01,xB01に基づいて電源電圧VSSより高い電圧VS1レベルの検出信号DS00,DS01を出力する。ワード線電圧調整回路31は、Hレベルのレベル調整信号WLCを出力する。
図7に示すように、ライトアンプ制御信号WAEがHレベルになると、ライトアンプWA0により、選択カラムのビット線対B00,xB00の電位が、入力データDI0に応じて、電源電圧VDDレベルと電源電圧VSSレベルに変更される。これにより、ビット線電位検出回路BD00は、Hレベルの検出信号DS00を出力する。
(2−1)ビット線電位検出回路BD00a,BD01aは、反転ビット線xB00,xB01にゲート端子が接続されたトランジスタT34と電源配線VSSの間に接続されたトランジスタT35を含む。トランジスタT35はダイオード接続、即ちゲート端子とドレイン端子が互いに接続されている。トランジスタT35は、トランジスタT34のソース端子電圧を、低電位側の電源電圧VSSからトランジスタT35のしきい値電圧に応じて高い電圧VS1とする。これにより、トランジスタT33,T34の駆動能力は、トランジスタT34のソース端子を電源配線VSSに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路BD00a、BD01aは、ビット線B00、B01又は反転ビット線xB00、xB01の電位がHレベルからLレベルへ変化するときの検出感度を高くすることができる。
以下、第三実施形態を図8〜図11に従って説明する。
なお、第一実施形態の半導体記憶装置と同じ部材については同じ符号を付し、説明の全て又は一部を省略する。
レプリカセルアレイRCAは、マトリックス状に配列された複数(図8において4つ)のレプリカセルRC0〜RC3を含む。行方向に配列されたレプリカセルRC0,RC2はワード線WL0に接続されている。同様に、行方向に配列されたレプリカセルRC1,RC3はワード線WL1に接続されている。列方向に配列されたレプリカセルRC0,RC1はレプリカビット線RB0,RB1に接続されている。同様に、列方向に配列されたレプリカセルRC2,RC3はレプリカビット線RB2,RB3に接続されている。
ワード線ドライバ21は、Lレベルのレベル調整信号WLCに応答して、ワード線WL0に高電位電源電圧VDDを供給する。また、ワード線ドライバ21は、Hレベルのレベル調整信号WLCに応答して、ワード線WL0に高電位電源VD電圧より所定値α低い電圧VD1(=VDD−α)を供給する。同様に、ワード線ドライバ21は、Lレベルのレベル調整信号WLCに応答して、ワード線WL1に高電位電源電圧VDDを供給する。また、ワード線ドライバ21は、Hレベルのレベル調整信号WLCに応答して、ワード線WL1に電圧VD1(=VDD−α)を供給する。
メモリセルに対してアクセスされていない状態(定常状態)では、ビット線対B00,xB00,B01,xB01は、Lレベルのプリチャージ信号PCGに応答するプリチャージ回路PC0により高電位側の電源電圧VDDにプリチャージされている。ワード線WL0,WL1は、Lレベルのワード線制御信号WC0,WC1により、低電位側の電源電圧VSSレベルである。ビット線電位検出回路RBDは、プリチャージされたレプリカビット線RB0〜RB3に基づいて電源電圧VSSレベルの検出信号RDSを出力する。ワード線電圧調整回路31bは、Hレベルのレベル調整信号WLCを出力する。
ワード線WL0に接続されたメモリセルC000において、アクセストランジスタT1,T2がオンする。これにより、ビット線対B00,xB00の電位は、メモリセルC000に保持されたデータに応じて変化する。このとき、ワード線WL0の電位が電源電圧VDDより低い電圧VD1レベルであり、メモリセルC000のリード電流が制限されているため、メモリセルC000の保持データは変化しない。
ライトアンプ制御信号WAEがHレベルになると、ライトアンプWA0により、選択カラムのビット線対B00,xB00の電位が、入力データDI0に応じて、電源電圧VDDレベルと電源電圧VSSレベルに変更される。
(3−1)列方向に配列されたレプリカセルRC0,RC1はレプリカビット線RB0,RB1に接続され、列方向に配列されたレプリカセルRC2,RC3はレプリカビット線RB2,RB3に接続されている。レプリカセルRC0,RC2は、ワード線WL0に活性化に基づいて、レプリカビット線RB0〜RB3の電位をLレベルに引き下げる。同様に、レプリカセルRC1,RC3は、ワード線WL1の活性化に基づいて、レプリカビット線RB0〜RB3の電位をLレベルに引き下げる。
以下、第四実施形態を図12〜図14に従って説明する。
なお、本実施形態において、半導体記憶装置の概略構成は第三実施形態の半導体記憶装置10bと同じであるため、図面及び説明を省略する。また、第三実施形態の半導体記憶装置と同じ部材については同じ符号を付し、説明の全て又は一部を省略する。
ビット線電位検出回路RBDaは、3つのトランジスタT71〜T73を有している。トランジスタT71は例えばPチャネルMOSトランジスタであり、トランジスタT72,T73は例えばNチャネルMOSトランジスタである。トランジスタT71のソース端子は電源配線VDDに接続され、トランジスタT71のドレイン端子はトランジスタT72のドレイン端子に接続されている。トランジスタT72のソース端子はトランジスタT73のドレイン端子に接続され、トランジスタT73のソース端子は電源配線VSSに接続されている。トランジスタT71,T72のゲート端子はレプリカビット線RB0〜RB3に接続されている。
ワード線制御信号WC0がHレベルになると、ワード線ドライバ21は、ワード線WL0を電圧VD1レベルとする。
図14に示すように、
ライトアンプ制御信号WAEがHレベルになると、ライトアンプWA0により、選択カラムのビット線対B00,xB00の電位が、入力データDI0に応じて、電源電圧VDDレベルと電源電圧VSSレベルに変更される。
(4−1)ビット線電位検出回路RBDは、レプリカビット線RB0〜RB3にゲート端子が接続されたトランジスタT72と電源配線VSSの間に接続されたトランジスタT73を含む。トランジスタT73はダイオード接続、即ちゲート端子とドレイン端子が互いに接続されている。トランジスタT73は、トランジスタT72のソース端子電圧を、低電位側の電源電圧VSSからトランジスタT73のしきい値電圧に応じて高い電圧VS1とする。これにより、トランジスタT72の駆動能力は、トランジスタT72のソース端子を電源配線VSSに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路RBDは、レプリカビット線RB0〜RB3の電位がHレベルからLレベルへ変化するときの検出感度を高くすることができる。
・第一,第二実施形態において、ビット線電位検出回路を接続するビット線対の数を適宜変更してもよい。例えば、3つ以上のビット線対を含むメモリアレイにおいて、少なくとも2つのビット線対にビット線電位検出回路をそれぞれ接続する。例えば、2つのビット線対にそれぞれビット線電位検出回路を接続したメモリアレイにおいて、2つのビット線対が非選択カラムである場合、2つのビット線対のうちの何れか一方が選択カラムである場合がある。これらの場合は、上記第一,第二実施形態と同じであるため、同様にメモリセルのデータ破壊を抑制することができる。また、ライト動作においてメモリセルに対してデータを書き込むことができる。また、半導体記憶装置における消費電力を低減することができる。
31,31a〜31c ワード線電圧調整回路
WL0,WL1 ワード線
B00,xB00〜B11,xB11 ビット線対
BD00〜BD11 ビット線電位検出回路
C000〜C111 メモリセル
SA0,SA1 センスアンプ
RB0〜RB3 レプリカビット線
RC0〜RC3 レプリカセル
RBD ビット線電位検出回路
Claims (8)
- 複数のワード線と、
前記ワード線と交差する複数のビット線対と、
前記ワード線と前記ビット線対とが交差する付近で前記ワード線及び前記ビット線対に接続されたメモリセルと、
選択された前記ワード線に第1電圧または前記第1電圧より高い第2電圧を出力するワード線ドライバと、
前記ビット線対の電位を検出する電位検出回路と、
前記電位検出回路の出力に応じて前記ワード線ドライバの出力を前記第1電圧から前記第2電圧へ変化させるワード線電圧調整回路と、
前記ワード線ドライバの出力が前記第2電圧へ変化した後に、前記ビット線対の電圧を増幅するセンスアンプと
を有する半導体記憶装置。 - 前記メモリセルは、2つの記憶ノードに互いに異なるレベルを保持し、前記ワード線の前記第1電圧に基づいて前記ビット線対の2つの前記記憶ノードの保持レベルに応じて変化させ、
前記電位検出回路は、前記ビット線対の電位差に応じて出力信号を生成する、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ワード線電圧調整回路は、複数の前記ビット線対に接続された複数の電位検出回路の出力信号に基づいてレベル調整信号を出力し、
前記ワード線ドライバは、前記レベル調整信号に基づいて前記ワード線の電圧を変化させる、
ことを特徴とする請求項2に記載の半導体記憶装置。 - 前記メモリセルは、2つの記憶ノードに互いに異なるレベルを保持する記憶セルと、前記ワード線の前記第1電圧に基づいて接続された前記ビット線対の電位を、所定の電圧から低下させるレプリカセルを含み、
前記センスアンプは、前記記憶セルが接続された複数のビット線対のうち、選択されたビット線対の電圧を増幅し、
前記電位検出回路は、前記レプリカセルが接続された複数のビット線の電位に応じて出力信号を生成する、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記ワード線電圧調整回路は、複数の前記ビット線対に接続された1つの電位検出回路の出力信号に基づいてレベル調整信号を出力し、
前記ワード線ドライバは、前記レベル調整信号に基づいて前記ワード線の電圧を変化させる、
ことを特徴とする請求項4に記載の半導体記憶装置。 - 前記電位検出回路は、前記ビット線に制御端子が接続されたトランジスタと低電位側の電源配線との間に接続され、ダイオード接続されたトランジスタを含む、
ことを特徴とする請求項2〜4のうちの何れか一項に記載の半導体記憶装置。 - 前記ワード線電圧調整回路は、
制御端子に前記電位検出回路の出力信号が供給されるトランジスタと低電位側の電源配線との間に接続され、制御端子に前記ワード線ドライバの活性化に応じた制御信号が供給されるトランジスタを含む、
ことを特徴とする請求項6に記載の半導体記憶装置。 - 複数のワード線と、
前記ワード線と交差する複数のビット線対と、
前記ワード線と前記ビット線対とが交差する付近で前記ワード線及び前記ビット線対に接続されたメモリセルと、
前記複数のワード線のそれぞれに第1電圧または前記第1電圧より高い第2電圧を出力する複数のワード線ドライバと、
前記複数のビット線対のうち、選択されたビット線対の電位差を増幅するセンスアンプと、
前記ビット線対の電位を検出する電位検出回路と、
を有し、
前記ワード線ドライバの出力を第1の電圧にした後、前記電位検出回路の出力に応じて前記ワード線ドライバの出力を前記第1電圧から前記第2電圧へ変化させること、
を特徴とする半導体記憶装置の制御方法。
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