JP2014041668A - 半導体記憶装置及び半導体記憶装置の制御方法 - Google Patents

半導体記憶装置及び半導体記憶装置の制御方法 Download PDF

Info

Publication number
JP2014041668A
JP2014041668A JP2012182544A JP2012182544A JP2014041668A JP 2014041668 A JP2014041668 A JP 2014041668A JP 2012182544 A JP2012182544 A JP 2012182544A JP 2012182544 A JP2012182544 A JP 2012182544A JP 2014041668 A JP2014041668 A JP 2014041668A
Authority
JP
Japan
Prior art keywords
bit line
word line
level
potential
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012182544A
Other languages
English (en)
Inventor
Takashi Ozawa
敬 小澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2012182544A priority Critical patent/JP2014041668A/ja
Priority to US13/966,422 priority patent/US9013914B2/en
Priority to CN201310359006.3A priority patent/CN103632716A/zh
Priority to KR1020130098062A priority patent/KR101564140B1/ko
Publication of JP2014041668A publication Critical patent/JP2014041668A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】メモリセルのデータ破壊を抑制すること。
【解決手段】ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１にはそれぞれビット線電位検出回路ＢＤ００，ＢＤ０１が接続されている。ビット線対Ｂ１０，ｘＢ１０，Ｂ１１，ｘＢ１１にはそれぞれビット線電位検出回路ＢＤ１０，ＢＤ１１が接続されている。ビット線電位検出回路ＢＤ００〜ＢＤ１１は、ビット線対Ｂ００，ｘＢ００〜Ｂ１１，ｘＢ１１の電位差を検出し、検出結果に応じたレベルの検出信号ＤＳ００〜ＤＳ１１を出力する。ワード線電圧調整回路３１は、ビット線電位検出回路ＢＤ００〜ＢＤ１１の検出信号ＤＳ００〜ＤＳ１１に基づいて、レベル調整信号ＷＬＣを出力する。選択されたワード線ＷＬ０に接続されたワード線ドライバ２１は、レベル調整信号ＷＬＣに応じて、ワード線ＷＬ０に高電位電源電圧又は高電位電源電圧より所定値低い電圧を供給する。
【選択図】図１

Description

半導体記憶装置及び半導体記憶装置の制御方法に関する。
スタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）は、半導体記憶装置の１つである。ＳＲＡＭは、１つのデータを記憶する複数のメモリセルを有している。複数のメモリセルはマトリックス状に配置されている。ＳＲＡＭは、メモリセルの各行に対応して、行（ｒｏｗ）方向に延在する複数のワード線と、メモリセルの各列に対応して、列（ｃｏｌｕｍｎ）方向に延在する複数のビット線対を有している。各メモリセルは、対応するワード線とビット線対に接続されている。
ＳＲＡＭは、複数のワード線のうち、アドレス信号に応じたワード線を活性化する。ワード線の活性化によりアクセストランジスタがオンする。また、ＳＲＡＭは、複数のビット線対のうち、アドレス信号に応じたビット線対を選択する。オンしたアクセストランジスタにより選択されたビット線対に接続されたメモリセルがアクセスの対象となる。ＳＲＡＭは、対象のメモリセルに対して、ライト動作とリード動作を行う。
上記したように、行方向に配列された複数のメモリセルは、対応する１本のワード線に接続されている。従って、１本のワード線の活性化により、そのワード線に接続された複数のメモリセルの記憶ノードは、対応するビット線に接続される。従って、活性化ワード線に接続された複数のメモリセルのうちの選択されていないビット線対に接続されたメモリセルにおいて、記憶ノードの電位がビット線対の電位によって反転する、つまり記憶したデータが破壊される場合がある。
このようなデータの破壊を防ぐ１つの方法は、各ビット線対にセンスアンプを接続するものである（例えば、特許文献１参照）。ライト動作において、センスアンプにより各ビット線対の電位を高電位側の電源電圧と低電位側の電源電圧とした後、選択されたビット線対の電位をライトアンプにて入力データに応じて変更する。センスアンプを用いて、各ビット線対のレベルをメモリセルに保持したレベルに対応させることで、メモリセルのデータ反転を防止する。
国際公開第２００９／０４１４７１号
ところで、上記の方法では、各ビット線対のそれぞれにセンスアンプを接続し、リード動作毎及びライト動作毎に、全てのセンスアンプを駆動する必要がある。このような動作は、半導体記憶装置の消費電力を増加させる。
本発明の一観点によれば、複数のワード線と、前記ワード線と交差する複数のビット線対と、前記ワード線と前記ビット線対とが交差する付近で前記ワード線及び前記ビット線対に接続されたメモリセルと、選択された前記ワード線に第１電圧または前記第１電圧より高い第２電圧を出力するワード線ドライバと、前記ビット線対の電位を検出する電位検出回路と、前記電位検出回路の出力に応じて前記ワード線ドライバの出力を前記第１電圧から前記第２電圧へ変化させるワード線電圧調整回路と、前記ワード線ドライバの出力が前記第２電圧へ変化した後に、前記ビット線対の電圧を増幅するセンスアンプとを有する。
本発明の一観点によれば、メモリセルのデータ破壊を抑制することができる。
第一実施形態の半導体記憶装置のブロック図である。 第一実施形態の半導体記憶装置の一部回路図である。 第一実施形態の半導体記憶装置の動作を示す波形図である。 第一実施形態の半導体記憶装置の動作を示す波形図である。 第二実施形態の半導体記憶装置の一部回路図である。 第二実施形態の半導体記憶装置の動作を示す波形図である。 第二実施形態の半導体記憶装置の動作を示す波形図である。 第三実施形態の半導体記憶装置のブロック図である。 第三実施形態の半導体記憶装置の一部回路図である。 第三実施形態の半導体記憶装置の動作を示す波形図である。 第三実施形態の半導体記憶装置の動作を示す波形図である。 第四実施形態の半導体記憶装置の一部回路図である。 第四実施形態の半導体記憶装置の動作を示す波形図である。 第四実施形態の半導体記憶装置の動作を示す波形図である。
（第一実施形態）
以下、第一実施形態を図１〜図４に従って説明する。
図１に示すように、半導体記憶装置１０は、ライトイネーブル信号ＷＥ、クロック信号ＣＬＫ、ロウアドレス信号ＲＡ、カラムアドレス信号ＣＡに基づいて、アクセスの対象として選択されたメモリセルに対してライト動作とリード動作を行う。
ライトイネーブル信号ＷＥとクロック信号ＣＬＫは内部制御信号生成回路１１に供給され、ロウアドレス信号ＲＡとカラムアドレス信号ＣＡは第１デコーダ１２に供給される。クロック信号ＣＬＫは所定周期のパルス信号である。ライトイネーブル信号ＷＥは、半導体記憶装置１０に対してデータの書き込みが行われるときに活性化される。内部制御信号生成回路は、ライトイネーブル信号ＷＥとクロック信号ＣＬＫに基づいて、デコーダ制御信号ＤＥＣ、ライトアンプ制御信号ＷＡＥ、センスアンプ制御信号ＳＡＥを生成する。
第１デコーダ１２は例えば、複数のブロックのうちの１つを選択するためのプリ・ロウデコーダと、選択されたブロックのビット線対を選択するためのカラムデコーダを含む。なお、複数のブロックは互いに同じ構成であるため、図１には１つのブロックを示す。プリ・ロウデコーダは、ロウアドレス信号ＲＡに含まれる複数ビットのロウアドレス信号（例えば、上位１ビットの信号）に基づいて、ブロック選択信号ＢＳＬを生成する。カラムデコーダは、カラムアドレス信号ＣＡをデコードしてカラム選択信号ＣＳＬを生成する。
１つのブロックは、第２デコーダ１３、ワード線ドライバ２１，２２、メモリアレイＭＡ０，ＭＡ１、ワード線電圧調整回路３１を含む。
第２デコーダ１３はメイン・ロウデコーダである。第２デコーダ１３は、ブロック選択信号ＢＳＬに基づいて動作し、ロウアドレス信号ＲＡに応じて複数（図１において２つ）のワード線制御信号ＷＣ０，ＷＣ１を出力する。なお、ワード線制御信号の数は、メモリアレイＭＡ０，ＭＡ１に含まれるメモリセルの数に応じて設定される。
ワード線ドライバ２１は、ワード線制御信号ＷＣ０に応答してワード線ＷＬ０を駆動する。また、ワード線ドライバ２１は、ワード線電圧調整回路３１から出力されるレベル調整信号ＷＬＣに基づいて、ワード線ＷＬ０の電位（レベル）を調整する。同様に、ワード線ドライバ２２は、ワード線制御信号ＷＣ１に応答してワード線ＷＬ１を駆動する。また、ワード線ドライバ２２は、ワード線電圧調整回路３１から出力されるレベル調整信号ＷＬＣに基づいて、ワード線ＷＬ１の電位（レベル）を調整する。
メモリアレイＭＡ０は、マトリックス状に配列された複数（図１において４つ）のメモリセル（記憶セル）Ｃ０００，Ｃ０１０，Ｃ００１，Ｃ０１１を含む。行方向に配列されたメモリセルＣ０００，Ｃ００１はワード線ＷＬ０に接続されている。同様に、行方向に配列されたメモリセルＣ０１０，Ｃ０１１はワード線ＷＬ１に接続されている。列方向に配列されたメモリセルＣ０００，Ｃ０１０はビット線対Ｂ００，ｘＢ００に接続されている。同様に、列方向に配列されたメモリセルＣ００１，Ｃ０１１はビット線対Ｂ０１，ｘＢ０１に接続されている。
ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１はカラムセレクタＣＳ０に接続されている。カラムセレクタＣＳ０は、第１デコーダ１２から出力されるカラム選択信号ＣＳＬに応じた一対のビット線を選択する。選択されたビット線対は、ライトアンプＷＡ０とセンスアンプＳＡ０に接続される。ライトアンプＷＡ０は、ライトアンプ制御信号ＷＡＥに応答して動作し、入力データＤＩ０に応じてビット線対を駆動する。例えば、ライトアンプＷＡ０は、「０」の入力データＤＩ０に応じて、ビット線Ｂ００をＬレベル（低電位側の電源電圧ＶＳＳレベル）とし、反転ビット線ｘＢ００をＨレベル（高電位側の電源電圧ＶＤＤレベル）とする。センスアンプＳＡ０は、センスアンプ制御信号ＳＡＥに応答して動作し、接続されたビット線対の電位に応じた出力データＤＯ０を出力する。例えば、Ｌレベルのビット線Ｂ００とＨレベルの反転ビット線ｘＢ００に基づいて、「０」の出力データＤＯ０を出力する。
各ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１にはそれぞれビット線電位検出回路ＢＤ００，ＢＤ０１が接続されている。ビット線電位検出回路ＢＤ００は、ビット線Ｂ００と反転ビット線ｘＢ００の間に接続されている。ビット線電位検出回路ＢＤ００は、ビット線Ｂ００の電位と反転ビット線ｘＢ００の電位を検出し、検出結果に応じたレベルの検出信号ＤＳ００を出力する。例えば、ビット線電位検出回路ＢＤ００は、ビット線Ｂ００と反転ビット線ｘＢ００の電位差が所定値より小さいときに第１のレベル（例えばＬレベル）の検出信号ＤＳ００を出力し、電位差が所定値以上のときに第２のレベル（例えばＨレベル）の検出信号ＤＳ００を出力する。電位差と比較する所定値は、メモリセルＣ０００〜Ｃ０１１の記憶レベルが反転しないために十分なビット線対の電位差に応じて設定され、例えば電源電圧（高電位電圧ＶＤＤと低電位電圧ＶＳＳの電位差）の二分の一（１／２）に設定される。同様に、ビット線電位検出回路ＢＤ０１は、ビット線Ｂ０１と反転ビット線ｘＢ０１の間に接続されている。ビット線電位検出回路ＢＤ０１は、ビット線Ｂ０１の電位と反転ビット線ｘＢ０１の電位を検出し、電位差に応じたレベルの検出信号ＤＳ００を出力する。
例えば、ビット線対Ｂ００，ｘＢ００は、所定の電位（例えば、Ｈレベル）にプリチャージされる。そして、ビット線対Ｂ００，ｘＢ００のうちの一方のビット線の電位は、所定の電位から、入力データＤＩ０又はメモリセルＣ０００，Ｃ０１０の記憶データ（保持レベル）に応じた電位に変位する。ビット線電位検出回路ＢＤ００は、ビット線対Ｂ００，ｘＢ００が共にＨレベルのときに例えばＬレベルの検出信号ＤＳ００を出力し、ビット線対Ｂ００，ｘＢ００の電位差が所定値以上になるとＨレベルの検出信号ＤＳ００を出力する。同様に、ビット線電位検出回路ＢＤ０１は、ビット線対Ｂ０１，ｘＢ０１が共にＨレベルのときに例えばＬレベルの検出信号ＤＳ０１を出力し、ビット線対Ｂ０１，ｘＢ０１の電位差が所定値以上になるとＨレベルの検出信号ＤＳ０１を出力する。
メモリアレイＭＡ１は、メモリアレイＭＡ０と同様に、マトリックス状に配列された複数（図１において４つ）のメモリセル（記憶セル）Ｃ１００，Ｃ１１０，Ｃ１０１，Ｃ１１１を含む。行方向に配列されたメモリセルＣ１００，Ｃ１０１はワード線ＷＬ０に接続されている。同様に、行方向に配列されたメモリセルＣ１１０，Ｃ１１１はワード線ＷＬ０に接続されている。列方向に配列されたメモリセルＣ１００，Ｃ１１０はビット線対Ｂ１０，ｘＢ１０に接続されている。同様に、列方向に配列されたメモリセルＣ１０１，Ｃ１１１はビット線対Ｂ１１，ｘＢ１１に接続されている。
ビット線対Ｂ１０，ｘＢ１０，Ｂ１１，ｘＢ１１はカラムセレクタＣＳ１に接続されている。カラムセレクタＣＳ１は、第１デコーダ１２から出力されるカラム選択信号ＣＳＬに応じた一対のビット線を選択する。選択されたビット線対は、ライトアンプＷＡ１とセンスアンプＳＡ１に接続される。ライトアンプＷＡ１は、ライトアンプ制御信号ＷＡＥに応答して動作し、入力データＤＩ１に応じてビット線対を駆動する。例えば、ライトアンプＷＡ１は、「０」の入力データＤＩ１に応じて、ビット線Ｂ１０をＬレベル（低電位側の電源電圧ＶＳＳレベル）とし、反転ビット線ｘＢ１０をＨレベル（高電位側の電源電圧ＶＤＤレベル）とする。センスアンプＳＡ１は、センスアンプ制御信号ＳＡＥに応答して動作し、接続されたビット線対の電位に応じた出力データＤＯ１を出力する。例えば、Ｌレベルのビット線Ｂ１０とＨレベルの反転ビット線ｘＢ１０に基づいて、「０」の出力データＤＯ１を出力する。
各ビット線対Ｂ１０，ｘＢ１０，Ｂ１１，ｘＢ１１にはそれぞれビット線電位検出回路ＢＤ１０，ＢＤ１１が接続されている。ビット線電位検出回路ＢＤ１０は、ビット線対Ｂ１０と反転ビット線ｘＢ１０の間に接続されている。ビット線電位検出回路ＢＤ１０は、ビット線Ｂ１０の電位と反転ビット線ｘＢ１０の電位を検出し、検出結果に応じたレベルの検出信号ＤＳ１０を出力する。例えば、ビット線電位検出回路ＢＤ１０は、ビット線Ｂ１０と反転ビット線ｘＢ１０の電位差が所定値より小さいときに第１のレベル（例えばＬレベル）の検出信号ＤＳ１０を出力し、電位差が所定値以上のときに第２のレベル（例えばＨレベル）の検出信号ＤＳ１０を出力する。電位差と比較する所定値は、メモリセルＣ１００〜Ｃ１１１の記憶レベルが反転しないために十分なビット線対の電位差に応じて設定され、例えば電源電圧（高電位電圧ＶＤＤと低電位電圧ＶＳＳの電位差）の二分の一（１／２）に設定される。同様に、ビット線電位検出回路ＢＤ１１は、ビット線Ｂ１１と反転ビット線ｘＢ１１の間に接続されている。ビット線電位検出回路ＢＤ１１は、ビット線Ｂ１１の電位と反転ビット線ｘＢ１１の電位を検出し、電位差に応じたレベルの検出信号ＤＳ１０を出力する。
例えば、ビット線電位検出回路ＢＤ１０は、ビット線対Ｂ１０，ｘＢ１０が共にＨレベルのときに例えばＬレベルの検出信号ＤＳ１０を出力し、ビット線対Ｂ１０，ｘＢ１０の電位差が所定値以上になるとＨレベルの検出信号ＤＳ１０を出力する。同様に、ビット線電位検出回路ＢＤ１１は、ビット線対Ｂ１１，ｘＢ１１が共にＨレベルのときに例えばＬレベルの検出信号ＤＳ１１を出力し、ビット線対Ｂ１１，ｘＢ１１の電位差が所定値以上になるとＨレベルの検出信号ＤＳ１１を出力する。
ワード線電圧調整回路３１は、各ビット線電位検出回路ＢＤ００〜ＢＤ１１の検出信号ＤＳ００〜ＤＳ１１に基づいて、レベル調整信号ＷＬＣを出力する。例えば、ワード線電圧調整回路３１は、各ビット線電位検出回路ＢＤ００〜ＢＤ１１の検出信号ＤＳ００〜ＤＳ１１のうちの少なくとも１つの信号がＬレベルのとき、Ｌレベルのレベル調整信号ＷＬＣを出力する。そして、ワード線電圧調整回路３１は、ビット線電位検出回路ＢＤ００〜ＢＤ１１の検出信号ＤＳ００〜ＤＳ１１がＨレベルのとき、Ｈレベルのレベル調整信号ＷＬＣを出力する。
ワード線ドライバ２１は、Ｈレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ０に高電位側の電源電圧ＶＤＤを供給する。また、ワード線ドライバ２１は、Ｌレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ０に高電位側の電源電圧ＶＤＤより所定値α低い電圧ＶＤ１（＝ＶＤＤ−α）を供給する。電圧ＶＤ１は第１電圧の一例である。同様に、ワード線ドライバ２２は、Ｈレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１に高電位電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは第２電圧の一例である。また、ワード線ドライバ２２は、Ｌレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１に電圧ＶＤ１（＝ＶＤＤ−α）を供給する。
図２に示すように、メモリセルＣ０００は、６つのトランジスタＴ１〜Ｔ６を有している。トランジスタＴ１〜Ｔ４は例えばＮチャネルＭＯＳトランジスタであり、Ｔ５，Ｔ６は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ１，Ｔ２はアクセストランジスタの一例、トランジスタＴ３，Ｔ４はドライブトランジスタの一例、トランジスタＴ５，Ｔ６は負荷トランジスタの一例である。
トランジスタＴ１の第１端子（例えばソース端子）はビット線Ｂ００に接続されている。トランジスタＴ１の第２端子（例えばドレイン端子）はトランジスタＴ３のドレイン端子とトランジスタＴ５のドレイン端子に接続されている。トランジスタＴ２の第１端子（例えばソース端子）は反転ビット線ｘＢ００に接続されている。トランジスタＴ２の第２端子（例えばドレイン端子）はトランジスタＴ４のドレイン端子とトランジスタＴ６のドレイン端子に接続されている。トランジスタＴ１、Ｔ２のゲート端子（制御端子）は、ワード線ＷＬ０に接続されている。
トランジスタＴ３のソース端子は低電位側の電源電圧ＶＳＳ（例えば０Ｖ（ゼロボルト））が供給される配線（以下、単に電源配線ＶＳＳという）に接続されている。トランジスタＴ３のゲート端子は、トランジスタＴ５のゲート端子と、トランジスタＴ４とトランジスタＴ６の間のノードＮ２に接続されている。トランジスタＴ５のソース端子は高電位側の電源電圧ＶＤＤが供給される配線（以下、単に電源配線ＶＤＤという）に接続されている。
トランジスタＴ５とトランジスタＴ３の間のノードＮ１はトランジスタＴ４のゲート端子とトランジスタＴ６のゲート端子に接続されている。トランジスタＴ４のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ６のソース端子は電源配線ＶＤＤに接続されている。
メモリセルＣ００１，Ｃ０１０，Ｃ０１１は、メモリセルＣ０００と同様に、トランジスタＴ１〜Ｔ６を有している。メモリセルＣ０１０において、トランジスタＴ１の第１端子はビット線Ｂ００に接続され、トランジスタＴ２の第１端子は反転ビット線ｘＢ００に接続され、トランジスタＴ１，Ｔ２のゲート端子はワード線ＷＬ１に接続されている。メモリセルＣ００１において、トランジスタＴ１の第１端子はビット線Ｂ０１に接続され、トランジスタＴ２の第１端子は反転ビット線ｘＢ０１に接続され、トランジスタＴ１，Ｔ２のゲート端子はワード線ＷＬ０に接続されている。メモリセルＣ０１１において、トランジスタＴ１の第１端子はビット線Ｂ０１に接続され、トランジスタＴ２の第１端子は反転ビット線ｘＢ０１に接続され、トランジスタＴ１，Ｔ２のゲート端子はワード線ＷＬ１に接続されている。
ビット線対Ｂ００，ｘＢ００にはプリチャージ回路ＰＣ０と保護回路ＰＴ０が接続されている。なお、プリチャージ回路ＰＣ０と保護回路ＰＴ０は、図１において省略されている。
プリチャージ回路ＰＣ０は、トランジスタＴ１１〜Ｔ１３を有している。トランジスタＴ１１〜Ｔ１３は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ１１の第１端子はビット線Ｂ００に接続され、トランジスタＴ１１の第２端子は反転ビット線ｘＢ００に接続されている。トランジスタＴ１２のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ１２のドレイン端子はビット線Ｂ００に接続されている。トランジスタＴ１３のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ１３のドレイン端子は反転ビット線ｘＢ００に接続されている。トランジスタＴ１１〜Ｔ１３のゲート端子にはプリチャージ信号ＰＣＧが供給される。
トランジスタＴ１１〜Ｔ１３は、Ｈレベルのプリチャージ信号ＰＣＧに応答してオフし、Ｌレベルのプリチャージ信号ＰＣＧに応答してオンする。オンしたトランジスタＴ１１は、ビット線Ｂ００の電位と反転ビット線ｘＢ００の電位を互いに等しくする。オンしたトランジスタＴ１２は、ビット線Ｂ００に電源電圧ＶＤＤを供給する。オンしたトランジスタＴ１３は、反転ビット線ｘＢ００に電源電圧ＶＤＤを供給する。従って、プリチャージ回路ＰＣ０は、Ｌレベルのプリチャージ信号ＰＣＧに応答してビット線対Ｂ００，ｘＢ００の電位を電源電圧ＶＤＤレベルにチャージする。
保護回路ＰＴ０は、トランジスタＴ２１，Ｔ２２を有している。トランジスタＴ２１，Ｔ２２は、例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ２１，Ｔ２２のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ２１のドレイン端子はビット線Ｂ００に接続され、トランジスタＴ２１のゲート端子は反転ビット線ｘＢ００に接続されている。トランジスタＴ２２のドレイン端子は反転ビット線ｘＢ００に接続され、トランジスタＴ２２のゲート端子はビット線Ｂ００に接続されている。この保護回路ＰＴ０は、ビット線対Ｂ００，ｘＢ００の少なくとも一方をＨレベルにする。従って、この保護回路ＰＴ０は、ビット線対Ｂ００，ｘＢ００がともにＬレベルになることを防ぐ。
同様に、ビット線対Ｂ０１，ｘＢ０１にはプリチャージ回路ＰＣ１と保護回路ＰＴ１が接続されている。プリチャージ回路ＰＣ１はトランジスタＴ１１〜Ｔ１３を有している。プリチャージ回路ＰＣ１は、Ｌレベルのプリチャージ信号ＰＣＧに応答してビット線対Ｂ０１，ｘＢ０１の電位を電源電圧ＶＤＤレベルにプリチャージする。保護回路ＰＴ１は、トランジスタＴ２１，Ｔ２２を有している。保護回路ＰＴ１は、ビット線対Ｂ０１，ｘＢ０１がともにＬレベルになることを防ぐ。
カラムセレクタＣＳ０は、トランジスタＴ４１〜Ｔ４８を有している。トランジスタＴ４１〜Ｔ４４は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ４５〜Ｔ４８は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ４１の第１端子はビット線Ｂ００に接続され、トランジスタＴ４１の第２端子はデータバスＤＢ０に接続されている。トランジスタＴ４５は、トランジスタＴ４１に対して並列に接続されている。トランジスタＴ４１のゲート端子には反転カラム選択信号ｘＣＳＬ０が供給され、トランジスタＴ４５のゲート端子にはカラム選択信号ＣＳＬ０が供給される。トランジスタＴ４２の第１端子は反転ビット線ｘＢ００に接続され、トランジスタＴ４２の第２端子は反転データバスｘＤＢ０に接続されている。トランジスタＴ４６は、トランジスタＴ４２に対して並列に接続されている。トランジスタＴ４２のゲート端子には反転カラム選択信号ｘＣＳＬ０が供給され、トランジスタＴ４６のゲート端子にはカラム選択信号ＣＳＬ０が供給される。
トランジスタＴ４１，Ｔ４２は、Ｌレベルの反転カラム選択信号ｘＣＳＬ０に応答してオンし、Ｈレベルの反転カラム選択信号ｘＣＳＬ０に応答してオフする。トランジスタＴ４５，Ｔ４６は、Ｈレベルのカラム選択信号ＣＳＬ０に応答してオンし、Ｌレベルのカラム選択信号ＣＳＬ０に応答としてオフする。オンしたトランジスタＴ４１，Ｔ４５はビット線Ｂ００をデータバスＤＢ０に接続する。オンしたトランジスタＴ４２，Ｔ４６は、反転ビット線ｘＢ００を反転データバスｘＤＢ０に接続する。これにより、ビット線対Ｂ００，ｘＢ００はライトアンプＷＡ０及びセンスアンプＳＡ０に接続される。
同様に、トランジスタＴ４３の第１端子はビット線Ｂ０１に接続され、トランジスタＴ４３の第２端子はデータバスＤＢ０に接続されている。トランジスタＴ４７は、トランジスタＴ４３に対して並列に接続されている。トランジスタＴ４３のゲート端子には反転カラム選択信号ｘＣＳＬ１が供給され、トランジスタＴ４７のゲート端子にはカラム選択信号ＣＳＬ１が供給される。トランジスタＴ４４の第１端子は反転ビット線ｘＢ０１に接続され、トランジスタＴ４４の第２端子は反転データバスｘＤＢ０に接続されている。トランジスタＴ４８は、トランジスタＴ４４に対して並列に接続されている。トランジスタＴ４４のゲート端子には反転カラム選択信号ｘＣＳＬ１が供給され、トランジスタＴ４８のゲート端子にはカラム選択信号ＣＳＬ１が供給される。
トランジスタＴ４３，Ｔ４４は、Ｌレベルの反転カラム選択信号ｘＣＳＬ１に応答してオンし、Ｈレベルの反転カラム選択信号ｘＣＳＬ１に応答してオフする。トランジスタＴ４７，Ｔ４８は、Ｈレベルのカラム選択信号ＣＳＬ１に応答してオンし、Ｌレベルのカラム選択信号ｘＣＳＬ１に応答としてオフする。オンしたトランジスタＴ４３，Ｔ４７はビット線Ｂ０１をデータバスＤＢ０に接続する。オンしたトランジスタＴ４４，Ｔ４８は、反転ビット線ｘＢ０１を反転データバスｘＤＢ０に接続する。これにより、ビット線対Ｂ０１，ｘＢ０１はライトアンプＷＡ０及びセンスアンプＳＡ０に接続される。
なお、図１に示すメモリアレイＭＡ１の構成は、メモリアレイＭＡ０の構成と同じである。つまり、図１に示すメモリアレイＭＡ１に含まれるメモリセルＣ１００〜Ｃ１１１は、図２に示すメモリセルＣ０００〜Ｃ０１１と同様に、トランジスタＴ１〜Ｔ６を有している。また、図１に示すカラムセレクタＣＳ１は、図２に示すカラムセレクタＣＳ０と同様に、トランジスタＴ４１〜Ｔ４８を有している。また、図１では省略しているが、メモリアレイＭＡ１は、メモリアレイＭＡ０と同様に、図２に示すプリチャージ回路ＰＣ０，ＰＣ１及び保護回路ＰＴ０，ＰＴ１を有している。
図２に示すように、ビット線電位検出回路ＢＤ００は、トランジスタＴ３１〜Ｔ３４を有している。トランジスタＴ３１，Ｔ３２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ３３，Ｔ３４は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ３１，Ｔ３２のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ３１，Ｔ３２のドレイン端子は互いに接続され、その接続点はトランジスタＴ３３のドレイン端子に接続されている。トランジスタＴ３３のソース端子はトランジスタＴ３４のドレイン端子に接続され、トランジスタＴ３４のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ３１，Ｔ３３のゲート端子はビット線Ｂ００に接続されている。トランジスタＴ３２，Ｔ３４のゲート端子は反転ビット線ｘＢ００に接続されている。このビット線電位検出回路ＢＤ００は、例えばナンド回路である。ビット線電位検出回路ＢＤ００は、ビット線Ｂ００の電位と反転ビット線ｘＢ００の電位の少なくとも一方がＬレベルのときにＨレベルの検出信号ＤＳ００を出力し、ビット線対Ｂ００，ｘＢ００がＨレベルのときにＬレベルの検出信号ＤＳ００を出力する。
同様に、ビット線電位検出回路ＢＤ０１は、トランジスタＴ３１〜Ｔ３４を有している。従って、ビット線電位検出回路ＢＤ０１は、ビット線Ｂ０１の電位と反転ビット線ｘＢ０１の電位の少なくとも一方がＬレベルのときにＨレベルの検出信号ＤＳ０１を出力し、ビット線対Ｂ０１，ｘＢ０１がＨレベルのときにＬレベルの検出信号ＤＳ０１を出力する。
ワード線電圧調整回路３１は、例えばナンド回路である。ワード線電圧調整回路３１は、検出信号ＤＳ００，ＤＳ０１に基づいて、レベル調整信号ＷＬＣを生成する。ワード線電圧調整回路３１は、検出信号ＤＳ００，ＤＳ０１を論理和演算し、演算結果に応じたレベルのレベル調整信号ＷＬＣを出力する。なお、図２では、ワード線電圧調整回路３１を２つのビット線電位検出回路ＢＤ００，ＢＤ０１に対応する２入力素子として示している。しかし、ワード線電圧調整回路は、半導体記憶装置に含まれるビット線電位検出回路に対応する数の入力端子を有する。例えば、図１に示すワード線電圧調整回路３１は、ビット線電位検出回路ＢＤ００〜ＢＤ１１に対応する４つの入力端子を有するナンド回路である。
ワード線ドライバ２１は、インバータ回路４１、アンド回路４２、トランジスタＴ５１〜Ｔ５３を有している。トランジスタＴ５１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ５２，Ｔ５３は例えばＮチャネルＭＯＳトランジスタである。
インバータ回路４１にはワード線制御信号ＷＣ０が供給される。インバータ回路４１の出力端子はトランジスタＴ５１，Ｔ５２のゲート端子に接続されている。
トランジスタＴ５１のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ５１のドレイン端子はトランジスタＴ５２のドレイン端子に接続されている。トランジスタＴ５２のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ５１のドレイン端子とトランジスタＴ５２のドレイン端子の間のノードはワード線ＷＬ０に接続されている。
アンド回路４２にはワード線制御信号ＷＣ０とレベル調整信号ＷＬＣが供給される。アンド回路４２は、ワード線制御信号ＷＣ０とレベル調整信号ＷＬＣを互いに論理積演算した結果に応じたレベルの信号を出力する。アンド回路４２の出力端子はトランジスタＴ５３のゲート端子に接続されている。トランジスタＴ５３のソース端子は電源配線ＶＳＳに接続され、トランジスタＴ５３のドレイン端子はワード線ＷＬ０に接続されている。
インバータ回路４１は、Ｌレベルのワード線制御信号ＷＣ０に応答してＨレベルの信号を出力する。トランジスタＴ５１はＨレベルの信号に応答してオフし、トランジスタＴ５２はＨレベルの信号に応答してオンする。アンド回路４２はＬレベルのワード線制御信号ＷＣ０に応答してＬレベルの信号を出力する。トランジスタＴ５３はＬレベルの信号に応答してオフする。従って、ワード線ドライバ２１は、ワード線ＷＬ０を低電位側の電源配線ＶＳＳに接続する。これにより、ワード線ＷＬ０の電位は、低電位側の電源電圧ＶＳＳレベル（例えば、０Ｖ）になる。
インバータ回路４１は、Ｈレベルのワード線制御信号ＷＣ０に応答してＬレベルの信号を出力する。従って、トランジスタＴ５１はＬレベルの信号に応答してオンし、トランジスタＴ５２はＬレベルの信号に応答してオフする。
アンド回路４２は、Ｈレベルのワード線制御信号ＷＣ０とＨレベルのレベル調整信号ＷＬＣに応答してＨレベルの信号を出力する。トランジスタＴ５３は、アンド回路４２から出力されるＨレベルの信号に応答してオンする。このとき、ワード線ＷＬ０の電位は、オンしたトランジスタＴ５１に流れる電流と、オンしたトランジスタＴ５３に流れる電流に応じた電位となる。この電位は、上記した電圧ＶＤ１である。従って、ワード線ドライバ２１は、ワード線ＷＬ０の電位を電圧ＶＤ１レベルとする。
アンド回路４２は、Ｈレベルのワード線制御信号ＷＣ０とＬレベルのレベル調整信号ＷＬＣに応答してＬレベルの信号を出力する。トランジスタＴ５３は、Ｌレベルの信号に応答してオフする。従って、ワード線ドライバ２１は、ワード線ＷＬ０を高電位側の電源配線ＶＤＤに接続する。これにより、ワード線ＷＬ０の電位は、高電位側の電源電圧ＶＤＤレベルになる。
同様に、ワード線ドライバ２２は、インバータ回路４１、アンド回路４２、トランジスタＴ５１〜Ｔ５３を含む。このワード線ドライバ２２は、Ｈレベルのワード線制御信号ＷＣ１とＨレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１の電位を電圧ＶＤ１レベルとする。また、ワード線ドライバ２２は、Ｈレベルのワード線制御信号ＷＣ１とＬレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１の電位を電源電圧ＶＤＤレベルとする。
この半導体記憶装置１０の作用を説明する。
なお、以下の説明において、カラムアドレス信号ＣＡに応じて選択されたカラム（ビット線対）をビット線対Ｂ００，ｘＢ００、非選択のカラムをビット線対Ｂ０１，ｘＢ０１とする。
先ず、リード動作を図３に従って説明する。尚、図３において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
メモリセルに対してアクセスされていない状態（定常状態）では、ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１は、Ｌレベルのプリチャージ信号ＰＣＧに応答するプリチャージ回路ＰＣ０、ＰＣ１により高電位側の電源電圧ＶＤＤにプリチャージされている。ワード線ＷＬ０，ＷＬ１は、Ｌレベルのワード線制御信号ＷＣ０，ＷＣ１により、低電位側の電源電圧ＶＳＳレベルである。ビット線電位検出回路ＢＤ００，ＢＤ０１は、プリチャージされたビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１に基づいてＬレベルの検出信号ＤＳ００，ＤＳ０１を出力する。ワード線電圧調整回路３１は、Ｈレベルのレベル調整信号ＷＬＣを出力する。
ワード線制御信号ＷＣ０がＨレベルになると、ワード線ドライバ２１において、トランジスタＴ５１がオンし、トランジスタＴ５２がオフする。アンド回路４２は、ワード線制御信号ＷＣ０とレベル調整信号ＷＬＣに応答してＨレベルの信号を出力し、Ｈレベルの信号に応答してトランジスタＴ５３がオンする。すると、ワード線ＷＬ０は、オンしたトランジスタＴ５１，Ｔ５３に流れる電流に応じた電圧ＶＤ１レベルとなる。
ワード線ＷＬ０に接続されたメモリセルＣ０００において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ０００のリード電流が制限されているため、メモリセルＣ０００の保持データは変化しない。
同様に、ワード線ＷＬ０に接続されたメモリセルＣ００１において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
選択カラムのビット線対Ｂ００，ｘＢ００の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ００はＨレベルの検出信号ＤＳ００を出力する。同様に、非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ０１はＨレベルの検出信号ＤＳ０１を出力する。ワード線電圧調整回路３１は、Ｈレベルの検出信号ＤＳ００，ＤＳ０１に応答してＬレベルのレベル調整信号ＷＬＣを出力する。
すると、ワード線ドライバ２１のトランジスタＴ５３は、アンド回路４２から出力されるＬレベルの信号に応答してオフする。従って、ワード線ＷＬ０は、電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇する。このとき、ビット線対Ｂ００，ｘＢ００の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００の保持データに対応する。従って、メモリセルＣ０００の保持データは変化しない。同様に、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
次いで、センスアンプ制御信号ＳＡＥがＨレベルになると、センスアンプＳＡ０は、選択カラムのビット線対Ｂ００，ｘＢ００の電位差を増幅する。そして、センスアンプＳＡ０は、ビット線対Ｂ００，ｘＢ００の電位に応じた出力データＤＯ０を出力する。
次に、ライト動作を図４に従って説明する。尚、図４において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
ライトアンプ制御信号ＷＡＥがＨレベルになると、ライトアンプＷＡ０により、選択カラムのビット線対Ｂ００，ｘＢ００の電位が、入力データＤＩ０に応じて、電源電圧ＶＤＤレベルと電源電圧ＶＳＳレベルに変更される。これにより、ビット線電位検出回路ＢＤ００は、Ｈレベルの検出信号ＤＳ００を出力する。
次いで、ワード線制御信号ＷＣ０がＨレベルになると、ワード線ＷＬ０の電位が電圧ＶＤ１レベルとなり、ワード線ＷＬ０とビット線対Ｂ００，ｘＢ００に接続されたメモリセルＣ００において、データの書換えが開始される。
非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位は、ワード線ＷＬ０に接続されたメモリセルＣ００１の保持データに応じて変化する。このとき、リード動作と同様に、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
ビット線対Ｂ０１，ｘＢ０１の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ０１はＨレベルの検出信号ＤＳ０１を出力する。ワード線電圧調整回路３１は、Ｈレベルの検出信号ＤＳ００，ＤＳ０１に応答してＬレベルのレベル調整信号ＷＬＣを出力する。すると、ワード線ドライバ２１のトランジスタＴ５３は、アンド回路４２から出力されるＬレベルの信号に応答してオフする。従って、ワード線ＷＬ０は、電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇する。これにより、選択カラムのメモリセルＣ０００は、書き込みに適した状態となり、データの書換えが完了する。
このとき、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１−１）ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１にはそれぞれビット線電位検出回路ＢＤ００，ＢＤ０１が接続されている。ビット線対Ｂ１０，ｘＢ１０，Ｂ１１，ｘＢ１１にはそれぞれビット線電位検出回路ＢＤ１０，ＢＤ１１が接続されている。ビット線電位検出回路ＢＤ００〜ＢＤ１１は、ビット線対Ｂ００，ｘＢ００〜Ｂ１１，ｘＢ１１の電位差を検出し、検出結果に応じたレベルの検出信号ＤＳ００〜ＤＳ１１を出力する。ワード線電圧調整回路３１は、ビット線電位検出回路ＢＤ００〜ＢＤ１１の検出信号ＤＳ００〜ＤＳ１１に基づいて、レベル調整信号ＷＬＣを出力する。選択されたワード線ＷＬ０に接続されたワード線ドライバ２１は、レベル調整信号ＷＬＣに応じて、ワード線ＷＬ０に高電位電源電圧ＶＤＤ又は電源電圧ＶＤＤより所定値α低い電圧ＶＤ１（＝ＶＤＤ−α）を供給する。
ワード線ＷＬ０に接続されたメモリセルＣ０００、Ｃ００１において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ００，ｘＢ００、Ｂ０１，ｘＢ０１の電位は、メモリセルＣ０００、Ｃ００１に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ０００、Ｃ００１のリード電流が制限されているため、メモリセルＣ０００、Ｃ００１の保持データは変化しない。従って、メモリセルＣ０００，Ｃ００１において、保持データの破壊を抑制することができる。そして、ライト動作において、選択されたメモリセルのアクセストランジスタＴ１，Ｔ２のゲート端子には、高電位側の電源電圧ＶＤＤが供給される。従って、選択されたメモリセルに対してデータの書き込みを確実に行うことができる。
（１−２）ビット線電位検出回路ＢＤ００〜ＢＤ１１は、ビット線対Ｂ００，ｘＢ００〜Ｂ１１，ｘＢ１１の電位差を検出し、検出した電位差に応じたレベルの検出信号ＤＳ００〜ＤＳ１１を出力する。センスアンプＳＡ０，ＳＡ１は、カラムスイッチＣＳ０，ＣＳ１を介して接続されたビット線対、即ちカラムアドレス信号ＣＡに応じて選択されたビット線対の電圧を増幅する。従って、ビット線対Ｂ００，ｘＢ００〜Ｂ１１，ｘＢ１１のそれぞれにセンスアンプを接続する場合と比べ、半導体記憶装置１０の消費電力を低減することができる。
（第二実施形態）
以下、第二実施形態を図５〜図７に従って説明する。
なお、本実施形態において、半導体記憶装置１０ａの概略構成は第一実施形態の半導体記憶装置１０と同じであるため、図面及び説明を省略する。また、第一実施形態の半導体記憶装置１０と同じ部材については同じ符号を用いて説明し、符号の表記と説明の全て又は一部を省略する。
図５に示すように、ビット線電位検出回路ＢＤ００ａは、トランジスタＴ３１〜Ｔ３５を有している。トランジスタＴ３１，Ｔ３２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ３３〜Ｔ３５は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ３１，Ｔ３２のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ３１，Ｔ３２のドレイン端子は互いに接続され、その接続点はトランジスタＴ３３のドレイン端子に接続されている。トランジスタＴ３３のソース端子はトランジスタＴ３４のドレイン端子に接続され、トランジスタＴ３４のソース端子はトランジスタＴ３５のドレイン願視に接続され、トランジスタＴ３５のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ３１，Ｔ３３のゲート端子はビット線Ｂ００に接続されている。トランジスタＴ３２，Ｔ３４のゲート端子は反転ビット線ｘＢ００に接続されている。
トランジスタＴ３５のゲート端子及びドレイン端子は互いに接続されている。このように接続されたトランジスタＴ３５は、トランジスタＴ３４のソース端子電圧を、トランジスタＴ３５のしきい値電圧に応じて低電位側の電源電圧ＶＳＳより高い電圧ＶＳ１とする。従って、トランジスタＴ３３，Ｔ３４の駆動能力は、トランジスタＴ３４のソース端子を電源配線ＶＳＳに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路ＢＤ００ａがＨレベルの検出信号ＤＳ００を出力するタイミングは、図２に示すビット線電位検出回路ＢＤ００がＨレベルの検出信号ＤＳ００を出力するタイミングよりも早くなる。つまり、ビット線電位検出回路ＢＤ００ａは、ビット線Ｂ００又は反転ビット線ｘＢ００の電位がＨレベルからＬレベルへ変化するときの検出感度が、図２に示すビット線電位検出回路ＢＤ００よりも高くなる。
同様に、ビット線電位検出回路ＢＤ０１ａは、トランジスタＴ３１〜Ｔ３５を有している。従って、ビット線電位検出回路ＢＤ０１ａは、ビット線Ｂ０１の電位と反転ビット線ｘＢ０１の電位の少なくとも一方がＬレベルのときにＨレベルの検出信号ＤＳ０１を出力し、ビット線対Ｂ０１，ｘＢ０１がＨレベルのときにＬレベルの検出信号ＤＳ０１を出力する。
ワード線電圧調整回路３１ａは、トランジスタＴ６１〜Ｔ６５を有している。トランジスタＴ６１，Ｔ６２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ６３〜Ｔ６５は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ６１，Ｔ６２のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ６１，Ｔ６１のドレイン端子は互いに接続され、その接続点はトランジスタＴ６３のドレイン端子に接続されている。トランジスタＴ６３のソース端子はトランジスタＴ６４のドレイン端子に接続され、トランジスタＴ６４のソース端子はトランジスタＴ６５のドレイン端子に接続され、トランジスタＴ６５のソース端子は電源配線ＶＳＳに接続されている。
トランジスタＴ６１，Ｔ６３のゲート端子には検出信号ＤＳ００が供給される。トランジスタＴ６２，Ｔ６４のゲート端子には検出信号ＤＳ０１が供給される。
トランジスタＴ６５のゲート端子には、ワード線制御信号ＷＣＡが供給される。このワード線制御信号ＷＣＡは、図１に示す第２デコーダ１３から供給される。第２デコーダ１３は、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１を合成（例えば、論理和合成）してワード線制御信号ＷＣＡを生成する。従って、ワード線制御信号ＷＣＡは、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１のうちの１つのＨレベルの信号と等しいレベル（Ｈレベル）となる。
トランジスタＴ６５は、Ｈレベルのワード線制御信号ＷＣＡに応答してオンし、Ｌレベルのワード線制御信号ＷＣＡに応答してオフする。従って、ワード線電圧調整回路３１ａは、ワード線ＷＬ０，ＷＬ１のうちの１つの活性化と同期して活性化する。活性化したワード線電圧調整回路３１ａは、検出信号ＤＳ００，ＤＳ０１を互いに論理和演算した結果に応じたレベルのレベル調整信号ＷＬＣを出力する。このワード線電圧調整回路３１ａは、ワード線制御信号ＷＣＡのレベルに応じて活性化及び非活性化するナンド回路である。
オフしたトランジスタＴ６５は、ワード線電圧調整回路３１ａにおける貫通電流を防止する。上記したように、ビット線電位検出回路ＢＤ００，ＢＤ０１は、低電位側に、ダイオード接続されたトランジスタＴ３５を含む。従って、検出信号ＤＳ００，ＤＳ０１は、低電位側の電源電圧ＶＳＳより高い電圧ＶＳ１レベルまで低下する。この検出信号ＤＳ００，ＤＳ０１により、ＮチャネルＭＯＳトランジスタを介して電流（貫通電流）が流れる。このため、Ｌレベル（電源電圧ＶＳＳレベル）のワード線制御信号ＷＣＡによりトランジスタＴ６５をオフすることで、貫通電流を防止する。
先ず、リード動作を図６に従って説明する。尚、図６において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
メモリセルに対してアクセスされていない状態（定常状態）では、ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１は、Ｌレベルのプリチャージ信号ＰＣＧに応答するプリチャージ回路ＰＣ０により高電位側の電源電圧ＶＤＤにプリチャージされている。ワード線ＷＬ０，ＷＬ１は、Ｌレベルのワード線制御信号ＷＣ０，ＷＣ１により、低電位側の電源電圧ＶＳＳレベルである。ビット線電位検出回路ＢＤ００ａ，ＢＤ０１ａは、プリチャージされたビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１に基づいて電源電圧ＶＳＳより高い電圧ＶＳ１レベルの検出信号ＤＳ００，ＤＳ０１を出力する。ワード線電圧調整回路３１は、Ｈレベルのレベル調整信号ＷＬＣを出力する。
ワード線制御信号ＷＣ０がＨレベルになると、ワード線ドライバ２１において、トランジスタＴ５１がオンし、トランジスタＴ５２がオフする。アンド回路４２は、ワード線制御信号ＷＣ０とレベル調整信号ＷＬＣに応答してＨレベルの信号を出力し、Ｈレベルの信号に応答してトランジスタＴ５３がオンする。すると、ワード線ＷＬ０は、オンしたトランジスタＴ５１，Ｔ５３に流れる電流に応じた電圧ＶＤ１レベルとなる。
ワード線ＷＬ０に接続されたメモリセルＣ０００において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ０００のリード電流が制限されているため、メモリセルＣ０００の保持データは変化しない。
同様に、ワード線ＷＬ０に接続されたメモリセルＣ００１において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
選択カラムのビット線対Ｂ００，ｘＢ００の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ００はＨレベルの検出信号ＤＳ００を出力する。このとき、ビット線電位検出回路ＢＤ００ａにおいて、トランジスタＴ３４の駆動能力が第一実施形態の場合と比べ小さくなっている。従って、検出信号ＤＳ００のレベルは、第一実施形態（破線にて示す）よりも早いタイミングで立ち上がる。同様に、非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ０１はＨレベルの検出信号ＤＳ０１を出力する。ビット線電位検出回路ＢＤ０１ａにおいて、トランジスタＴ３４の駆動能力が第一実施形態の場合と比べ小さくなっている。従って、検出信号ＤＳ０１のレベルは、第一実施形態（破線にて示す）よりも早いタイミングで立ち上がる。従って、ワード線電圧調整回路３１は、Ｈレベルの検出信号ＤＳ００，ＤＳ０１に応答して、第一実施形態（破線にて示す）と比べて早いタイミングでＬレベルのレベル調整信号ＷＬＣを出力する。
すると、ワード線ドライバ２１のトランジスタＴ５３は、アンド回路４２から出力されるＬレベルの信号に応答してオフする。従って、ワード線ＷＬ０は、電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇する。このとき、ビット線対Ｂ００，ｘＢ００の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００の保持データに対応する。従って、メモリセルＣ０００の保持データは変化しない。同様に、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
次いで、センスアンプ制御信号ＳＡＥがＨレベルになると、センスアンプＳＡ０は、選択カラムのビット線対Ｂ００，ｘＢ００の電位差を増幅する。そして、センスアンプＳＡ０は、ビット線対Ｂ００，ｘＢ００の電位に応じた出力データＤＯ０を出力する。
次に、ライト動作を図７に従って説明する。尚、図７において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
図７に示すように、ライトアンプ制御信号ＷＡＥがＨレベルになると、ライトアンプＷＡ０により、選択カラムのビット線対Ｂ００，ｘＢ００の電位が、入力データＤＩ０に応じて、電源電圧ＶＤＤレベルと電源電圧ＶＳＳレベルに変更される。これにより、ビット線電位検出回路ＢＤ００は、Ｈレベルの検出信号ＤＳ００を出力する。
次いで、ワード線制御信号ＷＣ０がＨレベルになると、ワード線ＷＬ０の電位が電圧ＶＤ１レベルとなり、ワード線ＷＬ０とビット線対Ｂ００，ｘＢ００に接続されたメモリセルＣ００において、データの書換えが開始される。
非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位は、ワード線ＷＬ０に接続されたメモリセルＣ００１の保持データに応じて変化する。このとき、リード動作と同様に、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
ビット線対Ｂ０１，ｘＢ０１の電位差が所定値より大きくなると、ビット線電位検出回路ＢＤ０１はＨレベルの検出信号ＤＳ０１を出力する。このとき、ビット線電位検出回路ＢＤ０１ａにおいて、トランジスタＴ３４の駆動能力が第一実施形態の場合と比べ小さくなっている。従って、検出信号ＤＳ０１のレベルは、第一実施形態（破線にて示す）よりも早いタイミングで立ち上がる。
ワード線電圧調整回路３１は、Ｈレベルの検出信号ＤＳ００，ＤＳ０１に応答してＬレベルのレベル調整信号ＷＬＣを出力する。すると、ワード線ドライバ２１のトランジスタＴ５３は、アンド回路４２から出力されるＬレベルの信号に応答してオフする。従って、ワード線ＷＬ０は、電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇する。これにより、選択カラムのメモリセルＣ０００は、書き込みに適した状態となり、データの書換えが完了する。
このとき、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（２−１）ビット線電位検出回路ＢＤ００ａ，ＢＤ０１ａは、反転ビット線ｘＢ００，ｘＢ０１にゲート端子が接続されたトランジスタＴ３４と電源配線ＶＳＳの間に接続されたトランジスタＴ３５を含む。トランジスタＴ３５はダイオード接続、即ちゲート端子とドレイン端子が互いに接続されている。トランジスタＴ３５は、トランジスタＴ３４のソース端子電圧を、低電位側の電源電圧ＶＳＳからトランジスタＴ３５のしきい値電圧に応じて高い電圧ＶＳ１とする。これにより、トランジスタＴ３３，Ｔ３４の駆動能力は、トランジスタＴ３４のソース端子を電源配線ＶＳＳに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路ＢＤ００ａ、ＢＤ０１ａは、ビット線Ｂ００、Ｂ０１又は反転ビット線ｘＢ００、ｘＢ０１の電位がＨレベルからＬレベルへ変化するときの検出感度を高くすることができる。
（２−２）ビット線電位検出回路ＢＤ００ａ，ＢＤ０１ａは、第一実施形態と比べ、ビット線対の電位差に応じてＨレベルの検出信号ＤＳ００，ＤＳ０１を出力するタイミングが早くなる。つまり、ビット線対の電位検出が、ワード線ＷＬ０、ＷＬ１の制御開始からの経過時間が短くなる。これにより、ワード線制御信号ＷＣ０，ＷＣ１のパルス幅を短くすることができる。ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１は、プリチャージ回路ＰＣ０，ＰＣ１により高電位側の電源電圧ＶＤＤレベルにプリチャージされる。従って、ワード線制御信号ＷＣ０，ＷＣ１のパルス幅が短い、つまりワード線ＷＬ０，ＷＬ１の駆動時間が短いほど、ビット線の電位変化が少ない、つまりビット線の電位低下が抑制される。そのため、ビット線対をプリチャージするために必要な電流量が少なくなり、消費電力を抑制することができる。
（２−３）ワード線電圧調整回路３１ａは、検出信号ＤＳ０１がゲートに供給されるトランジスタＴ６４と電源配線ＶＳＳの間に接続されたトランジスタＴ６５を含む。トランジスタＴ６５のゲート端子にはワード線制御信号ＷＣＡが供給される。ワード線制御信号ＷＣＡは、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１のうちの１つのＨレベルの信号と等しいレベル（Ｈレベル）となる。従って、ワード線制御信号ＷＣＡによりトランジスタＴ６５をオフすることで、ワード線電圧調整回路３１ａにおける貫通電流を防止することができる。
（第三実施形態）
以下、第三実施形態を図８〜図１１に従って説明する。
なお、第一実施形態の半導体記憶装置と同じ部材については同じ符号を付し、説明の全て又は一部を省略する。
図８に示すように、半導体記憶装置１０ｂは、レプリカセルアレイＲＣＡを含む。
レプリカセルアレイＲＣＡは、マトリックス状に配列された複数（図８において４つ）のレプリカセルＲＣ０〜ＲＣ３を含む。行方向に配列されたレプリカセルＲＣ０，ＲＣ２はワード線ＷＬ０に接続されている。同様に、行方向に配列されたレプリカセルＲＣ１，ＲＣ３はワード線ＷＬ１に接続されている。列方向に配列されたレプリカセルＲＣ０，ＲＣ１はレプリカビット線ＲＢ０，ＲＢ１に接続されている。同様に、列方向に配列されたレプリカセルＲＣ２，ＲＣ３はレプリカビット線ＲＢ２，ＲＢ３に接続されている。
各レプリカセルＲＣ０〜ＲＣ３は、記憶ノードが所定値（例えばＨレベル）に固定されている。各レプリカビット線ＲＢ０〜ＲＢ３は、所定電位（例えばＨレベル）にプリチャージされる。レプリカセルＲＣ０は、ワード線ＷＬ０に活性化に基づいて、記憶ノードのレベルに応じて、レプリカビット線ＲＢ０，ＲＢ１の電位をＬレベルに引き下げる。同様に、レプリカセルＲＣ１は、ワード線ＷＬ１の活性化に基づいて、記憶ノードのレベルに応じて、レプリカビット線ＲＢ０，ＲＢ１の電位をＬレベルに引き下げる。同様に、レプリカセルＲＣ２，ＲＣ３は、それぞれワード線ＷＬ０，ＷＬ１の活性化に応答して、記憶ノードのレベルに応じて、レプリカビット線ＲＢ２，ＲＢ３の電位をＬレベルに引き下げる。
レプリカビット線ＲＢ０〜ＲＢ３はレプリカカラムセレクタＲＣＳに接続されている。レプリカカラムセレクタＲＣＳは、カラムセレクタＣＳ０，ＣＳ１と同様に、レプリカビット線ＲＢ０〜ＲＢ３に接続されたカラムスイッチを含む。各カラムスイッチは、オフ状態に固定されている。
レプリカビット線ＲＢ０〜ＲＢ３はビット線電位検出回路ＲＢＤに接続されている。ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位を検出し、検出結果に応じたレベルの検出信号ＲＤＳを出力する。例えば、ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位が所定値より高いときに第１のレベル（例えばＬレベル）の検出信号ＲＤＳを出力し、電位が所定値以下のときに第２のレベル（例えばＨレベル）の検出信号ＲＤＳを出力する。電位と比較する所定値は、メモリセルＣ０００〜Ｃ０１１の記憶レベルが反転しないために十分なビット線対の電位差に応じて設定され、例えば電源電圧（高電位電圧ＶＤＤと低電位電圧ＶＳＳの電位差）の二分の一（１／２）に設定される。
ワード線電圧調整回路３１ｂは、ビット線電位検出回路ＲＢＤから出力される検出信号ＲＤＳに基づいて、レベル調整信号ＷＬＣを出力する。
ワード線ドライバ２１は、Ｌレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ０に高電位電源電圧ＶＤＤを供給する。また、ワード線ドライバ２１は、Ｈレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ０に高電位電源ＶＤ電圧より所定値α低い電圧ＶＤ１（＝ＶＤＤ−α）を供給する。同様に、ワード線ドライバ２１は、Ｌレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１に高電位電源電圧ＶＤＤを供給する。また、ワード線ドライバ２１は、Ｈレベルのレベル調整信号ＷＬＣに応答して、ワード線ＷＬ１に電圧ＶＤ１（＝ＶＤＤ−α）を供給する。
図９に示すように、レプリカビット線ＲＢ０とレプリカビット線ＲＢ１の間にはプリチャージ回路ＲＰＣ０が接続されている。プリチャージ回路ＲＰＣ０は、メモリアレイＭＡ０のプリチャージ回路ＰＣ０，ＰＣ１と同様に、トランジスタＴ１１〜Ｔ１３を含む。トランジスタＴ１１の２つの端子（ソース端子及びドレイン端子）はレプリカビット線ＲＢ０，ＲＢ１にそれぞれ接続されている。トランジスタＴ１２，Ｔ１３のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ１２のドレイン端子はレプリカビット線ＲＢ０に接続され、トランジスタＴ１３のドレイン端子はレプリカビット線ＲＢ１に接続されている。トランジスタＴ１１〜Ｔ１３のゲート端子にはプリチャージ信号ＰＣＧが供給される。
プリチャージ回路ＲＰＣ０は、Ｌレベルのプリチャージ信号ＰＣＧに応答して、レプリカビット線ＲＢ０，ＲＢ１の電位をＨレベルにプリチャージする。同様に、レプリカビット線ＲＢ２とレプリカビット線ＲＢ３の間に接続されたプリチャージ回路ＲＰＣ１は、Ｌレベルのプリチャージ信号ＰＣＧに応答して、レプリカビット線ＲＢ０，ＲＢ１の電位をＨレベルにプリチャージする。なお、図９において、プリチャージ回路ＲＰＣ１に含まれるトランジスタの符号を省略している。
レプリカセルＲＣ０は、メモリセルＣ０００と同様に、６つのトランジスタＴ１〜Ｔ６を有している。トランジスタＴ１〜Ｔ４は例えばＮチャネルＭＯＳトランジスタであり、Ｔ５，Ｔ６は例えばＰチャネルＭＯＳトランジスタである。各トランジスタＴ１〜Ｔ６は、メモリセルＣ０００〜Ｃ０１１のトランジスタＴ１〜Ｔ６と同じ電気的特性を持つ。トランジスタＴ１，Ｔ２はアクセストランジスタの一例、トランジスタＴ３，Ｔ４はドライブトランジスタの一例、トランジスタＴ５，Ｔ６は負荷トランジスタの一例である。
トランジスタＴ１の第１端子（例えばソース端子）はレプリカビット線ＲＢ０に接続されている。トランジスタＴ１の第２端子（例えばドレイン端子）はトランジスタＴ３のドレイン端子とトランジスタＴ５のドレイン端子に接続されている。トランジスタＴ３のソース端子は低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ３のゲート端子とトランジスタＴ５のゲート端子は高電位側の電源配線ＶＤＤに接続されている。トランジスタＴ５のソース端子は電源配線ＶＤＤに接続されている。トランジスタＴ２の第１端子（例えばソース端子）はレプリカビット線ＲＢ１に接続されている。トランジスタＴ２の第２端子（例えばドレイン端子）はトランジスタＴ４のドレイン端子とトランジスタＴ６のドレイン端子に接続されている。トランジスタＴ４のソース端子は低電位側の電源配線ＶＳＳに接続されている。トランジスタＴ４のゲート端子とトランジスタＴ６のゲート端子は高電位側の電源配線ＶＤＤに接続されている。トランジスタＴ６のソース端子は電源配線ＶＤＤに接続されている。
トランジスタＴ１、Ｔ２のゲート端子は、ワード線ＷＬ０に接続されている。ワード線ＷＬ０が活性化されると、トランジスタＴ１はレプリカビット線ＲＢ０をトランジスタＴ３，Ｔ５に接続する。トランジスタＴ３はゲート端子に供給される電源電圧ＶＤＤに応答してオンする。トランジスタＴ５はゲート端子に供給される電源電圧ＶＤＤに応答してオフする。従って、レプリカビット線ＲＢ０の電位は、ワード線ＷＬ０が活性化すると、トランジスタＴ３によりＬレベルに引き下げられる。同様に、ワード線ＷＬ０が活性化されると、トランジスタＴ２はレプリカビット線ＲＢ０をトランジスタＴ４，Ｔ６に接続する。従って、レプリカビット線ＲＢ１の電位は、ワード線ＷＬ０が活性化すると、トランジスタＴ４によりＬレベルに引き下げられる。即ち、レプリカセルＲＣ０は、ワード線ＷＬ０の活性化に応答して、レプリカビット線ＲＢ０，ＲＢ１の電位をＬレベルに引き下げる。
レプリカセルＲＣ１〜ＲＣ３の構成は、レプリカセルＲＣ０の構成と同様であるため、符号を省略する。レプリカセルＲＣ１は、ワード線ＷＬ１の活性化に応答して、レプリカビット線ＲＢ０，ＲＢ１の電位をＬレベルに引き下げる。同様に、レプリカセルＲＣ２は、ワード線ＷＬ０の活性化に応答して、レプリカビット線ＲＢ２，ＲＢ３の電位をＬレベルに引き下げる。同様に、レプリカセルＲＣ３は、ワード線ＷＬ１の活性化に応答して、レプリカビット線ＲＢ２，ＲＢ３の電位をＬレベルに引き下げる。
レプリカビット線ＲＢ０とレプリカビット線ＲＢ１には、メモリアレイＭＡ０の保護回路ＰＴ０，ＰＴ１と同様に、トランジスタＴ２１，Ｔ２２がそれぞれ接続されている。トランジスタＴ２１，Ｔ２２のソース端子とゲート端子は電源配線ＶＤＤに接続されている。トランジスタＴ２１のドレイン端子はレプリカビット線ＲＢ０に接続され、トランジスタＴ２２のドレイン端子はレプリカビット線ＲＢ１に接続されている。
同様に、レプリカビット線ＲＢ２とレプリカビット線ＲＢ３にはトランジスタＴ２１，Ｔ２２が接続されている。トランジスタＴ２１，Ｔ２１のソース端子とゲート端子は電源配線ＶＤＤに接続されている。トランジスタＴ２１のドレイン端子はレプリカビット線ＲＢ２に接続され、トランジスタＴ２２のドレイン端子はレプリカビット線ＲＢ３に接続されている。
レプリカカラムセレクタＲＣＳは、メモリアレイＭＡ０のカラムセレクタＣＳ０と同様に、トランジスタＴ４１〜Ｔ４８を有している。トランジスタＴ４１〜Ｔ４４の第１端子はレプリカビット線ＲＢ０〜ＲＢ３にそれぞれ接続されている。トランジスタＴ４５〜Ｔ４８はトランジスタＴ４１〜Ｔ４４に対してそれぞれ並列に接続されている。トランジスタＴ４１〜Ｔ４４のゲート端子は電源配線ＶＤＤに接続され、トランジスタＴ４５〜Ｔ４８のゲート端子は電源配線ＶＳＳに接続されている。保護回路ＲＰＴ及びレプリカカラムセレクタＲＣＳは、レプリカセルＲＣ０〜ＲＣ３に対する負荷を、メモリセルＣ０００〜Ｃ０１１に対する負荷と等しくする。これにより、レプリカビット線ＲＢ０〜ＲＢ３の電位変化は、ビット線Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１の電位変化と同様になる。
ビット線電位検出回路ＲＢＤは、トランジスタＴ７１，Ｔ７２を有している。トランジスタＴ７１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ７２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ７１のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ７１のドレイン端子はトランジスタＴ７２のドレイン端子に接続され、トランジスタＴ７２のソース端子は電源配線ＶＳＳに接続されている。
ビット線電位検出回路ＲＢＤは、例えばインバータ回路である。ビット線電位検出回路ＲＢＤの入力端子はレプリカビット線ＲＢ０〜ＲＢ３に接続されている。従って、レプリカビット線ＲＢ０〜ＲＢ３は互いに接続されている。これによりレプリカビット線ＲＢ０〜ＲＢ３の電位は互いに等しくなる。ビット線電位検出回路ＲＢＤには、レプリカビット線ＲＢ０〜ＲＢ３の電位の平均的な電位が供給される。ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位を反転した電位の検出信号ＲＤＳを出力する。
ワード線電圧調整回路３１ｂは、例えばインバータ回路である。ワード線電圧調整回路３１ａは、検出信号ＲＤＳのレベルを論理反転したレベルのレベル調整信号ＷＬＣを出力する。
次に、リード動作を図１０に従って説明する。尚、図１０において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
メモリセルに対してアクセスされていない状態（定常状態）では、ビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１は、Ｌレベルのプリチャージ信号ＰＣＧに応答するプリチャージ回路ＰＣ０により高電位側の電源電圧ＶＤＤにプリチャージされている。ワード線ＷＬ０，ＷＬ１は、Ｌレベルのワード線制御信号ＷＣ０，ＷＣ１により、低電位側の電源電圧ＶＳＳレベルである。ビット線電位検出回路ＲＢＤは、プリチャージされたレプリカビット線ＲＢ０〜ＲＢ３に基づいて電源電圧ＶＳＳレベルの検出信号ＲＤＳを出力する。ワード線電圧調整回路３１ｂは、Ｈレベルのレベル調整信号ＷＬＣを出力する。
ワード線制御信号ＷＣ０がＨレベルになると、ワード線ドライバ２１は、ワード線ＷＬ０を電圧ＶＤ１レベルとする。
ワード線ＷＬ０に接続されたメモリセルＣ０００において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ０００のリード電流が制限されているため、メモリセルＣ０００の保持データは変化しない。
同様に、ワード線ＷＬ０に接続されたメモリセルＣ００１において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
レプリカビット線ＲＢ０〜ＲＢ３の電位は、非選択カラムのビット線対Ｂ０１，ｘＢ０１のうち、電源電圧ＶＳＳレベルへと変化するビット線の電位と同様に、電源電圧ＶＤＤレベルから電源電圧ＶＳＳレベルへと変化する。レプリカビット線ＲＢ０〜ＲＢ３の電位が所定値より低くなると、ビット線電位検出回路ＲＢＤは、Ｈレベルの検出信号ＲＤＳを出力する。ワード線電圧調整回路３１ｃは、Ｈレベルの検出信号ＲＤＳに応答してＬレベルのレベル調整信号ＷＬＣを出力する。
すると、ワード線ドライバ２１は、ワード線ＷＬ０の電位を電圧ＶＤ１レベルから電源電圧ＶＤＤレベルへと上昇させる。このとき、ビット線対Ｂ００，ｘＢ００の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００の保持データに対応する。従って、メモリセルＣ０００の保持データは変化しない。同様に、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
次いで、センスアンプ制御信号ＳＡＥがＨレベルになると、センスアンプＳＡ０は、選択カラムのビット線対Ｂ００，ｘＢ００の電位差を増幅する。そして、センスアンプＳＡ０は、ビット線対Ｂ００，ｘＢ００の電位に応じた出力データＤＯ０を出力する。
次に、ライト動作を図１１に従って説明する。尚、図１１において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
ライトアンプ制御信号ＷＡＥがＨレベルになると、ライトアンプＷＡ０により、選択カラムのビット線対Ｂ００，ｘＢ００の電位が、入力データＤＩ０に応じて、電源電圧ＶＤＤレベルと電源電圧ＶＳＳレベルに変更される。
次いで、ワード線制御信号ＷＣ０がＨレベルになると、ワード線ＷＬ０の電位が電圧ＶＤ１レベルとなり、ワード線ＷＬ０とビット線対Ｂ００，ｘＢ００に接続されたメモリセルＣ００において、データの書換えが開始される。
非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位は、ワード線ＷＬ０に接続されたメモリセルＣ００１の保持データに応じて変化する。このとき、リード動作と同様に、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
レプリカビット線ＲＢ０〜ＲＢ３の電位が所定値より低くなると、ビット線電位検出回路ＲＤＢは、Ｈレベルの検出信号ＲＤＳを出力する。ワード線電圧調整回路３１ｃは、Ｈレベルの検出信号ＲＤＳに応答してＬレベルのレベル調整信号ＷＬＣを出力する。すると、ワード線ドライバ２１は、ワード線ＷＬ０の電位を電圧ＶＤ１レベルから電源電圧ＶＤＤレベルへと上昇させる。これにより、選択カラムのメモリセルＣ０００は、書き込みに適した状態となり、データの書換えが完了する。
このとき、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（３−１）列方向に配列されたレプリカセルＲＣ０，ＲＣ１はレプリカビット線ＲＢ０，ＲＢ１に接続され、列方向に配列されたレプリカセルＲＣ２，ＲＣ３はレプリカビット線ＲＢ２，ＲＢ３に接続されている。レプリカセルＲＣ０，ＲＣ２は、ワード線ＷＬ０に活性化に基づいて、レプリカビット線ＲＢ０〜ＲＢ３の電位をＬレベルに引き下げる。同様に、レプリカセルＲＣ１，ＲＣ３は、ワード線ＷＬ１の活性化に基づいて、レプリカビット線ＲＢ０〜ＲＢ３の電位をＬレベルに引き下げる。
レプリカビット線ＲＢ０〜ＲＢ３はビット線電位検出回路ＲＢＤに接続されている。ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位を検出し、検出結果に応じたレベルの検出信号ＲＤＳを出力する。
レプリカビット線ＲＢ０〜ＲＢ３の電位は、メモリセルＣ０００〜Ｃ０１１に保持されたレベルに応じたビット線の電位と同様に変化する。従って、ワード線ドライバ２１，２２は、レプリカビット線ＲＢ０〜ＲＢ４の電位を検出した検出信号ＲＤＳに基づいて生成されるレベル調整信号ＷＬＣによりワード線ＷＬ０，ＷＬ１の電圧を電圧ＶＤ１（＝ＶＤＤ−α）から電源電圧ＶＤＤへと変化させる。これにより、メモリセルＣ０００〜Ｃ００１のデータ破壊を防ぎ、ライト動作におけるデータの書き込みを確実に行うことができる。
（３−２）ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位に応じたレベルの検出信号ＲＤＳを出力する。従って、アクセスのために選択するビット線対Ｂ００，ｘＢ００，Ｂ０１，ｘＢ０１における寄生素子は、第一実施形態と比べ少なくなる。従って、ビット線の寄生負荷容量が少なくなり、ビット線のプリチャージに要する電流量、即ち半導体記憶装置１０ｂにおける消費電力を低減することができる。
（３−３）ビット線電位検出回路ＲＢＤは、４つのレプリカビット線ＲＢ０〜ＲＢ３に接続されている。これにより、レプリカセルＲＣ０〜ＲＣ３のうちの幾つかに不良が発生した場合でも、レプリカビット線の電位変化を検出することができる。
（第四実施形態）
以下、第四実施形態を図１２〜図１４に従って説明する。
なお、本実施形態において、半導体記憶装置の概略構成は第三実施形態の半導体記憶装置１０ｂと同じであるため、図面及び説明を省略する。また、第三実施形態の半導体記憶装置と同じ部材については同じ符号を付し、説明の全て又は一部を省略する。
図１２に示すように、
ビット線電位検出回路ＲＢＤａは、３つのトランジスタＴ７１〜Ｔ７３を有している。トランジスタＴ７１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ７２，Ｔ７３は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ７１のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ７１のドレイン端子はトランジスタＴ７２のドレイン端子に接続されている。トランジスタＴ７２のソース端子はトランジスタＴ７３のドレイン端子に接続され、トランジスタＴ７３のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ７１，Ｔ７２のゲート端子はレプリカビット線ＲＢ０〜ＲＢ３に接続されている。
トランジスタＴ７３のゲート端子とドレイン端子は互いに接続されている。このように接続されたトランジスタＴ７３は、トランジスタＴ７２のソース端子電圧を、トランジスタＴ７３のしきい値電圧に応じて低電位側の電源電圧ＶＳＳより高い電圧ＶＳ１とする。従って、トランジスタＴ７２の駆動能力は、トランジスタＴ７２のソース端子を電源配線ＶＳＳに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路ＢＤ００ａがＨレベルの検出信号ＲＤＳを出力するタイミングは、図９に示すビット線電位検出回路ＲＢＤがＨレベルの検出信号ＲＤＳを出力するタイミングよりも早くなる。つまり、ビット線電位検出回路ＲＢＤａは、レプリカビット線ＲＢ０〜ＲＢ３の電位がＨレベルからＬレベルへ変化するときの検出感度が、図９に示すビット線電位検出回路ＲＢＤよりも高くなる。
ワード線電圧調整回路３１ｃは、トランジスタＴ８１〜Ｔ８３を有している。トランジスタＴ８１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴ８２，Ｔ８３は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ８１のソース端子は電源配線ＶＤＤに接続され、トランジスタＴ８１のドレイン端子はトランジスタＴ８２のドレイン端子に接続されている。トランジスタＴ８２のソース端子はトランジスタＴ８３のドレイン端子に接続され、トランジスタＴ８３のソース端子は電源配線ＶＳＳに接続されている。トランジスタＴ８１，Ｔ８２のゲート端子には検出信号ＲＤＳが供給される。
トランジスタＴ８３のゲート端子にはワード線制御信号ＷＣＡが供給される。このワード線制御信号ＷＣＡは、図１に示す第２デコーダ１３から供給される。第２デコーダ１３は、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１を合成（例えば、論理和合成）してワード線制御信号ＷＣＡを生成する。従って、ワード線制御信号ＷＣＡは、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１のうちの１つのＨレベルの信号と等しいレベル（Ｈレベル）となる。
トランジスタＴ８３は、Ｈレベルのワード線制御信号ＷＣＡに応答してオンし、Ｌレベルのワード線制御信号ＷＣＡに応答してオフする。従って、ワード線電圧調整回路３１ｃは、ワード線ＷＬ０，ＷＬ１のうちの１つの活性化と同期して活性化する。活性化したワード線電圧調整回路３１ｃは、検出信号ＲＤＳのレベルを論理反転したレベルのレベル調整信号ＷＬＣを出力する。このワード線電圧調整回路３１ｃは、ワード線制御信号ＷＣＡに応答して活性化及び非活性化するインバータ回路である。
オフしたトランジスタＴ８３は、ワード線電圧調整回路３１ｃにおける貫通電流を防止する。上記したように、ビット線電位検出回路ＲＢＤは、低電位側に、ダイオード接続されたトランジスタＴ７３を含む。従って、検出信号ＲＤＳは、低電位側の電源電圧ＶＳＳより高い電圧ＶＳ１レベルまで低下する。この検出信号ＲＤＳによりＮチャネルＭＯＳトランジスタを介して電流（貫通電流）が流れる。このため、Ｌレベル（低電位側の電源電圧ＶＳＳレベル）のワード線制御信号ＷＣＡによりトランジスタＴ８３をオフすることで、貫通電流を防止する。
次に、リード動作を図１３に従って説明する。尚、図１３において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
ワード線制御信号ＷＣ０がＨレベルになると、ワード線ドライバ２１は、ワード線ＷＬ０を電圧ＶＤ１レベルとする。
ワード線ＷＬ０に接続されたメモリセルＣ０００において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ０００のリード電流が制限されているため、メモリセルＣ０００の保持データは変化しない。
同様に、ワード線ＷＬ０に接続されたメモリセルＣ００１において、アクセストランジスタＴ１，Ｔ２がオンする。これにより、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１に保持されたデータに応じて変化する。このとき、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
レプリカビット線ＲＢ０〜ＲＢ３の電位差が所定値より低くなると、ビット線電位検出回路ＲＢＤはＨレベルの検出信号ＲＤＳを出力する。このとき、ビット線電位検出回路ＲＢＤにおいて、トランジスタＴ７２の駆動能力が第三実施形態の場合と比べ小さくなっている。従って、検出信号ＲＤＳのレベルは、第三実施形態（破線にて示す）よりも早いタイミングで立ち上がる。従って、ワード線電圧調整回路３１ｃは、Ｈレベルの検出信号ＲＤＳに応答して、第三実施形態（破線にて示す）と比べて早いタイミングでＬレベルのレベル調整信号ＷＬＣを出力する。
すると、ワード線ドライバ２１は、ワード線ＷＬ０の電位を電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇させる。このとき、ビット線対Ｂ００，ｘＢ００の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ００，ｘＢ００の電位は、メモリセルＣ０００の保持データに対応する。従って、メモリセルＣ０００の保持データは変化しない。同様に、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
次いで、センスアンプ制御信号ＳＡＥがＨレベルになると、センスアンプＳＡ０は、選択カラムのビット線対Ｂ００，ｘＢ００の電位差を増幅する。そして、センスアンプＳＡ０は、ビット線対Ｂ００，ｘＢ００の電位に応じた出力データＤＯ０を出力する。
次に、ライト動作を図１４に従って説明する。尚、図１４において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベルを示す。
図１４に示すように、
ライトアンプ制御信号ＷＡＥがＨレベルになると、ライトアンプＷＡ０により、選択カラムのビット線対Ｂ００，ｘＢ００の電位が、入力データＤＩ０に応じて、電源電圧ＶＤＤレベルと電源電圧ＶＳＳレベルに変更される。
次いで、ワード線制御信号ＷＣ０がＨレベルになると、ワード線ＷＬ０の電位が電圧ＶＤ１レベルとなり、ワード線ＷＬ０とビット線対Ｂ００，ｘＢ００に接続されたメモリセルＣ００において、データの書換えが開始される。
非選択カラムのビット線対Ｂ０１，ｘＢ０１の電位は、ワード線ＷＬ０に接続されたメモリセルＣ００１の保持データに応じて変化する。このとき、リード動作と同様に、ワード線ＷＬ０の電位が電源電圧ＶＤＤより低い電圧ＶＤ１レベルであり、メモリセルＣ００１のリード電流が制限されているため、メモリセルＣ００１の保持データは変化しない。
レプリカビット線ＲＢ０〜ＲＢ３の電位が所定値より低くなると、ビット線電位検出回路ＲＢＤはＨレベルの検出信号ＲＤＳを出力する。このとき、ビット線電位検出回路ＲＢＤにおいて、トランジスタＴ７２の駆動能力が第三実施形態の場合と比べ小さくなっている。従って、検出信号ＲＤＳのレベルは、第三実施形態（破線にて示す）よりも早いタイミングで立ち上がる。
ワード線電圧調整回路３１ｃは、Ｈレベルの検出信号ＲＤＳに応答してＬレベルのレベル調整信号ＷＬＣを出力する。すると、ワード線ドライバ２１は、ワード線ＷＬ０を電圧ＶＤ１レベルから電源電圧ＶＤＤレベルとへと上昇させる。これにより、選択カラムのメモリセルＣ０００は、書き込みに適した状態となり、データの書換えが完了する。
このとき、ビット線対Ｂ０１，ｘＢ０１の電位差が十分な大きさ（所定値（メモリセルの保持データが反転しないために十分な電位差）以上）になっている。そして、ビット線対Ｂ０１，ｘＢ０１の電位は、メモリセルＣ００１の保持データに対応する。従って、メモリセルＣ００１の保持データは変化しない。
以上記述したように、本実施形態によれば、第三実施形態の効果に加え、以下の効果を奏する。
（４−１）ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３にゲート端子が接続されたトランジスタＴ７２と電源配線ＶＳＳの間に接続されたトランジスタＴ７３を含む。トランジスタＴ７３はダイオード接続、即ちゲート端子とドレイン端子が互いに接続されている。トランジスタＴ７３は、トランジスタＴ７２のソース端子電圧を、低電位側の電源電圧ＶＳＳからトランジスタＴ７３のしきい値電圧に応じて高い電圧ＶＳ１とする。これにより、トランジスタＴ７２の駆動能力は、トランジスタＴ７２のソース端子を電源配線ＶＳＳに接続した場合と比べ、小さくなる。従って、ビット線電位検出回路ＲＢＤは、レプリカビット線ＲＢ０〜ＲＢ３の電位がＨレベルからＬレベルへ変化するときの検出感度を高くすることができる。
（４−２）ビット線電位検出回路ＲＢＤは、第三実施形態と比べ、レプリカビット線の電位差に応じてＨレベルの検出信号ＲＤＳを出力するタイミングが早くなる。つまり、レプリカビット線の電位検出が、ワード線ＷＬ０、ＷＬ１の制御開始からの経過時間が短くなる。これにより、ワード線制御信号ＷＣ０，ＷＣ１のパルス幅を短くすることができる。レプリカビット線ＲＢ０〜ＲＢ３は、プリチャージ回路ＲＰＣ０，ＲＰＣ１により高電位側の電源電圧ＶＤＤレベルにプリチャージされる。従って、ワード線制御信号ＷＣ０，ＷＣ１のパルス幅が短い、つまりワード線ＷＬ０，ＷＬ１の駆動時間が短いほど、レプリカビット線ＲＢ０〜ＲＢ３の電位変化が少ない、つまりレプリカビット線ＲＢ０〜ＲＢ３の電位低下が抑制される。そのため、レプリカビット線ＲＢ０〜ＲＢ３をプリチャージするために必要な電流量が少なくなり、消費電力を抑制することができる。
（４−３）ワード線電圧調整回路３１ｃは、検出信号ＲＤＳがゲートに供給されるトランジスタＴ８２と電源配線ＶＳＳの間に接続されたトランジスタＴ８３を含む。トランジスタＴ８３のゲート端子にはワード線制御信号ＷＣＡが供給される。ワード線制御信号ＷＣＡは、ワード線ＷＬ０，ＷＬ１に対応するワード線制御信号ＷＣ０，ＷＣ１のうちの１つのＨレベルの信号と等しいレベル（Ｈレベル）となる。従って、ワード線制御信号ＷＣＡによりトランジスタＴ８３をオフすることで、ワード線電圧調整回路３１ａにおける貫通電流を防止することができる。
尚、上記各実施形態は、以下の態様で実施してもよい。
・第一，第二実施形態において、ビット線電位検出回路を接続するビット線対の数を適宜変更してもよい。例えば、３つ以上のビット線対を含むメモリアレイにおいて、少なくとも２つのビット線対にビット線電位検出回路をそれぞれ接続する。例えば、２つのビット線対にそれぞれビット線電位検出回路を接続したメモリアレイにおいて、２つのビット線対が非選択カラムである場合、２つのビット線対のうちの何れか一方が選択カラムである場合がある。これらの場合は、上記第一，第二実施形態と同じであるため、同様にメモリセルのデータ破壊を抑制することができる。また、ライト動作においてメモリセルに対してデータを書き込むことができる。また、半導体記憶装置における消費電力を低減することができる。
・第三，第四実施形態において、ビット線電位検出回路ＲＢＤに接続するレプリカビット線の数を適宜変更してもよい。
２１，２２ ワード線ドライバ
３１，３１ａ〜３１ｃ ワード線電圧調整回路
ＷＬ０，ＷＬ１ ワード線
Ｂ００，ｘＢ００〜Ｂ１１，ｘＢ１１ ビット線対
ＢＤ００〜ＢＤ１１ ビット線電位検出回路
Ｃ０００〜Ｃ１１１ メモリセル
ＳＡ０，ＳＡ１ センスアンプ
ＲＢ０〜ＲＢ３ レプリカビット線
ＲＣ０〜ＲＣ３ レプリカセル
ＲＢＤ ビット線電位検出回路

Claims (8)

  1. 複数のワード線と、
    前記ワード線と交差する複数のビット線対と、
    前記ワード線と前記ビット線対とが交差する付近で前記ワード線及び前記ビット線対に接続されたメモリセルと、
    選択された前記ワード線に第１電圧または前記第１電圧より高い第２電圧を出力するワード線ドライバと、
    前記ビット線対の電位を検出する電位検出回路と、
    前記電位検出回路の出力に応じて前記ワード線ドライバの出力を前記第１電圧から前記第２電圧へ変化させるワード線電圧調整回路と、
    前記ワード線ドライバの出力が前記第２電圧へ変化した後に、前記ビット線対の電圧を増幅するセンスアンプと
    を有する半導体記憶装置。
  2. 前記メモリセルは、２つの記憶ノードに互いに異なるレベルを保持し、前記ワード線の前記第１電圧に基づいて前記ビット線対の２つの前記記憶ノードの保持レベルに応じて変化させ、
    前記電位検出回路は、前記ビット線対の電位差に応じて出力信号を生成する、
    ことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ワード線電圧調整回路は、複数の前記ビット線対に接続された複数の電位検出回路の出力信号に基づいてレベル調整信号を出力し、
    前記ワード線ドライバは、前記レベル調整信号に基づいて前記ワード線の電圧を変化させる、
    ことを特徴とする請求項２に記載の半導体記憶装置。
  4. 前記メモリセルは、２つの記憶ノードに互いに異なるレベルを保持する記憶セルと、前記ワード線の前記第１電圧に基づいて接続された前記ビット線対の電位を、所定の電圧から低下させるレプリカセルを含み、
    前記センスアンプは、前記記憶セルが接続された複数のビット線対のうち、選択されたビット線対の電圧を増幅し、
    前記電位検出回路は、前記レプリカセルが接続された複数のビット線の電位に応じて出力信号を生成する、
    ことを特徴とする請求項１に記載の半導体記憶装置。
  5. 前記ワード線電圧調整回路は、複数の前記ビット線対に接続された１つの電位検出回路の出力信号に基づいてレベル調整信号を出力し、
    前記ワード線ドライバは、前記レベル調整信号に基づいて前記ワード線の電圧を変化させる、
    ことを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記電位検出回路は、前記ビット線に制御端子が接続されたトランジスタと低電位側の電源配線との間に接続され、ダイオード接続されたトランジスタを含む、
    ことを特徴とする請求項２〜４のうちの何れか一項に記載の半導体記憶装置。
  7. 前記ワード線電圧調整回路は、
    制御端子に前記電位検出回路の出力信号が供給されるトランジスタと低電位側の電源配線との間に接続され、制御端子に前記ワード線ドライバの活性化に応じた制御信号が供給されるトランジスタを含む、
    ことを特徴とする請求項６に記載の半導体記憶装置。
  8. 複数のワード線と、
    前記ワード線と交差する複数のビット線対と、
    前記ワード線と前記ビット線対とが交差する付近で前記ワード線及び前記ビット線対に接続されたメモリセルと、
    前記複数のワード線のそれぞれに第１電圧または前記第１電圧より高い第２電圧を出力する複数のワード線ドライバと、
    前記複数のビット線対のうち、選択されたビット線対の電位差を増幅するセンスアンプと、
    前記ビット線対の電位を検出する電位検出回路と、
    を有し、
    前記ワード線ドライバの出力を第１の電圧にした後、前記電位検出回路の出力に応じて前記ワード線ドライバの出力を前記第１電圧から前記第２電圧へ変化させること、
    を特徴とする半導体記憶装置の制御方法。
JP2012182544A 2012-08-21 2012-08-21 半導体記憶装置及び半導体記憶装置の制御方法 Pending JP2014041668A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012182544A JP2014041668A (ja) 2012-08-21 2012-08-21 半導体記憶装置及び半導体記憶装置の制御方法
US13/966,422 US9013914B2 (en) 2012-08-21 2013-08-14 Semiconductor memory device and method for controlling semiconductor memory device
CN201310359006.3A CN103632716A (zh) 2012-08-21 2013-08-16 半导体存储器件及用于控制半导体存储器件的方法
KR1020130098062A KR101564140B1 (ko) 2012-08-21 2013-08-19 반도체 기억 장치 및 반도체 기억 장치의 제어 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012182544A JP2014041668A (ja) 2012-08-21 2012-08-21 半導体記憶装置及び半導体記憶装置の制御方法

Publications (1)

Publication Number Publication Date
JP2014041668A true JP2014041668A (ja) 2014-03-06

Family

ID=50147886

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012182544A Pending JP2014041668A (ja) 2012-08-21 2012-08-21 半導体記憶装置及び半導体記憶装置の制御方法

Country Status (4)

Country Link
US (1) US9013914B2 (ja)
JP (1) JP2014041668A (ja)
KR (1) KR101564140B1 (ja)
CN (1) CN103632716A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053094A (ja) 2013-09-06 2015-03-19 株式会社東芝 半導体記憶装置
CN111279180A (zh) 2017-10-26 2020-06-12 深圳源光科技有限公司 生物传感器
JP6896597B2 (ja) * 2017-12-20 2021-06-30 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10714166B2 (en) * 2018-08-13 2020-07-14 Micron Technology, Inc. Apparatus and methods for decoding memory access addresses for access operations

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218239A (ja) * 2002-01-09 2003-07-31 Samsung Electronics Co Ltd センス増幅器のセンシング速度をアップさせうる半導体メモリ装置のセンス増幅器駆動回路
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
US20080106963A1 (en) * 2006-11-03 2008-05-08 Chia Wei Wang Circuit and method for an SRAM with two phase word line pulse
WO2009041471A1 (ja) * 2007-09-25 2009-04-02 Nec Corporation 半導体記憶装置
JP2009116963A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 半導体記憶装置
JP2014164777A (ja) * 2013-02-22 2014-09-08 Renesas Electronics Corp Ｓｒａｍ
US20160049191A1 (en) * 2014-08-18 2016-02-18 Synopsys, Inc. Integrated Circuit for Storing Data

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1145578A (ja) 1997-07-25 1999-02-16 Sanyo Electric Co Ltd 半導体記憶装置のデータ書き込み方法
JP2001101893A (ja) * 1999-09-29 2001-04-13 Mitsubishi Electric Corp スタティック型半導体記憶装置
JP5259270B2 (ja) 2008-06-27 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2010113793A (ja) * 2008-10-10 2010-05-20 Renesas Electronics Corp 半導体記憶装置
JP2012109022A (ja) 2012-03-07 2012-06-07 Nippon Telegr & Teleph Corp <Ntt> 読み出し装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003218239A (ja) * 2002-01-09 2003-07-31 Samsung Electronics Co Ltd センス増幅器のセンシング速度をアップさせうる半導体メモリ装置のセンス増幅器駆動回路
US20070030741A1 (en) * 2005-08-02 2007-02-08 Renesas Technology Corp. Semiconductor memory device
JP2007066493A (ja) * 2005-08-02 2007-03-15 Renesas Technology Corp 半導体記憶装置
US20080106963A1 (en) * 2006-11-03 2008-05-08 Chia Wei Wang Circuit and method for an SRAM with two phase word line pulse
WO2009041471A1 (ja) * 2007-09-25 2009-04-02 Nec Corporation 半導体記憶装置
JP2009116963A (ja) * 2007-11-07 2009-05-28 Panasonic Corp 半導体記憶装置
JP2014164777A (ja) * 2013-02-22 2014-09-08 Renesas Electronics Corp Ｓｒａｍ
US20160049191A1 (en) * 2014-08-18 2016-02-18 Synopsys, Inc. Integrated Circuit for Storing Data

Also Published As

Publication number Publication date
KR20140024817A (ko) 2014-03-03
US20140056057A1 (en) 2014-02-27
CN103632716A (zh) 2014-03-12
US9013914B2 (en) 2015-04-21
KR101564140B1 (ko) 2015-10-28

Similar Documents

Publication Publication Date Title
JP6374136B1 (ja) トリプルレベルセル・ダイナミック・ランダム・アクセス・メモリおよびその読み取り方法
US10332587B1 (en) Dynamic random access memory device
US8223568B2 (en) Semiconductor memory device adopting improved local input/output line precharging scheme
JP4422558B2 (ja) メモリ装置
US9245612B2 (en) Semiconductor device having bit lines hierarchically structured
US20120163109A1 (en) Memory circuit and a tracking circuit thereof
US9299398B2 (en) Retention optimized memory device using predictive data inversion
US6885608B2 (en) Multi-port memory circuit
KR101564140B1 (ko) 반도체 기억 장치 및 반도체 기억 장치의 제어 방법
US6631092B2 (en) Semiconductor memory device capable of imposing large stress on transistor
US8279692B2 (en) Semiconductor device having hierarchical data line structure and control method thereof
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
US20120195109A1 (en) Semiconductor storage device
US20150036419A1 (en) Semiconductor apparatus and data reading method
CN111312311B (zh) 用于减少写入上拉时间的设备和使用方法
JP2011159332A (ja) 半導体記憶装置
KR20100108699A (ko) 입력레벨 조절기능을 갖는 반도체 장치의 입력버퍼 회로
CN113539321A (zh) 用于执行刷新操作的器件
WO2023106105A1 (ja) 半導体記憶装置及び制御方法
US8547765B2 (en) Semiconductor device having sense amplifiers
JPH04238193A (ja) 半導体記憶装置
US9070425B2 (en) Data line control for sense amplifiers
JP2012181891A (ja) 半導体記憶装置
US20120206982A1 (en) Semiconductor device and method
JP2016110674A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150501

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20150612

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160614

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170110