TWI767740B - 具虛擬輸出之陣列上閘極驅動電路 - Google Patents

Abstract

本發明係有關一種具虛擬輸出之陣列上閘極驅動電路，其中最後一級驅動電路進一步耦接一倒數第二級驅動電路之複數個倒數第二級輸出單元，以接收複數個倒數第二級閘極驅動訊號，並進一步耦接至少一虛擬電路，以接收至少一虛擬訊號，因而控制該些個驅動電路之最後一級驅動電路的閘極驅動訊號對應之合成訊號之電位上升或電位下降，藉此避免誤輸出與減少截止訊號輸入至該些個驅動電路之最後一級驅動電路。

Description

具虛擬輸出之陣列上閘極驅動電路

本發明係有關一種控制電路，尤其是一種具減少截止訊號輸入之陣列上閘極驅動電路。

薄膜電晶體液晶顯示器（TFT-LCDs, Thin Film Transistor Liquid Crystal Displays）已成為現代顯示科技產品的主流，尤其應用於手機上，有輕巧、方便攜帶等特點。相對於多晶矽薄膜電晶體(Poly-Si TFT)而言，使用非晶矽薄膜電晶體(a-Si TFT)所製作的顯示器能夠降低生產成本，且能夠在低溫下製作在大面積的玻璃基板上，提高生產速率。

隨著系統整合式玻璃面板（SOG, System-on-Glass）的概念被陸續提出，近來許多產品將顯示器驅動電路中的閘極掃描驅動電路(Gate driver或Scan driver)整合在玻璃上，即為GOA(Gate-Driver-on-Array)電路， GOA電路具有諸多優勢，除了可以減少顯示器邊框的面積以達成薄邊框之外，更能夠減少閘極掃描驅動IC的使用，降低購買IC成本及避免玻璃與IC貼合時斷線問題，用以提升產品良率。目前在手機、筆記型電腦…等中小型顯示器中已廣泛運用，甚至大型顯示器運用GOA電路的產品也於近年來問世。

因應消費者使用習慣趨勢改變，產品逐漸朝向高信賴性、可廣域操作以及窄邊框演進。傳統GOA電路可區分為訊號傳遞部、抗雜訊部、閘極脈波(Gate pulse) 輸出部，訊號傳遞部為傳遞GOA電路內部運作所需的輸入訊號，攸關GOA電路之訊號傳遞性，抗雜訊部為GOA電路內部對於維持輸出訊號穩定之電路，攸關其信賴性，閘極脈波輸出部為GOA電路輸出訊號至閘極線(gate line)。然而，以單級八輸出之GOA電路為例，單級GOA電路即重覆產生輸出訊號八次，其中訊號傳遞部、抗雜訊部佔了八輸出之GOA電路大部分面積，若能夠降低此功能電路佈局面積，即能夠達到窄邊框效果，但是最後一級GOA電路卻因共用截止訊號過多，而出現誤輸出的問題。

基於上述之問題，本發明提供一種具虛擬輸出之陣列上閘極驅動電路，其藉由虛擬電路之電路設計，而簡化陣列上閘極驅動電路之連接關係並避免合成訊號清除時間過長，以減少誤輸出與截止訊號之相關電路面積。

本發明之主要目的，提供一種具虛擬輸出之陣列上閘極驅動電路，其藉由最後一級驅動電路耦接至少一虛擬電路，以簡化最後一級驅動電路並避免合成訊號清除時間過長，因而減少誤輸出與截止訊號至最後一級驅動電路之相關電路面積。

本發明揭示了一種具虛擬輸出之陣列上閘極驅動電路，其具有複數個驅動電路，其中一第一級驅動電路，耦接一外部積體電路與一第二級驅動電路與一第三級驅動電路，該些個驅動電路自該第二級驅動電路分別耦接一上一級驅動電路與一下二級驅動電路直到一倒數第三級驅動電路，以分別接收複數個上一級閘極驅動訊號與下二級閘極驅動電路之複數個下一級閘極驅動訊號與一下下一級閘極驅動訊號，該些個驅動電路直到倒數第三級分別依據該些個上一級閘極驅動訊號、該些個下一級閘極驅動訊號與該些個下下一級閘極驅動訊號，以控制與該些個閘極驅動訊號對應之合成訊號的電位上升或電位下降；該些個驅動電路之最後一級驅動電路進一步耦接該倒數第二級驅動電路並耦接至少一虛擬電路與該外部積體電路，以接收複數個倒數第二級閘極驅動訊號、該虛擬電路之至少一虛擬訊號與該外部積體電路之一截止訊號，以控制該些個驅動電路之最後一級驅動電路的複數個最後一級閘極驅動訊號對應之合成訊號之電位上升或電位下降。藉由上述之最後一級驅動電路耦接至少一虛擬電路，以減少誤輸出與截止訊號之相關電路面積。

為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以實施例及配合說明，說明如後：

有鑑於習知訊號傳遞佔了GOA電路之部分面積，若能夠降低此截止訊號之相關電路佈局面積，即能夠達到窄邊框效果，據此，本發明遂提出一種具減少截止訊號輸入之陣列上閘極驅動電路，以解決習知技術所造成之電路面積問題。

以下，將進一步說明本發明揭示一種 具虛擬輸出之陣列上閘極驅動電路所包含之特性、所搭配之結構：

首先，請參閱第一A至第一F圖，其為本發明之一實施例之閘極驅動電路示意圖、第一級驅動電路示意圖、單一級驅動電路示意圖、最後一級驅動電路示意圖與虛擬電路示意圖。如第一A圖所示，本發明之具虛擬輸出之陣列上閘極驅動電路1，其包含複數個驅動電路10-1至10-n以及至少一虛擬電路DUMMY，本實施例係以一虛擬電路DUMMY作為舉例說明，可依使用需求調整數量。每一個驅動電路10分別耦接複數個輸入訊號，例如:第一級驅動電路10-1耦接一外部積體電路(圖未示)以接收一起始訊號VSTART與複數個時脈訊號CLK4至CLK11，且第一級驅動電路10-1耦接下一級驅動電路與下下一級驅動電路，也就是耦接第二級驅動電路10-2與第三級驅動電路(圖未示)，因而接收第二級驅動電路10-2所輸出之閘極驅動訊號G9至G16，第三級驅動電路所輸出之閘極驅動訊號G17，第一級驅動電路10-1依據外部積體電路之起始訊號VSTART與該些個時脈訊號CLK4至CLK11依序控制與第一級驅動電路10-1之複數個閘極驅動訊號G1-G8對應之合成訊號AN1-AN8的電位上升，並同時藉由第二級驅動電路10-2所輸出之閘極驅動訊號G10至G16及第三級驅動電路所輸出之閘極驅動訊號G17下拉閘極驅動訊號G1-G8對應之合成訊號AN1-AN8的電位。

而從第二級驅動電路10-2開始，每一級驅動電路耦接上一級驅動電路與下一級驅動電路及下下一級驅動電路直到倒數第三級驅動電路(圖未示)，因此第二級驅動電路10-2耦接第一級驅動電路10-1並耦接第三級驅動電路(圖未示)及第四級驅動電路(圖未示)，因而接收第一級驅動電路10-1之閘極驅動訊號G1至G8以控制與第二級驅動電路10-2之閘極驅動訊號G9至G16對應之合成訊號AN9至AN16的電位上升，並接收第三級驅動電路之閘極驅動訊號G18至G24以及第四級驅動電路之閘極驅動訊號G25，以控制與第二級驅動電路10-2之閘極驅動訊號G9至G16對應之合成訊號AN9至AN16的電位下拉。直到倒數第三級驅動電路(圖未示)仍然是耦接上一級驅動電路與下一級驅動電路及下下一級驅動電路，也就是耦接倒數第四級驅動電路(圖未示)與倒數第二級驅動電路10-n-1 與最後一級驅動電路10-n，其詳細耦接方式同於第二級驅動電路，因此不再贅述。而，倒數第二級驅動電路10-n-1為耦接倒數第三級驅動電路並耦接最後一級驅動電路10-n與一虛擬電路DUMMY，以接收到倒數第三級驅動電路之閘極驅動訊號GN-23至GN-16以控制與倒數第二級驅動電路10-n-1之閘極驅動訊號GN-15至GN-8對應之合成電位ANN-15至ANN-8之電位上升，並接收最後一級驅動電路10-n之閘極驅動訊號GN-6至GN以及虛擬電路DUMMY所提供之一第一虛擬訊號D1，以控制與倒數第二級驅動電路10-n-1之閘極驅動訊號GN-15至GN-8對應之合成電位ANN-15至ANN-8之電位下拉。

復參閱第一A圖，本發明之最後一級驅動電路10n為耦接該外部積體電路與虛擬電路DUMMY，以接收該外部積體電路之一截止訊號VSTOP與該虛擬電路DUMMY所提供之一第二虛擬訊號D2，且最後一級驅動電路10n耦接倒數第二級驅動電路10-n-1，以接收倒數第二級驅動電路10-n-1之閘極驅動訊號GN-15至GN-8，因此最後一級驅動電路10-n依據閘極驅動訊號GN-15至GN-8控制與最後一級驅動電路10-n之閘極驅動訊號GN-7至GN對應之合成訊號ANN-7至ANN之電位上升，並依據虛擬電路DUMMY所提供之一第二虛擬訊號D2控制與最後一級驅動電路10-n之閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7至ANN-5的電位下拉，並進一步依據截止訊號VSTOP控制與閘極驅動訊號GN-4至GN對應之合成訊號ANN-4至ANN的電位下拉，本實施例透過截止訊號VSTOP與第二虛擬訊號D2控制閘極驅動訊號GN-7至GN對應之合成訊號ANN-7至ANN的電位下拉，更可直接由第二虛擬訊號D2控制閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7至ANN-5的電位下拉，因而避免閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7至ANN-5電位下拉等待時間過長而導致誤輸出，且藉由共用截止訊號VSTOP更節省外部輸入訊號之電路面積。

如第一A圖與第一B圖所示，第一級驅動電路10-1包含複數個充放電單元20與複數個輸出單元30。第一級驅動電路10-1連接訊號傳遞部BUS，以接收訊號傳遞部BUS所傳遞之起始訊號VSTART與複數個時脈訊號CLK4-CLK11，訊號傳遞部BUS更可進一步傳送低頻交流訊號AC至第一級驅動電路10-1，以控制合成訊號AN1至AN8之預充電，由於低頻交流訊號AC控制合成訊號AN1至AN8為習知技術，因此不再贅述。其中，本實施例為以8個充放電單元20與8個輸出單元30為舉例，但本發明不限於8個，可依使用需求而將輸出單元30設計為2、4、16甚至32個輸出單元30，抑或多個輸出單元30共用，本實施例係以現階段技術而言，訊號響應較佳，且較為簡化之電路作為舉例，因此以本實施例以8個充放電單元20與8個輸出單元30作為舉例說明。

接續上述，由於第一級驅動電路10-1並未有上一級驅動電路，因此，每一充放電單元20接收起始訊號VSTART，以產生對應之合成訊號AN1~AN8，而每一輸出單元30即接收對應於時脈訊號CLK4-CLK11與電路內部之合成訊號AN1~AN8，其中合成訊號AN1~AN8對應於時脈訊號CLK4-CLK11，藉此讓該些個輸出單元30分別於複數個輸出端GP1~GP8產生閘極驅動訊號G1~G8，亦即合成訊號AN1~AN8之電位對應於輸出端GP1~GP8之閘極驅動訊號G1~G8之電位，而第一級驅動電路10-1之下一級驅動電路即為第二級驅動電路10-2，下下一級驅動電路即為第三級驅動電路(圖未示)，因此第一級驅動電路10-1進一步接收第二級驅動電路10-2所輸出之閘極驅動訊號G10至G16及第三級驅動電路所輸出之閘極驅動訊號G17，也就是該些個充放電單元20接收第二級驅動電路10-2所輸出之閘極驅動訊號G10至G16及第三級驅動電路所輸出之閘極驅動訊號G17，以藉此下拉閘極驅動訊號G1-G8對應之合成訊號AN1~AN8的電位，因而讓合成訊號形成次序性之電位上升與電位下拉。

一併參閱第一A圖與第一C圖所示，自第二級驅動電路10-2至倒數第三級驅動電路之該些個充放電單元20皆是耦接上一級驅動電路之複數個上一級輸出單元與下一級驅動電路之複數個下一級輸出單元及下下一級驅動電路之複數個下下一級輸出單元，因此如第一C圖所示，自第二級驅動電路10-2至倒數第三級之每一級驅動電路10皆是接收上一級驅動電路(圖未示)之複數個上一級閘極驅動訊號G-8與下一級驅動電路與下下一級驅動電路(圖未示)之複數個下二級閘極驅動訊號G+9，例如: 對閘極驅動訊號G9而言，G-8為第一級驅動電路10-1的G1,G+9為第三級驅動電路(圖未示)的G18;對閘極驅動訊號G16而言，G-8為第一級驅動電路10-1的G8,G+9為第四級驅動電路(圖未示)的閘極驅動訊號G25，不是接收起始訊號VSTART或截止訊號VSTOP，輸出單元30接收充放電單元20所產生之合成訊號AN，充放電單元20接收上一級閘極驅動訊號G-8與下二級閘極驅動訊號G+9，以產生對應之合成訊號AN，並藉由上一級閘極驅動訊號G-8使閘極驅動訊號G對應之合成訊號AN的電位上升，以及藉由下二級閘極驅動訊號G+9下拉閘極驅動訊號G對應之合成訊號AN的電位，因此，輸出單元30可分別依據對應之合成訊號AN與對應之時脈訊號CLK而產生對應之閘極驅動訊號G於訊號輸出端GP，本實施例為以單一級驅動電路10設有8個輸出端GP，並對應輸出8個閘極驅動訊號G舉例說明，驅動電路10內部之合成訊號AN對應於時脈訊號CLK，因此閘極驅動訊號G即會對應於時脈訊號CLK之時序。

請一併參閱第一A圖與第一D圖，本發明之倒數第二級驅動電路10-n-1，其具有複數個充放電單元20與複數個輸出單元30，充放電單元20分別耦接倒數第三級驅動電路，以接收對應之閘極驅動訊號GN-23至GN-16，充放電單元20更進一步耦接最後一級驅動電路10n與虛擬電路DUMMY，特別是對應於閘極驅動訊號GN-8之充放電單元20為耦接虛擬電路DUMMY，因而接收虛擬電路DUMMY之第一虛擬訊號D1，其餘充放電單元20為耦接最後一級驅動電路10-n，以接收最後一級驅動電路10-n之閘極驅動訊號GN-6至GN。其中，充放電單元20分別產生對應之合成訊號ANN-15至ANN-8，以供輸出單元30分別依據時脈訊號CLKN-15至CLKN-8及對應之合成訊號ANN-15至ANN-8產生對應之閘極驅動訊號GN-15至GN-8。

一併參閱第一A圖與第一E圖，本發明之最後一級驅動電路10-n為分別耦接至倒數第二級驅動電路10-n-1與虛擬電路DUMMY及外部積體電路，因而最後一級驅動電路10-n之充放電單元20接收第二虛擬訊號D2與倒數第二級驅動電路10-n-1之閘極驅動訊號GN-15至GN-8，且最後一級驅動電路10-n更接收訊號傳遞部BUS所傳送之外部積體電路所提供之時脈訊號CLKN-7至CLKN，以及更進一步接收低頻交流訊號AC，最後一級驅動電路10-n之輸出單元30接收時脈訊號CLKN-7至CLKN與合成訊號ANN-7~ANN，以於對應輸出端GPN-7至GPN輸出閘極驅動訊號GN-7至GN，其中該些個合成訊號ANN~ANN為對應於時脈訊號CLKN-7至CLKN。

再者，本發明更進一步藉由最後一級驅動電路10-n對應之充放電單元20耦接虛擬電路DUMMY以及截止訊號VSTOP，因而讓部分充放電單元20耦接第二虛擬訊號D2，並讓部分充放電單元20共用截止訊號VSTOP，對應輸出端GPN-7至GPN-5之閘極驅動訊號GN-7至GN-5之電位控制為充放電單元20依據第二虛擬訊號D2下拉合成訊號ANN-7至ANN-5的電位，使對應之閘極驅動訊號GN-7至GN-5之電位下拉，且對應輸出端GPN-4至GPN之閘極驅動訊號GN-4至GN之電位控制為充放電單元20依據截止訊號VSTOP下拉合成訊號ANN-4至ANN的電位下拉，使對應之閘極驅動訊號GN-4至GN之電位下拉，例如:本實施例為合成訊號ANN-7至ANN-5對應之充放電單元20耦接第二虛擬訊號D2，合成訊號ANN-4至ANN對應之充放電單元20耦接截止訊號VSTOP，以下拉合成訊號ANN-7至ANN的電位，因此最後一級驅動電路10-n可直接由第二虛擬訊號D2控制與閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7至ANN-5的電位下拉，因而避免閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7至ANN-5電位下拉等待時間過長，並接收單一截止訊號VSTOP即可達到合成訊號ANN-4至ANN之電位下拉功能，因而避免誤輸出閘極驅動訊號GN-7，同時縮減截止訊號VSTOP輸入至最後一級驅動電路10-n的相關電路面積。此外，該截止訊號VSTOP支援最多7個閘極驅動訊號對應之合成訊號之電位下拉。

如第一F圖所示，虛擬電路DUMMY近似於驅動電路10，虛擬電路DUMMY包含一第一充放電單元22、一第二充放電單元24、一第一虛擬單元32與一第二虛擬單元34，第一充放電單元22分別耦接最後一級驅動電路10-n之第一輸出單元30(也就是對應於閘極驅動訊號GN-7之輸出單元30)，以分別產生合成訊號AND1，以及第二充放電單元24耦接該最後一級驅動電路10-n之一第四輸出單元(也就是對應於閘極驅動訊號GN-4之輸出單元30)，以分別產生合成訊號AND2，第一虛擬單元32為耦接第一充放電單元22與倒數第二級驅動電路10-n-1之一第八充放電單元(也就是合成訊號ANN-8對應之充放電單元20)，並接收合成訊號AND1與時脈訊號CLKN-7，以產生第一虛擬訊號D1至合成訊號ANN-8對應之充放電單元20，第二虛擬單元34為耦接第二充放電單元24與最後一級驅動電路10-n之第一至第三充放電單元(也就是合成訊號ANN-7、ANN-6與ANN-5對應之充放電單元20)，並接收合成訊號AND2與時脈訊號CLK-4，以產生第二虛擬訊號D2至合成訊號ANN-7、ANN-6與ANN-5對應之充放電單元20。

惟，虛擬電路DUMMY並非用於驅動顯示面板(圖未示)，而是輸出第一虛擬訊號D1與第二虛擬訊號D2至倒數第二級驅動電路10-n-1與最後一級驅動電路10-n，第一虛擬訊號D1僅用以下拉與閘極驅動訊號GN-8對應之合成訊號ANN-8，第二虛擬訊號D2僅用以下拉與閘極驅動訊號GN-7至GN-5對應之合成訊號ANN-7~ANN-5，因而不影響顯示效果，也就是第一虛擬訊號D1與第二虛擬訊號D2並未輸出至顯示面板之畫素之薄膜電晶體。

其中，輸出端DP1輸出之第一虛擬訊號D1之控制為第一充放電單元22依據最後一級驅動電路10-n之閘極驅動訊號GN-7控制合成訊號AND1之電位上升，第一虛擬單元32依據合成訊號AND1與時脈訊號CLKN-6，而驅使該第一虛擬單元32之一第一虛擬訊號D1之電位上升，產生對應之第一虛擬訊號D1至倒數第二級驅動電路10-n-1，用於控制閘極驅動訊號GN-8對應之充放電單元20，使對應之合成訊號ANN-8電位下拉，而第二虛擬單元34所輸出之第二虛擬訊號D2之電位控制為第二充放電單元24依據最後一級驅動電路10-n之閘極驅動訊號GN-4控制合成訊號AND2之電位上升，第二虛擬單元34依據合成訊號AND2，而驅使該第二虛擬單元34之一第二虛擬訊號D2之電位上升，產生對應之第二虛擬訊號D2至最後一級驅動電路10-n用於控制閘極驅動訊號GN-7、GN-6、GN-5對應之充放電單元20，使對應之合成訊號ANN-7~ANN-5電位下拉。

該第一虛擬單元32與該第二虛擬單元34依據該截止訊號VSTOP控制該第一虛擬訊號D1與該第二虛擬訊號D2對應之該些合成訊號AND1、AND2之電位下拉，以驅使該第一、第二虛擬單元32、34之第一、第二虛擬訊號D1、D2之電位下拉。

因此本發明透過虛擬電路DUMMY輸出之第一虛擬訊號D1與第二虛擬訊號D2下拉閘極驅動訊號GN-8至GN-5對應之合成訊號ANN-8~ANN-5，因而避免共用截止訊號VSTOP過多而導致閘極驅動訊號GN-8至GN-5對應之合成訊號ANN-8~ANN-5之電位下拉等待時間過長，並讓單一截止訊號VSTOP可支援整個最後一級驅動電路10-n的部分閘極驅動訊號GN-4至GN對應之合成訊號ANN-4~ANN的電位下拉，藉此減少誤輸出與縮減截止訊號VSTOP輸入至最後一級驅動電路10-n的相關電路面積。此外，虛擬電路DUMMY更可依據最後一級驅動電路10-n之輸出端數量調整對應之虛擬訊號數量，因而讓最後一級驅動電路10-n無論輸出訊號多寡皆可下拉。

請參閱第二A圖，其為未使用虛擬電路之輸出閘極驅動訊號對應之合成訊號波形圖。如圖所示，最後一級驅動電路輸出之閘級驅動訊號所對應的合成訊號皆是耦接單一截止訊號(圖未示)，例如:閘極驅動訊號GN-8對應之合成訊號等待電位下拉的時過長，因此在閘極驅動訊號GN-8對應之合成訊號ANN-8的訊號末端區域C，會額外出現翹曲，因而造成對應之閘極驅動訊號GN-8誤輸出，閘極驅動訊號GN-8所對應控制之畫素不正常輸出顯示訊號，如第二B圖所示，對第一虛擬單元32或第二虛擬單元34而言，合成訊號AND與虛擬訊號D為相對應之訊號，第一虛擬單元32或第二虛擬單元34為共用截止訊號VSTOP，第一虛擬單元32倘若因為合成訊號AND的節點會因等待時間過久而造成誤輸出，因而在截止訊號VSTOP前形成不正常翹曲的訊號波形，如此形成雜訊NOISE，且會造成虛擬訊號D會誤輸出，例如第一虛擬訊號D1誤輸出，即造成對應之閘極驅動訊號GN-8產生誤輸出。

參閱第三A圖，其為本發明之輸出閘極驅動訊號對應之合成訊號波形圖。如圖所示，本發明利用虛擬電路DUMMY之第一虛擬訊號D1與第二虛擬訊號D2對應之合成訊號AND1、AND2致使訊號波形於末端區域C具有邊界性，也就是第三A圖所示之第二虛擬訊號D2之訊號末端區域C受到截止訊號VSTOP之垂直下拉，如第三B圖所示，因訊號邊界性，使雜訊NOISE減少並讓截止訊號VSTOP之導通時序向前調整一時間區段GAP，也就是第二虛擬訊號D2對應之合成訊號AND2在時序上貼近截止訊號VSTOP，並未如第二B圖所示之不正常翹曲，因而避免閘極驅動訊號GN-7至GN-5所對應控制之畫素不正常輸出顯示訊號，藉此提升廣溫操作的可靠性。

綜上所述，本發明之具虛擬輸出之陣列上閘極驅動電路，其透過虛擬電路耦接至倒數第二級驅動電路與最後一級驅動電路，以讓倒數第二級驅動電路與最後一級驅動電路藉由虛擬電路所提供之虛擬訊號控制閘極驅動訊號所對應之合成訊號之電位下拉與截止訊號之相對應時序，因而避免共用截止訊號VSTOP過多而導致閘極驅動訊號對應之合成訊號電位下拉等待時間過長，以減少誤輸出，且藉由共用截止訊號，更縮減輸入截止訊號至最後一級驅動電路之相關電路面積。

故本發明實為一具有新穎性、進步性及可供產業上利用者，應符合我國專利法專利申請要件無疑，爰依法提出發明專利申請，祈  鈞局早日賜准專利，至感為禱。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

1:陣列上閘極驅動電路

10-1---10-n:驅動電路

10:驅動電路

20:充放電單元

22:第一充放電單元

24:第二充放電單元

30:輸出單元

32:第一虛擬單元

34:第二虛擬單元

AC:低頻交流訊號

AN:合成訊號

AN1~ANN:合成訊號

AND:合成訊號

AND1:第一合成訊號

AND2:第二合成訊號

AC:低頻交流訊號

BUS:訊號傳遞部

D1:第一虛擬訊號

D2:第二虛擬訊號

DP1:輸出端

DP2:輸出端

DUMMY:虛擬電路

CLK4~CLKN:時脈訊號

G1~GN:閘極驅動訊號

BUS:訊號傳遞部

GAP:時間區段

GP:輸出端

GP0:輸出端

GP1:輸出端

GP2:輸出端

GP3:輸出端

GP4:輸出端

GP5:輸出端

GP6:輸出端

GP7:輸出端

GPN-7:輸出端

GPN-6:輸出端

GPN-6:輸出端

GPN-5:輸出端

GPN-4:輸出端

GPN-3:輸出端

GPN-2:輸出端

GPN-1:輸出端

GPN:輸出端

NOISE:雜訊

VSTART:起始訊號

VSTOP:截止訊號

第一A圖：其為本發明之一實施例之陣列上閘極驅動電路示意圖； 第一B圖：其為本發明之一實施例之第一級驅動電路示意圖； 第一C圖：其為本發明之一實施例之單一級驅動電路示意圖； 第一D圖：其為本發明之一實施例之倒數第二級驅動電路示意圖； 第一E圖：其為本發明之一實施例之最後一級驅動電路示意圖； 第一F圖：其為本發明之一實施例之虛擬電路示意圖； 第二A圖：其為無虛擬訊號之輸出閘極驅動訊號之波形圖； 第二B圖：其為無邊界性之合成訊號與虛擬訊號對截止訊號之波形圖； 第三A圖：其為本發明之輸出閘極驅動訊號之波形圖；以及 第三B圖：其為本發明之合成訊號與虛擬訊號對截止訊號之波形圖。

1:閘極驅動電路

10-1---10-n:驅動電路

AN1---ANN:合成訊號

AND1:合成訊號

AND2:合成訊號

D1:第一虛擬訊號

D2:第二虛擬訊號

DUMMY:虛擬電路

G1---GN:閘極驅動訊號

VSTART:起始訊號

VSTOP:截止訊號

CLK4---CLKN:時脈訊號

Claims (6)

1. 一種具虛擬輸出之陣列上閘極驅動電路，其包含：複數個驅動電路，其中該些個驅動電路之一第一級驅動電路耦接一外部積體電路與一第二級驅動電路與一第三級驅動電路；該些個驅動電路自該第二級驅動電路分別耦接一上一級驅動電路並耦接下二級驅動電路直到一倒數第三級驅動電路；該些個驅動電路之一倒數第二級驅動電路耦接該倒數第三級驅動電路並耦接一最後一級驅動電路與一虛擬電路；該些個驅動電路之該最後一級驅動電路耦接該倒數第二級驅動電路並耦接該虛擬電路與該外部積體電路；其中，該第一級驅動電路依據該外部積體電路之一起始訊號控制與複數個第一閘極驅動訊號對應之複數個合成訊號的電位上升，並依據該第二級驅動電路之複數個第二閘極驅動訊號與該第三級驅動電路之一第三閘極驅動訊號控制與該些個第一閘極驅動訊號對應之該些個合成訊號的電位下拉；該些個驅動電路自該第二級驅動電路直到該倒數第三級驅動電路依據該上一級驅動電路之複數個上一級閘極驅動訊號與該下二級驅動電路之複數個下一級閘極驅動訊號與一下下一級閘極驅動訊號，以控制該些個驅動電路自該第二級驅動電路直到該倒數第三級驅動電路之複數個閘極驅動訊號對應之複數個合成訊號電位上升或電位下拉；該倒數第二級驅動電路依據該倒數第三級驅動電路之複數個倒數第三閘極驅動訊號與該最後一級驅動電路之複數個最後一級閘極驅動訊號以及該虛擬電路之一第一虛擬訊號控制複數個倒數第二級閘極驅動訊號對應之複數個合成訊號的電位上升或電位下降；該最後一級驅動電路依據該倒數第二級驅動電路之該些個倒數第二級閘極驅動訊號、該虛擬電路之一第二虛擬訊號與該外部積體電路之一截止訊 號，而控制該最後一級驅動電路的該些個最後一級閘極驅動訊號對應之複數個合成訊號電位上升或電位下拉，該第二虛擬訊號之訊號末端區域之垂直下拉使該截止訊號之一導通時序前移。
2. 如請求項1所述之陣列上閘極驅動電路，其中該些個驅動電路分別包含複數個充放電單元與複數個輸出單元，自該第二級驅動電路直到該倒數第三級驅動電路之該些個充放電單元耦接該上一級驅動電路之複數個上一級輸出單元並耦接該下二級驅動電路之複數個下一級輸出單元與一下下一級輸出單元，以產生對應之該些合成訊號至對應之該些個輸出單元，以進一步依據對應之複數個時脈訊號產生該些個閘極驅動訊號。
3. 如請求項1所述之陣列上閘極驅動電路，其中該些個驅動電路進一步分別耦接複數個時脈訊號與複數個低頻交流訊號。
4. 如請求項1所述之陣列上閘極驅動電路，其中該虛擬電路包含：一第一充放電單元，耦接該最後一級驅動電路之一第一輸出單元與該截止訊號，產生一第一合成訊號；一第一虛擬單元，耦接該第一充放電單元，產生該第一虛擬訊號；一第二充放電單元，耦接該最後一級驅動電路之一第四輸出單元與該截止訊號，產生一第二合成訊號；以及一第二虛擬單元，耦接該第二充放電單元，產生該第二虛擬訊號；其中，該第一充放電單元依據該最後一級驅動電路之該第一輸出單元對應之該最後一級閘極驅動訊號控制該第一合成訊號之電位上升，以驅使該第一虛擬訊號之電位上升，該第二充放電單元依據該最後一級驅動電路之該第四輸出單元之該最後一級閘極驅動訊號控制對應之該第二合成訊號之電位上升，以驅使該第二虛擬訊號之電位上升，該第一虛擬單元與該第二虛擬單元依據該截止訊號控制該第一虛擬訊號與該第二虛擬訊號對應之該第一合成訊號與該第二合 成訊號之電位下拉，以驅使該第一、第二虛擬單元之該第一、第二虛擬訊號之電位下拉。
5. 如請求項4所述之陣列上閘極驅動電路，其中該最後一級驅動電路依據該第二虛擬訊號與該截止訊號控制與該些個最後一級閘極驅動訊號對應之合成訊號的電位下拉。
6. 如請求項1所述之陣列上閘極驅動電路，其中該截止訊號支援最多7個閘極驅動訊號對應之合成訊號之下拉電位。

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