WO2021022540A1 - 移位寄存器及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器及其驱动方法、栅极驱动电路、显示装置 Download PDF

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冯雪欢
李永谦
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京东方科技集团股份有限公司
合肥京东方卓印科技有限公司
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes

Definitions

  • the first additional output pull-down sub-circuit includes a twelfth transistor; a control pole of the twelfth transistor is coupled to the pull-down node, a first pole is coupled to the fourth voltage signal terminal, and a second pole is coupled to The first additional output signal terminal is coupled.
  • a display device in another aspect, includes the gate driving circuit and a plurality of gate lines as described in the above embodiments.
  • the plurality of gate lines are divided into a plurality of gate line groups, and each of the gate line groups includes at least two gate lines arranged in sequence.
  • the plurality of shift registers included in the gate driving circuit correspond to the plurality of gate line groups one-to-one, and the output signal terminal and at least one additional output signal terminal of each shift register respectively correspond to those of the corresponding gate line group. At least two gate lines are correspondingly coupled.
  • Fig. 6 is a control timing signal diagram of a shift register according to some embodiments.
  • some embodiments of the present disclosure provide a shift register SR, which includes: an output sub-circuit 10, a cascade sub-circuit 20, and at least one additional output sub-circuit Circuit 30.
  • the above-mentioned output sub-circuit 10 includes: a first transistor M1; the control electrode of the first transistor M1 is coupled to the pull-up node PU, and the first transistor M1 The pole is coupled to the first clock signal terminal CLKA, and the second pole of the first transistor M1 is coupled to the output signal terminal OUTPUT1.
  • the first transistor M1 is configured to be turned on under the control of the potential of the pull-up node PU, and transmit the first clock signal Clka to the output signal terminal OUTPUT1.
  • the capacitor C may be a capacitor formed by using the parasitic capacitance between the circuits of the circuit itself, or may be an external capacitor separately provided in the circuit, which is not specifically limited in the present disclosure.
  • the operating voltage of the second clock signal Clkd is made higher than the clock signal corresponding to the additional transistor (for example, the third clock signal Clkb, as in the first The working voltage of the four clock signal Clkc).
  • the operating voltage of the second clock signal Clkd be twice the operating voltage of the clock signal corresponding to the additional transistor (for example, the third clock signal Clkb, and the fourth clock signal Clkc).
  • the additional transistor is a P-type transistor
  • the operating voltage of the clock signal corresponding to the additional transistor for example, the third clock signal Clkb, or the fourth clock signal Clkc
  • the voltage V gs (V gs greater than 0) between the control electrode and the first electrode (source) of the additional transistor is greater than the threshold voltage V th (V th less than 0) of the additional transistor, which will cause the additional transistor
  • the transistor is turned off during the transmission of the corresponding clock signal, so that the additional transistor cannot output the corresponding clock signal.
  • the additional transistor when the additional transistor is a P-type transistor, the operating voltage of the second clock signal Clkd is lower than the clock signal corresponding to the additional transistor (for example, the third clock signal Clkb, as in the first The working voltage of the four clock signal Clkc).
  • the operating voltage of the clock signal corresponding to the additional transistor for example, the third clock signal Clkb, or the fourth clock signal Clkc is twice the operating voltage of the second clock signal Clkd.
  • the above-mentioned pull-up control sub-circuit 40 is coupled to the input signal terminal INPUT, the first voltage signal terminal VDD1, the pull-up node PU, the pull-down node PD, and the second voltage signal terminal VGL1.
  • the input signal terminal INPUT is configured to receive the input signal Input, and pull up the control sub-circuit 40 to input the input signal Input.
  • the first voltage signal terminal VDD1 is configured to receive the first voltage signal Vdd1, and the pull-up control sub-circuit 40 inputs the first voltage signal Vdd1.
  • the second voltage signal terminal VGL1 is configured to receive the second voltage signal Vgl1, and the pull-up control sub-circuit 40 inputs the second voltage signal Vgl1.
  • the cascade pull-down sub-circuit 70 described above is coupled to the cascade node A, the pull-down node PD, and the second voltage signal terminal VGL1.
  • the cascade pull-down sub-circuit 70 is configured to transmit the second voltage signal Vgl1 to the cascade node A under the control of the potential of the pull-down node PD, so as to reduce the noise of the signal at the cascade node A.
  • the aforementioned output pull-down sub-circuit 60 is coupled to the output signal terminal OUTPUT1, the pull-down node PD, and the fourth voltage signal terminal VGL2.
  • the fourth voltage signal terminal VGL2 is configured to receive the fourth voltage signal Vgl2 and input the fourth voltage signal Vgl2 to the output pull-down sub-circuit 60.
  • the output pull-down sub-circuit 60 is configured to transmit the fourth voltage signal Vgl2 to the output signal terminal OUTPUT1 under the control of the potential of the pull-down node PD, so as to reduce the noise of the signal at the output signal terminal OUTPUT1.
  • the state of the pull-up node PU (ie, high potential or low potential) is controlled by the pull-up control sub-circuit 40, and then the output sub-circuit 10 is controlled to output the scan signal, or the cascade sub-circuit 20 is further used to control at least one additional output sub-circuit 30 Output scan signal.
  • the pull-down control sub-circuit 50 controls the state of the pull-down node PD (ie, high or low potential), and then controls the output pull-down sub-circuit 60 to reduce noise on the signal at the output signal terminal OUTPUT1, or cascade the pull-down sub-circuit 70
  • Each additional output pull-down sub-circuit 80 is controlled to reduce noise on the signal at the corresponding additional output signal terminal OUTPUT'.
  • control electrode of the third transistor M3 is coupled to the input signal terminal INPUT, the first electrode of the third transistor M3 is coupled to the first voltage signal terminal VDD1, and the second electrode of the third transistor M3 is coupled to the pull-up node PU .
  • the third transistor M3 is configured to be turned on under the control of the input signal Input to transmit the first voltage signal Vdd1 to the pull-up node PU.
  • the control electrode of the fourth transistor M4 is coupled to the pull-down node PD, the first electrode of the fourth transistor M4 is coupled to the second voltage signal terminal VGL1, and the second electrode of the fourth transistor M4 is coupled to the pull-up node PU.
  • the fourth transistor M4 is configured to be turned on under the control of the potential of the pull-down node PD, and transmit the second voltage signal Vgl1 to the pull-up node PU.
  • the aforementioned cascaded pull-down sub-circuit 70 includes: an eighth transistor M8; a control electrode of the eighth transistor M8 is coupled to the pull-down node PD, a first electrode of the eighth transistor M8 is coupled to the second voltage signal terminal VGL1, and an eighth transistor M8 The second pole of is coupled to the cascade node A.
  • the eighth transistor M8 is configured to be turned on under the control of the potential of the pull-down node PD, and transmit the second voltage signal Vgl1 to the cascade node A to reduce the noise of the signal at the cascade node A.
  • the aforementioned output pull-down sub-circuit 60 includes: a ninth transistor M9; the control electrode of the ninth transistor M9 is coupled to the pull-down node PD, the first electrode of the ninth transistor M9 is coupled to the fourth voltage signal terminal VGL2, and the ninth transistor M9 The second pole is coupled to the output signal terminal OUTPUT1.
  • the ninth transistor M9 is configured to be turned on under the control of the potential of the pull-down node PD, and transmit the fourth voltage signal Vgl2 to the output signal terminal OUTPUT1 to reduce noise on the signal at the output signal terminal OUTPUT1.
  • Each additional output pull-down sub-circuit 80 in the at least one additional output pull-down sub-circuit 80 includes: at least one additional pull-down transistor; one of the at least one additional pull-down transistor (for example, the twelfth transistor in FIG. 4A) M12, the control electrode of the twelfth transistor M12 and the fifteenth transistor M15 in FIG. 4B is coupled to the pull-down node PD, the first electrode of the additional pull-down transistor is coupled to the fourth voltage signal terminal VGL2, and the additional The second pole of the pull-down transistor is coupled to the corresponding additional output signal terminal OUTPUT'.
  • one of the at least one additional pull-down transistor for example, the twelfth transistor in FIG. 4A
  • the control electrode of the twelfth transistor M12 and the fifteenth transistor M15 in FIG. 4B is coupled to the pull-down node PD
  • the first electrode of the additional pull-down transistor is coupled to the fourth voltage signal terminal VGL2
  • each of the above at least one additional output pull-down sub-circuit 80 includes two additional pull-down transistors
  • the control electrode of each additional pull-down transistor of the two additional pull-down transistors is coupled to the pull-down node PD
  • the first pole of each additional pull-down transistor is coupled to the fourth voltage signal terminal VGL2
  • the second pole of each additional pull-down transistor is coupled to the same additional output signal terminal OUTPUT'.
  • each additional output pull-down sub-circuit 80 in the at least one additional output pull-down sub-circuit 80 includes three or more additional pull-down transistors, the connection method is as above, and will not be repeated here.
  • the shift register SR further includes: a first reset sub-circuit 91 and a second reset sub-circuit 92.
  • the first reset sub-circuit 91 is coupled to the first reset signal terminal RESET1, the pull-up node PU, and the second voltage signal terminal VGL1.
  • the first reset signal terminal RESET1 is configured to receive the first reset signal Reset1 and input the first reset signal Reset1 to the first reset sub-circuit 91.
  • the first reset sub-circuit 91 is configured to transmit the second voltage signal Vgl1 to the pull-up node PU under the control of the first reset signal Reset1.
  • the second reset sub-circuit 92 is coupled to the second reset signal terminal RESET2, the second voltage signal terminal VGL1, and the cascade node A.
  • the second reset signal terminal RESET2 is configured to receive the second reset signal Reset2 and input the second reset signal Reset2 to the second reset sub-circuit 92.
  • the second reset sub-circuit 92 is configured to transmit the second voltage signal Vgl1 to the cascade node A under the control of the second reset signal Reset2.
  • the second reset sub-circuit 92 includes: a thirteenth transistor M13; the control electrode of the thirteenth transistor M13 is coupled to the second reset signal terminal RESET2, and the thirteenth transistor The first pole of M13 is coupled to the second voltage signal terminal VGL1, and the second pole of the thirteenth transistor M13 is coupled to the cascade node A.
  • the thirteenth transistor M13 is configured to be turned on under the control of the second reset signal Reset2 to transmit the second voltage signal Vgl1 to the cascade node A.
  • the shift register SR further includes: a third reset sub-circuit 93; a third reset sub-circuit 93 and a third reset signal terminal RESET3,
  • the pull-up node PU and the second voltage signal terminal VGL1 are coupled.
  • the third reset signal terminal RESET3 is configured to receive the third reset signal Reset3 and input the third reset signal Reset3 to the third reset sub-circuit 93.
  • the third reset sub-circuit 93 is configured to transmit the second voltage signal Vgl1 to the pull-up node PU under the control of the third reset signal Reset3.
  • the at least one additional output sub-circuit 30 includes: a first additional output sub-circuit 301;
  • the first additional output sub-circuit 301 is coupled to the third clock signal terminal CLKB, the cascade node A, and the first additional output signal terminal OUTPUT1'.
  • the third clock signal terminal CLKB is configured to receive the third clock signal Clkb and input the third clock signal Clkb to the first additional output sub-circuit 301.
  • the first additional output sub-circuit 301 is configured to transmit the third clock signal Clkb to the first additional output signal terminal OUTPUT1' under the control of the potential of the cascade node A.
  • control electrode of the second transistor M2 is coupled to the pull-up node PU
  • first electrode of the second transistor M2 is coupled to the second clock signal terminal CLKD
  • second electrode of the second transistor M2 is coupled to the cascade node A .
  • the second transistor M2 is configured to be turned on under the control of the potential of the pull-up node PU, and transmit the second clock signal Clkd received at the second clock signal terminal CLKD to the cascade node A.
  • control electrode of the third transistor M3 is coupled to the input signal terminal INPUT
  • first electrode of the third transistor M3 is coupled to the first voltage signal terminal VDD1
  • second electrode of the third transistor M3 is coupled to the pull-up node PU .
  • the third transistor M3 is configured to transmit the first voltage signal Vdd1 to the pull-up node PU in response to the input signal Input received at the input signal terminal INPUT.
  • the aforementioned shift register SR further includes a pull-down control sub-circuit 50, which includes a fifth transistor M5 and a sixth transistor M6.
  • the control electrode of the sixth transistor M6 is coupled to the pull-up node PU, and the first electrode of the sixth transistor M6 is coupled to the second voltage signal terminal VGL1.
  • the sixth transistor M6 is configured to be turned on under the control of the potential of the pull-up node PU, and transmit the second voltage signal Vgl1 received at the second voltage signal terminal VGL1 to the pull-down node PD.
  • the aforementioned shift register SR further includes a cascaded pull-down sub-circuit 70, which includes an eighth transistor M8; the control electrode of the eighth transistor M8 is coupled to the pull-down node PD, and the first electrode of the eighth transistor M8 is The two voltage signal terminals VGL1 are coupled, and the second electrode of the eighth transistor M8 is coupled to the cascade node A.
  • the eighth transistor M8 is configured to be turned on under the control of the potential of the pull-down node PD, and transmit the second voltage signal Vgl1 received at the second voltage signal terminal VGL1 to the cascade node A, so as to affect the cascade node A The signal is denoised.
  • the aforementioned shift register SR further includes at least one of a first reset sub-circuit 91, a second reset sub-circuit 92, and a third reset sub-circuit 93.
  • the first reset sub-circuit 91 includes: a seventh transistor M7; the control electrode of the seventh transistor M7 is coupled to the first reset signal terminal RESET1, the first electrode of the seventh transistor M7 is coupled to the second voltage signal terminal VGL1, The second electrode of the seventh transistor M7 is coupled to the pull-up node PU.
  • the seventh transistor M7 is configured to transmit the second voltage signal Vgl1 received at the second voltage signal terminal VGL1 to the pull-up node PU in response to the first reset signal Reset1 received at the first reset signal terminal RESET1.
  • the third reset sub-circuit 93 includes: a tenth transistor M10; the control electrode of the tenth transistor M10 is coupled to the third reset signal terminal RESET3, the first electrode of the tenth transistor M10 is coupled to the second voltage signal terminal VGL1, and the The second pole of the ten transistor M10 is coupled to the pull-up node PU.
  • the tenth transistor M10 is configured to transmit the second voltage signal Vgl1 received at the second voltage signal terminal VGL1 to the pull-up node PU in response to the third reset signal Reset3 received at the third reset signal terminal RESET3.
  • the second additional output sub-circuit 302 includes a fourteenth transistor M14; the control electrode of the fourteenth transistor M14 is coupled to the cascade node A, and the first electrode of the fourteenth transistor M14 is coupled to the fourth The clock signal output terminal CLKC is coupled, and the second pole of the fourteenth transistor M14 is coupled to the second additional output signal terminal OUTPUT2'.
  • the second additional output sub-circuit 302 is configured to transmit the fourth clock signal Clkc received at the fourth clock signal terminal CLKC to the second additional output signal terminal OUTPUT2' under the control of the potential of the cascade node A.
  • the specific circuit structure of the output sub-circuit 10, the cascade sub-circuit 20 and the first additional output sub-circuit 301 can refer to the previous pair of the output sub-circuit 10, the cascade sub-circuit 20 and the first additional output sub-circuit.
  • the description of the specific circuit structure of the additional output sub-circuit 301 will not be repeated here.
  • the shift register SR further includes: a pull-up control sub-circuit 40, a pull-down control sub-circuit 50, a cascade pull-down sub-circuit 70, an output pull-down sub-circuit 60, and a first additional output pull-down sub-circuit 801 , The second additional output pull-down sub-circuit 802, the first reset sub-circuit 91, the second reset sub-circuit 92 and the third reset sub-circuit 93.
  • the second additional output pull-down sub-circuit 802 includes: a fifteenth transistor M15; a control electrode of the fifteenth transistor M15 is coupled to the pull-down node PD, and a first electrode of the fifteenth transistor M15 is coupled to the fourth voltage signal terminal VGL2 Then, the second pole of the fifteenth transistor M15 is coupled to the second additional output signal terminal OUTPUT2'.
  • the fifteenth transistor M15 is configured to be turned on under the control of the potential of the pull-down node PD, and transmit the fourth voltage signal Vgl2 received at the fourth voltage signal terminal VGL2 to the second additional output signal terminal OUTPUT2' to correct the The signal at the second additional output signal terminal OUTPUT2' performs noise reduction.
  • the control electrode of each transistor mentioned in this disclosure is the gate of the transistor.
  • the source and drain of each transistor can be symmetrical in structure.
  • one of the source and drain of the transistor is described as the first pole.
  • the other is described as the second pole.
  • the first electrode of the transistor is a source and the second electrode is a drain; for example, when the transistor is an N-type transistor, the first electrode of the transistor is a drain, The second pole is the source.
  • some embodiments of the present disclosure also provide a gate driving circuit 100.
  • the gate driving circuit 100 includes a plurality of cascaded shift registers SR, and each shift register SR is implemented as described above. Example of the shift register SR.
  • the first reset signal terminal RESET1 of the Nth stage shift register SR is coupled to the cascade signal output terminal OUTPUT2 of the N+3 stage shift register SR.
  • the first reset signal terminal RESET1 of the last three-stage shift register is coupled to three different termination signal terminals in a one-to-one correspondence, and each termination signal terminal is configured to be the first reset signal terminal RESET1 of the corresponding shift register Provide termination signal.
  • the termination signal input from each termination signal terminal may be a pulse signal separately provided by the power supply system of the display panel; in other embodiments, the termination signal input from each termination signal terminal uses the display panel The dummy shift register SR in the simulation is obtained.
  • the coupling relationship between every four stages of the shift register SR and the corresponding clock signal line in the gate driving circuit 100 is one cycle.
  • the gate driving circuit 100 further includes: 12 clock signal lines.
  • Each shift register SR has a first clock signal terminal CLKA, a second clock signal terminal CLKD, and a third clock signal terminal CLKB.
  • the multiple shift registers SR included in the gate driving circuit 100 are divided into multiple groups of shift registers SR, each group of shift registers SR includes four adjacent shift registers SR, and each group of shift registers SR has four shift registers.
  • the clock signal terminals of the bit register SR are respectively coupled to 12 clock signal lines.
  • the 12 clock signal lines include CLKA1, CLKA2, CLKA3, CLKA4, CLKB1, CLKB2, CLKB3, CLKB4, CLKD1, CLKD2, CLKD3, and CLKD4.
  • the gate driving circuit 100 includes n shift registers SR, which are divided into n/4 groups, which are the first group of shift registers SR to the n/4th group of shift registers SR.
  • the first group of shift registers SR includes: a first shift register SR1, a second shift register SR2, a third shift register SR3, and a fourth shift register SR4. .
  • the n/4th group of shift registers SR (not shown in the figure) includes: (n-3)th shift register SR(n-3), (n-2)th shift register SR(n-2) , (N-1)th shift register SR(n-1), nth shift register SRn.
  • n is greater than or equal to 8, and n is an integral multiple of 4.
  • the first clock signal terminal CLKA of the first shift register SR1 is coupled to the clock signal line CLKA1, the second clock signal terminal CLKD is coupled to the clock signal line CLKD1, and the third clock signal terminal CLKB is coupled to the clock signal line CLKB1
  • the first clock signal terminal CLKA of the second shift register SR2 is coupled to the clock signal line CLKA2, the second clock signal terminal CLKD is coupled to the clock signal line CLKD2, and the third clock signal terminal CLKB is coupled to the clock signal line CLKB2;
  • the first clock signal terminal CLKA of the third shift register SR3 is coupled to the clock signal line CLKA3, the second clock signal terminal CLKD is coupled to the clock signal line CLKD3, and the third clock signal terminal CLKB is coupled to the clock signal line CLKB3;
  • the first clock signal terminal CLKA of the four shift register SR4 is coupled to the clock signal line CLKA4, the second clock signal terminal CLKD is coupled to the clock signal line CLKD4, and the third clock signal terminal CLKB is coupled to the clock signal line CL
  • some embodiments of the present disclosure further provide a display device 1, the display device 1 includes: a plurality of gate lines G and the gate driving circuit 100 described in the above-mentioned embodiments.
  • the plurality of gate lines G are divided into a plurality of gate line groups F, and each gate line group F has at least two gate lines G arranged in sequence.
  • the multi-stage shift register SR of the gate driving circuit 100 corresponds to a plurality of gate line groups F, and the output signal terminal OUTPUT1 and at least one additional output signal terminal OUTPUT' of each stage of the shift register SR correspond to the corresponding gate line group respectively At least two gate lines G of F are correspondingly coupled.
  • the display device has a display area (AA area) and a frame area.
  • the display device 1 includes: 2n gate lines G arranged in the display area, and a gate driving circuit 100 arranged in the frame area.
  • Each stage of the shift register SR includes an output signal terminal OUTPUT1 and a first additional output signal terminal OUTPUT1'.
  • the output signal terminal OUTPUT1 of each stage of the shift register SR is coupled to one of the gate lines G in the corresponding gate line group F, and the first additional output signal terminal OUTPUT1' of each stage of the shift register SR is connected to the corresponding gate line group F
  • the other gate line G in F is coupled.
  • the output signal terminal OUTPUT1 in the first shift register SR1 is coupled to the first gate line G1 in the first gate line group F1
  • the first additional output signal terminal OUTPUT1' in the first shift register SR1 is coupled to the first gate line G1.
  • the second gate line G2 in the gate line group F1 is coupled.
  • Some embodiments of the present disclosure also provide a driving method of the shift register SR, and the driving method of the shift register SR is configured to drive the shift register SR described in the above-mentioned embodiments.
  • the driving method includes multiple frame periods, as shown in FIG. 6, each frame period includes: a first period S1, a second period S2, and a third period S3.
  • the pull-up control sub-circuit 40 receives the input signal Input, transmits the first voltage signal Vdd1 to the pull-up node PU, and the cascade sub-circuit 20 stores the voltage of the pull-up node PU.
  • the cascade sub-circuit 20 and the output sub-circuit 10 are turned on, and the first clock signal Clka received at the first clock signal terminal CLKA and the second clock signal terminal CLKD received at the The second clock signal Clkd is correspondingly transmitted to the output signal terminal OUTPUT1 and the cascade node A.
  • the first clock signal Clka and the second clock signal Clkd are both at a non-operating level, and the at least one additional output sub-circuit 30 included in the shift register SR is turned off under the control of the potential of the cascade node A.
  • the at least one additional output sub-circuit 30 includes the first additional output sub-circuit 301
  • the first additional output sub-circuit 301 is turned off under the control of the potential of the cascade node A.
  • the third transistor M3 receives the input signal Input input by the input signal terminal INPUT (the first stage shift register SR1 and the second stage register circuit
  • the input signal terminal INPUT of SR2 receives the start signal provided by the start signal terminal, and uses the start signal as the input signal Input).
  • the third transistor M3 is turned on under the control of the input signal Input.
  • the voltage of the first voltage signal Vdd1 received at the first voltage signal terminal VDD1 is transmitted to the pull-up node PU and stored in the capacitor C included in the cascade sub-circuit 20.
  • the first transistor M1 and the second transistor M2 are turned on, and the first transistor M1 will receive the non-operating voltage of the first clock signal Clka at the first clock signal terminal CLKA ( Low potential) is transmitted to the output signal terminal OUTPUT1; the second transistor M2 transmits the non-operating voltage (low potential) of the second clock signal Clkd received at the second clock signal terminal CLKD to the cascade node A.
  • the first clock signal Clka and the second clock signal Clkd are both non-operating voltages, and the eleventh transistor M11 included in the first additional output sub-circuit 301 is turned off under the control of the potential of the cascade node A.
  • the second clock signal Clkd changes from a low potential to a high potential
  • the second transistor M2 is still turned on under the control of the potential of the pull-up node PU, and transmits the second clock signal Clkd (high potential) to the cascade node A
  • the potential of one end of the capacitor C included in the cascade sub-circuit 20 that is coupled to the cascade node A changes from a low potential to a high potential. Because the capacitor C has the characteristic of capacitive bootstrap, the capacitor C is coupled to the pull-up node PU
  • the potential of one end of the P will be raised under the action of the second clock signal Clkd (high potential), so that the potential of the pull-up node PU will continue to rise.
  • each of the at least one additional transistor included in each of the above at least one additional output sub-circuit 30 is turned on ,
  • the working voltage (high level) of the corresponding clock signal received at the corresponding clock signal terminal is transmitted as the scanning signal to the corresponding additional output signal terminal OUTPUT'.
  • the above-mentioned at least one additional output sub-circuit 30 includes a first additional output sub-circuit 301, the first additional output sub-circuit 301 includes an eleventh transistor M11, and the first additional output sub-circuit
  • the clock signal terminal corresponding to 301 is the third clock signal terminal CLKB, and the additional output signal terminal OUTPUT' corresponding to the first additional output sub-circuit 301 is the first additional output signal terminal OUTPUT1'.
  • the eleventh transistor M11 is turned on, and the working voltage (high level) of the third clock signal Clkb received at the third clock signal terminal CLKB ) Is transmitted as a scanning signal to the first additional output signal terminal OUTPUT1'.
  • the second clock signal Clkd can make the end of the capacitor C coupled to the pull-up node PU continuously high. This ensures that the first transistor M1 and the eleventh transistor M11 will not be turned off during the transmission of the operating voltages of the first clock signal Clka and the third clock signal Clkb.
  • the starting time t 2 earlier than the end time t 1, i.e. before the first clock signal output end Clka operating voltage, outputting a third clock signal starts Clkb This can ensure that the scan signal output by the output signal terminal OUTPUT1 (that is, the working voltage of the first clock signal Clka) scans the corresponding gate line, and the scan signal output by the first additional output signal terminal OUTPUT1' (that is, the second The working voltage of the three clock signal Clkb) immediately scans the corresponding gate line.
  • the driving method further includes:
  • the first reset sub-circuit 91 receives the first reset signal Reset1, and transmits the second voltage signal Vgl1 to the pull-up node PU to reset the cascade sub-circuit 20 and the output sub-circuit 10; Under the control of the potential of the pull-up node PU, the output sub-circuit 10 and the cascade sub-circuit 20 are turned off.
  • the output pull-down sub-circuit 60 Under the control of the potential of the pull-down node PD, the output pull-down sub-circuit 60 is turned on, and the second voltage signal Vgl1 is transmitted to the output signal terminal OUTPUT1 to reduce the noise of the signal at the output signal terminal; the cascaded pull-down sub-circuit 70 is turned on, and the fourth voltage signal Vgl2 is correspondingly transmitted to the cascade node A to reduce the noise of the signal at the cascade node A; at this time, under the control of the potential of the pull-down node PD, each additional output pull-down sub The circuit 80 is turned on and transmits the fourth voltage signal Vgl2 to the corresponding additional output signal terminal OUTPUT' to reduce noise on the signal at the corresponding additional output signal terminal OUTPUT'.
  • the first additional output pull-down sub-circuit 801 pulls down the potential of the node PD to reduce the fourth voltage signal Vgl2 is transmitted to the first additional output signal terminal OUTPUT1' to reduce noise with the signal at the first additional output signal terminal OUTPUT1'.
  • the seventh transistor M7 receives the first reset signal Reset1 input from the first reset signal terminal RESET1, and under the control of the first reset signal Reset1, the seventh transistor M7 is turned on, and the second voltage signal The voltage of the second voltage signal Vgl1 received at the terminal VGL1 is transmitted to the pull-up node PU to reset the first transistor M1 and the second transistor M2; under the control of the potential of the pull-up node PU, the first transistor M1 and the second transistor M1 The transistor M2 is turned off.
  • the eighth transistor M8 Under the control of the potential of the pull-down node PD, the eighth transistor M8 is turned on, and the second voltage signal Vgl1 is transmitted to the cascade node A to reduce the noise of the signal at the cascade node A; the ninth transistor M9 is turned on, The fourth voltage signal Vgl2 is transmitted to the output signal terminal OUTPUT1 to reduce the noise of the signal at the output signal terminal OUTPUT1.
  • the pull-up node PU will still maintain a high potential for a period of time.
  • the output signal terminal OUTPUT1 outputs the non-operation of the first clock signal Clka Voltage (low potential)
  • the first additional output signal terminal OUTPUT1' outputs the non-operating voltage (low potential) of the third clock signal Clkb, so that the output voltage at the guaranteed output signal terminal OUTPUT1 and the first additional output signal terminal OUTPUT1' is
  • the first reset sub-circuit 91 resets the output sub-circuit 10 and the cascade sub-circuit 20, which further enhances the signal at the output signal terminal OUTPUT1 and the first additional output signal terminal OUTPUT1' The noise reduction effect.
  • the "operating voltage” of the shift register unit refers to the voltage that enables the operated transistors included in it to be turned on, and correspondingly, the “non-operating voltage” refers to the voltage that can not make It includes the voltage at which the operated transistor is turned on (that is, the transistor is turned off). According to factors such as the type (N-type or P-type) of the transistor in the circuit structure of the shift register SR, the operating voltage may be higher or lower than the non-operating voltage. Generally, for the square wave pulse signal used by the shift register SR during operation, the working voltage corresponds to the voltage of the square wave pulse part of the square wave pulse signal, and the non-working voltage corresponds to the voltage of the non-square wave pulse part.
  • each transistor included in the shift register SR is an N-type transistor, but this cannot be regarded as a limitation on the shift register circuit SR to which the above-mentioned driving method is applied.
  • the transistors included in the shift register SR are P-type transistors, or some of the transistors are P-type transistors, and the other part of the transistors are N-type transistors, the basic driving method described above can be achieved by adjusting the high and low potential or timing of each signal. A simple change of, a corresponding driving method is obtained, which is not described in detail in the embodiments of the present disclosure.

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Abstract

一种移位寄存器(SR)，包括：输出子电路(10)、级联子电路(20)和至少一个附加输出子电路(30)。输出子电路(10)与第一时钟信号端(CLKA)、上拉节点(PU)、以及输出信号端(OUTPUT1)耦接，被配置为在上拉节点(PU)的电位的控制下，将在第一时钟信号端(CLKA)处接收的第一时钟信号(Clka)传输至输出信号端(OUTPUT1)，以对与该输出信号端(OUTPUT1)耦接的栅线进行扫描。级联子电路(20)与第二时钟信号端(CLKD)、上拉节点(PU)、以及级联节点(A)耦接，被配置为在上拉节点(PU)的电位的控制下，将在第二时钟信号端(CLKD)处接收的第二时钟信号(Clkd)传输至级联节点(A)。每个附加输出子电路(30)被配置为在级联节点(A)的电位的控制下，将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号端(OUTPUT')，以对与对应的附加输出信号端(OUTPUT')耦接的栅线进行扫描。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术
在显示技术领域中，为了提高显示装置的屏占比，显示装置中的栅极驱动电路通常采用GOA(Gate Driver on Array，阵列基板行驱动)技术。GOA技术，即将级联的多个移位寄存器集成在阵列基板上形成栅极驱动电路。采用GOA技术制作的栅极驱动电路具有成本低、利于实现显示屏窄边框等优点。
发明内容
一方面，提供一种移位寄存器。所述移位寄存器包括：输出子电路、级联子电路和至少一个附加输出子电路。其中，所述输出子电路与第一时钟信号端、上拉节点、以及输出信号端耦接，被配置为在所述上拉节点的电位的控制下，将在所述第一时钟信号端处接收的第一时钟信号传输至所述输出信号端，以对与该输出信号端耦接的栅线进行扫描。所述级联子电路与第二时钟信号端、所述上拉节点、以及级联节点耦接，被配置为在所述上拉节点的电位的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述级联节点。每个所述附加输出子电路与对应的时钟信号端、所述级联节点、以及对应的附加输出信号端耦接，被配置为在所述级联节点的电位的控制下，将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号端，以对与对应的附加输出信号端耦接的栅线进行扫描。
在一些实施例中，所述输出子电路包括：第一晶体管；所述第一晶体管的控制极与所述上拉节点耦接，第一极与所述第一时钟信号端耦接，第二极与所述输出信号端耦接。
在一些实施例中，所述级联子电路包括：第二晶体管和电容器。其中，所述第二晶体管的控制极与所述上拉节点耦接，第一极与所述第二时钟信号端耦接，第二极与所述级联节点耦接。所述电容器的一端与所述上拉节点耦接，另一端与级联节点耦接。
在一些实施例中，每个所述附加输出子电路包括：至少一个附加晶体管；所述至少一个附加晶体管中的一个附加晶体管的控制极与所述级联节点耦接，第一极与对应的时钟信号端耦接，第二极与对应的附加输出信号端耦接。
在一些实施例中，所述移位寄存器还包括：上拉控制子电路、下拉控制子电路、级联下拉子电路、输出下拉子电路和至少一个附加输出下拉子电路。其中，所述上拉控制子电路与输入信号端、第一电压信号端、所述上拉节点、下拉节点、以及第二电压信号端耦接，被配置为响应于在所述输入信号端处接收的输入信号，将在所述第一电压信号端处接收的第一电压信号传输至所述上拉节点；及，在所述下拉节点的电位的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点。所述下拉控制子电路与第三电压信号端、所述下拉节点、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第三电压信号端处接收的第三电压信号，将所述第三电压信号传输至所述下拉节点；及，在所述上拉节点的电位的控制下，将所述第二电压信号传输至所述下拉节点。所述级联下拉子电路与所述级联节点、所述下拉节点、以及所述第二电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将第二电压信号传输至所述级联节点。所述输出下拉子电路与所述输出信号端、所述下拉节点、以及第四电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将在所述第四电压信号端输处接收的第四电压信号传输至所述输出信号端。每个所述附加输出下拉子电路与所述下拉节点、所述第四电压信号端、以及对应的附加输出信号端耦接，被配置为在所述下拉节点的电位的控制下，将所述第四电压信号传输至对应的附加输出信号端。
在一些实施例中，所述上拉控制子电路包括：第三晶体管和第四晶体管。 其中，所述第三晶体管的控制极与所述输入信号端耦接，第一极与所述第一电压信号端耦接，第二极与所述上拉节点耦接。所述第四晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。所述下拉控制子电路包括：第五晶体管和第六晶体管。其中，所述第五晶体管的控制极及第一极与所述第三电压信号端耦接，第二极与所述下拉节点及所述第六晶体管的第二极耦接。所述第六晶体管的控制极与所述上拉节点耦接，第一极与所述第二电压信号端耦接。所述级联下拉子电路包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接。所述输出下拉子电路包括：第九晶体管；所述第九晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述输出信号端耦接。每个所述附加输出下拉子电路包括：至少一个附加下拉晶体管；所述至少一个附加下拉晶体管中的一个附加下拉晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与对应的所述附加输出信号端耦接。
在一些实施例中，所述移位寄存器还包括：第一复位子电路和第二复位子电路。其中，所述第一复位子电路与第一复位信号端、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第一复位信号端处接收的第一复位信号，将所述第二电压信号传输至所述上拉节点。所述第二复位子电路与第二复位信号端、所述第二电压信号端、以及所述级联节点耦接，被配置为响应于在所述第二复位信号端处接收的第二复位信号，将所述第二电压信号传输至所述级联节点。
在一些实施例中，所述第一复位子电路包括：第七晶体管；所述第七晶体管的控制极与所述第一复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的控制极与所述第二复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接。
在一些实施例中，所述移位寄存器还包括：第三复位子电路；所述第三 复位子电路与第三复位信号端、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第三复位信号端处接收的第三复位信号，将所述第二电压信号传输至所述上拉节点。
在一些实施例中，所述第三复位子电路包括第十晶体管；所述第十晶体管的控制极与所述第三复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。
在一些实施例中，所述移位寄存器所包括的附加输出子电路的数量为一个或两个。
在一些实施例中，所述至少一个附加输出子电路包括：第一附加输出子电路；所述第一附加输出子电路与第三时钟信号端、所述级联节点、以及第一附加输出信号端耦接，被配置为在所述级联节点的电位的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述第一附加输出信号端。
在一些实施例中，所述输出子电路包括：第一晶体管；所述第一晶体管的控制极与所述上拉节点耦接，第一极与所述第一时钟信号端耦接，第二极与所述输出信号端耦接。所述级联子电路包括：第二晶体管和电容器。其中，所述第二晶体管的控制极与所述上拉节点耦接，第一极与所述第二时钟信号端耦接，第二极与所述级联节点耦接。所述电容器的一端与所述上拉节点耦接，另一端与所述级联节点耦接，被配置为存储所述上拉节点的电压，或者对所述上拉节点进行放电。所述第一附加输出子电路包括第十一晶体管；所述第十一晶体管的控制极与所述级联节点耦接，第一极与所述第三时钟信号端耦接，第二极与第一附加输出信号端耦接。所述移位寄存器还包括：上拉控制子电路、下拉控制子电路、级联下拉子电路、输出下拉子电路和第一附加输出下拉子电路。其中，所述上拉控制子电路包括：第三晶体管和第四晶体管。所述第三晶体管的控制极与输入信号端耦接，第一极与第一电压信号端耦接，第二极与所述上拉节点耦接。所述第四晶体管的控制极与下拉节点耦接，第一极与第二电压信号端耦接，第二极与所述上拉节点耦接。所述下拉控制子电路包括：第五晶体管和第六晶体管。所述第五晶体管的控制极及 第一极与第三电压信号端耦接，第二极与所述下拉节点及所述第六晶体管的第二极耦接。所述第六晶体管的控制极与所述上拉节点耦接，第一极与所述第二电压信号端耦接。所述级联下拉子电路包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接。所述输出下拉子电路包括：第九晶体管；所述第九晶体管的控制极与所述下拉节点耦接，第一极与第四电压信号端耦接，第二极与所述输出信号端耦接。所述第一附加输出下拉子电路包括第十二晶体管；所述第十二晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述第一附加输出信号端耦接。
在一些实施例中，所述移位寄存器还包括：第一复位子电路、第二复位子电路和第三复位子电路。其中，所述第一复位子电路包括：第七晶体管；所述第七晶体管的控制极与第一复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的控制极与第二复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接。所述第三复位子电路包括：第十晶体管；所述第十晶体管的控制极与第三复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。
在一些实施例中，所述至少一个附加输出子电路还包括：第二附加输出子电路；所述第二附加输出下拉子电路包括第十四晶体管；所述第十四晶体管的控制极与所述级联节点耦接，第一极与第四时钟信号输出端耦接，第二极与第二附加输出信号端耦接。所述移位寄存器还包括：第二附加输出下拉子电路；所述第二附加输出下拉子电路包括第十五晶体管；所述第十五晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述第二附加输出信号端耦接。
另一方面，提供一种栅极驱动电路。所述栅极驱动电路包括级联的多个移位寄存器，所述多个移位寄存器中的每个移位寄存器为如上述实施例所述的移位寄存器。
在一些实施例中，所述每个移位寄存器具有输入信号端、第一复位信号端和与级联节点耦接的级联信号输出端。前两级移位寄存器的输入信号端与帧起始信号端耦接。除前两级移位寄存器外，第N级移位寄存器的输入信号端与第N-2级移位寄存器的级联信号输出端耦接；除最后三级移位寄存器外，第N级移位寄存器的第一复位信号端与第N+3级移位寄存器的级联信号输出端耦接。
又一方面，提供一种显示装置。所述显示装置包括：如上述实施例所述的栅极驱动电路和多条栅线。所述多条栅线被划分为多个栅线组，每个所述栅线组包括依次排布的至少两条栅线。所述栅极驱动电路所包括的多个移位寄存器与所述多个栅线组一一对应，每个移位寄存器的输出信号端和至少一个附加输出信号端分别与对应的栅线组的至少两条栅线对应耦接。
又一方面，提供一种移位寄存器的驱动方法。所述移位寄存器的驱动方法被配置为驱动如上述实施例所述的移位寄存器；所述移位寄存器的驱动方法包括：第一时段，上拉控制子电路接收输入信号，将第一电压信号传输至上拉节点，级联子电路存储所述上拉节点的电压；第二时段，所述级联子电路进行放电；在所述上拉节点的电位控制下，所述输出子电路导通，将第一时钟信号传输至输出信号端，以对与所述输出信号端耦接的栅线进行扫描；所述级联子电路导通，将第二时钟信号传输至所述级联节点；在所述级联节点的电位的控制下，每个附加输出子电路导通；将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号端，以对与与对应的附加输出信号端耦接的栅线进行扫描。
在一些实施例中，在移位寄存器还包括第一复位子电路的情况下，所述驱动方法还包括：第三时段，所述第一复位子电路接收第一复位信号，将第二电压信号传输至至所述上拉节点，在所述上拉节点的电位的控制下，所述输出子电路和所述级联子电路关断；在所述级联节点的电位的控制下，所述每个附加输出子电路关断；在所述下拉节点的电位的控制下，输出下拉子电路导通，将第二电压信号传输至所述输出信号端，以对所述输出信号端处的 信号进行降噪；级联下拉子电路导通，将第四电压信号对应传输至所述级联节点，以对所述级联节点处的信号进行降噪；所述每个附加输出下拉子电路导通，将所述第四电压信号传输至对应的附加输出信号端，以对对应的附加输出信号端处的信号进行降噪。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。
图1为根据一些实施例的一种移位寄存器的电路示意图；
图2A为根据一些实施例的另一种移位寄存器的电路示意图；
图2B为根据一些实施例的又一种移位寄存器的电路示意图；
图3为根据一些实施例的一种移位寄存器的电路结构图；
图4A为根据一些实施例的另一种移位寄存器的电路结构图；
图4B为根据一些实施例的又一种移位寄存器的电路结构图；
图5为根据一些实施例的一种栅极驱动电路的级联示意图；
图6为根据一些实施例的一种移位寄存器的控制时序信号图；
图7为根据一些实施例的一种显示装置的示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
在GOA技术中，栅极驱动电路包括级联的多个移位寄存器，每个移位寄存器的输出信号端耦接一条栅线，被配置为对该条栅线进行扫描，以开启与该条栅线耦接的一行亚像素。由于每个移位寄存器的结构比较复杂，且每个移位寄存器仅能够对一条栅线进行扫描，这就使得包括多个移位寄存器的栅 极驱动电路在显示装置中占用的面积较大，从而无法满足高分辨率显示装置对窄边框的需求。
如图1、图2A和图2B所示，本公开的一些实施例提供了一种移位寄存器SR，该移位寄存器SR包括：输出子电路10、级联子电路20和至少一个附加输出子电路30。
其中，上述输出子电路10与第一时钟信号端CLKA、上拉节点PU、以及输出信号端OUTPUT1耦接。第一时钟信号端CLKA被配置为接收第一时钟信号Clka，并向输出子电路10输入该第一时钟信号Clka。输出子电路10被配置为在上拉节点PU的电位的控制下，将第一时钟信号Clka传输至输出信号端OUTPUT1，以对与该输出信号端OUTPUT1耦接的栅线进行扫描。
上述级联子电路20与第二时钟信号端CLKD、上拉节点PU、以及级联节点A耦接。第二时钟信号端CLKD被配置为接收第二时钟信号Clkd，并向级联子电路20输入该第二时钟信号Clkd。级联子电路20被配置为在上拉节点PU的电位的控制下，将第二时钟信号Clkd传输至级联节点A。
在一些实施例中，当多个移位寄存器SR级联时，级联子电路20与级联信号输出端OUTPUT2耦接，级联子电路20通过级联信号输出端OUTPUT2向与该级联子电路20所在的移位寄存器SR级联的移位寄存器SR传输级联信号Output2，级联信号Output2作为与该级联子电路20所在的移位寄存器SR级联的移位寄存器SR的输入信号。此处，上述级联节点A为级联子电路20与级联信号输出端OUTPUT2之间的连接线路上的任意一点。
上述至少一个附加输出子电路30中的每个附加输出子电路30与对应的时钟信号端、级联节点A、以及对应的附加输出信号端OUTPUT'耦接。与每个附加输出子电路30对应的时钟信号端被配置为接收对应的时钟信号，并向对应的附加输出子电路30输入该时钟信号。每个附加输出子电路30被配置为在级联节点A的电位的控制下，将对应的时钟信号传输至对应的附加输出信号端OUTPUT'，以对与对应的附加输出信号端OUTPUT'耦接的栅线进行扫描。
基于此，本公开所提供的一个移位寄存器SR具有一个输出信号端OUTPUT1与至少一个附加输出信号端OUTPUT'，一个输出信号端OUTPUT1与至少一个附加输出信号端OUTPUT'对应耦接至少两条栅线，并且在上拉节点PU和级联节点A的电位的控制下，该输出信号端OUTPUT1与该至少一个附加输出信号端OUTPUT'能够依次向各自所耦接的栅线输出对应的扫描信号，从而逐行开启至少两条栅线，以驱动与该至少两行栅线耦接的至少两行亚像素进行显示。
可见，本公开的实施例通过一个移位寄存器SR实现了对至少两条栅线的扫描，相对于栅极驱动电路中一个移位寄存器仅能扫描一条栅线的相关技术，若要扫描相同数量的栅线，本公开的实施例能够节省栅极驱动电路中所包括的移位寄存器SR的数量，从而节省了栅极驱动电路所占用的空间，实现了显示装置的窄边框设计。
示例性的，如图3、图4A和图4B所示，上述输出子电路10包括：第一晶体管M1；第一晶体管M1的控制极与上拉节点PU耦接，第一晶体管M1的第一极与第一时钟信号端CLKA耦接，第一晶体管M1的第二极与输出信号端OUTPUT1耦接。第一晶体管M1被配置为在上拉节点PU的电位的控制下导通，将第一时钟信号Clka传输至输出信号端OUTPUT1。
示例性的，如图3、图4A和图4B所示，上述级联子电路20包括：第二晶体管M2和电容器C。
其中，第二晶体管M2的控制极与上拉节点PU耦接，第二晶体管M2的第一极与第二时钟信号端CLKD耦接，第二晶体管M2的第二极与级联节点A耦接。第二晶体管M2被配置为在上拉节点PU的电位的控制下导通，将第二时钟信号Clkd传输至级联节点A。
电容器C的一端与上拉节点PU耦接，另一端与级联节点A耦接。电容器C被配置为，在移位寄存器SR的驱动过程的输入阶段对上拉节点PU处的电压进行存储；及，在移位寄存器SR的驱动过程的输出阶段对上拉节点PU输出电压。
需要说明的是，电容器C可以是利用电路自身线路之间的寄生电容所形成的电容器，也可以是在电路中单独设置的外接电容器，本公开对此不作具体限定。
示例性的，如图3、图4A和图4B所示，上述至少一个附加输出子电路30中的每个附加输出子电路30包括：至少一个附加晶体管(例如图3、图4A中的第十一晶体管M11，又如图4B中的第十一晶体管M11和第十四晶体管M14)，所述至少一个附加晶体管中的一个附加晶体管的控制极与级联节点A耦接，该附加晶体管的第一极与对应的时钟信号端耦接，该附加晶体管的第二极与对应的附加输出信号端OUTPUT'耦接。该附加晶体管被配置为在级联节点A的电位的控制下导通，将对应的时钟信号传输至对应的附加输出信号端OUTPUT'，以对与对应的附加输出信号端OUTPUT'耦接的栅线进行扫描。
当上述至少一个附加输出子电路30中的每个附加输出子电路30包括两个附加晶体管时，两个附加晶体管中的每个附加晶体管的控制极均与级联节点A耦接，每个附加晶体管的第一极与对应的同一时钟信号端耦接，每个附加晶体管的第二极与对应的同一附加输出信号端OUTPUT'耦接。这样，当其中一个附加晶体管发生故障时，除该附加晶体管外的另一附加晶体管仍能够在级联节点A的电位的控制下导通，将与该附加晶体管耦接的时钟信号端的时钟信号传输至与该附加晶体管耦接的附加输出信号端OUTPUT'。而当所述至少一个附加输出子电路30中的每个附加输出子电路30包括三个或三个以上的附加晶体管时，其连接方式如上，在此不做赘述。
需要说明的是，由于所述至少一个附加晶体管中的一个附加晶体管的控制极与级联节点A耦接，当级联子电路20在上拉节点PU的电位的控制下，将第二时钟信号Clkd的工作电压传输至级联节点A时，该附加晶体管的控制极的电压为第二时钟信号Clkd的工作电压。该附加晶体管在级联节点A的电位的控制下导通，将对应的时钟信号的工作电压传输至与该附加晶体管对应的附加输出信号端OUTPUT'。
在该附加晶体管为N型晶体管的情况下，若与该附加晶体管对应的时钟 信号(例如经由图3、图4A、图4B中的第三时钟信号端CLKB输入的第三时钟信号Clkb，又如经由图4B中的第四时钟信号端CLKC输入的第四时钟信号Clkc)的工作电压高于第二时钟信号Clkd的工作电压，则该附加晶体管的控制极和第二极(源极)之间的电压V gs(V gs小于0)小于该附加晶体管的阈值电压V th(V th大于0)，这就会导致该附加晶体管在传输对应的时钟信号的过程中关断，从而使该附加晶体管无法输出对应的时钟信号。
基于此，在一些实施例中，在该附加晶体管为N型晶体管的情况下，使第二时钟信号Clkd的工作电压高于该附加晶体管对应的时钟信号(例如第三时钟信号Clkb，又如第四时钟信号Clkc)的工作电压。示例性的，使第二时钟信号Clkd的工作电压为该附加晶体管对应的时钟信号(例如第三时钟信号Clkb，又如第四时钟信号Clkc)的工作电压的2倍。这样，该附加晶体管的控制极和第二极之间的电压V gs大于该附加晶体管的阈值电压V th，这就保证了该附加晶体管不会在传输对应的时钟信号的过程中关断，从而使该附加晶体管能够顺利输出对应的时钟信号。
当该附加晶体管为P型晶体管的情况下，若与该附加晶体管对应的时钟信号(例如第三时钟信号Clkb，又如第四时钟信号Clkc)的工作电压低于第二时钟信号Clkd的工作电压，则该附加晶体管的控制极和第一极(源极)之间的电压V gs(V gs大于0)大于该附加晶体管的阈值电压V th(V th小于0)，这就会导致该附加晶体管在传输对应的时钟信号的过程中关断，从而使该附加晶体管无法输出对应的时钟信号。
基于此，在一些实施例中，在该附加晶体管为P型晶体管的情况下，使第二时钟信号Clkd的工作电压低于该附加晶体管对应的时钟信号(例如第三时钟信号Clkb，又如第四时钟信号Clkc)的工作电压。示例性的，该附加晶体管对应的时钟信号(例如第三时钟信号Clkb，又如第四时钟信号Clkc)的工作电压为第二时钟信号Clkd的工作电压的2倍。这样，该附加晶体管的控制极和第一极之间的电压V gs小于该附加晶体管的阈值电压V th，这就保证了该附加晶体管不会在传输对应的时钟信号的过程中关断，从而使该附加晶体 管能够顺利输出对应的时钟信号。
在一些实施例中，如图2A、图2B、图4A和图4B所示，上述移位寄存器SR还包括：上拉控制子电路40、下拉控制子电路50、级联下拉子电路70、输出下拉子电路60和至少一个附加输出下拉子电路80。
其中，上述上拉控制子电路40与输入信号端INPUT、第一电压信号端VDD1、上拉节点PU、下拉节点PD、以及第二电压信号端VGL1耦接。输入信号端INPUT被配置为接收输入信号Input，并向上拉控制子电路40输入该输入信号Input。第一电压信号端VDD1被配置为接收第一电压信号Vdd1，并向上拉控制子电路40输入该第一电压信号Vdd1。第二电压信号端VGL1被配置为接收第二电压信号Vgl1，并向上拉控制子电路40输入该第二电压信号Vgl1。上拉控制子电路40被配置为在输入信号Input的控制下，将第一电压信号Vdd1传输至上拉节点PU；及，在下拉节点PD的电位的控制下，将第二电压信号Vgl1传输至上拉节点PU。
上述下拉控制子电路50与第三电压信号端VDD2、下拉节点PD、上拉节点PU、以及第二电压信号端VGL1耦接。第三电压信号端VDD2被配置为接收第三电压信号Vdd2，并向下拉控制子电路50输入该第三电压信号Vdd2。下拉控制子电路50被配置为在第三电压信号Vdd2的控制下，将第三电压信号Vdd2传输至下拉节点PD；及，在上拉节点PU的电位的控制下，将第二电压信号Vgl1传输至下拉节点PD。
上述级联下拉子电路70与级联节点A、下拉节点PD、以及第二电压信号端VGL1耦接。级联下拉子电路70被配置为在下拉节点PD的电位的控制下，将第二电压信号Vgl1传输至级联节点A，以对级联节点A处的信号进行降噪。
上述输出下拉子电路60与输出信号端OUTPUT1、下拉节点PD、以及第四电压信号端VGL2耦接。第四电压信号端VGL2被配置为接收第四电压信号Vgl2，并向输出下拉子电路60输入该第四电压信号Vgl2。输出下拉子电路60被配置为在下拉节点PD的电位的控制下，将第四电压信号Vgl2传输至 输出信号端OUTPUT1，以对输出信号端OUTPUT1处的信号进行降噪。
上述至少一个附加输出下拉子电路80中的每个附加输出下拉子电路80与下拉节点PD、第四电压信号端VGL2、以及对应的附加输出信号端OUTPUT'耦接。每个附加输出下拉子电路80被配置为在下拉节点PD的电位的控制下，将第四电压信号Vgl2传输至对应的附加输出信号端OUTPUT'，以对对应的附加输出信号端OUTPUT'处的信号进行降噪。
需要说明的是，对于移位寄存器SR所包括的上拉控制子电路40和下拉控制子电路50的具体结构(例如，子电路内部的晶体管的布局)，本公开不作具体限定，可以根据实际的需要选择设置，只要通过该上拉控制子电路40和该下拉控制子电路50对上拉节点PU和下拉节点PD的电位的控制，能够实现一个输出信号端OUTPUT1与所述至少一个附加输出信号端OUTPUT'对信号的正常输出即可。
上拉控制子电路40对上拉节点PU的控制，使得上拉节点PU具有两种状态，一种为工作状态，例如高电位(或者低电位)；另一种为非工作状态，例如低电位(或者高电位)。下拉控制子电路50对下拉节点PD的控制，使得下拉节点PD具有两种状态，一种为工作状态，例如高电位(或者低电位)；另一种为非工作状态，例如低电位(或者高电位)。
通过上拉控制子电路40对上拉节点PU的状态(即高电位或者低电位)进行控制，进而控制输出子电路10输出扫描信号，或者进而通过级联子电路20控制至少一个附加输出子电路30输出扫描信号。通过下拉控制子电路50对下拉节点PD的状态(即高电位或者低电位)进行控制，进而控制输出下拉子电路60对输出信号端OUTPUT1处的信号进行降噪，或者通过级联下拉子电路70控制每个附加输出下拉子电路80对对应的附加输出信号端OUTPUT'处的信号进行降噪。
示例性的，如图4A和图4B所示，上述上拉控制子电路40包括：第三晶体管M3和第四晶体管M4。
其中，第三晶体管M3的控制极与输入信号端INPUT耦接，第三晶体管 M3的第一极与第一电压信号端VDD1耦接，第三晶体管M3的第二极与上拉节点PU耦接。第三晶体管M3被配置为在输入信号Input的控制下导通，将第一电压信号Vdd1传输至上拉节点PU。
第四晶体管M4的控制极与下拉节点PD耦接，第四晶体管M4的第一极与第二电压信号端VGL1耦接，第四晶体管M4的第二极与上拉节点PU耦接。第四晶体管M4被配置为在下拉节点PD的电位的控制下导通，将第二电压信号Vgl1传输至上拉节点PU。
上述下拉控制子电路50包括：第五晶体管M5和第六晶体管M6。
其中，第五晶体管M5的控制极及第一极与第三电压信号端VDD2耦接，第五晶体管M5的第二极与下拉节点PD及第六晶体管M6的第二极耦接。第五晶体管M5被配置为在第三电压信号Vdd2的控制下导通，将第三电压信号Vdd2传输至下拉节点PD及第六晶体管M6的第二极。
第六晶体管M6的控制极与上拉节点PU耦接，第六晶体管M6的第一极与第二电压信号端VGL1耦接。第六晶体管M6被配置为在上拉节点PU的电位的控制下导通，将第二电压信号Vgl1传输至下拉节点PD。
上述级联下拉子电路70包括：第八晶体管M8；第八晶体管M8的控制极与下拉节点PD耦接，第八晶体管M8的第一极与第二电压信号端VGL1耦接，第八晶体管M8的第二极与级联节点A耦接。第八晶体管M8被配置为在下拉节点PD的电位的控制下导通，将第二电压信号Vgl1传输至级联节点A，以对级联节点A处的信号进行降噪。
上述输出下拉子电路60包括：第九晶体管M9；第九晶体管M9的控制极与下拉节点PD耦接，第九晶体管M9的第一极与第四电压信号端VGL2耦接，第九晶体管M9的第二极与输出信号端OUTPUT1耦接。第九晶体管M9被配置为在下拉节点PD的电位的控制下导通，将第四电压信号Vgl2传输至输出信号端OUTPUT1，以对输出信号端OUTPUT1处的信号进行降噪。
上述至少一个附加输出下拉子电路80中的每个附加输出下拉子电路80包括：至少一个附加下拉晶体管；所述至少一个附加下拉晶体管中的一个附 加下拉晶体管(例如图4A中的第十二晶体管M12，又如图4B中的第十二晶体管M12和第十五晶体管M15)的控制极与下拉节点PD耦接，该附加下拉晶体管的第一极与第四电压信号端VGL2耦接，该附加下拉晶体管的第二极与对应的附加输出信号端OUTPUT'耦接。该附加下拉晶体管被配置为在下拉节点PD的电位的控制下导通，将第四电压信号Vgl2传输至对应的附加输出信号端OUTPUT'，以对该附加下拉晶体管对应的附加输出信号端OUTPUT'处的信号进行降噪。
当上述至少一个附加输出下拉子电路80中的每个附加输出下拉子电路80包括两个附加下拉晶体管时，两个附加下拉晶体管中的每个附加下拉晶体管的控制极均与下拉节点PD耦接，每个附加下拉晶体管的第一极均与第四电压信号端VGL2耦接，每个附加下拉晶体管的第二极与均对应的同一附加输出信号端OUTPUT'耦接。这样，当其中一个附加下拉晶体管发生故障时，除该附加下拉晶体管外的另一附加下拉晶体管仍能够在下拉节点PD的电位的控制下导通，将与该附加下拉晶体管耦接的第四电压信号端VGL2的第四电压信号Vgl2传输至与该附加下拉晶体管耦接的附加输出信号端OUTPUT'。而当所述至少一个附加输出下拉子电路80中的每个附加输出下拉子电路80包括三个或者三个以上的附加下拉晶体管时，其连接方式如上，在此不做赘述。
在一些实施例中，如图2A、图2B、图4A和图4B所示，上述移位寄存器SR还包括：第一复位子电路91和第二复位子电路92。
其中，第一复位子电路91与第一复位信号端RESET1、上拉节点PU、以及第二电压信号端VGL1耦接。第一复位信号端RESET1被配置为接收第一复位信号Reset1，并向第一复位子电路91输入该第一复位信号Reset1。第一复位子电路91被配置为在第一复位信号Reset1的控制下，将第二电压信号Vgl1传输至上拉节点PU。
上述第二复位子电路92与第二复位信号端RESET2、第二电压信号端VGL1、以及级联节点A耦接。第二复位信号端RESET2被配置为接收第二复位信号Reset2，并向第二复位子电路92输入该第二复位信号Reset2。第二复 位子电路92被配置为在第二复位信号Reset2的控制下，将第二电压信号Vgl1传输至级联节点A。
示例性的，如图4A和图4B所示，第一复位子电路91包括：第七晶体管M7；第七晶体管M7的控制极与第一复位信号端RESET1耦接，第七晶体管M7的第一极与第二电压信号端VGL1耦接，第七晶体管M7的第二极与上拉节点PU耦接。第七晶体管M7被配置为在第一复位信号Reset1的控制下导通，将第二电压信号Vgl1传输至上拉节点PU。
示例性的，如图4A和图4B所示，上述第二复位子电路92包括：第十三晶体管M13；第十三晶体管M13的控制极与第二复位信号端RESET2耦接，第十三晶体管M13的第一极与第二电压信号端VGL1耦接，第十三晶体管M13的第二极与级联节点A耦接。第十三晶体管M13被配置为在第二复位信号Reset2的控制下导通，将第二电压信号Vgl1传输至级联节点A。
在一些实施例中，如图2A、图2B、图4A和图4B所示，上述移位寄存器SR还包括：第三复位子电路93；第三复位子电路93与第三复位信号端RESET3、上拉节点PU、以及第二电压信号端VGL1耦接。第三复位信号端RESET3被配置为接收第三复位信号Reset3，并向第三复位子电路93输入该第三复位信号Reset3。第三复位子电路93被配置为在第三复位信号Reset3的控制下，将第二电压信号Vgl1传输至上拉节点PU。
示例性的，如图4A和图4B所示，第三复位子电路93包括第十晶体管M10；第十晶体管M10的控制极与第三复位信号端RESET3耦接，第十晶体管M10的第一极与第二电压信号端VGL1耦接，第十晶体管M10的第二极与上拉节点PU耦接。第十晶体管M10被配置为在第三复位信号Reset3的控制下导通，将第二电压信号Vgl1传输至上拉节点PU。
在一些实施例中，上述移位寄存器SR所包括的附加输出子电路30的数量为一个或两个。
在上述移位寄存器SR所包括的附加输出子电路30的数量为一个的情况下，示例性的，如图2A所示，上述至少一个附加输出子电路30包括：第一 附加输出子电路301；第一附加输出子电路301与第三时钟信号端CLKB、级联节点A、以及第一附加输出信号端OUTPUT1'耦接。第三时钟信号端CLKB被配置为接收第三时钟信号Clkb，并向第一附加输出子电路301输入该第三时钟信号Clkb。第一附加输出子电路301被配置为在级联节点A的电位的控制下，将第三时钟信号Clkb传输至第一附加输出信号端OUTPUT1'。
在此基础上，下面对本公开实施例所提供的移位寄存器SR的具体电路结构进行整体性的、示例性的介绍。
如图2A和图4A所示，上述移位寄存器SR包括：输出子电路10、级联子电路20和第一附加输出子电路301。
其中，输出子电路10包括：第一晶体管M1；第一晶体管M1的控制极与上拉节点PU耦接，第一晶体管M1的第一极与第一时钟信号端CLKA耦接，第一晶体管M1的第二极与输出信号端OUTPUT1耦接。第一晶体管M1被配置为在上拉节点PU的电位的控制下导通，将在第一时钟信号端CLKA处接收的第一时钟信号Clka传输至输出信号端OUTPUT1。
级联子电路20包括：第二晶体管M2和电容器C。
其中，第二晶体管M2的控制极与上拉节点PU耦接，第二晶体管M2的第一极与第二时钟信号端CLKD耦接，第二晶体管M2的第二极与级联节点A耦接。第二晶体管M2被配置为在上拉节点PU的电位的控制下导通，将在第二时钟信号端CLKD处接收的第二时钟信号Clkd传输至级联节点A。
电容器C的一端与上拉节点PU耦接，另一端与级联节点A耦接。电容器C在移位寄存器SR的驱动过程的输入阶段对上拉节点PU处的电压进行存储，及，在移位寄存器SR的驱动过程的输出阶段对上拉节点PU输出电压。
第一附加输出子电路301包括第十一晶体管M11；第十一晶体管M11的控制极与级联节点A耦接，第十一晶体管M11的第一极与第三时钟信号端CLKB耦接，第十一晶体管M11的第二极与第一附加输出信号端OUTPUT1'耦接。第十一晶体管M11被配置为在级联节点A的电位的控制下导通，将在第三时钟信号端CLKB处接收的第三时钟信号Clkb传输至第一附加输出信号 端OUTPUT1'。
上述移位寄存器SR还包括：上拉控制子电路40，上拉控制子电路40包括第三晶体管M3和第四晶体管M4。
其中，第三晶体管M3的控制极与输入信号端INPUT耦接，第三晶体管M3的第一极与第一电压信号端VDD1耦接，第三晶体管M3的第二极与上拉节点PU耦接。第三晶体管M3被配置为响应于在输入信号端INPUT处接收的输入信号Input，将第一电压信号Vdd1传输至上拉节点PU。
第四晶体管M4的控制极与下拉节点PD耦接，第四晶体管M4的第一极与第二电压信号端VGL1耦接，第四晶体管M4的第二极与上拉节点PU耦接。第四晶体管M4被配置为在下拉节点PD的电位的控制下导通，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传输至上拉节点PU。
上述移位寄存器SR还包括下拉控制子电路50，下拉控制子电路50包括：第五晶体管M5和第六晶体管M6。
其中，第五晶体管M5的控制极及第一极与第三电压信号端VDD2耦接，第五晶体管M5的第二极与下拉节点PD及第六晶体管M6的第二极耦接。第五晶体管M5被配置为响应于在第三电压信号端VDD2处接收的第三电压信号Vdd2，将第三电压信号Vdd2传输至下拉节点PD及第六晶体管M6的第二极。
第六晶体管M6的控制极与上拉节点PU耦接，第六晶体管M6的第一极与第二电压信号端VGL1耦接。第六晶体管M6被配置为在上拉节点PU的电位的控制下导通，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传输至下拉节点PD。
上述移位寄存器SR还包括级联下拉子电路70，级联下拉子电路70包括第八晶体管M8；第八晶体管M8的控制极与下拉节点PD耦接，第八晶体管M8的第一极与第二电压信号端VGL1耦接，第八晶体管M8的第二极与级联节点A耦接。第八晶体管M8被配置为在下拉节点PD的电位的控制下导通，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传输至级联节点A， 以对级联节点A处的信号进行降噪。
上述移位寄存器SR还包括输出下拉子电路60，输出下拉子电路60包括：第九晶体管M9；第九晶体管M9的控制极与下拉节点PD耦接，第九晶体管M9的第一极与第四电压信号端VGL2耦接，第九晶体管M9的第二极与输出信号端OUTPUT1耦接。第九晶体管M9被配置为在下拉节点PD的电位的控制下导通，将在第四电压信号端VGL2处接收的第四电压信号Vgl2传输至输出信号端OUTPUT1，以对输出信号端OUTPUT1处的信号进行降噪。
上述移位寄存器SR还包括第一附加输出下拉子电路801，第一附加输出下拉子电路801包括：第十二晶体管M12；第十二晶体管M12的控制极与下拉节点PD耦接，第十二晶体管M12的第一极与第四电压信号端VGL2耦接，第十二晶体管M12的第二极与第一附加输出信号端OUTPUT1'耦接。第十二晶体管M12被配置为在下拉节点PD的电位的控制下导通，将在第四电压信号端VGL2处接收的第四电压信号Vgl2传输至第一附加输出信号端OUTPUT1'，以对第一附加输出信号端OUTPUT1'处的信号进行降噪。
上述移位寄存器SR还包括第一复位子电路91、第二复位子电路92和第三复位子电路93中的至少一者。
其中，第一复位子电路91包括：第七晶体管M7；第七晶体管M7的控制极与第一复位信号端RESET1耦接，第七晶体管M7的第一极与第二电压信号端VGL1耦接，第七晶体管M7的第二极与上拉节点PU耦接。第七晶体管M7被配置为响应于在第一复位信号端RESET1处接收的第一复位信号Reset1，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传输至上拉节点PU。
上述第二复位子电路92包括：第十三晶体管M13；第十三晶体管M13的控制极与第二复位信号端RESET2耦接，第十三晶体管M13的第一极与第二电压信号端VGL1耦接，第十三晶体管M13的第二极与级联节点A耦接。第十三晶体管M13被配置为响应于在第二复位信号端RESET2处接收的第二复位信号Reset2，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传 输至级联节点A。
上述第三复位子电路93包括：第十晶体管M10；第十晶体管M10的控制极与第三复位信号端RESET3耦接，第十晶体管M10的第一极与第二电压信号端VGL1耦接，第十晶体管M10的第二极与上拉节点PU耦接。第十晶体管M10被配置为响应于在第三复位信号端RESET3处接收的第三复位信号Reset3，将在第二电压信号端VGL1处接收的第二电压信号Vgl1传输至上拉节点PU。
在上述移位寄存器SR所包括的附加输出子电路30的数量为两个的情况下，示例性的，如图2B所示，上述至少一个附加输出子电路30包括：第一附加输出子电路301和第二附加输出子电路302。
其中，第一附加输出子电路301的连接结构可参考前面对第一附加输出子电路301的连接结构的描述，此处不再重复。
第二附加输出子电路302与第四时钟信号端CLKC、级联节点A、以及第二附加输出信号端OUTPUT2'耦接。第四时钟信号端CLKC被配置为接收第四时钟信号Clkc，并向第二附加输出子电路302输入该第四时钟信号Clkc。第二附加输出子电路302被配置为在级联节点A的电位的控制下，将第四时钟信号Clkc传输至第二附加输出信号端OUTPUT2'。
在此基础上，下面对本公开实施例所提供的移位寄存器SR的具体电路结构进行整体性的、示例性的介绍。
如图2B和图4B所示，上述移位寄存器SR包括：输出子电路10、级联子电路20、第一附加输出子电路301和第二附加输出子电路302。
其中，如图4B所示，第二附加输出子电路302包括第十四晶体管M14；第十四晶体管M14的控制极与级联节点A耦接，第十四晶体管M14的第一极与第四时钟信号输出端CLKC耦接，第十四晶体管M14的第二极与第二附加输出信号端OUTPUT2'耦接。第二附加输出子电路302被配置为在级联节点A的电位的控制下，将在第四时钟信号端CLKC处接收的第四时钟信号Clkc传输至第二附加输出信号端OUTPUT2'。
除第二附加输出子电路302外，输出子电路10、级联子电路20和第一附加输出子电路301的具体电路结构可参考前面对输出子电路10、级联子电路20和第一附加输出子电路301的具体电路结构的描述，此处不再重复。
如图2B和4B所示，上述移位寄存器SR还包括：上拉控制子电路40、下拉控制子电路50、级联下拉子电路70、输出下拉子电路60、第一附加输出下拉子电路801、第二附加输出下拉子电路802、第一复位子电路91、第二复位子电路92和第三复位子电路93。
其中，第二附加输出下拉子电路802包括：第十五晶体管M15；第十五晶体管M15的控制极与下拉节点PD耦接，第十五晶体管M15的第一极与第四电压信号端VGL2耦接，第十五晶体管M15的第二极与第二附加输出信号端OUTPUT2'耦接。第十五晶体管M15被配置为在下拉节点PD的电位的控制下导通，将在第四电压信号端VGL2处接收的第四电压信号Vgl2传输至第二附加输出信号端OUTPUT2'，以对第二附加输出信号端OUTPUT2'处的信号进行降噪。
除第二附加输出下拉子电路802外，上拉控制子电路40、下拉控制子电路50、级联下拉子电路70、输出下拉子电路60、第一附加输出下拉子电路801、第一复位子电路91、第二复位子电路92和第三复位子电路93，它们各自的具体电路结构可参考前面相应的具体电路结构的描述，此处不再重复。
需要说明的是，在一些实施例中，本公开中所提及的每个晶体管的控制极为晶体管的栅极。每个晶体管的源极和漏极在结构上可以是对称的，本公开实施例中为了区分晶体管除栅极以外的两极，将晶体管的源极和漏极中的一者描述为第一极，另一者描述为第二极。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
此外，本公开实施例所提供的电路结构中，每个晶体管可以为N型晶体管或者为P型晶体管，本公开实施例对此不限定。
如图5所示，本公开的一些实施例还提供了一种栅极驱动电路100，该栅 极驱动电路100包括级联的多个移位寄存器SR，每个移位寄存器SR为如上述实施例所述的移位寄存器SR。
基于此，由于每个移位寄存器SR中设置有一个输出信号端OUTPUT1和至少一个附加输出信号端OUTPUT'，在保证扫描栅线的数量不变的情况下，减少了栅极驱动电路100中移位寄存器SR的使用数量，这样一来，在满足栅极驱动电路100对栅线正常逐级传输扫描信号的同时，节省了栅极驱动电路100所占用的空间，从而有利于显示装置的窄边框设计。
在一些实施例中，上述每个移位寄存器SR具有输入信号端INPUT、第一复位信号端RESET1、以及与级联节点A耦接的级联信号输出端OUTPUT2。
在上述栅极驱动电路100中，前两级移位寄存器SR的输入信号端INPUT与帧起始信号端STU耦接。
除前两级移位寄存器SR外，第N级移位寄存器SR的输入信号端INPUT与第N-2级移位寄存器SR的级联信号输出端OUTPUT2耦接。
除最后三级移位寄存器SR外，第N级移位寄存器SR的第一复位信号端RESET1与第N+3级移位寄存器SR的级联信号输出端OUTPUT2耦接。
如图5所示，第一级移位寄存器SR1和第二级移位寄存器SR2的输入信号端INPUT与起始信号端STU耦接，起始信号端STU被配置为接收起始信号Stu，并向第一级移位寄存器SR1和第二级移位寄存器SR2输入该起始信号Stu。在一些实施例中，该起始信号端STU接收的起始信号Stu是由显示面板的电源***单独提供的脉冲信号；在另一些实施例中，起始信号Stu是利用显示面板中的虚拟的(Dummy)移位寄存器SR模拟得到的。
在一些实施例中，第一级移位寄存器SR1和第二级移位寄存器SR2中不设置第二复位子电路92和第三复位子电路93，仅通过第一复位子电路91中的第一复位信号端RESET1提供的第一复位信号Reset1进行复位。除第一级移位寄存器SR1和第二级移位寄存器SR2以外，其它级移位寄存器SR中设有第二复位子电路92和第三复位子电路93，此时，起始信号端STU输出的起始信号Stu还作为其它级移位寄存器SR的第二复位信号Reset2和第三复位 信号Reset3。
最后三级移位寄存器的第一复位信号端RESET1一一对应的与三个不同的终止信号端耦接,每个终止信号端被配置为，为对应的移位寄存器的第一复位信号端RESET1提供终止信号。在一些实施例中，每个终止信号端输入的终止信号，可以是由显示面板的电源***单独提供的脉冲信号；在另一些实施例中，每个终止信号端输入的终止信号是利用显示面板中的虚拟的(Dummy)移位寄存器SR模拟得到的。
在一些实施例中，栅极驱动电路100中每4级移位寄存器SR与对应的时钟信号线的耦接关系为一个循环。在栅极驱动电路100中的每级移位寄存器SR包括第一附加输出子电路301的情况下，如图5所示，栅极驱动电路100还包括：12条时钟信号线。每个移位寄存器SR具有第一时钟信号端CLKA、第二时钟信号端CLKD、第三时钟信号端CLKB。栅极驱动电路100所包括的多个移位寄存器SR分为多组移位寄存器SR，每组移位寄存器SR包括相邻的4个移位寄存器SR，每组移位寄存器SR的4个移位寄存器SR的时钟信号端分别与12条时钟信号线对应耦接。
示例性的，12条时钟信号线包括CLKA1、CLKA2、CLKA3、CLKA4、CLKB1、CLKB2、CLKB3、CLKB4、CLKD1、CLKD2、CLKD3和CLKD4。栅极驱动电路100包括n个移位寄存器SR，分为n/4组，分别为第1组移位寄存器SR～第n/4组移位寄存器SR。
其中，第1组移位寄存器SR包括：第一移位寄存器SR1，第二移位寄存器SR2，第三移位寄存器SR3，第四移位寄存器SR4。……。第n/4组移位寄存器SR(附图中未示出)包括：第(n-3)移位寄存器SR(n-3)，第(n-2)移位寄存器SR(n-2)，第(n-1)移位寄存器SR(n-1)，第n移位寄存器SRn。其中，n大于或等于8，且n为4的整倍数。
其中，第一移位寄存器SR1的第一时钟信号端CLKA与时钟信号线CLKA1耦接，第二时钟信号端CLKD与时钟信号线CLKD1耦接，第三时钟信号端CLKB与时钟信号线CLKB1耦接；第二移位寄存器SR2的第一时钟 信号端CLKA与时钟信号线CLKA2耦接，第二时钟信号端CLKD与时钟信号线CLKD2耦接，第三时钟信号端CLKB与时钟信号线CLKB2耦接；第三移位寄存器SR3的第一时钟信号端CLKA与时钟信号线CLKA3耦接，第二时钟信号端CLKD与时钟信号线CLKD3耦接，第三时钟信号端CLKB与时钟信号线CLKB3耦接；第四移位寄存器SR4的第一时钟信号端CLKA与时钟信号线CLKA4耦接，第二时钟信号端CLKD与时钟信号线CLKD4耦接，第三时钟信号端CLKB与时钟信号线CLKB4耦接。
以此类推，……，第(n-3)移位寄存器SR(n-3)的第一时钟信号端CLKA与时钟信号线CLKA1耦接，第二时钟信号端CLKD与时钟信号线CLKD1耦接，第三时钟信号端CLKB与时钟信号线CLKB1耦接；第(n-2)移位寄存器SR(n-2)的第一时钟信号端CLKA与时钟信号线CLKA2耦接，第二时钟信号端CLKD与时钟信号线CLKD2耦接，第三时钟信号端CLKB与时钟信号线CLKB2耦接；第(n-1)移位寄存器SR(n-1)的第一时钟信号端CLKA与时钟信号线CLKA3耦接，第二时钟信号端CLKD与时钟信号线CLKD3耦接，第三时钟信号端CLKB与时钟信号线CLKB3耦接；第n移位寄存器SRn的第一时钟信号端CLKA与时钟信号线CLKA4耦接，第二时钟信号端CLKD与时钟信号线CLKD4耦接，第三时钟信号端CLKB与时钟信号线CLKB4耦接。
如图7所示，本公开的一些实施例还提供了一种显示装置1，该显示装置1包括：多条栅线G和如上述实施例所述的栅极驱动电路100。在该显示装置1中，所述多条栅线G被划分为多个栅线组F，每个栅线组F依次排布的至少两条栅线G。栅极驱动电路100的多级移位寄存器SR与多个栅线组F一一对应，每级移位寄存器SR的输出信号端OUTPUT1和至少一个附加输出信号端OUTPUT'分别与对应的栅线组F的至少两条栅线G对应耦接。
示例性的，显示装置具有显示区(AA区)和边框区。显示装置1包括：设置于显示区的2n条栅线G，及设置于边框区的栅极驱动电路100。
该2n条栅线G被划分为n个栅线组F，分别为：第1栅线组F1～第n栅 线组Fn。每个栅线组F包括相邻的两条栅线G，例如，第一栅线组F1包括：第一栅线G1和第二栅线G2，第二栅线组F2包括：第三栅线G3和第四栅线G4，……，第(n-1)栅线组F(n-1)包括：第(2n-3)栅线G(2n-3)和第(2n-2)栅线G(2n-2)，第n栅线组Fn包括：第(2n-1)栅线G(2n-1)和第2n栅线G2n。
栅极驱动电路100包括n级移位寄存器SR，分别为：第一移位寄存器SR1～第n移位寄存器SRn，分别与n个栅线组F1～Fn一一对应。例如，第一移位寄存器SR1与第一栅线组F1相对应，第二移位寄存器SR2与第二栅线组F2相对应，……，第(n-1)级移位寄存器SR(n-1)与第(n-1)栅线组F(n-1)相对应，第n级移位寄存器SRn与第n栅线组Fn相对应。
每级移位寄存器SR包括输出信号端OUTPUT1和第一附加输出信号端OUTPUT1'。每级移位寄存器SR的输出信号端OUTPUT1与对应的栅线组F的中的其中一条栅线G耦接，每级移位寄存器SR的第一附加输出信号端OUTPUT1'与对应的栅线组F中的另一条栅线G耦接。例如，第一移位寄存器SR1中的输出信号端OUTPUT1和第一栅线组F1中的第一栅线G1耦接，第一移位寄存器SR1中的第一附加输出信号端OUTPUT1'和第一栅线组F1中的第二栅线G2耦接。
本公开的一些实施例还提供了一种移位寄存器SR的驱动方法，该移位寄存器SR的驱动方法被配置为驱动如上述实施例所述的移位寄存器SR。该驱动方法包括多个帧周期，如图6所示，每个帧周期包括：第一时段S1、第二时段S2和第三时段S3。
其中，第一时段S1：
结合图2A、图2B和图6，上拉控制子电路40接收输入信号Input，将第一电压信号Vdd1传输至上拉节点PU，并由级联子电路20存储上拉节点PU的电压。在上拉节点PU的电位的控制下，级联子电路20和输出子电路10导通，将在第一时钟信号端CLKA处接收的第一时钟信号Clka和在第二时钟信号端CLKD处接收的第二时钟信号Clkd对应的传输至输出信号端OUTPUT1和级联节点A。
此时，第一时钟信号Clka和第二时钟信号Clkd均为非工作电平，移位寄存器SR所包括的所述至少一个附加输出子电路30在级联节点A的电位的控制下关断。在一些实施例中，在所述至少一个附加输出子电路30包括第一附加输出子电路301的情况下，第一附加输出子电路301在级联节点A的电位的控制下关断。
示例性的，结合图4A、图4B和图6可知，在第一时段S1中，第三晶体管M3接收输入信号端INPUT输入的输入信号Input(第一级移位寄存器SR1和第二级寄存器电路SR2的输入信号端INPUT接收起始信号端提供的起始信号，将该起始信号作为二者的输入信号Input)，第三晶体管M3在输入信号Input的控制下第三晶体管M3导通，将在第一电压信号端VDD1处接收的第一电压信号Vdd1的电压传输至上拉节点PU，并存储至级联子电路20所包括的电容器C中。
并且，在上拉节点PU的电位的控制下，第一晶体管M1和第二晶体管M2导通，第一晶体管M1将在第一时钟信号端CLKA处接收的第一时钟信号Clka的非工作电压(低电位)传输至输出信号端OUTPUT1；第二晶体管M2将在第二时钟信号端CLKD处接收的第二时钟信号Clkd的非工作电压(低电位)传输至级联节点A。此时，第一时钟信号Clka和第二时钟信号Clkd均为非工作电压，第一附加输出子电路301所包括的第十一晶体管M11在级联节点A的电位的控制下关断。
第二时段S2:
结合图2A、图2B和图6，级联子电路20对上拉节点PU进行放电；在上拉节点PU的电位控制下，输出子电路10导通，将第一时钟信号Clka传输至输出信号端OUTPUT1，以对与输出信号端OUTPUT1耦接的栅线进行扫描；级联子电路20导通，将第二时钟信号CLKD传输至级联节点A。
此时，第一时钟信号Clka和第二时钟信号Clkd均为工作电平，每个附加输出子电路30在级联节点A的电位的控制下导通，每个附加输出子电路30导通，将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号 端OUTPUT'，以对与对应的附加输出信号端OUTPUT'耦接的栅线进行扫描。
在一些实施例中，在所述至少一个附加输出子电路30包括第一附加输出子电路301的情况下，第一附加输出子电路301在级联节点A的电位的控制下导通，将在第三时钟信号端CLKB处接收的第三时钟信号Clkb传输至第一附加输出信号端OUTPUT1'，以对与第一附加输出信号端OUTPUT1'耦接的栅线进行扫描。
示例性的，如图6所示，在第二时段S2中，输入信号端INPUT处接收的输入信号Input的电平为低电平，在输入信号Input的低电平控制下，第三晶体管M3关断，上拉节点PU的电位浮空(floating)。
此时，第二时钟信号Clkd由低电位变成高电位，第二晶体管M2在上拉节点PU的电位的控制下仍导通，将第二时钟信号Clkd(高电位)传输至级联节点A，级联子电路20所包括的电容器C与级联节点A耦接的一端的电位由低电位变成高电位，由于电容器C具有电容自举的特性，因此电容器C与上拉节点PU耦接的一端的电位会在第二时钟信号Clkd(高电位)的作用下提升，使得上拉节点PU的电位继续升高。
此时，在上拉节点PU的电位的控制下，第二晶体管M2保持导通，将在第二时钟信号端CLKD处接收的第二时钟信号Clkd的工作电压(高电平)作为级联信号Output2传输至与级联节点A耦接的级联信号输出端OUTPUT2。同样，第一晶体管M1在上拉节点PU的电位的控制下导通，将在第一时钟信号端CLKA处接收的第一时钟信号Clka的工作电压(高电平)作为扫描信号传输至输出信号端OUTPUT1。
此时，在级联节点A的电位(高电位)的控制下，上述至少一个附加输出子电路30中的每个附加输出子电路30所包括的至少一个附加晶体管中的每个附加晶体管导通，将在对应的时钟信号端处接收的对应的时钟信号的工作电压(高电平)作为扫描信号传输至对应的附加输出信号端OUTPUT'。
例如，如图4A和图4B所示，上述至少一个附加输出子电路30包括第一附加输出子电路301，该第一附加输出子电路301包括第十一晶体管M11，与 第一附加输出子电路301对应的时钟信号端为第三时钟信号端CLKB，与第一附加输出子电路301对应的附加输出信号端OUTPUT'为第一附加输出信号端OUTPUT1'。则此时，在级联节点A的电位(高电位)的控制下，第十一晶体管M11导通，将在第三时钟信号端CLKB处接收的第三时钟信号Clkb的工作电压(高电平)作为扫描信号传输至第一附加输出信号端OUTPUT1'。
在一些可能的设计中，如图6所示，在第二时段S2，第二时钟信号端CLKD的第二时钟信号Clkd的电压为工作电压的时段为t，第一时钟信号Clka的电压为工作电压的时段为t 1，第三时钟信号Clkb的电压为工作电压的时段为t 2，t的起始时刻不晚于t 1的起始时刻，t的结束时刻不早于t 2的结束时刻。这样，在第一晶体管M1输出第一时钟信号Clka、第十一晶体管M11输出第三时钟信号Clkb时，第二时钟信号Clkd能够使得电容器C与上拉节点PU耦接的一端持续为高电位，从而保证了第一晶体管M1和第十一晶体管M11不会在传输第一时钟信号Clka和第三时钟信号Clkb的工作电压的过程中关断。
在一些可能的设计中，如图6所示，使t 2的起始时刻早于t 1的结束时刻，即在第一时钟信号Clka的工作电压结束输出之前，就开始输出第三时钟信号Clkb的工作电压，这样能够保证输出信号端OUTPUT1输出的扫描信号(即第一时钟信号Clka的工作电压)对对应的栅线进行扫描后，第一附加输出信号端OUTPUT1'输出的扫描信号(即第三时钟信号Clkb的工作电压)立刻对对对应的栅线进行扫描。这样，保证了相邻的两个输出信号端(OUTPUT1和OUTPUT1')的扫描信号的依次且连续的输出，实现了对显示装置各条栅线的逐行且连续的扫描，使得显示装置显示的画面更流畅。
在移位寄存器SR还包括第一复位子电路91的情况下，驱动方法还包括：
第三时段S3：
结合图2A、图2B和图6，第一复位子电路91接收第一复位信号Reset1，将第二电压信号Vgl1传输至上拉节点PU，以对级联子电路20和输出子电路10进行复位；在上拉节点PU的电位的控制下，输出子电路10和级联子电路20关断。
此时，在级联节点A的电位的控制下。每个附加输出子电路关断。
在下拉节点PD的电位的控制下，输出下拉子电路60导通，将第二电压信号Vgl1传输至输出信号端OUTPUT1，以对所述输出信号端处的信号进行降噪；级联下拉子电路70导通，将第四电压信号Vgl2对应传输至级联节点A，以对级联节点A处的信号进行降噪；此时，在下拉节点PD的电位的控制下，每个附加输出下拉子电路80导通，将第四电压信号Vgl2传输至对应的附加输出信号端OUTPUT'，以对对应的附加输出信号端OUTPUT'处的信号进行降噪。在一些实施例中，在所述至少一个附加输出下拉子电路80包括第一附加输出下拉子电路801的情况下，第一附加输出下拉子电路801在下拉节点PD的电位，将第四电压信号Vgl2传输至第一附加输出信号端OUTPUT1'，以对与第一附加输出信号端OUTPUT1'处的信号进行降噪。
示例性的，在该时段，第七晶体管M7接收第一复位信号端RESET1输入的第一复位信号Reset1，在第一复位信号Reset1的控制下，第七晶体管M7导通，将在第二电压信号端VGL1处接收的第二电压信号Vgl1的电压传输至上拉节点PU，以对第一晶体管M1和第二晶体管M2进行复位；在上拉节点PU的电位的控制下，第一晶体管M1和第二晶体管M2关断。
并且，在该时段，如图4A和图4B所示，上拉节点PU的电位为低电位，下拉控制子电路50中的第六晶体管M6在上拉节点PU的电位的控制下关断，下拉控制子电路50中的第五晶体管M5响应于在第三电压信号端VDD2处接收的第三电压信号Vdd2，将第三电压信号Vdd2(高电位)传输至下拉节点PD，保证下拉节点PD处于高电位。在下拉节点PD的电位的控制下，第八晶体管M8导通，将第二电压信号Vgl1传输至级联节点A，以对级联节点A处的信号进行降噪；第九晶体管M9导通，将第四电压信号Vgl2传输至输出信号端OUTPUT1，以对输出信号端OUTPUT1处的信号进行降噪。
此时，在下拉节点PD的电位的控制下，每个附加输出下拉子电路80导通，将第四电压信号Vgl2传输至对应的附加输出信号端OUTPUT'，以对每个附加输出信号端OUTPUT'处的信号进行降噪。
例如，如图4A所示，上述至少一个附加输出下拉子电路80包括第一附加输出下拉子电路801，该第一附加输出下拉子电路801包括第十二晶体管M12，在下拉节点PD的电位(高电位)的控制下，第十二晶体管M12导通，将在第四电压信号端VGL2处接收的第四电压信号Vgl2的电压传输至第一附加输出信号端OUTPUT1'，以对第一附加输出信号端OUTPUT1'处的信号进行降噪。
在一些实施例中，如图6所示，在第三时段S3开始之初，上拉节点PU仍会保持一段时间的高电位，此时，输出信号端OUTPUT1输出第一时钟信号Clka的非工作电压(低电位)，第一附加输出信号端OUTPUT1'输出第三时钟信号Clkb的非工作电压(低电位)，这样，在保证输出信号端OUTPUT1和第一附加输出信号端OUTPUT1'输出的电压为非工作电压的情况下，再由第一复位子电路91对输出子电路10和级联子电路20进行复位，进一步的增强了对输出信号端OUTPUT1和第一附加输出信号端OUTPUT1'处的信号的降噪效果。
需要说明的是，本公开实施例中提供的移位寄存器单元的“工作电压”指的是能够使得其包括的***作晶体管被导通的电压，相应地“非工作电压”指的是不能使得其包括的***作晶体管被导通(即，该晶体管被截止)的电压。根据移位寄存器SR的电路结构中的晶体管的类型(N型或P型)等因素，工作电压可以比非工作电压高或者低。通常，移位寄存器SR在工作期间使用的方波脉冲信号，工作电压对应于该方波脉冲信号的方波脉冲部分的电压，而非工作电压则对应于非方波脉冲部分的电压。
另外，在上述驱动方法中，是以移位寄存器SR所包括的各晶体管为N型晶体管为例进行说明的，但是这并不能认为是对上述驱动方法所适用的移位寄存器电路SR的限制。在移位寄存器SR所包括的各晶体管为P型晶体管，或者一部分晶体管为P型晶体管，另外一部分晶体管为N型晶体管的情况下，基本上述驱动方法，能够通过对各信号的高低电位或者时序等的简单变化，得到相应的驱动方法，本公开实施例对此不再详述。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种移位寄存器，包括：输出子电路、级联子电路和至少一个附加输出子电路；其中，
    所述输出子电路与第一时钟信号端、上拉节点、以及输出信号端耦接，被配置为在所述上拉节点的电位的控制下，将在所述第一时钟信号端处接收的第一时钟信号传输至所述输出信号端，以对与该输出信号端耦接的栅线进行扫描；
    所述级联子电路与第二时钟信号端、所述上拉节点、以及级联节点耦接，被配置为在所述上拉节点的电位的控制下，将在所述第二时钟信号端处接收的第二时钟信号传输至所述级联节点；
    每个所述附加输出子电路与对应的时钟信号端、所述级联节点、以及对应的附加输出信号端耦接，被配置为在所述级联节点的电位的控制下，将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号端，以对与对应的附加输出信号端耦接的栅线进行扫描。
  2. 根据权利要求1所述的移位寄存器，其中，
    所述输出子电路包括：第一晶体管；所述第一晶体管的控制极与所述上拉节点耦接，第一极与所述第一时钟信号端耦接，第二极与所述输出信号端耦接。
  3. 根据权利要求1所述的移位寄存器，其中，
    所述级联子电路包括：第二晶体管和电容器；其中，
    所述第二晶体管的控制极与所述上拉节点耦接，第一极与所述第二时钟信号端耦接，第二极与所述级联节点耦接；
    所述电容器的一端与所述上拉节点耦接，另一端与级联节点耦接。
  4. 根据权利要求1所述的移位寄存器，其中，
    每个所述附加输出子电路包括：至少一个附加晶体管；所述至少一个附加晶体管中的一个附加晶体管的控制极与所述级联节点耦接，第一极与对应的时钟信号端耦接，第二极与对应的附加输出信号端耦接。
  5. 根据权利要求1所述的移位寄存器，还包括：上拉控制子电路、下拉控制子电路、级联下拉子电路、输出下拉子电路和至少一个附加输出下拉子电路；其中，
    所述上拉控制子电路与输入信号端、第一电压信号端、所述上拉节点、下拉节点、以及第二电压信号端耦接，被配置为响应于在所述输入信号端处接收的输入信号，将在所述第一电压信号端处接收的第一电压信号传输至所述上拉节点；及，在所述下拉节点的电位的控制下，将在所述第二电压信号端处接收的第二电压信号传输至所述上拉节点；
    所述下拉控制子电路与第三电压信号端、所述下拉节点、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第三电压信号端处接收的第三电压信号，将所述第三电压信号传输至所述下拉节点；及，在所述上拉节点的电位的控制下，将所述第二电压信号传输至所述下拉节点；
    所述级联下拉子电路与所述级联节点、所述下拉节点、以及所述第二电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将所述第二电压信号传输至所述级联节点；
    所述输出下拉子电路与所述输出信号端、所述下拉节点、以及第四电压信号端耦接，被配置为在所述下拉节点的电位的控制下，将在所述第四电压信号端处接收的第四电压信号传输至所述输出信号端；
    每个所述附加输出下拉子电路与所述下拉节点、所述第四电压信号端、以及对应的附加输出信号端耦接，被配置为在所述下拉节点的电位的控制下，将所述第四电压信号传输至对应的附加输出信号端。
  6. 根据权利要求5所述的移位寄存器，其中，
    所述上拉控制子电路包括：第三晶体管和第四晶体管；其中，
    所述第三晶体管的控制极与所述输入信号端耦接，第一极与所述第一电压信号端耦接，第二极与所述上拉节点耦接；
    所述第四晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接；
    所述下拉控制子电路包括：第五晶体管和第六晶体管；其中，
    所述第五晶体管的控制极及第一极与所述第三电压信号端耦接，第二极与所述下拉节点及所述第六晶体管的第二极耦接；
    所述第六晶体管的控制极与所述上拉节点耦接，第一极与所述第二电压信号端耦接；
    所述级联下拉子电路包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接；
    所述输出下拉子电路包括：第九晶体管；所述第九晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述输出信号端耦接；
    每个所述附加输出下拉子电路包括：至少一个附加下拉晶体管；所述至少一个附加下拉晶体管中的一个附加下拉晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与对应的所述附加输出信号端耦接。
  7. 根据权利要求5所述的移位寄存器，还包括：第一复位子电路和第二复位子电路；其中，
    所述第一复位子电路与第一复位信号端、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第一复位信号端处接收的第一复位信号，将所述第二电压信号传输至所述上拉节点；
    所述第二复位子电路与第二复位信号端、所述第二电压信号端、以及所述级联节点耦接，被配置为响应于在所述第二复位信号端处接收的第二复位信号，将所述第二电压信号传输至所述级联节点。
  8. 根据权利要求7所述的移位寄存器，其中，
    所述第一复位子电路包括：第七晶体管；所述第七晶体管的控制极与所述第一复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接；
    所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的控制极与所述第二复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接。
  9. 根据权利要求5所述的移位寄存器，还包括：第三复位子电路；
    所述第三复位子电路与第三复位信号端、所述上拉节点、以及所述第二电压信号端耦接，被配置为响应于在所述第三复位信号端处接收的第三复位信号，将所述第二电压信号传输至所述上拉节点。
  10. 根据权利要求9所述的移位寄存器，其中，
    所述第三复位子电路包括第十晶体管；所述第十晶体管的控制极与所述第三复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。
  11. 根据权利要求1～10中任一项所述的移位寄存器，其中，所述移位寄存器所包括的附加输出子电路的数量为一个或两个。
  12. 根据权利要求1所述的移位寄存器，其中，所述至少一个附加输出子电路包括：第一附加输出子电路；
    所述第一附加输出子电路与第三时钟信号端、所述级联节点、以及第一附加输出信号端耦接，被配置为在所述级联节点的电位的控制下，将在所述第三时钟信号端处接收的第三时钟信号传输至所述第一附加输出信号端。
  13. 根据权利要求12所述的移位寄存器，其中，
    所述输出子电路包括：第一晶体管；所述第一晶体管的控制极与所述上拉节点耦接，第一极与所述第一时钟信号端耦接，第二极与所述输出信号端耦接；
    所述级联子电路包括：第二晶体管和电容器；其中，
    所述第二晶体管的控制极与所述上拉节点耦接，第一极与所述第二时钟信号端耦接，第二极与所述级联节点耦接；
    所述电容器的一端与所述上拉节点耦接，另一端与所述级联节点耦接；
    所述第一附加输出子电路包括第十一晶体管；所述第十一晶体管的控制 极与所述级联节点耦接，第一极与所述第三时钟信号端耦接，第二极与第一附加输出信号端耦接；
    所述移位寄存器还包括：上拉控制子电路、下拉控制子电路、级联下拉子电路、输出下拉子电路和第一附加输出下拉子电路；其中，
    所述上拉控制子电路包括：第三晶体管和第四晶体管；
    所述第三晶体管的控制极与输入信号端耦接，第一极与第一电压信号端耦接，第二极与所述上拉节点耦接；
    所述第四晶体管的控制极与下拉节点耦接，第一极与第二电压信号端耦接，第二极与所述上拉节点耦接；
    所述下拉控制子电路包括：第五晶体管和第六晶体管；
    所述第五晶体管的控制极及第一极与第三电压信号端耦接，第二极与所述下拉节点及所述第六晶体管的第二极耦接；
    所述第六晶体管的控制极与所述上拉节点耦接，第一极与所述第二电压信号端耦接；
    所述级联下拉子电路包括：第八晶体管；所述第八晶体管的控制极与所述下拉节点耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接；
    所述输出下拉子电路包括：第九晶体管；所述第九晶体管的控制极与所述下拉节点耦接，第一极与第四电压信号端耦接，第二极与所述输出信号端耦接；
    所述第一附加输出下拉子电路包括：第十二晶体管；所述第十二晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述第一附加输出信号端耦接。
  14. 根据权利要求13所述的移位寄存器，还包括：第一复位子电路、第二复位子电路和第三复位子电路；其中，
    所述第一复位子电路包括：第七晶体管；所述第七晶体管的控制极与第一复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉 节点耦接；
    所述第二复位子电路包括：第十三晶体管；所述第十三晶体管的控制极与第二复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述级联节点耦接；
    所述第三复位子电路包括：第十晶体管；所述第十晶体管的控制极与第三复位信号端耦接，第一极与所述第二电压信号端耦接，第二极与所述上拉节点耦接。
  15. 根据权利要求13或14所述的移位寄存器，其中，所述至少一个附加输出子电路还包括：第二附加输出子电路；
    所述第二附加输出下拉子电路包括第十四晶体管；所述第十四晶体管的控制极与所述级联节点耦接，第一极与第四时钟信号端耦接，第二极与第二附加输出信号端耦接；
    所述移位寄存器还包括：第二附加输出下拉子电路；所述第二附加输出下拉子电路包括第十五晶体管；所述第十五晶体管的控制极与所述下拉节点耦接，第一极与所述第四电压信号端耦接，第二极与所述第二附加输出信号端耦接。
  16. 一种栅极驱动电路，包括级联的多个移位寄存器，所述多个移位寄存器中的每个移位寄存器为如权利要求1～15中任一项所述的移位寄存器。
  17. 根据权利要求16所述的栅极驱动电路，其中，
    所述每个移位寄存器具有输入信号端、第一复位信号端和与级联节点耦接的级联信号输出端；
    前两级移位寄存器的输入信号端与帧起始信号端耦接；
    除前两级移位寄存器外，第N级移位寄存器的输入信号端与第N-2级移位寄存器的级联信号输出端耦接；
    除最后三级移位寄存器外，第N级移位寄存器的第一复位信号端与第N+3级移位寄存器的级联信号输出端耦接。
  18. 一种显示装置，包括：
    如权利要求16或17所述的栅极驱动电路；
    多条栅线，所述多条栅线被划分为多个栅线组，每个所述栅线组包括依次排布的至少两条栅线；
    所述栅极驱动电路所包括的多个移位寄存器与所述多个栅线组一一对应，每个移位寄存器的输出信号端和至少一个附加输出信号端分别与对应的栅线组的至少两条栅线对应耦接。
  19. 一种移位寄存器的驱动方法，被配置为驱动如权利要求5～10、13～15中任一项所述的移位寄存器；所述驱动方法包括：
    第一时段，上拉控制子电路接收输入信号，将第一电压信号传输至上拉节点，级联子电路存储所述上拉节点的电压；
    第二时段，所述级联子电路进行放电；
    在所述上拉节点的电位控制下，所述输出子电路导通，将第一时钟信号传输至输出信号端，以对与所述输出信号端耦接的栅线进行扫描；所述级联子电路导通，将第二时钟信号传输至级联节点；
    在所述级联节点的电位的控制下，每个附加输出子电路导通，将在对应的时钟信号端处接收的时钟信号传输至对应的附加输出信号端，以对与对应的附加输出信号端耦接的栅线进行扫描。
  20. 根据权利要求19所述的驱动方法，在所述移位寄存器还包括第一复位子电路的情况下，所述驱动方法还包括：
    第三时段，所述第一复位子电路接收第一复位信号，将第二电压信号传输至所述上拉节点，在所述上拉节点的电位的控制下，所述输出子电路和所述级联子电路关断；
    在所述级联节点的电位的控制下，所述每个附加输出子电路关断；
    在所述下拉节点的电位的控制下，输出下拉子电路导通，将第二电压信号传输至所述输出信号端，以对所述输出信号端处的信号进行降噪；级联下拉子电路导通，将第四电压信号对应传输至所述级联节点，以对所述级联节点处的信号进行降噪；所述每个附加输出下拉子电路导通，将第四电压信号 传输至对应的附加输出信号端，以对对应的附加输出信号端处的信号进行降噪。
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