TWI765528B - 半導體裝置及其製造方法 - Google Patents

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魏惠嫻
林函廷
楊心怡
陳玉樹
張安勝
強 傅
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Abstract

在一個實施例中，一種半導體裝置的製造方法包括：在半導體基板之上形成第一金屬間介電質(IMD)層；在第一IMD層之上形成底部電極層；在底部電極層之上形成磁穿隧接面(MTJ)膜堆疊物；在MTJ膜堆疊物之上形成第一頂部電極層；形成覆蓋第一頂部電極層的第一區域的保護遮罩，第一頂部電極層的第二區域未被保護遮罩覆蓋；在保護遮罩以及第一頂部電極層之上形成第二頂部電極層；以及利用離子束蝕刻(IBE)製程對第二頂部電極層、第一頂部電極層、MTJ膜堆疊物、底部電極層以及第一IMD層進行圖案化以形成MRAM記憶胞，其中保護遮罩在IBE製程期間被蝕刻。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體裝置及其製造方法，具體而言，係關於一種包含磁穿隧接面(MTJ)堆疊物的電子裝置及其製造方法。
半導體記憶體用於包含例如收音機、電視、手機和個人電腦裝置之電子應用的積體電路中。半導體記憶體的一種類型是磁電阻式隨機存取記憶體(MRAM)，其涉及將半導體技術與磁性材料和裝置結合的自旋電子學(spin electronics)。電子透過其磁矩的自旋而被用來指示位元值。MRAM記憶胞通常包含磁穿隧接面(MTJ)堆疊物，磁穿隧接面(MTJ)堆疊物包含由薄的絕緣體隔開的兩個鐵磁體。
一實施例係關於一種半導體裝置的製造方法包括：在半導體基板之上形成第一金屬間介電質(IMD)層；在第一IMD層之上形成底部電極層；在底部電極層之上形成磁穿隧接面(MTJ)膜堆疊物；在MTJ膜堆疊物之上形成第一頂部電極層；形成覆蓋第一頂部電極層的第一區域的保護遮罩，第一頂部電極層 的第二區域未被保護遮罩覆蓋；在保護遮罩以及第一頂部電極層之上形成第二頂部電極層；並利用離子束蝕刻(IBE)製程對第二頂部電極層、第一頂部電極層、MTJ膜堆疊物、底部電極層以及第一IMD層進行圖案化以形成MRAM記憶胞，其中保護遮罩在IBE製程期間被蝕刻，IBE製程以第一蝕刻速率蝕刻保護遮罩，IBE製程以第二蝕刻速率蝕刻第一頂部電極層，第一蝕刻速率小於第二蝕刻速率。
一實施例係關於一種半導體裝置，其包含：包含主動裝置的半導體基板；在半導體基板之上的第一金屬間介電質(IMD)層；延伸穿過第一IMD層的第一導電特徵部件，第一導電特徵部件電性連接到主動裝置；在第一導電特徵部件之上的第一底部電極；在第一底部電極之上的第一磁穿隧接面(MTJ)堆疊物；第一頂部電極包含：第一MTJ堆疊物之上的第一導電層；第一導電層之上的介電質層；以及介電質層之上的第二導電層；在第一頂部電極之上的第二IMD層；延伸穿過第二IMD層的第二導電特徵部件，第二導電特徵部件接觸第一頂部電極。
一實施例係關於一種半導體裝置，其包含：包含主動裝置的半導體基板；在半導體基板之上的層間介電質(ILD)層；在ILD層之上的第一金屬間介電質(IMD)層；延伸穿過第一IMD層第一導電特徵部件，第一導電特徵部件電性連接到主動裝置；在第一導電特徵部件之上的第一底部電極；在第一底部電極之上的第一磁穿隧接面(MTJ)堆疊物；第一頂部電極包含：第一MTJ堆疊物之上的第一導電層；以及第一導電層之上的第二導電層；設置在第一導電層、第二導電層、第一MTJ堆疊物以及第一底部電極的側壁上的間隔物；第二IMD層具有第一部分和第二部分，第一部分在第一IMD層之上，第二部分至少部分地延 伸到第一IMD層中；以及第二導電特徵部件延伸穿過第二IMD層的第一部分，第二導電特徵部件電性連接到主動裝置。
50:半導體裝置
52:磁電阻式隨機存取記憶體(MRAM)陣列
54:列解碼器
56:行解碼器
58:MRAM記憶胞
60:半導體基板
62:裝置
64:層間介電質(ILD)層
66:接觸插塞
68:互連結構
72,110,154V,160V:導電導孔
74:底部電極
76,134:磁穿隧接面(MTJ)堆疊物
78,136,136A,136B:頂部電極
80,102,108,146,150,158:金屬間介電質(IMD)層
82:間隔物
104,154,160:導電特徵部件
106,156:蝕刻停止層
112:導電性區域
114:導電性阻障層
116:底部電極層
116A:第一底部電極層
116B:第二底部電極層
118:MTJ膜堆疊物
118A:反鐵磁層
118B:固定層
118C:穿隧屏障層
118D:自由空層
120:第一頂部電極層
121:遮罩層
122:保護遮罩
124:第二頂部電極層
126:硬遮罩層
128:感光遮罩
130,162:凹槽
132:底部電極
138,140:鈍化層
142:氧化物層
144:間隔物
148,152:抗反射層
164:電阻器
166:界面氧化物層
168:絕緣特徵部件
WL:字元線
BL:位元線
M1-M6:金屬化層
L1-L6:金屬線
V1-V6:導孔
50L:邏輯區域
50M:記憶體區域
154L,160L:導電線
D1:距離
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖係根據一些實施例的半導體裝置方塊圖。
第2圖係根據一些實施例的半導體裝置剖面圖。
第3至15圖係根據一些實施例在製造半導體裝置的互連結構中的中間階段的各種圖式。
第16圖係根據另一些實施例的半導體裝置剖面圖。
第17至19圖係根據另一些實施例在製造半導體裝置的互連結構中的中間階段的各種圖式。
第20至21圖係根據另一些實施例在製造半導體裝置的互連結構中的中間階段的各種圖式。
第22圖係根據一些實施例的MRAM記憶胞的細部圖式。
第23圖係根據另一些實施例的MRAM記憶胞的細部圖式。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。 當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
根據一些實施例，形成積體電路的互連結構，且在互連結構的記憶區域形成MTJ堆疊物。使用MTJ堆疊物來形成互連結構中的MRAM記憶胞。於MTJ堆疊物形成期間，於互連結構的邏輯區域之上形成保護遮罩。使用保護遮罩來圖案化MTJ堆疊物，例如，在保護遮罩覆蓋邏輯區域時圖案化MTJ堆疊物。使用保護遮罩有助於避免在形成MTJ堆疊物時對介電質特徵部件的過度蝕刻，藉以避免損壞互連結構下面的導電特徵部件。
第1圖係根據一些實施例的半導體裝置50的方塊圖。半導體裝置50包含MRAM陣列52、列解碼器54、以及行解碼器56。MRAM陣列52包含排列成列以及行的MRAM記憶胞58。列解碼器54可為，例如，靜態CMOS解碼器、虛擬NMOS解碼器或其類似物。於操作期間，列解碼器54透過啟動與所需的列相 應的字元線WL來選擇所需的MRAM陣列52列中的MRAM記憶胞58。行解碼器56可為，例如，靜態CMOS解碼器、虛擬NMOS解碼器或其類似物，且可包含寫入驅動器、感應放大器、其組合或其類似物。於操作期間，行解碼器56從所選的列中的MRAM陣列52的行選擇所需的MRAM記憶胞58的位元線BL，並以位元線BL自所選的MRAM記憶胞58讀取資料或對所選的MRAM記憶胞58寫入資料。
第2圖係根據一些實施例的半導體裝置50的剖面圖。第2圖係簡化的圖式，且為了清楚說明而省略掉了一些特徵部件。半導體裝置50包含邏輯區域50L以及記憶體區域50M。記憶裝置(例如，MRAM)形成在記憶體區域50M中且邏輯裝置(例如，邏輯電路)形成在邏輯區域50L中。舉例而言，MRAM陣列52(參見第1圖)可形成在記憶體區域50M中，且列解碼器54以及行解碼器56(參見第1圖)形成在邏輯區域50L中。邏輯區域50L可佔據半導體裝置50的大部分區域。舉例而言，邏輯區域50L可佔據半導體裝置50的95%至99%的區域，而記憶體區域50M佔據半導體裝置50的剩餘區域。記憶體區域50M可設置在邏輯區域50L的邊緣，或邏輯區域50L可圍繞記憶體區域50M。
邏輯區域50L以及記憶體區域50M形成在相同的半導體基板60之上。半導體基板60可為摻雜或未摻雜的矽、或絕緣體上覆半導體(SOI)基板的主動層。半導體基板60可包含其他半導體材料，像是鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或其組合。也可使用像是多層基板或是漸變基板(gradient substrate)等其他基板。
將裝置62形成在半導體基板60的主動表面。裝置62可為主動裝置或被動裝置。舉例而言，裝置62可為透過任何適合的形成方法形成的電晶體、 二極體、電容器、電阻器或其類似物。將裝置62互連以形成半導體裝置50的記憶裝置以及邏輯裝置。舉例而言，一些裝置62可為存取電晶體。
將一或多層層間介電質(ILD)層64形成在半導體基板60之上，並形成像是接觸插塞66的導電特徵部件以電性連接裝置62。ILD層64可由任何適合的介電質材料形成，適合的介電質材料例如，氮化物，像是氮化矽；氧化物，像是氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)或其類似物；或其類似物。ILD層可透過任何可接受的沉積製程形成，像是旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、其類似製程或其組合。ILD層中的導電特徵部件可透過任何適合的製程形成，像是沉積、鑲嵌(例如，單鑲嵌、雙鑲嵌等)、其類似製程、或其組合。
互連結構68形成於半導體基板60之上。互連結構68將裝置62互連以形成積體電路於各邏輯區域50L以及記憶體區域50M中。互連結構68包含多層金屬化層M1-M6。雖然以六層金屬化層進行說明，然而應理解的是可含更多層或更少層的金屬化層。各金屬化層M1-M6包含介電質層中的金屬化圖案。金屬化圖案電性耦合至半導體基板60的裝置62，且分別包含形成在一或多層金屬間介電質(IMD)中的金屬線L1-L6以及導孔V1-V6。互連結構68可藉由像是單鑲嵌製程、雙鑲嵌製程等鑲嵌製程或其類似製程形成。在一些實施例中，接觸插塞66亦是金屬化圖案的一部分，像是金屬導孔V1的最底層的一部分。第2圖亦標示有一些參考符號，這些參考符號將在下文中進一步描述。
MRAM記憶胞58形成於互連結構68中。MRAM記憶胞58可形成在金屬化層M1-M6中之任一層中，且以其形成於中間金屬化層M5中進行說明。各MRAM記憶胞58包含導電導孔72、導電導孔72上的底部電極74、底部電極74上 的MTJ堆疊物76以及MTJ堆疊物76上的頂部電極78。另外的IMD層80可形成為圍繞MRAM記憶胞58，且MRAM記憶胞58具有延伸穿過IMD層80的導電導孔72。間隔物82亦可形成為圍繞MRAM記憶胞58。IMD層80及/或間隔物82環繞並保護MRAM記憶胞58的部件。MTJ堆疊物76的電阻係可編程的，並且可在高電阻(Rap)和低電阻(Rp)之間切換，高電阻(Rap)可表示像是“1”的值，低電阻(Rp)可表示像是“0”的值。如此一來，可透過利用其相應的存取電晶體對其MTJ堆疊物76的電阻進行編程，來將值寫入MRAM記憶胞58，且可透過利用上述存取電晶體測量MTJ堆疊物76的電阻來從MRAM記憶胞58中讀取上述值。
MRAM記憶胞58電性連接至裝置62。導電導孔72物理和電性耦合到下面的金屬化圖案，像是於用以說明之例子中的金屬線L4。頂部電極78物理和電性耦合到上面的金屬化圖案，像是於用以說明之例子中的金屬導孔V6。MRAM記憶胞58排列在具有成列以及成行的記憶體的MRAM陣列中。金屬化圖案包含MRAM陣列的存取線(例如，字元線以及位元線)。舉例而言下面的金屬化圖案可包含沿著MRAM陣列的列設置的字元線，而上面的金屬化圖案可包含沿著MRAM陣列的行設置的位元線。
第3至20圖係根據一些實施例在製造半導體裝置50的互連結構中的中間階段的各種圖式。互連結構包含MRAM記憶胞的MRAM陣列。如以下進一步討論的，保護遮罩在記憶體區域50M的製程期間形成於邏輯區域50L之上，這有助於保護邏輯區域50L在製程期間免受過度蝕刻的損害。
於第3圖中，形成互連結構的金屬化層(例如，M4，參見第2圖)。金屬化層包括IMD層102以及導電特徵部件104(其可對應於金屬線L4，參見第2圖)。將IMD層102形成ILD層64之上。IMD層102可以任何適合的介電質材料形 成，例如，氮化物，像是氮化矽；氧化物，像是氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)等；或其類似物。IMD層102可透過任何可接受的沉積製程形成，像是旋塗、物理氣相沉積(PVD)、化學氣相沉積(CVD)、其類似製程、或其組合。IMD層102可為由k值低於約3.0的低k介電質材料形成的層。IMD層102可為由k值小於2.5的超低k(ELK)介電質材料形成的層。
導電特徵部件104形成於IMD層102中，且電性連接至裝置62。根據一些實施例，導電特徵部件104包含擴散阻障層和擴散阻障層之上的導電材料。使用例如，蝕刻製程將開口形成於IMD層102中。開口暴露下面的導電特徵部件，像是下面的金屬導孔。擴散阻障層可由TaN、Ta、TiN、Ti、CoW、或其類似物形成，且可藉由像是原子層沉積(ALD)等沉積製程形成於開口中。導電材料可包含銅、鋁、鎢、銀及其組合等或其類似物，且可透過電化學電鍍製程、CVD、ALD、PVD、其類似製程或其組合形成於開口中擴散阻障層之上。在一實施例中，導電材料為銅，而擴散阻障層為防止銅擴散至IMD層102的薄阻障層。在形成擴散阻障層和導電材料之後，可透過例如像是化學機械拋光(CMP)製程的平坦化製程來去除過量的擴散阻障層和導電材料。在一些實施例中，導電特徵部件104為金屬線。
蝕刻停止層106形成於導電特徵部件104以及IMD層102上。蝕刻停止層106可由像是氮化鋁、氧化鋁、氧化矽、氮化矽、氮氧化矽、碳化矽、其組合或其類似物的介電質材料形成。蝕刻停止層106可由化學氣相沉積(CVD)、物理氣相沉積(PVD)、ALD、介電質上旋塗(spin-on-dielectric)製程、其類似製程或其組合形成。蝕刻停止層106亦可為由複數個介電質子層形成的複合層。舉例而言，蝕刻停止層106可包含碳化矽子層和形成在碳化矽子層上的氧化鋁子層， 其中氧化鋁子層具有約10Å到約70Å的厚度，而碳化矽子層具有約80Å至約200Å的厚度。碳化矽子層用作膠合層以改善下面的層和氧化鋁子層之間的黏著性。
IMD層108形成於蝕刻停止層106上。在一些實施例中，IMD層108係由四乙氧基矽烷(tetraethyl orthosilicate(TEOS)oxide)氧化物(例如，以TEOS作為前驅物，使用化學氣相沉積(CVD)製程沉積的氧化矽)形成。在一些實施例中，IMD層108可使用PSG、BSG、BPSG、未摻雜的矽酸鹽玻璃(USG)、氟矽酸鹽玻璃(FSG)、SiOCH、可流動的氧化物、多孔氧化物、或其類似物、或其組合形成。舉例而言，IMD層108亦可由k值低於約3.0的低k介電質材料形成。IMD層108可形成為具有約500Å至約1500Å的厚度。
將導電導孔110形成延伸穿過IMD層108以及蝕刻停止層106。導電導孔110亦可被稱作底部導孔。在一些實施例中，導電導孔110包含導電性區域112以及襯於導電性區域112的側壁以及底部表面的導電性阻障層114。導電性阻障層114可由鈦、氮化鈦、鉭、氮化鉭、鈷、其組合、或其類似物形成。導電性區域112可由像是銅、鋁、鎢、鈷、其合金或其類似物的金屬形成。導電導孔110的形成可包含蝕刻IMD層108以及蝕刻停止層106以形成導孔開口，形成延伸至上述導孔開口的毯覆式導電性阻障層(blanket conductive barrier layer)，沉積金屬材料於上述毯覆式導電性阻障層之上，以及執行像是CMP製程或機械研磨製程之平坦化製程以移除過量部分的毯覆式導電性阻障層以及金屬材料。
形成一或多層底部電極層116於導電導孔110以及IMD層108上。在一些實施例中，底部電極層116形成為毯覆層(blanket layer)，且可使用CVD、物理氣相沉積(PVD)、電化學電鍍(ECP)、化學鍍或其類似製程形成。底部電極層116可由導電材料，像是Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、 其組合、多層之其或其類似物形成。舉例而言，底部電極層116可包括第一底部電極層116A以及第一底部電極層116A之上的第二底部電極層116B。第一底部電極層116A可由像是TaN的第一導電材料製成而第二底部電極層116B可由像是TiN的第二導電材料製成。在一些實施例中，第一底部電極層116A具有約20Å至約100Å的厚度。在一些實施例中，第二底部電極層116B具有高達約100Å的厚度。在一些實施例中，例如在形成單個底部電極層116的實施例中，第二底部電極層116B會被省略。
在第4圖中，MTJ膜堆疊物118形成於底部電極層116上。MTJ膜堆疊物118為包含反鐵磁層118A、反鐵磁層118A之上的固定層118B、固定層118B之上的穿隧屏障層118C以及穿隧屏障層118C之上的自由空層(free layer)118D的多層。MTJ膜堆疊物118具有約200Å至約400Å的總厚度。可使用像是CVD、PVD、ALD、其組合或其類似物的一或多個沉積方法來沉積MTJ膜堆疊物118的各層。
反鐵磁層118A可由包含鎂(Mn)以及像是鉑(Pt)、銥(Ir)、銠(Rh)、鎳(Ni)、鈀(Pd)、鐵(Fe)、鋨(Os)中的一或多種其他金屬的金屬合金形成。舉例而言，反鐵磁層118A可由PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、OsMn或其類似物形成。反鐵磁層118A可具有約50Å至約200Å的厚度。
固定層118B可由矯頑場(coercivity field)大於自由空層118D的鐵磁材料形成，像是鈷鐵(CoFe)、鈷鐵硼(CoFeB)、其組合或其類似物。固定層118B可具有約50Å至約200Å的厚度。在一些實施例中，固定層118B具有其中磁性層之間的耦合是鐵磁耦合的合成鐵磁(SFM)結構。固定層118B也可採用包含被複數個非磁性間隔層隔開的複數個磁性金屬層的合成反鐵磁(SAF)結構。磁性金屬層 可由Co、Fe、Ni或其類似物形成。非磁性間隔層可由Cu、Ru、Ir、Pt、W、Ta、Mg或其類似物形成。舉例而言，固定層118B可具有Co層以及在Co層之上重複的(Pt/Co)x層，其中x表示重複數量，該重複數量可為等於或大於1的任何整數，像是約3至約20範圍內的整數。
穿隧屏障層118C可由像是MgO、AlO、AlN、其組合或其類似物的介電質材料形成。穿隧屏障層118C可具有約1nm至約10nm的厚度。穿隧屏障層118C比MTJ膜堆疊物118的其他層厚。
自由空層118D可由像是CoFe、NiFe、CoFeB、CoFeBW、其組合或其類似物的適合的鐵磁材料形成。自由空層118D也可採用類似於SAF結構的合成鐵磁結構，其調整非磁性間隔層的厚度以實現分離的磁性金屬之間的鐵磁耦合，例如，使磁矩沿同一方向耦合。自由空層118D的磁矩是可編程的，因此所得之MTJ堆疊物的電阻也可編程。具體而言，根據自由空層118D的編程磁矩(programmed magnetic moment)，所得之MTJ堆疊物的電阻可在高電阻(Rap)和低電阻(Rp)之間改變。如此一來，所得之MTJ堆疊物亦可被稱為可編程電阻元件或可編程電阻器。穿隧屏障層118C的厚度影響所得之MTJ堆疊物的Rap和Rp。
應當理解，MTJ膜堆疊物118的材料和結構可具有許多變型，這些變型也在本揭露的範圍內。舉例而言，層118A、118B、118C和118D可以與上述順序相反的順序形成。據此，自由空層118D可為MTJ膜堆疊物118的底層，而反鐵磁層118A可為MTJ膜堆疊物118的頂層。
第一頂部電極層120形成在MTJ膜堆疊物118上。在一些實施例中，第一頂部電極層120形成為毯覆層，且可使用CVD、PVD、ECP、化學鍍或其類似製程形成。第一頂部電極層120是導電層，且可包含像是鈦、鉭、鎢、鋁、 銅、其合金、多層之其或其類似物的金屬。舉例而言，第一頂部電極層120可由TiN、Ta、TaN、Ti、Ru、W、WC、多層之其或其類似物形成。在一些實施例中，第一頂部電極層120由氮化鈦形成。在一些實施例中，第一頂部電極層120具有約50Å至約200Å的厚度。在一些實施例中，第一頂部電極層120的厚度大於底部電極層116的總厚度。第一頂部電極層120在後續圖案化MTJ膜堆疊物118中被用作為硬遮罩。
遮罩層121形成在第一頂部電極層120上。在一些實施例中，遮罩層121係由氧化矽形成。在其他實施例中，遮罩層121可使用PSG、BSG、BPSG、USG、FSG、SiOCH、可流動氧化物、多孔氧化物、或其類似物或其組合來形成。舉例而言，遮罩層121亦可由k值小於約3.0的低k介電質材料形成。遮罩層121可形成為具有約100Å至約300Å的厚度。在一些實施例中，遮罩層121使用與IMD層108類似的材料和方法形成。舉例而言，遮罩層121以及IMD層108皆可由氧化矽形成。
在第5圖中，圖案化遮罩層121以暴露邏輯區域50L外的部分第一頂部電極層120。圖案化製程形成保護遮罩122，其包括遮罩層121的剩餘部分。在進行說明的例子中，保護遮罩122覆蓋全部的邏輯區域50L以及部分的記憶體區域50M。舉例而言，保護遮罩122可覆蓋高達約1%的記憶體區域50M。具體而言，保護遮罩122可覆蓋全部的邏輯區域50L以及在邏輯區域50L和記憶體區域50M的界面處的一列/行導電導孔110(例如，一列/行MRAM記憶胞58，參見第8圖)。在其他實施例中(下面進一步討論)，保護遮罩122覆蓋部分的邏輯區域50L，並暴露所有的記憶體區域50M。圖案化製程可透過適當的光學微影和蝕刻製程來執行。舉例而言，可圖案化覆蓋邏輯區域50L的像是光阻的遮罩，可使用上述遮 罩形成保護遮罩122，然後移除上述遮罩。
在圖案化保護遮罩122之後，第一頂部電極層120的暴露部分可具有減小的厚度，像是在大約30Å至約150Å的厚度。或者，第一頂部電極層120的厚度可透過上述圖案化而實質上不變。
在第6圖中，第二頂部電極層124形成在保護遮罩122和第一頂部電極層120的暴露部分上。在一些實施例中，第二頂部電極層124形成為毯覆層，且可使用CVD、PVD、ECP、化學鍍或其類似製程形成。第二頂部電極層124是導電層，且可包含像是鈦、鉭、鎢、鋁、銅、其合金、多層之其或其類似物的金屬。舉例而言，第二頂部電極層124可由TiN、Ta、TaN、Ti、Ru、W、WC、其之多層或其類似物形成。在一些實施例中，第二頂部電極層124使用與第一頂部電極層120類似的材料以及方法形成。舉例而言，第一頂部電極層120以及第二頂部電極層124可皆為氮化鈦。在其他實施例中，第一頂部電極層120以及第二頂部電極層124可為不同的材料。在一些實施例中，第二頂部電極層124具有約300Å至約1200Å的厚度。第二頂部電極層124的厚度可大於第一頂部電極層120的厚度。第二頂部電極層124在後續圖案化MTJ膜堆疊物118中被用作為硬遮罩。
在形成第二頂部電極層124之後，在第二頂部電極層124之上形成一或多個遮罩。在一些實施例中，一或多個遮罩可包括一或多個硬遮罩、三層遮罩、其組合或其類似物。舉例而言，硬遮罩層126可形成在第二頂部電極層124之上，而感光遮罩128可形成在硬遮罩層126之上。在一些實施例中，硬遮罩層126由氧化物，像是氧化鈦、氧化矽、其組合或其類似物形成。在一些實施例中，硬遮罩層126具有約50Å至約300Å的厚度。感光遮罩128可為光阻，像是單層光 阻、雙層光阻、三層光阻或其類似物。感光遮罩128形成於記憶體區域50M中，且感光遮罩128的圖案對應於後續形成的MRAM記憶胞的圖案。
在第7圖中，將感光遮罩128用作為蝕刻遮罩以蝕刻並圖案化硬遮罩層126、第二頂部電極層124以及第一頂部電極層120的暴露部分。蝕刻方法可包含電漿蝕刻法，像是離子束蝕刻(IBE)。可使用輝光放電電漿(GDP)、電容耦合電漿(CCP)、電感耦合電漿(ICP)或其類似製程來實施蝕刻。在蝕刻製程期間可能會消耗感光遮罩128。
在蝕刻製程之後，保護遮罩122的暴露部分可具有減小的厚度，像是約30Å至約150Å的厚度。或者，保護遮罩122的厚度可透過蝕刻製程而實質上不變。在蝕刻製程之後，保護遮罩122和MTJ膜堆疊物118皆可被暴露。
在第8圖中，圖案化的硬遮罩層126和第二頂部電極層124一起被用作為蝕刻遮罩以蝕刻和圖案化保護遮罩122、第一頂部電極層120、MTJ膜堆疊物118以及底部電極層116。圖案化可包含一或多個蝕刻製程，並在IMD層108中形成凹槽130。蝕刻方法可包括電漿蝕刻法，像是離子束蝕刻(IBE)。可使用輝光放電電漿(GDP)、電容耦合電漿(CCP)、電感耦合電漿(ICP)或其類似製程來實施蝕刻。舉例而言，當蝕刻方法是IBE製程時，其可以像是Ar、He、Ne、Xe、O2、N2、甲醇(CH3OH，即MeOH)、CO、氨(NH3)、其類似物或其組合的蝕刻劑，在約0.05mTorr至約0.7mTorr的壓力下以及在約10℃至約60℃的溫度下執行。圖案化的硬遮罩層126可在蝕刻製程期間被消耗。
蝕刻製程形成底部電極132、MTJ堆疊物134以及頂部電極136(包含頂部電極136A以及136B)，其一起形成MRAM記憶胞58。各MRAM記憶胞58包含底部電極132、MTJ堆疊物134以及頂部電極136。底部電極132包括底部電極 層116的剩餘部分。MTJ堆疊物134包括MTJ膜堆疊物118的剩餘部分。頂部電極136包括第一頂部電極層120以及第二頂部電極層124的剩餘部分。如以下進一步討論的，頂部電極136A的第一子集(subset)進一步包括保護遮罩122的剩餘部分，但是頂部電極136B的第二子集不包含保護遮罩122的剩餘部分。在一些實施例中，蝕刻製程會部分蝕刻IMD層108和導電導孔110。在這樣的實施例中，IMD層108的剩餘部分具有傾斜的側壁，並且在所示的剖面中具有梯形形狀。MTJ堆疊物134和底部電極132也具有傾斜的側壁，並且在所示的剖面中具有梯形形狀。此外，頂部電極136具有圓頂狀的頂表面。
如上所述，蝕刻製程可包含使用像是IBE製程的電漿蝕刻法。IBE具有很高的精度(例如，高各向異性)，其可幫助控制MTJ堆疊物134的輪廓。然而，在IBE期間可能發生再沉積，且具體而言，透過IBE蝕刻的金屬元素可被重新濺射在MTJ堆疊物134的側壁上。MTJ堆疊物134側壁上存在的蝕刻殘留物(例如，來自MTJ膜堆疊物118或底部電極層116的殘留物)可改變MTJ堆疊物134的電阻，從而導致所得之MRAM記憶胞58具有不想要的高電阻(Rap)和低電阻(Rp)值。舉例而言，導電蝕刻殘留物的存在可使MTJ堆疊物134的各層短路，降低了MTJ堆疊物134的預期電阻值。可透過長持續時間地執行IBE製程來減少蝕刻殘留物的量，例如，執行約100秒至約600秒的持續時間，這有助於增加蝕刻殘留物的消耗。
如上所述，可使用與第一頂部電極層120類似的材料和方法形成第二頂部電極層124，且可使用與IMD層108類似的材料和方法形成保護遮罩122。舉例而言，第一頂部電極層120以及第二頂部電極層124可由相同的導電電極材料(例如氮化鈦)形成，且保護遮罩122和IMD層108可由相同的介電質絕緣材 料(例如氧化矽)形成。電極材料和絕緣材料相對於IBE製程具有適度的蝕刻選擇性。舉例而言，相對於IBE製程，絕緣材料的蝕刻速率與電極材料的蝕刻速率之比可為約1：1至約1：2.5。在第一頂部電極層120是多層的實施例中，相對於IBE製程，至少第一頂部電極層120最頂層的子層對於絕緣材料具有適度的蝕刻選擇性。電極材料和絕緣材料之間適度的蝕刻選擇性有助於保護邏輯區域50L免於IBE製程期間的過度蝕刻損害。具體而言，適度的蝕刻選擇性會減慢，但不會停止邏輯區域50L中的IBE製程，其有助於防止IBE製程完全蝕刻穿過邏輯區域50L中的IMD層108。因此，將保護遮罩122夾在第一頂部電極層120和第二頂部電極層124之間可有助於保護導電特徵部件104免於受到過度蝕刻，否則導電特徵部件104會因IBE製程的長持續時間和圖案負載效應(pattern loading effect)而在記憶體區域50M中發生過度蝕刻。
如上所述，在此實施例中，保護遮罩122(參見第5圖)覆蓋了全部的邏輯區域50L以及部分的記憶體區域50M。如此一來，在IBE製程之前，至少一些MTJ堆疊物134被保護遮罩122覆蓋。因此，MRAM記憶胞58具有兩種不同類型的頂部電極136。頂部電極136A是靠近記憶體區域50M和邏輯區域50L的界面的電極，其對應於被保護遮罩122覆蓋的MRAM記憶胞58。因此，頂部電極136A可包含圖案化的保護遮罩122的一部分。頂部電極136B是在記憶體區域50M內部的電極，其對應於未被保護遮罩122覆蓋的MRAM記憶胞58。如上所述，保護遮罩122是介電質材料。因此頂部電極136A具有比頂部電極136B更大的電阻。如此一來，與具有頂部電極136B的MRAM記憶胞58相比，具有頂部電極136A的MRAM記憶胞58具有增加的高電阻(Rap)和低電阻(Rp)值。此外，頂部電極136A的厚度大於頂部電極136B的厚度。舉例而言，頂部電極136A和136B可具有約 200Å至約400Å的厚度，且頂部電極136A可比頂部電極136B厚一個保護遮罩122的厚度，例如，約30Å至約150Å的厚度。此外，由於蝕刻選擇性的差異，被保護遮罩122覆蓋的IMD層108的部分的凹陷程度比未被保護遮罩122覆蓋的IMD層108的部分小。具體而言，凹槽130在深度上相差距離D1，距離D1可在約60Å至約300Å的範圍內。
在第9圖中，鈍化層138毯覆地形成在MRAM記憶胞58之上以及凹槽130(參見第8圖)中。在一些實施例中，鈍化層138可包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽、其組合或其類似物，且可使用CVD、電漿增強化學氣相沉積(PECVD)、ALD、電漿增強原子層沉積(PEALD)、PVD、其組合或其類似製程形成。在一些實施例中，鈍化層138可減少或防止水分(例如，H2O)在後續製程期間擴散進MRAM記憶胞58中。在一些實施例中，鈍化層138可具有約100Å至約800Å的厚度。
在第10圖中，鈍化層138被圖案化以暴露頂部電極136的頂部。在一些實施例中，圖案化是乾蝕刻製程，像是各向異性蝕刻製程。圖案化去除鈍化層138的水平部分。隨後，在鈍化層138之上形成其他鈍化層140，且在鈍化層140之上形成氧化物層142。在一些實施例中，鈍化層140係由鈍化層138的候選材料和方法中之其一所形成，但是鈍化層140係由與鈍化層138不同的材料形成。舉例而言，鈍化層138可由氧化物，例如，氧化矽形成，而鈍化層140可由氮化物，例如，氮化矽形成。在一些實施例中，氧化物層142可包括氧化矽或其類似物，且可使用CVD、PECVD、ALD、PEALD、其組合或其類似製程形成。隨後，執行一個或多個乾蝕刻製程以蝕刻鈍化層140和氧化物層142並暴露頂部電極136的頂部，例如第二頂部電極層124的頂部。在一些實施例中，一或多種 乾刻蝕製程是各向異性刻蝕工藝，且其去除鈍化層140和氧化物層142的水平部分。鈍化層138、鈍化層140以及氧化物層142的剩餘部分形成設置在MRAM記憶胞58側壁上的間隔物144。邏輯區域50L中的IMD層108會在圖案化間隔物144之後暴露。
在第11圖中，IMD層146形成在間隔物144、MRAM記憶胞58以及IMD層108之上。在一些實施例中，IMD層146使用與IMD層108類似的材料和方法形成。然後在IMD層146上形成抗反射層148。抗反射層148可為無氮的抗反射層(NFARL)，且可由像是碳氧化矽的無氮介電質材料形成。在邏輯區域50L的後續製程期間，IMD層146和抗反射層148將用於保護記憶體區域50M。
在第12圖中，圖案化抗反射層148、IMD層146以及IMD層108以暴露邏輯區域50L中的蝕刻停止層106。在一些實施例中，圖案化製程可包括適當的光學微影和蝕刻製程。在圖案化製程之後，保留了記憶體區域50M中部分的抗反射層148以及IMD層146。
在第13圖中，在蝕刻停止層106、圖案化的IMD層146以及圖案化的抗反射層148之上形成IMD層150。在一些實施例中，IMD層150使用與IMD層108類似的材料和方法形成。然後在IMD層150上形成抗反射層152。在一些實施例中，抗反射層152使用與抗反射層148類似的材料和方法形成。
在第14圖中，在IMD層150和蝕刻停止層106中形成導電特徵部件154。導電特徵部件154可包含導電線154L和導電導孔154V，並形成在邏輯區域50L中。記憶體區域50M可沒有導電特徵部件154。可透過像是鑲嵌製程的適當方法來形成導電特徵部件154。範例的鑲嵌製程包括單鑲嵌製程、雙重鑲嵌製程及其類似製程。在一些實施例中，導電特徵部件開口是透過導孔先製製程 (via-first process)形成。在其他實施例中，導電特徵部件開口通過溝槽先製製程(trench-first process)形成。隨後，導電特徵部件開口填入適當的導電材料，像是銅、鋁、其組合或其類似物。接著執行像是CMP製程的平坦化製程以去除記憶體區域50M之上的過量材料並暴露頂部電極136的最上表面。在一些實施例中，平坦化之後，頂部電極136(例如，第二頂部電極層124)的最上表面與導電特徵部件154的最上表面是平坦的。在一些實施例中，平坦化製程完全去除了抗反射層152(參見第13圖)。在平坦化製程之後，頂部電極136具有均勻的厚度，例如，頂部電極136A的組成部件的總厚度等於頂部電極136B的組成部件的總厚度。儘管每個導電導孔154V和相應的導電線154L以單獨的元件進行說明，但是應當理解，其可為連續的導電特徵部件，像是在導電導孔154V和相應的導電線154L係透過雙鑲嵌製程形成的實施例中。
在第15圖中，形成互連結構的其他金屬化層(例如，M6，參見第2圖)。金屬化層包括蝕刻停止層156、IMD層158以及導電特徵部件160。導電特徵部件160包含導電導孔160V(其可對應於金屬導孔V6，參見第2圖)以及導電線160L(其可對應於金屬線L6，參見第2圖)，且形成在邏輯區域50L以及記憶體區域50M。在一些實施例中，蝕刻停止層156使用與蝕刻停止層106類似的材料和方法形成。在一些實施例中，IMD層158使用與IMD層150類似的材料和方法形成。在一些實施例中，導電特徵部件160使用與導電特徵部件154類似的材料和方法形成。導電特徵部件160電性連接到形成於記憶體區域50M中的記憶裝置(例如，MRAM)以及形成於邏輯區域50L中的邏輯裝置(例如，邏輯電路)。具體而言，導電特徵部件160物理和電性連接到導電特徵部件154和頂部電極136。在一些實施例中，導電特徵部件160將記憶裝置電性連接到邏輯裝置。舉例而言，導電特徵 部件160可用來將一些導電特徵部件154連接到一些頂部電極136。儘管每個導電導孔160V和相應的導電線160L以單獨的元件進行說明，但是應當理解，其可為連續的導電特徵部件，像是在導電導孔154V和相應的導電線154L係透過雙鑲嵌製程形成的實施例中。
第16圖係根據另一些實施例的半導體裝置50的剖面圖。在此實施例中，保護遮罩122被圖案化以比第5圖的實施例進一步延伸到記憶體區域50M中。舉例而言，保護遮罩122可覆蓋0.1%至1%的記憶體區域50M。具體而言，保護遮罩122可覆蓋全部的邏輯區域50L以及在邏輯區域50L和記憶體區域50M的界面處的約10至約30列/行的MRAM記憶胞58。如此一來，靠近記憶體區域50M和邏輯區域50L的界面處的多列/行的MRAM記憶胞58具有頂部電極136A，頂部電極136A具有部分保護遮罩122。在保護遮罩122的圖案化製程期間可能發生微影偏移(lithographic shifting)。保護遮罩122和記憶體區域50M之間的重疊量可根據圖案化期間的移位程度而變化。
第17至19圖係根據另一些實施例在製造半導體裝置50中的中間階段的剖面圖。第17至19圖的實施例的一些製程步驟與第3至15圖的實施例的製程步驟類似，因此僅描述製程步驟中的差異。在此實施例中，保護遮罩122被圖案化以僅覆蓋邏輯區域50L的一部分，並且暴露所有的記憶體區域50M。
第17圖顯示處於與第7圖類似的製程狀態，例如在圖案化第一頂部電極層120之後的半導體裝置50。圖案化保護遮罩122，使得靠近記憶體區域50M的邏輯區域50L部分被暴露。據此，保護遮罩122覆蓋大部分但不是全部的邏輯區域50L。舉例而言，保護遮罩122可覆蓋90%至99.9%的邏輯區域50L。可透過形成用於圖案化保護遮罩122(參見第5圖)的蝕刻遮罩來控制邏輯區域50L確 切的暴露量。值得注意的是，選擇遮罩使得邏輯區域50L中的導電特徵部件104被保護遮罩122覆蓋，且邏輯區域50L的暴露部分沒有導電特徵部件104。
第18圖顯示處於與第8圖類似的製程狀態，例如在圖案化MRAM記憶胞58之後的半導體裝置50。在圖案化之後，凹槽130的深度可仍相差距離D1。然而，上面討論的IBE製程期間的一些過度蝕刻可能發生在邏輯區域50L的未覆蓋部分。過度蝕刻在IMD層108中形成凹槽162，其亦可延伸到蝕刻停止層106和IMD層102。凹槽162可具有圓形的底面。雖然顯示凹槽162在邏輯區域50L的一部分，但是應當理解，凹槽162可形成在記憶胞58和邏輯區域50L的覆蓋部分之間的所有區域中。因為邏輯區域50L中的導電特徵部件104仍受保護遮罩122保護，所以凹槽162不會暴露或損壞導電特徵部件104。有利地，形成保護遮罩122以暴露部分的邏輯區域50L使得所有的保護遮罩122在圖案化MRAM記憶胞58的IBE製程期間被除去。
第19圖顯示處於與第15圖類似的製程狀態的半導體裝置50。IMD層150填入凹槽162，因此IMD層150的最底表面可低於蝕刻停止層106的最底表面。有利的是，在MRAM記憶胞58的形成期間去除所有的保護遮罩122可使所有所得之MRAM記憶胞58具有不含保護遮罩122剩餘部分的頂部電極136B。透過避免形成頂部電極136A(參見第8圖)，所有所得之MRAM記憶胞58可具有類似的高電阻(Rap)和低電阻(Rp)值。
第20至21圖係根據另一些實施例在製造半導體裝置50中的中間階段的剖面圖。第20至21圖的實施例的一些製程步驟與第3至15圖的實施例的製程步驟類似，因此僅描述製程步驟中的差異。在此實施例中，保護遮罩122被圖案化以覆蓋部分的邏輯區域50L，且暴露所有的記憶體區域50M。此外，電阻器 164形成在邏輯區域50L中。雖然僅顯示了一個電阻器164，但是應當理解，可形成複數個電阻器164。
第20圖顯示處於與第8圖類似的製程狀態，例如在圖案化MRAM記憶胞58之後的半導體裝置50。在圖案化MRAM記憶胞58(參見第8圖)的製程期間，在邏輯區域50L中一些部分的底部電極層116和MTJ膜堆疊物118被遮蔽。一些被遮蔽的部分底部電極層116和MTJ膜堆疊物118因此被留在邏輯區域50L中，並形成將成為電阻器164的物。作為形成電阻器164的例子，可在邏輯區域50L中形成具有圖案的感光遮罩128(參見第6圖)，並將其在後續的圖案化製程(像是參照第7以及8圖所述的圖案化製程)中用來對電阻器164進行圖案化。在圖案化後，凹槽130的深度可仍相差距離D1。為了有助於保護底部電極層116並確保電阻器164的形成，在此實施例中保護遮罩122的厚度可更大，例如在約200Å至約500Å的範圍內。
第21圖顯示處於與第15圖類似的製程狀態的半導體裝置50。一些導電特徵部件154物理和電性耦合到電阻器164，像是耦合到電阻器164的最上表面。電阻器164的最上表面的一些部分也可與IMD層146接觸。有利地，透過從部分MTJ膜堆疊物118在邏輯區域50L中形成電阻器164，可形成用於邏輯裝置的高阻抗的電阻器164。舉例而言，電阻器164可具有約0.5kΩ至約5kΩ的阻抗。
第22圖係根據一些實施例的MRAM記憶胞58的細部圖式。在MRAM記憶胞58的形成期間，可在頂部電極136B中形成界面氧化物層166於第一頂部電極層120和第二頂部電極層124之間。界面氧化物層166可在形成第二頂部電極層124之前，透過氧化第一頂部電極層120來形成。舉例而言，第一頂部電極層120和第二頂部電極層124可在不同的製程中形成，且可在製程之間破壞處 理室中的真空，使第一頂部電極層120暴露於含氧環境中。可透過改變暴露於環境的持續時間來控制界面氧化物層166的厚度。在一些實施例中，可任選地透過蝕刻界面氧化物層166來進一步控制厚度。舉例而言，可在形成第二頂部電極層124(參見第6圖)之前以dHF進行濕蝕刻，以將界面氧化物層166減小到所需的厚度。界面氧化物層166的餘量會影響MRAM記憶胞58的高電阻值(Rap)和低電阻值(Rp)，較厚的界面氧化物層166會導致較高的電阻值。換句話說，MRAM記憶胞58的高電阻值(Rap)和低電阻值(Rp)可透過將界面氧化物層166形成為期望的厚度來調節。如此一來，在一些實施例中，一些頂部電極136(例如，頂部電極136A)可具有第一厚度的第一介電質層(例如，保護遮罩122)，而一些頂部電極136(例如，頂部電極136B)可具有較小的第二厚度的第二介電質層(例如，界面氧化物層166)。
第23圖係根據另一些實施例的MRAM記憶胞58的細部圖式。在MRAM記憶胞58的形成期間，可在頂部電極136B中形成絕緣特徵部件168於第一頂部電極層120和第二頂部電極層124之間。可透過圖案化保護遮罩122來形成絕緣特徵部件168以部分覆蓋一些MRAM記憶胞58，使得來自保護遮罩122的殘留物留在一些頂部電極136B中。界面氧化物層166也可形成在第二頂部電極層124和絕緣特徵部件168之間。界面氧化物層166因此可與下面的特徵部件具有不平坦的(例如，非平面的)界面。如上所述，可執行清潔製程以嘗試並控制界面氧化物層166的厚度。界面氧化物層166和絕緣特徵部件168的餘量可影響MRAM記憶胞58的高電阻(Rap)和低電阻(Rp)值，較厚的界面氧化物層166和較大的絕緣特徵部件168導致較高的電阻值。
應當理解，由於製程的變化，半導體裝置50可具有本文討論的許 多特徵部件。舉例而言，半導體裝置50可具有：具有平坦的界面氧化物層166的MRAM記憶胞58、具有不平坦的界面氧化物層166的MRAM記憶胞58、以及不具有界面氧化物層166的MRAM記憶胞58。此外，凹槽162(參見第18圖)可在邏輯區域50L的一些區域中形成，而不在邏輯區域50L的其他區域中形成。最後，電阻器164(參見第21圖)可在邏輯區域50L的一些區域中形成，而不在邏輯區域50L的其他區域中形成。舉例而言，凹槽162皆可形成在邏輯區域50L的一些區域中，而電阻器164可形成在邏輯區域50L的其他區域中。
實施例可實現優點。在至少部分邏輯區域50L(參見第5圖)之上形成保護遮罩122，有助於保護邏輯區域50L在圖案化MTJ堆疊物134(參見第8圖)的IBE製程期間免受過度蝕刻損壞。具體而言，保護遮罩122減慢了邏輯區域50L中的IBE製程，防止IBE製程破壞下面的導電特徵部件104。因此，可提高所得之MRAM記憶胞58的可靠性，且可提高半導體裝置50的製造產率。
在一個實施例中，一種半導體裝置的製造方法包括：在半導體基板之上形成第一金屬間介電質(IMD)層；在第一IMD層之上形成底部電極層；在底部電極層之上形成磁穿隧接面(MTJ)膜堆疊物；在MTJ膜堆疊物之上形成第一頂部電極層；形成覆蓋第一頂部電極層的第一區域的保護遮罩，第一頂部電極層的第二區域未被保護遮罩覆蓋；在保護遮罩以及第一頂部電極層之上形成第二頂部電極層；並利用離子束蝕刻(IBE)製程對第二頂部電極層、第一頂部電極層、MTJ膜堆疊物、底部電極層以及第一IMD層進行圖案化以形成MRAM記憶胞，其中保護遮罩在IBE製程期間被蝕刻，IBE製程以第一蝕刻速率蝕刻保護遮罩，IBE製程以第二蝕刻速率蝕刻第一頂部電極層，第一蝕刻速率小於第二蝕刻速率。
在上述方法的一些實施例中，形成保護遮罩包含：使用四乙氧基矽烷(TEOS)作為前驅物，利用化學氣相沉積(CVD)製程在第一頂部電極層的第一區域和第二區域上沉積遮罩層；圖案化上述遮罩層以移除該遮罩層在第一頂部電極層的第二區域上的部分。在上述方法的一些實施例中，MRAM記憶胞由第一頂部電極層的第一區域形成，且MRAM記憶胞包含：包含在IBE製程之後剩餘的部分底部電極層的底部電極；包含在IBE製程之後剩餘的部分MTJ膜堆疊物的MTJ堆疊物；以及包含在IBE製程之後剩餘的部分第一頂部電極層和第二頂部電極層的頂部電極，其中IBE製程會移除所有的保護遮罩。在上述方法的一些實施例中，MRAM記憶胞由第一頂部電極層的第二區域形成，且MRAM記憶胞包含：包含IBE製程之後剩餘的部分底部電極層的底部電極；包含在IBE製程之後剩餘的部分MTJ膜堆疊物的MTJ堆疊物；以及包含在IBE製程之後剩餘的部分第一頂部電極層、第二頂部電極層以及保護遮罩的頂部電極。在一些實施例中，方法進一步包括：利用IBE製程圖案化第一凹槽和第二凹槽在第一IMD層中，第一凹槽在部分第一IMD層中，該些部分第一IMD層在第一頂部電極層的第一區域下面，第二凹槽在部分第一IMD層中，該些部分第一IMD層在第一頂部電極層的第二區域下面，第二凹槽比第一凹槽深。在一些實施例中，方法進一步包括：利用IBE製程圖案化第三凹槽在第一IMD層中，將第三凹槽設置於第一頂部電極層的第二區域下面，第三凹槽比第一凹槽和第二凹槽深。在一些實施例中，方法進一步包括：利用IBE製程對MTJ膜堆疊物、底部電極層以及第一IMD層進行圖案化，以形成電阻器；在電阻器之上形成第二IMD層；並形成延伸穿過第二IMD層以接觸電阻器的導電特徵部件。在方法的一些實施例中，第一蝕刻速率與第二蝕刻速率的比率在1：1至1：2.5的範圍內。在方法的一些實施例中，將IBE製 程執行100秒至600秒範圍的持續時間。在方法的一些實施例中，第一區域佔據第一頂部電極層95%至99%的面積。
在一實施例中，一種半導體裝置包含：包含主動裝置的半導體基板；在半導體基板之上的第一金屬間介電質(IMD)層；延伸穿過第一IMD層的第一導電特徵部件，第一導電特徵部件電性連接到主動裝置；在第一導電特徵部件之上的第一底部電極；在第一底部電極之上的第一磁穿隧接面(MTJ)堆疊物；第一頂部電極包含：第一MTJ堆疊物之上的第一導電層；第一導電層之上的介電質層；以及介電質層之上的第二導電層；在第一頂部電極之上的第二IMD層；延伸穿過第二IMD層的第二導電特徵部件，第二導電特徵部件接觸第一頂部電極。
在一些實施例中，上述半導體裝置進一步包括：延伸穿過第一IMD層的第三導電特徵部件；在第三導電特徵部件之上的第二底部電極；在第二底部電極之上的第二MTJ堆疊物；第二頂部電極包含：在第二MTJ堆疊物之上的第三導電層；以及在第三導電層之上的第四導電層；以及延伸穿過第二IMD層的第四導電特徵部件，第四導電特徵部件接觸第二頂部電極，其中第二IMD層在第二頂部電極之上，且其中第三導電層和第四導電層的總厚度等於第一導電層、介電質層和第二導電層的總厚度。在一些實施例中，半導體裝置進一步包括：設置在第一導電層、第二導電層、第三導電層、第四導電層、介電質層、第一MTJ堆疊物、第二MTJ堆疊物、第一底部電極以及第二底部電極的側壁上的間隔物。在一些實施例中，半導體裝置進一步包含在第三導電層和第四導電層的界面處的界面氧化物層，界面氧化物層是平坦的。在一些實施例中，半導體裝置進一步包含在第三導電層和第四導電層的界面處的界面氧化物層，界面氧 化物層是不平坦的。在一些實施例中，半導體裝置進一步包含：在半導體基板之上的第三IMD層，第三IMD層與第一IMD層相鄰；延伸穿過第三IMD層的第三導電特徵部件，第三導電特徵部件電性連接到主動裝置；第四導電特徵部件延伸穿過第二IMD層，第四導電特徵部件接觸第三導電特徵部件。
在一實施例中，一種半導體裝置包含：包含主動裝置的半導體基板；在半導體基板之上的層間介電質(ILD)層；在ILD層之上的第一金屬間介電質(IMD)層；延伸穿過第一IMD層第一導電特徵部件，第一導電特徵部件電性連接到主動裝置；在第一導電特徵部件之上的第一底部電極；在第一底部電極之上的第一磁穿隧接面(MTJ)堆疊物；第一頂部電極包含：第一MTJ堆疊物之上的第一導電層；以及第一導電層之上的第二導電層；設置在第一導電層、第二導電層、第一MTJ堆疊物以及第一底部電極的側壁上的間隔物；第二IMD層具有第一部分和第二部分，第一部分在第一IMD層之上，第二部分至少部分地延伸到第一IMD層中；以及第二導電特徵部件延伸穿過第二IMD層的第一部分，第二導電特徵部件電性連接到主動裝置。
在半導體裝置的一些實施例中，第二IMD層的第二部分具有圓形的底表面。在一些實施例中，半導體裝置進一步包括：在部分第一IMD層上的電阻器，第二IMD層與電阻器的頂表面接觸；以及延伸穿過第二IMD層的第一部分的第三導電特徵部件，第三導電特徵部件接觸電阻器的頂表面。在半導體裝置的一些實施例中，第一頂部電極進一步包含：設置於第一導電層的一部分與第二導電層的一部分之間的介電質特徵部件；以及在第一導電層和第二導電層的界面處有界面氧化物層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知 識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
50:半導體裝置
58:MRAM記憶胞
60:半導體基板
62:裝置
64:層間介電質(ILD)層
66:接觸插塞
68:互連結構
72:導電導孔
74:底部電極
76:磁穿隧接面(MTJ)堆疊物
78:頂部電極
80,102,158:金屬間介電質(IMD)層
82:間隔物
M1-M6:金屬化層
L1-L6:金屬線
V1-V6:導孔
50L:邏輯區域
50M:記憶體區域

Claims (12)

  1. 一種半導體裝置的製造方法，包括：形成一第一金屬間介電質(IMD)層於一半導體基板之上；形成一底部電極層於該第一IMD層之上；形成一磁穿隧接面(MTJ)膜堆疊物於該底部電極層之上；形成一第一頂部電極層於該MTJ膜堆疊物之上；形成覆蓋該第一頂部電極層的一第一區域的一保護遮罩，該第一頂部電極層的一第二區域未被該保護遮罩覆蓋；形成一第二頂部電極層於該保護遮罩以及該第一頂部電極層之上；以及以一離子束蝕刻(IBE)製程圖案化該第二頂部電極層、該第一頂部電極層、該MTJ膜堆疊物、該底部電極層、以及該第一IMD層以形成一磁電阻式隨機存取記憶體(MRAM)記憶胞，其中該保護遮罩在該IBE製程期間被蝕刻，該IBE製程以一第一蝕刻速率蝕刻該保護遮罩，該IBE製程以一第二蝕刻速率蝕刻該第一頂部電極層，該第一蝕刻速率小於該第二蝕刻速率。
  2. 如請求項1之半導體裝置的製造方法，其中形成該保護遮罩包括：使用四乙氧基矽烷(TEOS)作為一前驅物，利用一化學氣相沉積製程在該第一頂部電極層的該第一區域和該第二區域上沉積一遮罩層；以及圖案化該遮罩層以移除該遮罩層在該第一頂部電極層的該第二區域之上的部分。
  3. 如請求項1之半導體裝置的製造方法，其中該MRAM記憶胞係由該第一頂部電極層的該第一區域或者該第一頂部電極層的該第二區域形成， 當該MRAM記憶胞係由該第一頂部電極層的該第一區域形成時，該MRAM記憶胞包括：一底部電極，包括在該IBE製程之後剩餘的部分該底部電極層；一MTJ堆疊物，包括在該IBE製程之後剩餘的部分該MTJ膜堆疊物；以及一頂部電極，包括在該IBE製程之後剩餘的部分該第一頂部電極層和該第二頂部電極層，其中該IBE製程會移除所有的該保護遮罩；當該MRAM記憶胞係由該第一頂部電極層的該第二區域形成，且該MRAM記憶胞包括：一底部電極，包括在該IBE製程之後剩餘的部分該底部電極層；一MTJ堆疊物，包括在該IBE製程之後剩餘的部分該MTJ膜堆疊物；以及一頂部電極，包括在該IBE製程之後剩餘的部分該第一頂部電極層、該第二頂部電極層以及該保護遮罩。
  4. 如請求項1至3中之任一項之半導體裝置的製造方法，進一步包括：利用該IBE製程圖案化一第一凹槽和一第二凹槽在該第一IMD層中，該第一凹槽在位於該第一頂部電極層的該第一區域下面的部分該第一IMD層中，該第二凹槽在位於該第一頂部電極層的該第二區域下面的部分該第一IMD層中，該第二凹槽比該第一凹槽深。
  5. 如請求項1至3中之任一項之半導體裝置的製造方法，進一步包括：利用該IBE製程對該MTJ膜堆疊物、該底部電極層以及該第一IMD層進行圖案化，以形成一電阻器； 形成一第二IMD層在該電阻器之上；以及形成一導電特徵部件，其延伸穿過該第二IMD層以接觸該電阻器。
  6. 如請求項1至3中之任一項之半導體裝置的製造方法，其中該第一蝕刻速率與該第二蝕刻速率的比率在1：1至1：2.5的範圍內。
  7. 一種半導體裝置，包括：一半導體基板，包括複數個主動裝置；一第一金屬間介電質(IMD)層，在該半導體基板之上；一第一導電特徵部件，延伸穿過該第一IMD層，該第一導電特徵部件電性連接到該複數個主動裝置；一第一底部電極，在該第一導電特徵部件之上；一第一磁穿隧接面(MTJ)堆疊物，在該第一底部電極之上；一第一頂部電極，包括：一第一導電層，在該第一MTJ堆疊物之上；一介電質層，在該第一導電層之上；以及一第二導電層，在該介電質層之上；一第二IMD層，在該第一頂部電極之上；以及一第二導電特徵部件，延伸穿過該第二IMD層，該第二導電特徵部件接觸該第一頂部電極。
  8. 如請求項7之半導體裝置，進一步包括：一第三導電特徵部件，延伸穿過該第一IMD層；一第二底部電極，在該第三導電特徵部件之上；一第二MTJ堆疊物，在該第二底部電極之上； 一第二頂部電極，包括：一第三導電層，在該第二MTJ堆疊物之上；以及一第四導電層，在該第三導電層之上；以及一第四導電特徵部件，延伸穿過該第二IMD層，該第四導電特徵部件接觸該第二頂部電極，其中該第二IMD層係在該第二頂部電極之上，且其中該第三導電層和該第四導電層的總厚度等於該第一導電層、該介電質層和該第二導電層的總厚度。
  9. 如請求項7之半導體裝置，進一步包括：一第三IMD層，在該半導體基板之上，該第三IMD層與該第一IMD層相鄰；一第三導電特徵部件，延伸穿過該第三IMD層，該第三導電特徵部件電性連接到該複數個主動裝置；以及一第四導電特徵部件，延伸穿過該第二IMD層，該第四導電特徵部件接觸該第三導電特徵部件。
  10. 一種半導體裝置，包括：一半導體基板，包括複數個主動裝置；一層間介電質(ILD)層，在該半導體基板之上；一第一金屬間介電質(IMD)層，在該層間介電質(ILD)層之上；一第一導電特徵部件，延伸穿過該第一IMD層，該第一導電特徵部件電性連接到該複數個主動裝置；一第一底部電極，在該第一導電特徵部件之上；一第一磁穿隧接面(MTJ)堆疊物，在該第一底部電極之上； 一第一頂部電極，包括：一第一導電層，在該第一MTJ堆疊物之上；以及一第二導電層，在該第一導電層之上；一間隔物，設置在該第一導電層、該第二導電層、該第一MTJ堆疊物以及該第一底部電極的側壁上；一第二IMD層，具有一第一部分和一第二部分，該第一部分在該第一IMD層之上，該第二部分至少部分地延伸到該第一IMD層中；以及一第二導電特徵部件，延伸穿過該第二IMD層的該第一部分，該第二導電特徵部件電性連接到該複數個主動裝置。
  11. 如請求項10之半導體裝置，進一步包括：一電阻器，在該第一IMD層的一部分上，該第二IMD層與該電阻器的一頂表面接觸；以及一第三導電特徵部件，延伸穿過該第二IMD層的該第一部分，該第三導電特徵部件接觸該電阻器的該頂表面。
  12. 如請求項10或11之半導體裝置，其中該第一頂部電極進一步包括：一絕緣特徵部件，設置於該第一導電層的一部分與該第二導電層的一部分之間；以及一界面氧化物層，在該第一導電層和該第二導電層的一界面處。
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