TWI763200B - 記憶體系統 - Google Patents

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TWI763200B
TWI763200B TW109145653A TW109145653A TWI763200B TW I763200 B TWI763200 B TW I763200B TW 109145653 A TW109145653 A TW 109145653A TW 109145653 A TW109145653 A TW 109145653A TW I763200 B TWI763200 B TW I763200B
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TW
Taiwan
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chip
memory
bus
memory system
controller
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TW109145653A
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Inventor
坂上健二
古澤敏行
武田慎也
Original Assignee
日商鎧俠股份有限公司
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Abstract

實施形態，係提升記憶體系統之通訊頻寬。 實施形態之記憶體系統(1)，係具備有第1晶片(MC)、和被與第1晶片作了貼合的第2晶片(CC)。實施形態之記憶體系統(1)，係具備有半導體記憶裝置(4)、和記憶體控制器(3)。半導體記憶裝置(4)，係具備記憶體胞陣列(15)、及對於記憶體胞陣列(15)作控制之周邊電路(18)、以及被與周邊電路(18)作了連接的輸入輸出模組(10)。記憶體控制器(3)，係收訊從外部之主機機器而來之指示，而經由輸入輸出模組(10)來對於半導體記憶裝置(4)作控制。第1晶片(MC)，係包含記憶體胞陣列(15)，第2晶片(CC)，係包含周邊電路(18)、輸入輸出模組(10)以及記憶體控制器(3)。

Description

記憶體系統
本發明之實施形態，係有關於記憶體系統。 [關連申請案] 本申請案，係享受以日本專利申請2020-111105號(申請日：2020年6月29日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
能夠將資料非揮發性地作記憶的NAND型快閃記憶體，係為周知。
實施形態，係使記憶體系統之通訊頻寬提升。 實施形態之記憶體系統，係具備有第1晶片、和被與第1晶片作了貼合的第2晶片。實施形態之記憶體系統，係具備有半導體記憶裝置、和記憶體控制器。半導體記憶裝置，係具備記憶體胞陣列、及對於記憶體胞陣列作控制之周邊電路、以及被與周邊電路作了連接的輸入輸出模組。記憶體控制器，係收訊從外部之主機機器而來之指示，而經由輸入輸出模組來對於半導體記憶裝置作控制。第1晶片，係包含記憶體胞陣列，第2晶片，係包含周邊電路、輸入輸出模組以及記憶體控制器。
以下，參考圖面，針對實施形態作說明。各實施形態，係對於用以將發明之技術性思想具體化的裝置和方法作例示。圖面係為作示意性或概念性展示者，各圖面之尺寸以及比例等，係並非絕對會與現實之物相同。本發明之技術思想，係並不被構成要素之形狀、構造、配置等所限定。 另外，在以下之說明中，針對具有略相同之功能以及構成的構成要素，係附加相同之元件符號。構成元件符號之文字之後的數字，係藉由包含有相同文字的元件符號而被作參照，並且係使用來對於具有相同的構成之要素彼此作區別。當並不需要對於藉由包含有相同之文字的元件符號所標示之要素相互作區分時，此些之要素係分別藉由僅包含有文字的元件符號而被作參照。 [1]第1實施形態 以下，針對第1實施形態之記憶體系統1作說明。 [1-1]構成 圖1，係對於第1實施形態的記憶體系統之構成例作展示。如同圖1中所示一般，記憶體系統1，係包含有記憶體控制器3和半導體記憶裝置4。記憶體控制器3，係被與主機匯流排HB作連接。記憶體控制器3和半導體記憶裝置4，係藉由NAND匯流排NB而被作連接。記憶體系統1，例如係身為滿足UFS(Universal Flash Storage)規格之記憶裝置。 主機機器2，例如，係為個人電腦或智慧型手機。主機匯流排HB，係將記憶體系統1與主機機器2作連接。經由主機匯流排HB而在記憶體系統1與主機機器2之間所進行之通訊，係滿足UFS規格。 記憶體控制器3，係經由主機匯流排HB而從主機機器2收訊命令。記憶體控制器3，係將基於從主機機器2所收訊的命令所致之指令，經由NAND匯流排NB來對於半導體記憶裝置4作送訊。記憶體控制器3，係將經由NAND匯流排NB而從半導體記憶裝置4所收訊了的資料，經由主機匯流排HB來對於主機機器2作送訊。 半導體記憶裝置4，係身為能夠將資料非揮發性地作記憶的NAND型快閃記憶體之一種。半導體記憶裝置4，係基於經由NAND匯流排NB而從記憶體控制器3所收訊了的指令，來實行資料之寫入或讀出等之動作。 圖2，係對於在第1實施形態的記憶體系統1中所包含之半導體記憶裝置4之構成例作展示。如同圖2中所示一般，半導體記憶裝置4，係具備有輸入輸出模組10、序列／平行轉換電路13、暫存器14、記憶體胞陣列15、行解碼器16、感測放大器17、序列器18、第1內部匯流排IB1、第2內部匯流排IB2、第3內部匯流排IB3。 輸入輸出模組10，係被與NAND匯流排NB作連接，並與記憶體控制器3進行訊號之送收訊。經由NAND匯流排NB而被作通訊的複數之控制訊號，例如係包含訊號DQ0～DQ(i-1)、DQS、DQSn、CEn、CLE、ALE、WEn、RE、REn、WPn以及RBn。 訊號DQ0～DQ(i-1)，係在半導體記憶裝置4與記憶體控制器3之間而被作送收訊。i係為2以上之整數。訊號DQ0～DQ(i-1)之各者，係展現“H”準位或“L”準位之其中一者。訊號DQ0～DQ(i-1)，係藉由各者所展現的“H”準位或“L”準位之組合，來展現i位元之資訊。訊號DQ0～DQ(i-1)，係身為在半導體記憶裝置4與記憶體控制器3之間而被作送收訊的資料之實體，並可包含指令、位址以及資料之任一者。 訊號DQS以及DQSn，係在半導體記憶裝置4與記憶體控制器3之間而被作送收訊。訊號DQS以及DQSn，係為了對於在收訊訊號DQ0～DQ(i-1)時之動作時序作控制，而被作使用。 訊號CEn，係從記憶體控制器3而被送訊至半導體記憶裝置4處。訊號CEn，係身為用以將半導體記憶裝置4設為選擇狀態或者是非選擇狀態之訊號。例如，當在記憶體控制器3處被連接有複數之半導體記憶裝置4的情況時，記憶體控制器3係能夠使用訊號CEn來選擇欲使其動作之半導體記憶裝置4。當訊號CEn係身為“H”準位的情況時，記憶體控制器3係將半導體記憶裝置4設為非選擇狀態。當訊號CEn係身為“L”準位的情況時，記憶體控制器3係將半導體記憶裝置4設為選擇狀態。 訊號CLE、ALE、WEn、RE、REn以及WPn之各者，係被從記憶體控制器3而送訊至半導體記憶裝置4處。訊號CLE，係身為用以通知「訊號DQ0～DQ(i-1)乃身為指令」一事之訊號。訊號ALE，係身為用以通知「訊號DQ0～DQ(i-1)乃身為位址」一事之訊號。訊號WEn，係身為用以對於半導體記憶裝置4而下達「將訊號DQ0～DQ(i-1)導入」一事之指示的訊號。訊號RE以及REn，係身為用以對於半導體記憶裝置4而下達「將訊號DQ0～DQ(i-1)輸出」一事之指示的訊號。又，訊號RE以及REn，在將訊號DQ0～DQ(i-1)作輸出時，係對於半導體記憶裝置4之動作時序作控制。訊號WPn，係身為用以對於半導體記憶裝置4而禁止寫入以及刪除動作之訊號。 訊號RBn，係從半導體記憶裝置4而被送訊至記憶體控制器3處。訊號RBn，係身為對於半導體記憶裝置4是身為READY狀態(能夠受理從外部而來的命令之狀態)還是身為BUSY狀態(並不受理從外部而來之命令之狀態)一事作表現的訊號。 NAND匯流排NB，例如係包含與各種訊號相對應之複數之配線。具體而言，係包含有分別與訊號DQ0～DQ(i-1)相對應的i根之資料線DW、和分別與訊號DQS、DQSn、CEn、CLE、ALE、WEn、RE、REn、WPn以及RBn相對應的複數之邏輯線LW。 於後，在本說明書中，係將匯流排一次所能夠傳輸的資訊量，稱作匯流排寬幅。例如，當某一內部匯流排為具備有32位元之匯流排寬幅的情況時，該匯流排係包含32根的資料線，而能夠一次傳輸32位元之資料。例如，包含有8根的指令、位址、資料共用線之NAND匯流排NB，係具備有8位元之匯流排寬幅。另外，NAND匯流排NB之匯流排寬幅，係並不被限定於8位元。係亦可具有任意之位元數、例如4的倍數或者是2的乘冪之位元數之匯流排寬幅。 第1內部匯流排IB1、第2內部匯流排IB2以及第3內部匯流排IB3，係在半導體記憶裝置4之內部作為傳輸資訊之路徑而被作使用。例如，第1內部匯流排IB1之匯流排寬幅，係與NAND匯流排NB之匯流排寬幅相等。又，例如，第1內部匯流排IB1之匯流排寬幅，係較第2內部匯流排IB2之匯流排寬幅而更窄。 輸入輸出模組10，係包含輸入輸出電路11、和邏輯控制電路12。 輸入輸出電路11，係與記憶體控制器3進行訊號DQ0～DQ(i-1)、訊號DQS以及訊號DQSn之送收訊。輸入輸出電路11，係被與第1內部匯流排IB1作連接。輸入輸出電路11，係將基於所收訊了的訊號DQ0～DQ(i-1)而得到之資訊，經由第1內部匯流排IB1來對於序列／平行轉換電路13作送訊。又，輸入輸出電路11，係基於經由第1內部匯流排IB1而從序列／平行轉換電路13所收訊了的資訊，來輸出訊號DQ0～DQ(i-1)。 邏輯控制電路12，係收訊訊號CEn、CLE、ALE、WEn、RE、REn以及WPn，並送訊訊號RBn。邏輯控制電路12，係將基於所收訊了的訊號而得到之訊號，對於輸入輸出電路11以及序列器18作送訊。 序列／平行轉換電路13，係將序列訊號和平行訊號作轉換。序列／平行轉換電路13，係經由第1內部匯流排IB1而被與輸入輸出電路11作連接，並經由第2內部匯流排IB2而被與暫存器14作連接。序列／平行轉換電路13，係將從第1內部匯流排IB1所收訊了的訊號之匯流排寬幅擴大，並對於第2內部匯流排IB2作送訊。序列／平行轉換電路13，係將從第2內部匯流排IB2所收訊了的訊號之匯流排寬幅縮小，並對於第1內部匯流排IB1作送訊。 暫存器14，係將所受訊了的資訊作保持，並將所保持的資訊對於外部作輸出。暫存器14，係經由第2內部匯流排IB2而被與序列／平行轉換電路13作連接，並經由第3內部匯流排IB3而被與感測放大器17作連接。例如，暫存器14，係將從序列／平行轉換電路13所收訊了的資訊作保持，並對於感測放大器17作輸出。暫存器14，係將從感測放大器17所收訊了的資訊作保持，並對於序列／平行轉換電路13作輸出。 記憶體胞陣列15，係將資料非揮發性地作保持。記憶體胞陣列15，係具備有複數之位元線BL、複數之字元線WL以及複數之記憶體胞MT。複數之記憶體胞MT，例如係在行(row)方向和列(column)方向上作配列設置。複數之位元線BL，係對應於列方向地而被作設置，並被與對應於同一之列的複數之記憶體胞MT作連接。複數之字元線WL，係對應於行方向地而被作設置，並被與對應於同一之行的複數之記憶體胞MT作連接。 行解碼器16，係從暫存器14而收訊行位址，並基於此行位址而選擇行方向之記憶體胞MT。之後，行解碼器16，係對於所選擇了的行方向之記憶體胞MT而施加電壓。 感測放大器17，在資料之讀出時，係對於從記憶體胞MT而讀出至了位元線BL處之資料作感測，並將所感測了的讀出資料傳輸至暫存器14處。感測放大器17，在資料之寫入時，係將經由位元線BL而被寫入的寫入資料傳輸至記憶體胞MT處。又，感測放大器17，係從暫存器14而收訊列位址，並輸出基於該列位址所致之列之資料。 序列器18，係對於半導體記憶裝置4全體之動作作控制。例如，序列器18，係從暫存器14而收訊指令，並基於所收訊了的指令來實行讀出動作等。又，序列器18，係基於邏輯控制電路12之控制，而對於輸入輸出電路11作控制。 圖3，係對於第1實施形態的記憶體系統1之構造之其中一例作展示。如同圖3中所示一般，記憶體系統1，係包含記憶體晶片MC以及CMOS晶片CC，並具備有使記憶體晶片MC之下面與CMOS晶片CC之上面相互作了貼合的構造。記憶體晶片MC之在XY平面上之尺寸和CMOS晶片CC之在XY平面上之尺寸，係為略相等。記憶體晶片MC，例如係包含有對應於記憶體胞陣列15之構造。記憶體晶片MC，係藉由NAND製程而被製造出來。CMOS晶片CC，例如係包含有對應於輸入輸出模組10之構造。CMOS晶片CC，係藉由CMOS製程而被製造出來。關於記憶體晶片MC以及CMOS晶片CC之各者所包含的電路之詳細內容，係於後再述。 記憶體晶片MC，係於下部處，具備有複數之貼合墊片BP。記憶體晶片MC之貼合墊片BP，係被與記憶體晶片MC內之電路作電性連接。CMOS晶片CC，係於上部處，具備有複數之貼合墊片BP。CMOS晶片CC之貼合墊片BP，係被與CMOS晶片CC內之電路作電性連接。記憶體晶片MC之貼合墊片BP與CMOS晶片之貼合墊片BP，係以在將記憶體晶片MC與CMOS晶片CC之外形相互對齊並作了重疊時會相互重疊的方式，而被作配置。在記憶體晶片MC與CMOS晶片CC之間而相互對向的貼合墊片BP彼此係相互貼合，並被作電性連接。 圖4，係對於在第1實施形態的記憶體系統1中之各構成之配置的其中一例作展示。如同圖4中所示一般，在第1實施形態之記憶體系統1中，於CMOS晶片CC中係包含有記憶體控制器3和半導體記憶裝置4之一部分，於記憶體晶片MC中係包含有半導體記憶裝置4之並未被包含於CMOS晶片CC中之部分。具體而言，在CMOS晶片CC中，係包含有記憶體控制器3、和半導體記憶裝置4中之輸入輸出模組10、序列／平行轉換電路13、暫存器14、序列器18。在記憶體晶片MC中，係包含有半導體記憶裝置4中之記憶體胞陣列15、和行解碼器16、以及感測放大器17。 NAND匯流排NB，例如係具備有8位元之匯流排寬幅，並被設置在CMOS晶片CC內。第1內部匯流排IB1，例如係具備有8位元之匯流排寬幅，並被設置在CMOS晶片CC內。第2內部匯流排IB2，例如係具備有32位元之匯流排寬幅，並被設置在CMOS晶片CC內。第3內部匯流排IB3，例如係具備有32位元之匯流排寬幅，並橫跨CMOS晶片CC與記憶體晶片MC地而被作設置。具體而言，第3內部匯流排IB3，係包含由貼合墊片BP所致之電性連接。 [1-2]第1實施形態之效果 若依據以上所作了說明的第1實施形態之記憶體系統1，則係能夠使記憶體系統1之通訊頻寬提升。以下，針對第1實施形態之記憶體系統1之效果的詳細內容作說明。 為了達成半導體記憶裝置之大容量化，較理想，係將記憶體胞陣列之專有面積增大。相對於此，係周知有下述一般之半導體記憶裝置，其係將被設置有記憶體胞陣列之NAND晶片和被設置有記憶體胞陣列之周邊電路之CMOS晶片藉由相異之晶圓來作成，並具備有將此些之晶片作了貼合的貼合構造。 貼合構造，係能夠將記憶體胞陣列之專有面積增大，而能夠將晶片面積縮小。又，貼合構造，係亦能夠對於「起因於在形成記憶體胞陣列時之包含有高溫的熱處理之NAND製程而導致CMOS電路劣化」的情形作抑制。另一方面，貼合構造，係將略相等大小之2個的晶片作貼合，而構成之。因此，在能夠相對於記憶體胞陣列之面積而將周邊電路之面積縮小的情況時，係可能會在CMOS晶片CC處產生空閒空間。 又，伴隨著主機機器所處理的資料之大容量化，係對於記憶體系統內之通訊速度之高速化有所要求。為了使通訊速度高速化，係亦需要對起因於半導體記憶裝置與記憶體控制器之間之打線或印刷基板等之配線所導致的損失有所考慮。因此，較理想，係盡可能地對於配線之寄生阻抗、寄生電容、寄生電感等之寄生成分作抑制。 因此，在第1實施形態之記憶體系統1中，係在CMOS晶片CC處被配置有記憶體控制器3。具體而言，記憶體控制器3和半導體記憶裝置4之輸入輸出模組10，係被配置在CMOS晶片CC處。藉由如此這般地來作配置，記憶體控制器3與半導體記憶裝置4之間之配線，係在CMOS晶片CC內以極短之距離而被設置，而能夠對於寄生成分作抑制。其結果，第1實施形態之記憶體系統1，係能夠使動作頻率提升，而能夠使通訊頻寬提升。 進而，在第1實施形態之記憶體系統1中，由於係在CMOS晶片CC之空閒空間處被配置有記憶體控制器3，因此係成為不需要具備安裝有記憶體控制器3的個別之晶片。又，在第1實施形態之記憶體系統1中，將記憶體控制器3和半導體記憶裝置4作連接之工程，係被統合於CMOS晶片CC之形成工程中，形成記憶體控制器3之製造製程，係被與形成半導體記憶裝置4之周邊電路之製造製程適宜作統合。其結果，第1實施形態之記憶體系統1，係能夠將關連於記憶體控制器3之形成或連接的成本作削減。 [1-3]第1實施形態之變形例 第1實施形態之記憶體系統1，係可作各種之變形。以下，對於各種變形例作展示。 (第1實施形態之第1變形例) 圖5，係對於在第1實施形態之第1變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖5中所示一般，第1實施形態之第1變形例之記憶體系統1，係相對於第1實施形態之記憶體系統1，而在NAND匯流排NB、第1內部匯流排IB1、第2內部匯流排IB2以及第3內部匯流排IB3之各者的匯流排寬幅上有所相異。具體而言，在第1實施形態之第1變形例之記憶體系統1中，NAND匯流排NB係具備有32位元之匯流排寬幅，第1內部匯流排IB1係具備有32位元之匯流排寬幅，第2內部匯流排IB2係具備有64位元之匯流排寬幅，第3內部匯流排IB3係具備有64位元之匯流排寬幅。第1實施形態之第1變形例的記憶體系統1之其他之構成，係與第1實施形態相同。 匯流排一次所能夠傳輸的資訊量，係依存於匯流排寬幅。作為高速地進行通訊之方法，係可考慮將匯流排寬幅擴大。但是，若是將匯流排寬幅擴大，則在匯流排中所包含的訊號線之數量係會增加，而為了安裝匯流排所需之面積以及體積係可能會增加。例如，當控制器與半導體記憶裝置係分別被設置在個別之晶片處，並且分別被安裝於印刷基板上的情況時，若是將NAND匯流排NB之匯流排寬幅擴大，則係成為更進而需要設置與所增加的訊號線相對應之各晶片的銷以及印刷基板上之配線。 在第1實施形態之記憶體系統1中，NAND匯流排NB係被設置在CMOS晶片CC內。因此，在如同第1實施形態之第1變形例之記憶體系統1一般地而將NAND匯流排NB之匯流排寬幅擴大的情況時，伴隨著匯流排寬幅之擴大所導致的設計變更係在CMOS晶片CC內而完成。亦即是，第1實施形態之第1變形例之記憶體系統1，係能夠並不使晶片之銷或印刷基板上之配線增加地，而將NAND匯流排NB之匯流排寬幅擴大。 在第1實施形態之第1變形例之記憶體系統1中，配合於將NAND匯流排NB之匯流排寬幅擴大為32位元一事，第1內部匯流排IB1之匯流排寬幅亦係被擴大為32位元。又，針對第2內部匯流排IB2以及第3內部匯流排IB3，亦同樣的，匯流排寬幅係被擴大為64位元。關於第1內部匯流排IB1以及第2內部匯流排IB2，由於係與NAND匯流排NB同樣的而被設置在CMOS晶片CC內，因此，係能夠並不使晶片之銷或印刷基板上之配線增加地而將匯流排寬幅擴大。 第3內部匯流排IB3，係橫跨CMOS晶片CC與記憶體晶片MC地而被作設置，並包含有由貼合墊片BP所致之電性連接。因此，若是將第3內部匯流排IB3之匯流排寬幅擴大，則在第3內部匯流排IB3中所包含的訊號線係增加，貼合墊片BP之數量也可能會增加。但是，在貼合構造中，由於將貼合墊片BP作連接之工程係被整批地進行，因此，就算是貼合墊片BP之數量增加，成本之增加亦係被作抑制。故而，第1實施形態之第1變形例之記憶體系統1，係能夠在對於成本之增加作抑制的同時亦將第3內部匯流排IB3之匯流排寬幅擴大。 如此這般，第1實施形態之第1變形例之記憶體系統1，相對於第1實施形態之記憶體系統1，係能夠在對於成本之增加作抑制的同時亦將各匯流排之匯流排寬幅擴大，而能夠使通訊頻寬提升。 又，若是將匯流排寬幅擴大，則例如係能夠在對於動作頻率之上升作抑制的同時亦使通訊頻寬提升。第1實施形態之第1變形例之記憶體系統1的NAND匯流排NB，相對於第1實施形態之記憶體系統1之NAND匯流排NB，其匯流排寬幅係為4倍。於此，例如當第1實施形態之第1變形例之記憶體系統1的NAND匯流排NB之動作頻率係為第1實施形態之記憶體系統1之NAND匯流排NB的動作頻率之1／3的情況時，第1實施形態之第1變形例之記憶體系統1的NAND匯流排NB的通訊頻寬，係能夠實現第1實施形態之記憶體系統1之通訊速度的4／3倍。如此這般，若是將匯流排寬幅擴大，則相較於並不將匯流排寬幅擴大的情況，係能夠在對於動作頻率作抑制的同時亦使匯流排之通訊頻寬提升。又，藉由將匯流排之動作頻率降低，係能夠使電路之安裝容易化。藉由此，係能夠降低記憶體系統1之開發成本以及安裝成本。 (第1實施形態之第2變形例) 圖6，係對於在第1實施形態之第2變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖6中所示一般，第1實施形態之第2變形例之記憶體系統1，係相對於第1實施形態之第1變形例之記憶體系統1，而具備有「將NAND匯流排NB省略，並且更進而包含有資料匯流排DB以及邏輯匯流排LB」之構成。又，被包含於第1實施形態之第2變形例之記憶體系統1中的半導體記憶裝置4，係相對於被包含於第1實施形態之第1變形例之記憶體系統1中的半導體記憶裝置4，而具備有「將輸入輸出模組10置換為輸入輸出模組10a，並將序列／平行轉換電路13、第1內部匯流排IB1、第2內部匯流排IB2省略」之構成。 在第1實施形態之第2變形例之記憶體系統1中，控制器3與半導體記憶裝置4係經由資料匯流排DB和邏輯匯流排LB而被作連接。資料匯流排DB，係身為傳輸相當於在第1實施形態中之訊號DQ0～DQ(i-1)的訊號之匯流排。邏輯匯流排LB，係身為傳輸相當於在第1實施形態中之訊號DQS、DQSn、CEn、CLE、ALE、WEn、RE、REn、WPn以及RBn的訊號之匯流排。其他之構成，係與第1實施形態之第1變形例相同。 在第1實施形態之第2變形例之半導體記憶裝置4中，記憶體控制器3和暫存器14，係經由具備有64位元之匯流排寬幅的資料匯流排DB而被直接作連接。亦即是，在記憶體控制器3與暫存器14之間之訊號路徑中，係並未包含有序列／平行轉換電路以及輸入輸出模組。因此，第1實施形態之第2變形例之記憶體系統1，係能夠對電路規模作削減，並且係能夠將連接記憶體控制器3與半導體記憶裝置4之匯流排的匯流排寬幅擴大。藉由此，第1實施形態之第2變形例之記憶體系統1，係能夠使通訊頻寬提升。 (第1實施形態之第3變形例) 圖7，係對於在第1實施形態之第3變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖7中所示一般，第1實施形態之第3變形例之記憶體系統1，係相對於第1實施形態之第1變形例，而具備有「將NAND匯流排NB置換為第1NAND匯流排NB1以及第2NAND匯流排NB2，並且更進而包含有切換模組5、第1測試匯流排TB1以及第2測試匯流排TB2」之構成。 記憶體控制器3與切換模組5，係經由第1NAND匯流排NB1而被作連接。第1NAND匯流排NB1，例如係具備有32位元之匯流排寬幅。切換模組5與被包含於半導體記憶裝置4中之輸入輸出模組10，係經由第2NAND匯流排NB2而被作連接。第2NAND匯流排NB2，例如係具備有32位元之匯流排寬幅。切換模組5，係被與第1測試匯流排TB1以及第2測試匯流排TB2之各者作連接。第1測試匯流排TB1以及第2測試匯流排TB2，係構成為能夠與記憶體系統1之外部作連接。第1測試匯流排TB1，例如係具備有8位元之匯流排寬幅。第2測試匯流排TB2，例如係具備有8位元之匯流排寬幅。 第1測試匯流排TB1，例如係被與被設置在記憶體系統1之外部的記憶體控制器3a作連接。記憶體控制器3a，係經由主機匯流排HB而被與未圖示之主機機器作連接。第2測試匯流排TB2，例如係被與被設置在記憶體系統1之外部的半導體記憶裝置4a作連接。 切換模組5，係收訊訊號SW，並基於訊號SW而將訊號作切換。又，切換模組5，當連接匯流排寬幅為相異之2個的匯流排的情況時，係具備有進行序列／平行轉換之功能。例如，當切換模組5為將第1NAND匯流排NB1和第2NAND匯流排NB2作了連接的情況時，記憶體控制器3與半導體記憶裝置4係進行通訊，並作為記憶體系統1而起作用。例如，當切換模組5為將第1測試匯流排TB1和第2測試匯流排TB2作了連接的情況時，記憶體控制器3a與半導體記憶裝置4係進行通訊，而能夠藉由記憶體控制器3a來對於半導體記憶裝置4之動作作控制。例如，當切換模組5為將第1NAND匯流排NB1和第2測試匯流排TB2作了連接的情況時，記憶體控制器3與半導體記憶裝置4a係進行通訊，而能夠藉由記憶體控制器3來對於半導體記憶裝置4a之動作作控制。其他之構成，係與第1實施形態之第1變形例相同。 係可考慮針對構成記憶體系統1之記憶體控制器3和半導體記憶裝置4，而分別個別地進行動作試驗。在第1實施形態之第3變形例之記憶體系統1中，切換模組5，係能夠藉由第1測試匯流排TB1和第2測試匯流排TB2，來將外部之記憶體控制器3a與半導體記憶裝置4作連接，或者是將記憶體控制器3與外部之半導體記憶裝置4a作連接。藉由此，係能夠藉由外部之記憶體控制器3a，來對於記憶體系統1內之半導體記憶裝置4之動作作確認。又，係能夠藉由外部之半導體記憶裝置4a，來對於記憶體系統1內之記憶體控制器3之動作作確認。 又，在第1實施形態之第3變形例之記憶體系統1中，切換模組5，係具備有進行序列／平行轉換之功能。藉由此，在第1實施形態之第3變形例之記憶體系統1中，係能夠使用相較於第1NAND匯流排NB1而匯流排寬幅為更狹窄的第1測試匯流排TB1，來將外部之記憶體控制器3a作連接。又，係能夠使用相較於第2NAND匯流排NB2而匯流排寬幅為更狹窄的第2測試匯流排TB2，來將外部之半導體記憶裝置4a作連接。 為了將記憶體系統1與外部之電路作連接，係可考慮在晶片上設置用以進行連接之墊片，或者是設置能夠從包含記憶體系統1之封裝來對於外部作連接之銷。在第1實施形態之第3變形例之記憶體系統1中，第1測試匯流排TB1以及第2測試匯流排TB2之匯流排寬幅，係較第1NAND匯流排NB1以及第2NAND匯流排NB2而更小。因此，係能夠對於在將記憶體系統1與外部之電路作連接時所使用的墊片或銷等之數量作抑制。 又，第1NAND匯流排NB1、第2NAND匯流排NB2、第1測試匯流排TB1以及第2測試匯流排TB2之各者之動作頻率，係能夠任意作設定。例如，當第1NAND匯流排為具備有32位元之匯流排寬幅，而第1測試匯流排TB1為具備有8位元之匯流排寬幅的情況時，係亦可將第1測試匯流排TB1之動作頻率設定為第1NAND匯流排NB1之4倍。藉由如此這般地來設定動作頻率，就算是在第1測試匯流排TB1之匯流排寬幅為較第1NAND匯流排NB1而更狹窄的情況時，亦能夠傳輸同等之資訊量。 又，例如係亦可將第1測試匯流排TB1之動作頻率設為第1NAND匯流排NB1之動作頻率以下。藉由如此這般地來設定動作頻率，經由第1測試匯流排TB1所進行之通訊係可能會成為較經由第1NAND匯流排NB1之通訊而更低速，但是，係能夠進行動作試驗。 在第1實施形態之第3變形例中，雖係針對第1測試匯流排TB1以及第2測試匯流排TB2之各者之匯流排寬幅為較第1NAND匯流排NB1以及第2NAND匯流排NB2之各者之匯流排寬幅而更小的情況為例，來作了說明，但是，匯流排寬幅之關係係並不被限定於此。例如，係亦可將第1NAND匯流排NB1之匯流排寬幅與第1測試匯流排TB1之匯流排寬幅設為相等。 又，外部之記憶體控制器3a，係亦可構成為能夠相對於被包含於記憶體系統1中之記憶體控制器3而與相異之主機機器作連接。例如，當被包含於記憶體系統1中之記憶體控制器3為滿足UFS規格的情況時，外部之記憶體控制器3a係亦可滿足eMMC(embedded MMC)規格。在如此這般地而構成的情況時，藉由將記憶體系統1與外部之記憶體控制器3a作組合，係能夠滿足與記憶體系統1所滿足之規格相異的規格、例如滿足eMMC規格。 (第1實施形態之第4變形例) 圖8，係對於在第1實施形態之第4變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖8中所示一般，第1實施形態之第4變形例之記憶體系統1，係相對於第1實施形態之記憶體系統1，而具備有「將NAND匯流排NB一直連續設置至CMOS晶片CC之外部，並且更進而包含有半導體記憶裝置4b」之構成。 在第1實施形態之第4變形例之記憶體系統1中，NAND匯流排NB係被連續地設置於CMOS晶片CC之內部與外部。在NAND匯流排NB處，係被連接有記憶體控制器3和半導體記憶裝置4以及半導體記憶裝置4b。半導體記憶裝置4b，只要是能夠基於經由NAND匯流排NB而從記憶體控制器3所收訊了的指令，來實行資料之記憶或讀出等之動作，則不論是何種構成均可。例如，係亦可具備有使CMOS晶片CC與記憶體晶片MC相互作了貼合之構造，亦可被構成於單一之半導體基板上，亦可具備有使複數之半導體基板被作了層積的構造。其他之構成，係與第1實施形態之第4變形例相同。 第1實施形態之第4變形例之記憶體系統1，係藉由如此這般地在NAND匯流排NB處連接複數之半導體記憶裝置，而能夠擴張記憶容量。另外，在第1實施形態之第4變形例中，雖係針對在NAND匯流排NB處被連接有半導體記憶裝置4以及半導體記憶裝置4b之例來作了展示，但是，被與NAND匯流排NB作連接之半導體記憶裝置的數量係並不被限定於此。第1實施形態之第4變形例之記憶體系統1，係能夠藉由在NAND匯流排NB處連接更多的半導體記憶裝置，而更進一步擴張記憶容量。 (第1實施形態之第5變形例) 圖9，係對於在第1實施形態之第5變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖9中所示一般，第1實施形態之第5變形例之記憶體系統1，係相對於第1實施形態之記憶體系統1，而具備有「更進而包含有晶片AC，並且使記憶體控制器3之功能的一部分被配置於晶片AC處」之構成。 在第1實施形態之第5變形例之記憶體系統1中，記憶體控制器3，係包含有主機介面模組31(HOST IF模組)、和控制部32、和NAND介面模組33(NAND IF模組)。主機介面模組31和控制部32，係被設置於晶片AC處。NAND介面模組33，係被設置於CMOS晶片CC處。 主機介面模組31，係被與主機匯流排HB作連接，並經由主機匯流排HB而與主機機器2進行通訊。主機介面模組31，係將從主機機器2所收訊了的訊號送訊至控制部32處。又，主機介面模組31，係將從控制器32所收訊了的訊號經由主機匯流排HB來送訊至主機機器2處。 控制部32，係對於記憶體控制器3全體之動作作控制。控制部32，係經由控制器匯流排CB而被與NAND介面模組33作連接。控制部32，係從主機介面模組31而收訊訊號，並對於NAND介面模組33而送訊訊號。又，控制部32，係從NAND介面模組33而收訊訊號，並對於主機介面模組31而送訊訊號。 NAND介面模組33，係經由控制器匯流排CB而被與控制部32作連接，並經由NAND匯流排NB而被與被包含於半導體記憶裝置4中之輸入輸出模組10作連接。NAND介面模組33，係將從控制部32所收訊了的訊號送訊至輸入輸出模組10處。又，NAND介面模組33，係將從輸入輸出模組10所收訊了的訊號送訊至控制部32處。 控制器匯流排CB，例如係身為AHB匯流排。控制器匯流排CB之匯流排寬幅，例如係為32位元。 例如，當CMOS晶片CC以及記憶體晶片MC之尺寸為小的情況時，或者是當記憶體控制器3之電路規模為大的情況時，係可能會成為難以將全部的控制器均設置在CMOS晶片CC處。在第1實施形態之第5變形例之記憶體系統1中，在CMOS晶片CC處，係被設置有記憶體控制器3之中之NAND介面模組33。而，記憶體控制器3之中之NAND介面模組33以外的電路，係被設置在晶片AC處，晶片AC與CMOS晶片CC，係藉由控制器匯流排CB而被作連接。其他之構成，係與第1實施形態相同。 藉由如此這般地來構成，在第1實施形態之第5變形例之記憶體系統1中，就算是並不將所有的記憶體控制器3均設置在CMOS晶片CC處，亦係與第1實施形態之記憶體系統1相同的，能夠將NAND匯流排NB設置在CMOS晶片CC之內部。又，將晶片AC與CMOS晶片CC作連接之控制器匯流排CB，例如，係身為具備有32位元之匯流排寬幅的匯流排寬幅為廣之匯流排。因此，在第1實施形態之第5變形例之記憶體系統1中，係能夠將晶片AC與CMOS晶片CC之間之通訊高速化。 (第1實施形態之第6變形例) 圖10，係對於在第1實施形態之第6變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖10中所示一般，第1實施形態之第6變形例之記憶體系統1，係相對於第1實施形態之第5變形例之記憶體系統1，而具備有「更進而包含有NAND介面模組33a和半導體記憶裝置4c」之構成。 在第1實施形態之第6變形例之記憶體系統1中，在控制器匯流排CB處，係被連接有NAND介面模組33a。NAND介面模組33a，係經由NAND匯流排NB而被與半導體記憶裝置4c作連接。NAND介面模組33a與半導體記憶裝置4c，例如，係亦可具備有使CMOS晶片CC與記憶體晶片MC相互作了貼合之構造，亦可分別被設置在個別之晶片處，亦可被構成於1枚之半導體基板上。其他之構成，係與第1實施形態之第5變形例相同。 藉由如此這般地在控制器匯流排CB處連接複數之NAND匯流排以及複數之半導體記憶裝置，係能夠擴張記憶體系統1之記憶容量。另外，在第1實施形態之第6變形例中，雖係針對在控制器匯流排CB處被連接有NAND介面模組33和NAND介面模組33a的例子作了展示，但是，被作連接的NAND介面模組之數量以及在記憶體系統1中所包含之半導體記憶裝置之數量係並不被限定於此。第1實施形態之第6變形例之記憶體系統1，係能夠藉由設置更多的NAND匯流排以及半導體記憶裝置，而更進一步擴張記憶容量。 (第1實施形態之第7變形例以及第8變形例) 圖11，係對於在第1實施形態之第7變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖11中所示一般，第1實施形態之第7變形例之記憶體系統1，係相對於第1實施形態之記憶體系統1，而在「行解碼器16為被設置於CMOS晶片CC處」一事上有所相異。其他之構成，係與第1實施形態相同。 圖12，係對於在第1實施形態之第8變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖12中所示一般，第1實施形態之第8變形例之記憶體系統1，係相對於第1實施形態之記憶體系統1，而在「行解碼器16以及感測放大器17為被設置於CMOS晶片CC處」一事上有所相異。其他之構成，係與第1實施形態相同。 記憶體晶片MC，係身為藉由包含有記憶體胞陣列之製造工程的NAND製程而被製造出來之晶片。在記憶體晶片MC中，係只要至少包含有記憶體胞陣列15即可，行解碼器16以及感測放大器17之各者，係可被設置在記憶體晶片MC處，亦可被設置在CMOS晶片CC處。針對第1實施形態之第1變形例～第6變形例，係亦可進行與第1實施形態之第7變形例以及第8變形例相同之變更。 [2]第2實施形態 第2實施形態之半導體記憶裝置，係相對於第1實施形態之半導體記憶裝置，而在晶片之構成與連接方法上有所相異。以下，針對第2實施形態之半導體記憶裝置，而針對與第1實施形態相異之處作說明。 [2-1]構成 圖13，係對於第2實施形態的記憶體系統1之剖面構造之其中一例作展示。如同圖13中所示一般，第2實施形態之記憶體系統1，係包含有芯晶片100-1～100-8、IF晶片200、控制器晶片300、密封樹脂40、封裝基板51、複數之焊錫球52、複數之間隔物53、接著劑54、支持板55、複數之貫通電極56、複數之焊錫球57、58、59、再配線層61、62、以及封裝64。 芯晶片100-1～100-8之各者，係至少包含有記憶體胞陣列。芯晶片100-1～100-8之各者，係使用NAND製程而被製造出來。IF晶片200，係至少包含輸入輸出模組10。控制器晶片300，係至少包含有記憶體控制器3之一部分。控制器晶片300，係使用CMOS製程而被製造出來。針對在各晶片中所包含的電路之詳細內容，係於後再述。 在封裝基板51之上部，係被配置有再配線層62。封裝基板51，係身為具備有「成為被與外部機器(例如主機機器2)作連接的端子之複數之焊錫球52」之BGA(Ball Grid Array)基板。封裝基板51，例如係包含BT(雙馬來醯亞胺-三氮雜苯)等。 在封裝基板51以及再配線層62之上部，係被配置有被作了貼合的IF晶片200以及控制器晶片300。IF晶片200以及控制器晶片300，係與在第1實施形態中使用圖3所作了說明之例相同的，具備有貼合構造。在圖13所示之例中，係以會使上部成為IF晶片200並使下部成為控制器晶片300的方式，來作配置。在圖13中，雖係將下影線省略，但是，在封裝基板51與控制器晶片300之間，係被填充有密封樹脂40。另外，在IF晶片200處而被貼合有控制器晶片300之構造體，係亦可並不經由密封樹脂40地而被直接配置在封裝基板51上。 在使IF晶片200以及控制器晶片300被作了貼合的構造體之上部，係被配置有再配線層61。在再配線層61之上部，係被配置有芯晶片100-1～100-8之層積體。在相鄰接之2個的芯晶片100之間，係被設置有用以確保間隔之間隔物53。作為間隔物53，例如係亦可使用像是環氧樹脂、聚醯亞胺樹脂、丙烯酸樹脂、酚樹脂或戊環丁烯樹脂一般之具有接著性的絕緣性樹脂。在芯晶片100之各者處，係被形成有表面配線和背面配線，芯晶片100之各者，係以會使被形成有表面配線之面成為下側(face down)的朝向而被作層積。 被層積於最上方處的芯晶片100-8之上面，係經由接著劑54而被接著於支持板55處。作為接著劑54，係亦可使用絕緣性樹脂，亦可使用黏晶薄膜。支持板55，係防止在對於芯晶片100之層積體作處理時起因於機械性應力而導致芯晶片100被破壞的情形。作為支持板55，例如係亦可使用導線框架等之金屬板。支持板55之材料，例如係亦可使用Cu、42 alloy(Fe-Ni系合金)。 在除了被層積於最上方處的芯晶片100-8以外之芯晶片100-1～100-7處，係被設置有複數之貫通電極56。雖係省略圖示，但是，貫通電極56係藉由側壁絕緣膜而被與芯晶片100相互絕緣。貫通電極56之材料，例如係亦可使用Cu、Ni、Al等。芯晶片100-1～100-7之貫通電極56，係經由焊錫球57而被與被設置在上側處的芯晶片100-2～100-8之貫通電極作連接。藉由此，芯晶片100-1～100-8之在XY平面上而位置於相同之位置處的貫通電極56，係相互被作連接，芯晶片100-1～100-8係藉由貫通電極56和焊錫球57而被相互作連接。 被層積於最下方處的芯晶片100-1之貫通電極，係被與再配線層61內之配線作電性連接。IF晶片200，係經由複數之焊錫球58而被與再配線層61內之配線作電性連接。再配線層61內之配線，係經由焊錫球59而被與再配線層62內之配線作電性連接。再配線層62內之配線，係經由配線63而被與焊錫球52作連接。亦即是，「芯晶片100之層積體」和「使IF晶片200以及控制器晶片300被作了貼合的構造體」，係被作電性連接。又，「芯晶片100之層積體」和「使IF晶片200以及控制器晶片300被作了貼合的構造體」之各者，係經由複數之配線層以及焊錫球而被與外部之主機機器2作電性連接。 「芯晶片100之層積體」和「使IF晶片200以及控制器晶片300被作了貼合的構造體」，係被配置在被填充有密封樹脂40之封裝64內。亦即是，芯晶片100之層積體和IF晶片200以及控制器晶片300，係藉由密封樹脂而被密封於單一封裝中。封裝64，係亦可藉由與密封樹脂40相同之材料來構成。 另外，控制器晶片300，係亦可經由IF晶片200而被與主機機器2作連接。例如，IF晶片200，係亦可包含有從IF晶片200之貼合面起而一直貫通至背面處的貫通電極。而，控制器晶片300，係亦可經由被設置在IF晶片200處之貫通電極，而被與焊錫球58作連接。 進而，控制器晶片300，係亦可並不經由IF晶片200地而被與主機機器2作連接。具體而言，係亦可並不經由IF晶片200地而被與再配線層61內之配線作電性連接。再配線層61內之配線，係經由焊錫球59而被與再配線層62內之配線作電性連接。再配線層62內之配線，係經由配線63而被與焊錫球52作連接。又，控制器晶片300，係亦可並不經由再配線層61內之配線地而被與再配線層62內之配線作連接，並經由配線63而被與焊錫球52作連接。於此情況，控制器晶片300，係亦可經由被設置在控制器晶片300處之貫通電極，而被與焊錫球58作連接。 圖14，係對於在第2實施形態的記憶體系統1中之各構成之配置的其中一例作展示。如同圖14中所示一般，在第2實施形態之記憶體系統1中，係在複數之芯晶片100之各者處，包含有記憶體胞陣列15、和行解碼器16、和感測放大器17、和暫存器14之一部分、以及序列器18之一部分。在IF晶片200中，係包含有輸入輸出模組10、序列／平行轉換電路13、暫存器14之一部分、以及序列器18之一部分。在控制器晶片300中，係包含有記憶體控制器3。 NAND匯流排NB，例如係具備有8位元之匯流排寬幅，並橫跨控制器晶片300與IF晶片200地而被作設置。NAND匯流排NB，係包含由貼合墊片所致之電性連接。第3內部匯流排IB3，係被設置在芯晶片100內。其他之構成，係與第1實施形態相同。 另外，在圖14所示之例中，係針對使暫存器14之一部分以及序列器18之一部分分別被設置在複數之芯晶片100以及IF晶片200之各者處的情況為例，來作了說明。暫存器14以及序列器18之配置，係並不被限定於此。例如，暫存器14係亦可僅被設置於IF晶片200處，亦可被設置於複數之芯晶片100處。又，例如，序列器18係亦可僅被設置於IF晶片200處，亦可被設置於複數之芯晶片100處。 [2-2]第2實施形態之效果 若依據以上所作了說明的第2實施形態之記憶體系統1，則與第1實施形態相同的，係能夠使記憶體系統1之通訊頻寬提升。以下，針對第2實施形態之記憶體系統1之效果的詳細內容，而針對與第1實施形態相異之處作說明。 在第2實施形態的記憶體系統1中，半導體記憶裝置4係藉由複數之芯晶片100和IF晶片200而被構成。在被包含於第2實施形態的記憶體系統1中之半導體記憶裝置4處，包含有記憶體胞陣列15之芯晶片100係被作複數層積，包含有輸入輸出模組10之IF晶片200係被複數之芯晶片100所共有。藉由如此這般地來構成，相較於設置複數之半導體記憶裝置的情況，係能夠對於成本作抑制，並且能夠將記憶容量增大。 又，第2實施形態的記憶體系統1，係具備有使包含有輸入輸出模組10之IF晶片200和包含有記憶體控制器3之控制器晶片300被相互作了貼合的構造。藉由如此這般地來構成，被包含於第2實施形態的記憶體系統1中之NAND匯流排NB，係橫跨IF晶片200和控制器晶片300地而以包含有由貼合墊片所致之連接的路徑來被作設置。 由貼合墊片所致之連接，例如相較於使用有印刷基板上之配線的連接或使用有打線接合之連接，係能夠對於訊號線之寄生成分作抑制。藉由此，在第2實施形態之記憶體系統1中，係與第1實施形態之記憶體系統1相同的，能夠將在記憶體控制器3與半導體記憶裝置4之間所進行的通訊高速化。 [2-3]第2實施形態之變形例 第2實施形態之記憶體系統1，係可作各種之變形。以下，對於各種變形例作展示。 (第2實施形態之第1變形例) 圖15，係對於在第2實施形態之第1變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖15中所示一般，第2實施形態之第1變形例之記憶體系統1，係相對於第2實施形態之記憶體系統1，而進行有與第1實施形態之第1變形例相同的變更。具體而言，第2實施形態之第1變形例之記憶體系統1，係相對於第2實施形態之記憶體系統1，而在NAND匯流排NB、第1內部匯流排IB1、第2內部匯流排IB2以及第3內部匯流排IB3之各者的匯流排寬幅上有所相異。具體而言，在第2實施形態之第1變形例之記憶體系統1中，NAND匯流排NB係具備有32位元之匯流排寬幅，第1內部匯流排IB1係具備有32位元之匯流排寬幅，第2內部匯流排IB2係具備有64位元之匯流排寬幅，第3內部匯流排IB3係具備有64位元之匯流排寬幅。其他之構成，係與第2實施形態之記憶體系統1相同。 第2實施形態之第1變形例之記憶體系統1，係與第1實施形態之第1變形例之記憶體系統1相同的，能夠在對於成本之增加作抑制的同時亦將各匯流排之匯流排寬幅擴大，而能夠使通訊頻寬提升。 (第2實施形態之第2變形例) 圖16，係對於在第2實施形態之第2變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖16中所示一般，第2實施形態之第2變形例之記憶體系統1，係相對於第2實施形態之第1變形例之記憶體系統1，而進行有與第1實施形態之第2變形例相同的變更。具體而言，第2實施形態之第2變形例之記憶體系統1，係相對於第2實施形態之第1變形例之記憶體系統1，而在「並不使用NAND匯流排NB，而使用資料匯流排DB以及邏輯匯流排LB來進行通訊」一事上有所相異。又，被包含於第2實施形態之第2變形例之記憶體系統1中的半導體記憶裝置4，係相對於被包含於第2實施形態之第1變形例之記憶體系統1中的半導體記憶裝置4，而具備有「將輸入輸出模組10置換為輸入輸出模組10a，並將序列／平行轉換電路13、第1內部匯流排IB1、第2內部匯流排IB2省略」之構成。 第2實施形態之第2變形例之記憶體系統1，係與第1實施形態之第2變形例之記憶體系統1相同的，能夠對電路規模作削減，並且係能夠將連接記憶體控制器3與半導體記憶裝置4之匯流排的匯流排寬幅擴大。藉由此，第2實施形態之第2變形例之記憶體系統1，係能夠使通訊頻寬提升。 (第2實施形態之第3變形例) 圖17，係對於在第2實施形態之第3變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖17中所示一般，第2實施形態之第3變形例之記憶體系統1，係相對於第2實施形態之記憶體系統1，而在「控制器為橫跨控制器晶片300與IF晶片200地而被作設置，控制器晶片300與IF晶片200為藉由控制器匯流排CB而被作連接」一事上有所相異。 在第2實施形態之第3變形例之記憶體系統1中，記憶體控制器3，係包含有主機介面模組31(HOST IF模組)、和控制部32、和NAND介面模組33(NAND IF模組)。主機介面模組31和控制部32，係被設置於控制器晶片300處。NAND介面模組33，係被設置於IF晶片200處。 主機介面模組31，係被與主機匯流排HB作連接，並經由主機匯流排HB而與主機機器2進行通訊。主機介面模組31，係將從主機機器2所收訊了的訊號送訊至控制部32處。又，主機介面模組31，係將從控制器32所收訊了的訊號經由主機匯流排HB來送訊至主機機器2處。 控制部32，係對於記憶體控制器3全體之動作作控制。控制部32，係經由控制器匯流排CB而被與NAND介面模組33作連接。控制部32，係從主機介面模組31而收訊訊號，並對於NAND介面模組33而送訊訊號。又，控制部32，係從NAND介面模組33而收訊訊號，並對於主機介面模組31而送訊訊號。 NAND介面模組33，係經由控制器匯流排CB而被與控制部32作連接，並經由NAND匯流排NB而被與被包含於半導體記憶裝置4中之輸入輸出模組10作連接。NAND介面模組33，係將從控制部32所收訊了的訊號送訊至輸入輸出模組10處。又，NAND介面模組33，係將從輸入輸出模組10所收訊了的訊號送訊至控制部32處。 控制器匯流排CB，例如係身為AHB匯流排。控制器匯流排CB之匯流排寬幅，例如係為32位元。 例如，當被包含於控制器晶片300中之電路的電路規模為大，而被包含於IF晶片200中之電路的電路規模為小的情況時，由於控制器晶片300與IF晶片200係以相等之尺寸而被作設置，因此，電路規模為小的晶片，其積體度係降低，成本係可能會增加。在第2實施形態之第3變形例之記憶體系統1中，記憶體控制器3係橫跨控制器晶片300與IF晶片200地而被作設置。具體而言，在IF晶片200處，係被設置有記憶體控制器3中之NAND介面模組33。記憶體控制器3之中之NAND介面模組33以外的電路，係被設置在控制器晶片300處。控制器晶片300與IF晶片200，係藉由控制器匯流排CB而被作連接。 藉由如此這般地來構成，在第2實施形態之第3變形例的記憶體系統1中，係能夠將被包含於控制器晶片300中之電路的電路規模和被包含於IF晶片200中之電路的電路規模設為略相等。藉由此，係能夠將控制器晶片300以及IF晶片200之各別的積體度提高，而能夠對於成本作抑制。又，係能夠將NAND匯流排NB設置在IF晶片200之內部，而能夠對於構成NAND匯流排NB之訊號線的寄生成分作抑制。進而，將控制器晶片300與IF晶片200作連接之控制器匯流排CB，例如，係身為具備有32位元之匯流排寬幅的匯流排寬幅為廣之匯流排。因此，第2實施形態之第3變形例之記憶體系統1，係能夠使通訊頻寬提升。 (第2實施形態之第4變形例) 圖18，係對於在第2實施形態之第4變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖18中所示一般，第2實施形態之第4變形例之記憶體系統1，係相對於第2實施形態之記憶體系統1，而將暫存器14變更為暫存器14a，並對於各電路為被配置於何者之晶片處一事有所變更。 具體而言，暫存器14a，係身為較被包含於第2實施形態之記憶體系統1中的暫存器14而更大規模之暫存器。暫存器14a，係橫跨IF晶片200與複數之芯晶片100地而被作設置，但是，大部分係被設置於IF晶片200處。 在IF晶片200中，係被設置有暫存器14a之大部分、以及序列器18之一部分。IF晶片200，其之面積的大部分係被暫存器14a所使用。在控制器晶片300處，係被設置有記憶體控制器3、和輸入輸出模組10、以及序列／平行轉換電路13。NAND匯流排NB，係被設置在控制器晶片300內。第1內部匯流排IB1，係被設置在控制器晶片300內。第2內部匯流排IB2，係橫跨控制器晶片300和IF晶片200地而被作設置，並包含有由貼合墊片所致之連接。 暫存器14a，例如係可作為半導體記憶裝置4之快取記憶體來作使用。在第2實施形態之第4變形例之記憶體系統1中，係能夠藉由大規模之暫存器14a來實現大容量的快取記憶體。 (第2實施形態之第5變形例) 圖19，係對於在第2實施形態之第5變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖19中所示一般，第2實施形態之第5變形例之記憶體系統1，係相對於第2實施形態之第4變形例之記憶體系統1，而具備有「將NAND匯流排NB一直連續設置至控制器晶片300之外部，並且更進而包含有半導體記憶裝置4d」之構成。 在第2實施形態之第5變形例之記憶體系統1中，NAND匯流排NB係被連續地設置於控制器晶片300之內部與外部。在NAND匯流排NB處，係於控制器晶片300之外部處，被連接有半導體記憶裝置4d。半導體記憶裝置4d，只要是能夠基於經由NAND匯流排NB而從記憶體控制器3所收訊了的指令，來實行資料之記憶或讀出等之動作，則不論是何種構成均可。例如，係亦可具備有使複數之基板相互作了貼合之構造，亦可被構成於單一之半導體基板上，亦可具備有使複數之半導體基板被作了層積的構造。 藉由如此這般地在NAND匯流排NB處連接複數之半導體記憶裝置，係能夠擴張記憶體系統1之記憶容量。另外，在第2實施形態之第5變形例中，雖係針對在NAND匯流排NB處被連接有半導體記憶裝置4以及半導體記憶裝置4d之例來作了展示，但是，被與NAND匯流排NB作連接之半導體記憶裝置的數量係並不被限定於此。第2實施形態之第5變形例之記憶體系統1，係能夠藉由在NAND匯流排NB處連接複數之半導體記憶裝置，而更進一步擴張記憶容量。 (第2實施形態之第6變形例) 圖20，係對於在第2實施形態之第6變形例的記憶體系統1中之各構成之配置的其中一例作展示。如同圖20中所示一般，第2實施形態之第6變形例之記憶體系統1，係相對於第2實施形態之記憶體系統1，而具備有「更進而包含有晶片400、和NAND介面模組33b、和半導體記憶裝置4e，並且並不包含有序列／平行轉換電路，並且將輸入輸出模組10置換為輸入輸出模組10a」之構成。又，係針對各電路為被配置於何者之晶片處一事有所變更。 在第2實施形態之第6變形例之記憶體系統1中，記憶體控制器3，係包含有主機介面模組31(HOST IF模組)、和控制部32、和NAND介面模組33(NAND IF模組)。主機介面模組31、控制部32以及NAND介面模組33之各者之功能，係與在第2實施形態之第3變形例中所作了說明之例相同。 在IF晶片200中，係包含有輸入輸出模組10a、和暫存器14之一部分、以及序列器18之一部分。在控制器晶片300處，係包含有NAND介面模組33。在晶片400處，係包含有主機介面模組31以及控制部32。 IF晶片200之暫存器14和控制器晶片300之NAND介面模組33，係藉由資料匯流排DB而被作連接。IF晶片之輸入輸出模組10a和控制器晶片300之NAND介面模組33，係藉由邏輯匯流排LB而被作連接。輸入輸出模組10a、資料匯流排DB以及邏輯匯流排LB之各者之功能，係與在第1實施形態之第2變形例中所作了說明之例相同。 IF晶片200以及控制器晶片300，係相互被作貼合。構成資料匯流排DB以及邏輯匯流排LB之各者之複數之訊號線，係包含有由貼合墊片所致之連接。 控制器晶片300之NAND介面模組33和晶片400之控制部32，係經由控制器匯流排CB而被作連接。控制器匯流排CB，例如係身為AHB匯流排。控制器匯流排CB之匯流排寬幅，例如係為32位元。在第2實施形態之第6變形例之記憶體系統1中，控制器匯流排CB，例如係包含印刷基板上之配線。 在控制器匯流排CB處，係被連接有NAND介面模組33b。NAND介面模組33b，係被與半導體記憶裝置4d作連接。NAND介面模組33b與半導體記憶裝置4d，例如，係亦可具備有使CMOS晶片CC與記憶體晶片MC相互作了貼合之構造，亦可分別被設置在個別之晶片處，亦可被構成於1枚之半導體基板上，亦可包含有使複數之半導體被作了層積的構造。又，NAND介面模組33b和半導體記憶裝置4d，係可藉由NAND匯流排而被作連接，亦可使用資料匯流排以及邏輯匯流排來作連接。 在第2實施形態之第6變形例之記憶體系統1中，記憶體控制器3和暫存器14，係藉由資料匯流排DB而被直接作連接。亦即是，在記憶體控制器3與暫存器14之間之訊號路徑中，係並未包含有序列／平行轉換電路以及輸入輸出模組。因此，第2實施形態之第6變形例之記憶體系統1，係能夠對電路規模作削減，並且係能夠將連接記憶體控制器3與半導體記憶裝置4之匯流排的匯流排寬幅擴大。藉由此，第2實施形態之第6變形例之記憶體系統1，係能夠使通訊頻寬提升。 又，在第2實施形態之第6變形例之記憶體系統1中，晶片400和控制器晶片300係經由控制器匯流排CB而被作連接。控制器匯流排CB，係身為匯流排寬幅為廣之匯流排。因此，在第2實施形態之第6變形例之記憶體系統1中，係能夠將晶片400與控制器晶片300之間之通訊高速化。 又，在第2實施形態之第6變形例之記憶體系統1中，在控制器匯流排CB處，係被連接有複數之NAND介面模組與半導體記憶裝置之組。如此這般，第2實施形態之第6變形例之記憶體系統1，係能夠藉由設置更多的NAND介面模組以及半導體記憶裝置，而擴張記憶容量。 [3]其他之變形例等 在實施形態中，係針對記憶體系統1為滿足UFS規格的情況作為例子來作了說明。記憶體系統1所滿足之規格，係並不被限定於此。作為其中一例，主機匯流排HB，係身為被使用在序列通訊中之匯流排。於此情況，經由主機匯流排HB所被進行之通訊，係滿足USB (Universal Serial Bus)、或是SAS(Serial Attached SCSI)、或者是PCIe TM(PCI Express)之規格。又，作為其他例子，主機匯流排HB，係亦可身為滿足SD TM卡規格之UHS-I或者是滿足eMMC規格之平行通訊之匯流排。 在本說明書中，所謂匯流排寬幅為「廣」，係指匯流排一次所能夠傳輸的資訊量為多。在本說明書中，所謂匯流排寬幅為「窄」，係指匯流排一次所能夠傳輸的資訊量為少。例如，匯流排寬幅為32位元之匯流排，相較於匯流排寬幅為8位元之匯流排，其匯流排寬幅係為廣。例如，匯流排寬幅為8位元之匯流排，相較於匯流排寬幅為32位元之匯流排，其匯流排寬幅係為窄。 在本說明書中，所謂「連接」，係指被作電性連接，而並不將例如於中間中介有其他元件的情形排除。又，所謂「被作電性連接」，只要是能夠與被作了電性連接者同樣地進行動作，則係亦可中介有絕緣體。 雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
1:記憶體系統 3:記憶體控制器 4:半導體記憶裝置 5:切換模組 10:輸入輸出模組 11:輸入輸出電路 12:邏輯控制電路 13:序列／平行轉換電路 14:暫存器 15:記憶體胞陣列 16:行編碼器 17:感測放大器 18:序列器 31:主機介面模組 32:控制部 33:NAND介面模組 40:密封樹脂 51:封裝基板 52:焊錫球 53:間隔物 54:接著劑 55:支持板 56:貫通電極 57:焊錫球 58:焊錫球 59:焊錫球 61:再配線層 62:再配線層 63:配線 64:封裝 100:芯晶片 200:IF晶片 300:控制器晶片 400:晶片 AC:晶片 BL:位元線 BP:貼合墊片 CB:控制器匯流排 CC:CMOS晶片 DB:資料匯流排 DW:資料線 HB:主機匯流排 IB1:第1內部匯流排 IB2:第2內部匯流排 IB3:第3內部匯流排 LB:邏輯匯流排 LW:邏輯線 MC:記憶體晶片 MT:記憶體胞 NB:NAND匯流排 TB1:第1測試匯流排 TB2:第2測試匯流排 WL:字元線
[圖1]係為對於第1實施形態的記憶體系統之構成例作展示之區塊圖。 [圖2]係為對於在第1實施形態的記憶體系統中所包含之半導體記憶裝置之構成例作展示之區塊圖。 [圖3]係為對於第1實施形態的記憶體系統之構造之其中一例作展示之立體圖。 [圖4]係為對於在第1實施形態的記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖5]係為對於在第1實施形態的第1變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖6]係為對於在第1實施形態的第2變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖7]係為對於在第1實施形態的第3變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖8]係為對於在第1實施形態的第4變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖9]係為對於在第1實施形態的第5變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖10]係為對於在第1實施形態的第6變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖11]係為對於在第1實施形態的第7變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖12]係為對於在第1實施形態的第8變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖13]係為對於第2實施形態的記憶體系統之構造之其中一例作展示之剖面圖。 [圖14]係為對於在第2實施形態的記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖15]係為對於在第2實施形態的第1變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖16]係為對於在第2實施形態的第2變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖17]係為對於在第2實施形態的第3變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖18]係為對於在第2實施形態的第4變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖19]係為對於在第2實施形態的第5變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。 [圖20]係為對於在第2實施形態的第6變形例之記憶體系統中之各構成之配置的其中一例作展示之區塊圖。
1:記憶體系統 3:記憶體控制器 4:半導體記憶裝置 10:輸入輸出模組 13:序列／平行轉換電路 14:暫存器 15:記憶體胞陣列 16:行編碼器 17:感測放大器 18:序列器 HB:主機匯流排 IB1:第1內部匯流排 IB2:第2內部匯流排 IB3:第3內部匯流排 NB:NAND匯流排 CC:CMOS晶片 MC:記憶體晶片

Claims (17)

  1. 一種記憶體系統，係具備有第1晶片、和被與前述第1晶片作了貼合的第2晶片，並且，係具備有：半導體記憶裝置，係具備將資料非揮發性地作保持之記憶體胞陣列、和暫存器、及包含有基於被記憶在前述暫存器中之指令來實行針對構成前述記憶體胞陣列之記憶體胞的讀出動作以及寫入動作的序列器之周邊電路、以及被與前述周邊電路作了連接的輸入輸出模組；和記憶體控制器，係收訊從外部之主機機器而來之指示，而將基於前述指示所致之前述指令對於前述半導體記憶裝置作送訊，前述第1晶片，係包含前述記憶體胞陣列，前述第2晶片，係包含記憶前述指令之前述暫存器、和包含前述序列器之前述周邊電路、和前述輸入輸出模組、以及前述記憶體控制器。
  2. 如請求項1所記載之記憶體系統，其中，係更進而具備有：複數之資料線，係將前述輸入輸出模組與前述記憶體控制器之間作連接，並被使用於資料之送收訊中；和複數之邏輯線，係將前述輸入輸出模組與前述記憶體控制器之間作連接，並被使用於前述半導體記憶裝置之控制訊號之通訊中。
  3. 如請求項2所記載之記憶體系統，其中，前述複數之資料線，係為32根以上。
  4. 如請求項1所記載之記憶體系統，其中，前述暫存器，係將被寫入至前述記憶體胞陣列中之資料以及被從前述記憶體胞陣列而讀出了的資料暫時性地作保持，前述半導體記憶裝置，係更進而具備有：複數之資料線，係將前述暫存器與前述記憶體控制器之間作連接，並被使用於資料之送收訊中；和複數之邏輯線，係將前述輸入輸出模組與前述記憶體控制器之間作連接，並被使用於前述半導體記憶裝置之控制訊號之通訊中。
  5. 如請求項4所記載之記憶體系統，其中，前述複數之資料線，係為64根以上。
  6. 如請求項2所記載之記憶體系統，其中，係更進而包含有：切換模組；和複數之配線，係被與前述切換模組作連接，並構成為能夠與前述第2晶片之外部作電性連接，前述切換模組，係構成為能夠將前述記憶體控制器和前述複數之配線作電性連接或者是將前述輸入輸出模組和前述複數之配線作電性連接，前述複數之配線之根數，係為前述資料線之根數與前述邏輯線之根數的合計以下。
  7. 如請求項2所記載之記憶體系統，其中，前述複數之資料線以及複數之邏輯線，係構成為能夠 與前述第2晶片之外部作電性連接。
  8. 如請求項1所記載之記憶體系統，其中，前述第1晶片，係具備有：行解碼器，係從前述暫存器而收訊行位址，並選擇基於前述行位址所得到的行方向之前述記憶體胞；和感測放大器，係在前述資料讀出動作時，對於從前述記憶體胞而被讀出至位元線處的讀出資料作感測，並將所感測到的讀出資料傳輸至前述暫存器處，並在前述資料寫入動作時，將經由前述位元線而被作寫入的寫入資料傳輸至前述記憶體胞處。
  9. 如請求項1所記載之記憶體系統，其中，前述第2晶圓，係更進而具備有：感測放大器，係在前述資料讀出時，對於從前述記憶體胞而被讀出至位元線處的讀出資料作感測，並將所感測到的讀出資料傳輸至前述暫存器處，並在前述資料寫入時，將經由前述位元線而被作寫入的寫入資料傳輸至前述記憶體胞處。
  10. 如請求項1所記載之記憶體系統，其中，前述輸入輸出模組，係被與被包含於前述第2晶片中之前述記憶體控制器作連接，而並不將訊號輸出至前述第2晶片外。
  11. 一種記憶體系統，係具備有：第1晶片；和 第2晶片，係被與前述第1晶片作了貼合；和複數之第3晶片，係被與前述第1晶片作電性連接，並被作了層積，該記憶體系統，係具備有：半導體記憶裝置，係具備將資料非揮發性地作保持之複數之記憶體胞陣列、以及輸入輸出模組；和記憶體控制器，係收訊從外部之主機機器而來之指示，而將基於前述指示所致之指令對於前述半導體記憶裝置作送訊，前述第1晶片，係包含前述輸入輸出模組、和記憶前述指令之暫存器、和基於被記憶在前述暫存器中之前述指令而實行針對構成前述記憶體胞陣列之記憶體胞的讀出動作以及寫入動作之序列器，前述第2晶片，係包含前述記憶體控制器，前述複數之第3晶片，係分別包含前述複數之記憶體胞陣列。
  12. 如請求項11所記載之記憶體系統，其中，前述第1晶片以及前述第2晶片之各者，係於被相互作貼合之面上，更進而具備有複數之貼合墊片，前述輸入輸出模組和前述記憶體控制器，係藉由包含前述複數之貼合墊片之複數之配線而被作連接。
  13. 如請求項12所記載之記憶體系統，其中， 前述複數之配線，係包含有：複數之資料線，係將前述輸入輸出模組與前述記憶體控制器之間作連接，並被使用於資料之送收訊中；和複數之邏輯線，係將前述輸入輸出模組與前述記憶體控制器之間作連接，並被使用於前述半導體記憶裝置之控制訊號之通訊中，前述複數之資料線，係為32根以上。
  14. 如請求項1~13中之任一項所記載之記憶體系統，其中，前述記憶體控制器，係具備有能夠與前述外部之主機機器作連接之主機介面。
  15. 如請求項14所記載之記憶體系統，其中，前述主機介面，係使用序列通訊。
  16. 一種記憶體系統，係具備有：第1晶片，係具有輸入輸出模組；和第2晶片，係被與前述第1晶片作了貼合，並收訊從外部之主機機器而來之指示，並且將基於前述指示所致之指令對於前述第1晶片作送訊；和複數之第3晶片，係被與前述第1晶片作電性連接，並具備有將資料非揮發性地作保持之複數之記憶體胞陣列，前述第1晶片，係具備有前述輸入輸出模組，並且更包含有記憶前述指令之暫存器、和基於被記憶在前述暫存器中之前述指令而實行針對構成前述記憶體胞陣列之記憶 體胞的讀出動作以及寫入動作之序列器，前述複數之第3晶片係被作層積，各者係分別經由貫通電極而被作電性連接。
  17. 如請求項16所記載之記憶體系統，其中，前述第1晶片和前述第2晶片以及前述複數之第3晶片，係藉由樹脂而被密封為單一封裝。
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