TWI761704B - Ga-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件 - Google Patents

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本發明係關於一種Ga-face III族/氮化物磊晶結構及其主動元件與其閘極保護元件。在此Ga face之AlGaN/GaN磊晶結構包含有一矽基底；一位於矽基底上之具碳摻雜之緩衝層(Buffer layer(C-doped))；一位於Buffer layer(C-doped)層上之i-GaN(C-doped)層；一位於i-GaN(C-doped)層上之i-Al(y)GaN緩衝層；一位於i-Al(y)GaN緩衝層上之i-GaN Channel層；以及一位於i-GaN Channel層上之i-Al(x) GaN層，其中該X=0.1-0.3，該y=0.05-0.75。 在元件設計上，藉由將空乏型AlGaN/GaN高速電子遷移率電晶體連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極，藉此可以保護P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極在任何閘極電壓下操作都能夠受到保護。

Description

Ga-face　III族/氮化物磊晶結構及其主動元件與其閘極保護元件
本發明係關於一種磊晶結構，特別是關於一種可阻擋緩衝陷阱(buffer trap)的電子進入通道層(channel layer)之嶄新的鎵面(Ga-face)III族/氮化物半導體系列磊晶結構，以及利用該磊晶結構所形成之主動元件與其閘極保護元件。
在過去的習知技藝中，以磊晶結構來達到加強型氮化鋁鎵/氮化鎵高速電子遷移率電晶體(E-Mode AlGaN/GaN HEMT)最常見的方式就是1.鎵面P型氮化鎵閘極高速電子遷移率電晶體結構(Ga-Face P-GaN Gate E-Mode HEMT structure)、2.氮面氮化鋁鎵閘極加強型高速電子遷移率電晶體結構(N-Face Al(x)GaN Gate E-Mode HEMT structure)，但正如兩者元件的命名方式就可知只有閘極區域會保留P型氮化鎵(P-GaN)或氮化鋁鎵(Al(x)GaN)。
最常見的製程方式就是使用一種磊晶結構，並將閘極區域以外的P-GaN以乾式蝕刻的方式蝕刻掉，並盡量保持下一層的磊晶層厚度的完整性，因為當下一層的磊晶層被蝕刻掉太多的話會連帶造成Ga-Face P-GaN Gate E-Mode HEMT structure之氮化鋁鎵/氮化鎵(AlGaN/GaN)介面的二維電子氣 (2DEG)無法形成。因此，以乾式蝕刻的方式其實難度很高因為：1.蝕刻深度難掌控、2.磊晶片上每一個磊晶層的厚度還是會有不均勻的。
有鑒於此，本發明係針對上述之缺失，提出一種嶄新的鎵面(Ga-face)III族/氮化物磊晶結構與以及利用該磊晶結構所形成之主動元件與閘極保護元件。
本發明之主要目的在於提供一種嶄新的Ga-face III族/氮化物磊晶結構與利用該磊晶結構所形成之主動元件與其閘極保護元件積體化，以解決P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極在任何閘極電壓下操作都能夠受到保護，並且本發明之Ga-face III族/氮化物磊晶結構基板上可一次性形成數種能夠在高電壓高速操作之主動元件。
為達上述目的，本發明提出一種AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其包含閘極保護元件為空乏型AlGaN/GaN高速電子遷移率電晶體，其連接至：1.選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極，或2.乾式蝕刻P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極，其中，本發明進一步提出上述所有AlGaN/GaN高速電子遷移率電晶體採用Ga face之AlGaN/GaN磊晶結構，其包含有一矽基底；一位於矽基底上之碳摻雜緩衝層(Buffer layer(C-doped))；一位於碳摻雜緩衝層上之本質氮化鎵(i-GaN(C-doped))層；一位於i-GaN(C-doped)層上之本質氮化鋁鎵緩衝(i-Al(y)GaN buffer)層；一位於i-Al(y)GaN buffer層上之本質氮化鎵通道(i-GaN Channel)層；以及一位於i-GaN Channel層上之本質氮化鋁鎵(i-Al(x)GaN)層，其 中該x=0.1-0.3，該y=0.05-0.75。
10:磊晶結構
11:矽基底
12:碳摻雜緩衝層
13:本質碳摻雜氮化鎵層
14:本質氮化鋁鎵緩衝層
15:本質氮化鎵通道層
152:二維電子氣
16:本質氮化鋁鎵層
17:本質氮化鋁鎵能階緩衝層
20:二氧化矽罩幕層
202:開口槽
24:選擇性成長區域
25:阻障層
26:P-GaN倒置梯型閘極結構
262:空乏區域
264:場板區域
26A:蝕刻型P-GaN閘極結構
28:源極歐姆接觸電極
30:汲極歐姆接觸電極
32:隔離層
36:金屬層
40:絕緣保護介電層
42:汲極打線區域
43:源極金屬打線區域
62:閘極場板電極金屬
72:閘極絕緣介電層
92:閘極場板絕緣介電層
101:源極離子佈植區
102:汲極離子佈植區
103:第一閘極金屬層
104:光阻層
105:二氧化矽遮罩
2DEG:二維電子氣
Id:電流
Ids:電流
M1:空乏型氮化鋁鎵/氮化鎵高速電子遷移率電晶體
M2:增強型氮化鋁鎵/氮化鎵高速電子遷移率電晶體
M3:空乏型氮化鋁鎵/氮化鎵高速電子遷移率電晶體
Rds:電阻
Vds:崩潰電壓
Vf:啟動電壓
VG2S2:電壓
VD1:電壓
VD2S1:電壓
VF:電壓
Vg:閘極電壓
Vgs:電壓
VP:截止電壓
Wg:寬度
Wg2:寬度
第1圖：Ga-face與N-face在不同的磊晶(AlGaN/GaN系統、GaN/InGaN系統)應力下的EPS及EPZ的分佈示意圖；第2圖：本發明之Ga-face及N-face GaN成長在一基板的示意圖；第3圖：AlGaN及GaN接面所產生的2DEG因不同極性存在於不同位置的示意圖；第4A圖：AlGaN/GaN HEMT磊晶結構上成長一層P-GaN layer後的能帶分佈圖；第4B-4D圖：P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體在Vd固定下，元件隨著閘極電壓Vg變化的工作圖；第4E-1及4E-2圖：空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極之等效電路示意圖；第4F圖：應於第4E-1及4E-2圖之等效電路示意圖中元件的電壓及電流之工作曲線示意圖；第5A圖，其為本發明所設計的(Ga Face)AlGaN/GaN-HEMT磊晶的結構圖；第5B圖，其為第5A圖改良後的(Ga Face)AlGaN/GaN-HEMT磊晶的結構圖； 第6A-1圖及第6A-2圖：本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵(P-GaN)閘極加強型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第7A-1圖至第7A-2圖：形成之選擇性成長區域P型氮化鎵(P-GaN)的倒置梯形閘極結構之剖面示意圖；第7B圖：對應於第7A-1圖至第7A-2圖之汲極以及源極電極金屬製作完成的剖面示意圖；第7C-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第7C-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第7D-1圖及第7D-2圖：對應於第7C-1圖及第7C-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第7E-1圖及第7E-2圖：對應於第7D-1圖及第7D-2圖形成一層絕緣保護的介電層並且對e介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第7F-1圖及第7F-2圖：對應於第7E-1圖及第7E-2圖為空乏型AlGaN/GaN高速電子遷移率電晶體(De-Mode AlGaN/GaN HEMT)之閘極場板電極金屬製作完成之結構剖面示意圖；第7G圖，其為本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之上視圖； 第8A-1圖及第8A-2圖，其為本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體的剖面示意圖；第9A-1圖及第9A-2圖，其為蝕刻型P型氮化鎵(P-GaN)閘極結構的製作流程剖面示意圖；第9B圖至第9F-2圖：對應於第9A-1圖及第9A-1圖之本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體製作流程剖面示意圖；第9G圖：本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之上視圖；第10A-1圖及第10A-2圖：本發明不具有閘極絕緣介電層空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體的剖面示意圖；第11A圖：利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant在完成之後的剖面示意圖；第11B-1圖及第11B-2圖：選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬製作流程剖面示意圖；第11C圖：應於第11B-2圖之汲極以及源極電極金屬製作完成的剖面示意圖；第11D-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖； 第11D-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第11E-1圖及第11E-2圖：第11D-1圖及第11D-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第11F-1圖及第11F-2圖：對應於第11E-1圖及第11E-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第11G-1圖及第11G-2圖：對應於第11F-1圖及第11F-2圖為空乏型AlGaN/GaN高速電子遷移率電晶體(D-Mode AlGaN/GaN HEMT)之閘極場板電極金屬製作完成之結構剖面示意圖；第11H圖：本發明之不具有閘極絕緣介電層空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體之上視圖；第12A-1圖及第12A-2圖：本發明之具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第13圖：對應於第12A-1圖及第12A-2圖之上視圖；第14A-1圖及第14A-2圖：本發明之具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第15圖：對應於第14A-1圖及第14A-2圖之上視圖；第16A-1圖及第16A-2圖：本發明之具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P 型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第17圖：對應於第16A-1圖及第16A-2圖之上視圖；第18-A圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體並串接不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之等效電路示意圖。
第18-B圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體並串接具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體等效電路示意圖之等效電路示意圖。
第18-C圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極並串接不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之等效電路示意圖。
第18-D圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極並串接具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體之等效電路示意圖。
第19A-1圖與第19A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖。
第20A-1圖與第20A-2圖：形成之選擇性成長區域P-GaN的倒置梯形閘極結構之剖面示意圖；第20B圖：對應於第20A-1圖與第20A-2圖之汲極以及源極電極金屬製作完成的剖面示意圖；第20C-1圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第20C-2圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第20D-1圖及第20D-2圖：對應於第20C-1圖及第20C-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第20E-1圖及第20E-2圖：對應於第20D-1圖及第20D-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第20F-1圖及第20F-2圖：對應於第20E-1圖及第20E-2圖之閘極場板電極金屬製作完成之剖面示意圖；第20G圖：對應於第20A-1圖及第20A-2圖之上視圖；第21A-1圖與第21A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖。
第22A-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN的倒置梯形閘極結構以及汲極以及源極電極金屬之剖面示意圖； 第22A-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN的倒置梯形閘極結構以及汲極以及源極電極金屬之剖面示意圖；第22B-1圖及第22B-2圖：對應於第22A-1圖及第22A-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第22C-1圖及第22C-2圖：對應於第22B-1圖及第22B-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第22D-1圖及第22D-2圖：對應於第22C-1圖及第22C-2圖之閘極場板電極金屬製作完成之剖面示意圖；第22E圖：對應於第21A-1圖及第21A-2圖之上視圖；第23A-1圖與第23A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第24A-1圖：形成之選擇性成長區域鋪設光阻之剖面示意圖；第24A-2圖：選擇性成長區域完成蝕刻型P型氮化鎵閘極的製作之剖面示意圖；第24B圖：對應於第24A-2圖之汲極以及源極電極金屬製作完成的剖面示意圖；第24C-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖； 第24C-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離之剖面示意圖；第24D-1圖及第24D-2圖：對應於第24C-1圖及第24C-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第24E-1圖及第24E-2圖：對應於第24D-1圖及第24D-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第24F-1圖及第24F-2圖：對應於第24E-1圖及第24E-2圖之閘極場板電極金屬製作完成之剖面示意圖；第24G圖：對應於第23A-1圖及第23A-2圖之上視圖；第25A-1圖與第25A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2串接一個具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3之剖面示意圖。
第26A-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN蝕刻型閘極結構以及汲極以及源極電極金屬之剖面示意圖；第26A-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN蝕刻型閘極結構以及汲極以及源極電極金屬之剖面示意圖；第26B-1圖及第26B-2圖：對應於第22A-1圖及第22A-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖； 第26C-1圖及第26C-2圖：對應於第22B-1圖及第22B-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第26D-1圖及第26D-2圖：對應於第22C-1圖及第22C-2圖之閘極場板電極金屬製作完成之剖面示意圖；第26E圖：對應於第25A-1圖及第25A-2圖之上視圖；第27A-1圖與第27A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第28A-1圖：形成源極離子佈植區與汲極離子佈植區之剖面示意圖；第28A-2圖：定義選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬區域之剖面示意圖；第28B-1圖：形成之選擇性成長區域P-GaN的倒置梯形閘極結構之剖面示意圖；第28B-2圖：對應於第20A-1圖與第20A-2圖之汲極以及源極電極金屬製作完成的剖面示意圖；第28C-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN蝕刻型閘極結構以及汲極以及源極電極金屬之剖面示意圖；第28C-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN蝕刻型閘極結構以及汲極以及源極電極金屬之剖面示意圖； 第28D-1圖及第28D-2圖：對應於第28C-1圖及第28C-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖；第28E-1圖及第28E-2圖：對應於第28D-1圖及第28D-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第28F-1圖及第28F-2圖：對應於第28E-1圖及第28E-2圖之閘極場板電極金屬製作完成之剖面示意圖；第28G圖：對應於第27A-1圖及第27A-2圖之上視圖；第29A-1圖與第29A-2圖：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第30A-1圖：採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN的倒置梯形閘極結構以及汲極以及源極電極金屬之剖面示意圖；第30A-2圖：採多重能量破壞性離子佈植至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離並形成之選擇性成長區域P-GaN的倒置梯形閘極結構以及汲極以及源極電極金屬之剖面示意圖；第30B-1圖及第30B-2圖：對應於第30A-1圖及第30A-2圖形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬的剖面示意圖； 第30C-1圖及第30C-2圖：對應於第30B-1圖及第30B-2圖形成一層絕緣保護的介電層並且對介電層進行圖案化，以顯露出汲極打線區域及源極打線區的剖面示意圖；第30D-1圖及第30D-2圖：對應於第30C-1圖及第30C-2圖之閘極場板電極金屬製作完成之剖面示意圖；第30E圖：對應於第29A-1圖及第29A-2圖之上視圖；第31A-1圖與第31A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第32圖：對應於第31A-1圖與第31A-2圖之上視圖；第33A-1圖與第33A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第34圖：對應於第33A-1圖與第33A-2圖之上視圖；第35A-1圖與第35A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第36圖：對應於第35A-1圖與第35A-2圖之上視圖；第37A-1圖與第37A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型 AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第38圖：對應於第37A-1圖與第37A-2圖之上視圖；第39A-1圖與第39A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；第40圖：對應於第39A-1圖與第39A-2圖之上視圖；第41A-1圖與第41A-2圖：具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性區域成長P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之剖面示意圖；以及第42圖：對應於第41A-1圖與第41A-2圖之上視圖。
如下第1圖所示，鎵面(Ga-face)與氮面(N-face)在不同的磊晶(AlGaN/GaN磊晶結構或GaN/InGaN磊晶結構)應力下的ESP及EPZ的分佈示意圖，ESP為自發性極化(Spontaneous polarization)(材料本身的極性)，而EPZ為壓電極化(Piezoelectric polarization)(應力所產生壓電效應而造成的極性)。因此ESP是由每個磊晶層區間所決定的，而EPZ為應力所產生壓電效應所決定的。
在氮化鋁鎵/氮化鎵(AlGaN/GaN)系統中，EPZ在AlGaN是擴張應力(Tensile)下是“負”值而在AlGaN是壓縮應力(Compressive)下是“正”值，反之在GaN/InGaN系統中，EPZ剛好是相反值。另外由文獻[2]可得知，(1)在AlGaN/GaN系統，極性主導權是由ESP所決定的，(2)在氮化鎵/氮化銦鎵(GaN/InGaN)系統極性主導權是由EPZ所決定的。
如下第2圖所示，P為ESP(Spontaneous Polarization)，而E為其對應的電場。在氮化鎵(GaN)中，其Ga-face(N-face)極性是取決於Ga-N雙層形成晶體的Ga原子(N原子)的面朝向磊晶的表面。如圖所示，為Ga-face及N-faceGaN成長在一基板的示意圖，若為Ga-face的極性，其內部電場是遠離基板朝向表面，因此其極性為內部電場的相反方向，也因此極性會造成負電荷累積在磊晶表面，而正電荷累積在與基板的接面。相對的，若為N-face的極性，其電荷累積位置及內部電場的方向是相反的。
對於氮化鋁鎵/氮化鎵高速電子遷移率電晶體(AlGaN/GaN HEMT)而言，最重要的就是Ga-face及N-face極性會如何影響AlGaN/GaN HEMT之元件特性。如下第3圖所示，為AlGaN及GaN介面所產生的二維電子氣(2-Dimensional Electron Gas，2DEG)因不同極性存在於不同位置之示意圖。在Ga-face結構中2DEG存在於AlGaN/GaN介面，而在N-face結構中存在於GaN/AlGaN介面。2DEG的存在表示在該介面有正的極化電荷累積，而2DEG本身就是用以補償極化電荷的自由電子聚集。
如第4A圖到第4D圖所示，P型氮化鎵閘極加強型氮化鋁鎵/氮化鎵高速電子遷移率電晶體(P-GaN Gate E-mode AlGaN/GaN-HEMT)的原理我們可以從兩個角度來看。1.從極化電場的角度來看，當我們在AlGaN/GaN HEMT磊晶結構上成長一層P型氮化鎵層(P-GaN layer)後，此P-GaN layer會產生一個極化電場將本質氮化鎵通道層(iGaN channel layer)的二維電子氣(2DEG)空乏掉。 另外，2.從能帶的角度來看，如第4A圖所示，當我們在AlGaN/GaN HEMT磊晶結構上成長一層P-GaN layer後，此P-GaN layer會將阻障層(iAlGaN)的能帶拉高，如此會造成原本iAlGaN/iGaN接面的位能井，會被拉高至費米能階(Fermi Energy Level)的上面，因此，二維電子氣(2DEG)就無法形成。如第4B圖所示，當P型閘極(Gate，G)的電壓是小於或等於0時，其下方的2DEG是完全被空乏掉的，因此汲極(Drain，D)的電流無法通過通道(Channel)到達源極(Source，S)。如第4C圖所示，當P-type閘極G的電壓是大於0時，iAlGaN/iGaN接面的位能井開始被下壓至費米能階的下面，因此電子會回填入其下方的位能井形成二維電子氣(2DEG)，當二維電子氣(2DEG)完全恢復時，我們定義此正電壓為“臨界電壓”(Vth)，此時通道重新打開，汲極D的電流便可通過通道(Channel)到達源極S。另外，如第4D圖等效電路圖所示，P-GaN Gate E-mode AlGaN/GaN-HEMT的閘極G對汲極D以及閘極G對源極S可視為兩個背對背相連接的蕭特基位障二極體(Schottky Barrier Diode簡稱SBD)。因此，當電壓Vgs趨近於電壓VF時，閘極G對汲極D的蕭特基位障二極體便會開始導通，此時P-GaN閘極的電洞(正電荷)會注入二維電子氣(2DEG)，也因此，為了保持通道層的電中性，通道的電子數量也會跟著增加造成二維電子氣濃度上升。此時，為了讓電子能夠快速補償注入的電洞以維持通道層的電中性，同時也會造成電子遷移率增加。當電子遷移率增加後，汲極電流也會隨之增加，如此，整個元件的操作電流也會跟著提升。另外，由於電洞的遷移率比電子的遷移率至少低一倍，因此電洞會被牽制並聚集在閘極G下方的的通道處，也因此可以有效的降低閘極G漏電流。但由於P型氮化鎵閘極高速電子遷移率電晶體(P-GaN Gate HEMT)的閘極G的電極(為Ni/Au,Pt/Au,Mo,TiN等金屬結構電極，主要是形成蕭特基接觸電極(Schottky Contact))是與P-GaN直接接觸的，因此雖然電洞會被牽制並聚集在閘極G下方的的通道處，但當電壓Vgs>電壓VF時，閘極G對汲極D的蕭特基位障 二極體的導通電流大到電洞無法被牽制並聚集在閘極G下方的的通道處時，大量電洞會注入通道層造成閘極漏電流迅速上升使得電晶體無法在我們所希望的條件下工作，因此電壓Vgs無法太大一直是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺點。一般而言，因磊晶跟製程條件的不同，電壓Vgs(max)約5~10V左右。由於一般市售的電源控制IC的閘極觸動電壓(Gate trigger voltage)為9~18V，因此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極會直接被該閘極觸動電壓(Gate trigger voltage)所產生的大量閘極漏電流Ig擊穿而導致P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極無法正常工作。
為了解決上述之問題，如第4E-1及4E-2圖所示，空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極之等效電路示意圖，其中空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之源極與其閘極是藉由製程的方式而使得其電性相連接的，也就是閘極G與源極S是短路的(Vgs=0V)，而這Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之作為P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之閘極保護元件。
如第4F圖所示，為對應於第4E-1圖元件之工作原理及其步驟。首先(Step1)，P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之Vgs必須在Vgs>Vf的條件下工作，因為在此條件下才能夠有足夠的Ig(P型氮化鎵閘極漏電流)來啟動Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體M1開始工作，也就是說當空乏型AlGaN/GaN高速電子遷移率電晶體M1的Ids開始爬升(Step2)。(Step3)當空乏型AlGaN/GaN高速電子遷移率電晶體M1的Ids上升至飽和電流Idsat時，此時P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2的Ig被固定在Ig(M2)=Idsat(M1)，如此一來M2的Vgs就會被鎖住在Ig (M2)=Idsat(M1)下的Vgs。(Step4)當M1的Vin繼續增加時，此時由於M2的Vgs被鎖住，所以Vin=Vds(M1)+Vgs(M2)，也因此P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2被保護住。
如第5A圖所示，為本發明所設計的Ga-face AlGaN/GaN-HEMT磊晶結構圖。此磊晶結構依序包含有一矽基底11、一Buffer layer(C-doped)12，其為位於矽基底11上之具碳摻雜之緩衝層，一iGaN layer(C-doped)13，i-Al(y)GaN Buffer Layer 14，一iGaN channel 15，以及一iAl(x)GaN layer16，此磊晶結構具有i-Al(y)GaN Buffer Layer14，此磊晶層主要的功用是阻擋Buffer Trap的電子進入Channel Layer進而降低元件電流崩塌(Current Collapse)的現象。如下第5B圖所示，為本發明所設計的AlGaN/GaN-HEMT另一種磊晶結構圖，主要是考量i-Al(y)GaN Buffer Layer 14(如第5A圖所示)直接成長在i-GaN Layer(C-doped)13(如第5A圖所示)會有過大的晶格不匹配問題，因此加入本質氮化鋁鎵能階緩衝層(i-Al(z)GaN Grading Buffer Layer)17。
由於本發明是利用Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之作為P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之閘極保護元件。因此，1.在本發明之磊晶結構上選擇性成長區域P型氮化鎵之閘極(選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體)，其中P-Type GaN以“倒置梯形閘極結構26”(如第6A-1圖所示)並且以選擇性成長區域在AlGaN/GaN D-Mode HEMT磊晶結構上成為P-Type GaN閘極。由於有成長P-Type GaN(倒置梯形閘極結構26)的區域，其下方的2DEG會被空乏掉，因此我們可以製作出P-GaN Gate E-mode AlGaN/GaN-HEMT(P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體)，其中，P-Type GaN倒置梯形閘極結構26為一閘極結構。或者2.在本發明之磊晶結構上成長成P型氮化鎵磊晶層後再利用乾式蝕刻的方式蝕刻出P型氮化鎵閘極(蝕刻型P型氮化鎵 閘極加強型AlGaN/GaN高速電子遷移率電晶體)，這兩種P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
實施例一：不具有閘極絕緣介電層具有空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
如第6A-1圖及第6A-2圖所示，本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之特徵在於包含有本發明所設計之AlGaN/GaN磊晶結構；以及一P-GaN倒置梯型結構26，其係位於該第一i-Al(x)GaN層(iGaN channel layer15)上，其中2DEG雖形成在i-Al(x)GaN/iGaN channel介面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得位於iGaN channel layer15內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。第6A-1圖及第6A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。第6A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，第6A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
本發明不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，於本發明所設計之AlGaN/GaN磊晶結構上其區分為一左側區域與一右側區域。左側區域形成不具有閘極絕緣介電層空乏型AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel介面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer15內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有一無2DEG分布之空乏區域262。
以下實施例之製作，但熟悉該項技藝者當知並不因此拘限本實施例僅可以此方式製作，而其金屬線路佈局方式也是如此。
步驟S11：二氧化矽罩幕層20之圖案化。此步驟首先，如第7A-1圖所示，先利用PECVD於本發明之Ga-face AlGaN/GaN磊晶結構上沉積一層二氧化矽罩幕層20，其厚度約為100~200nm，接下來利用光阻22(Photo Resist)以曝光顯影的方式定義出閘極選擇性成長的選擇性成長區域24，最後再使用緩衝氧化物蝕刻(BOE，Buffered Oxide Etchant)製程利用濕式蝕刻的方式將該選擇性成長區域24的二氧化矽罩幕層20蝕刻掉使得表面的磊晶裸露出來，之後再將光阻22以去光阻液蝕刻掉。由於濕式蝕刻為等向性蝕刻，因此除了會向下蝕刻之外也會同時側向蝕刻，也因此該選擇性成長區域24二氧化矽罩幕層20之開口槽202會形成一個“倒置梯形結構”。
步驟S12：選擇性成長區域24成長P-GaN倒置梯形閘極結構26。此步驟先將磊晶片放回金屬有機物化學氣相沉積(MOCVD)製程進行P-GaN選擇性成長區域，也就是表面的磊晶裸露出來的地方才能夠成長P-GaN。由於P-GaN在MOCVD內也是屬於等向性成長，因此除了會向上成長之外也會同時側向成長，也因此P-GaN會形成一個“倒置梯形結構”，形成P-GaN的倒置梯形閘極結構26。最後再使用BOE(Buffered Oxide Etchant)利用濕式蝕刻(Wet Etching)的方式二氧化矽罩幕層20蝕刻掉，形成如第7A-2圖所示之結構。
此時，由於P-GaN選擇性成長區域24佔整個磊晶片僅有一小部分，因此容易形成負載效應(Loading Effect)，也就是P-GaN在所定義的區域成 長的速度是一般的3~4倍，也因此P-GaN的P-型摻雜的濃度也會等於原先預期的1/3~1/4。
步驟S13：形成汲極歐姆接觸電極30以及源極歐姆接觸電極28，。此步驟利用金屬蒸鍍的方式，於磊晶片上沉積金屬層，例如一般為Ti/Al/Ti/Au或Ti/Al/Ni/Au所組成之金屬層，再利用金屬掀離的方式將所沉積之金屬層圖案化為所設定的圖形，以形成位於磊晶結構上之汲極電極及源極電極之金屬層，之後再經過700~900oC，30秒的熱處理，使得汲極電極以及源極電極形成汲極歐姆接觸電極30及源極歐姆接觸電極28，如第7B圖所示。
步驟S14：元件隔離製程。此步驟係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，如第7C-2圖，或採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離，如第7C-1圖所示。
步驟S15：金屬線路佈局製程。此步驟包含有進行金屬沉積，利用金屬蒸鍍結合掀離的方式將材質為為Ni/Au之金屬層圖案化形成閘極電極金屬、以及汲極電極及源極電極之打線區域(Bonding Pad)或連接金屬36，如第7D-1圖及第7D-2圖所示之結構。當然也可於此步驟同時形成與閘極電極金屬層電性連接之閘極打線區域，如第7G圖所示之結構。
步驟S16：介電層的沉積與圖案化。第7E-1圖及第7E-2圖所示，此步驟是利用PECVD成長一層絕緣保護的介電層40，其材質可以為SiOx、SiOxNy或SiNx。最後再對介電層40進行圖案化，以顯露出打線區域，舉例來說以BOE(Buffered Oxide Etchant)以濕式蝕刻(Wet Etching)的方式將Bonding Pad Region蝕刻出來成為之後打線的汲極打線區域42及源極打線區43。
由於P-GaN是一個“倒置梯形閘極結構26”，因此虛線圈圍處的場板區域(Field Plate Region)264會形成一個具有斜邊的電容(如第7F-1圖與第7F-2 圖所示)，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加高速電子遷移率電晶體(HEMT)汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低高速電子遷移率電晶體(HEMT)在工作時的電流崩塌效應(Current Collapse)。
步驟S17：閘極場板電極金屬製作。利用金屬蒸鍍結合掀離的方式形成空乏型AlGaN/GaN高速電子遷移率電晶體(D-Mode AlGaN/GaN HEMT)之閘極場板電極金屬(Field Plate Metal)62，如第7F-1圖與第7F-2圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之上視圖如第7G圖所示。
實施例二：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
如第8A-1圖及第8A-2圖所示，第8A-1圖及第8A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。第8A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，第8A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
如第8A-1圖及第8A-2圖所示，為本發明不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，於磊晶結構上其區分為一左側區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型 AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2包含有一蝕刻型P-GaN閘極結構26A，其中2DEG雖形成在iAl(x)GaN/iGaN channel介面的iGaN channel layer15內，但因為蝕刻型P-GaN閘極結構26A之存在，使得iGaN channel layer內之2DEG位於該蝕刻型P-GaN閘極結構26A下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。
步驟S21：蝕刻型P型氮化鎵閘極的製作。此步驟首先，如第9A圖所示，先利用MOCVD於本發明之Ga-face AlGaN/GaN磊晶結構上成長一層P型氮化鎵(P-GaN)層，接下來利用光阻22(Photo Resist)以曝光顯影的方式定義出P型氮化鎵閘極的區域，最後再乾式蝕刻的方式將該區域以外的P型氮化鎵蝕刻掉至本發明之Ga-face AlGaN/GaN磊晶結構之AlGaN阻障層(Blocking Layer)，之後再將光阻22以去光阻液蝕刻掉。如此一來便完成蝕刻型P型氮化鎵閘極的製作。
第二實施例因接下來製程步驟細節如第9B圖~第9F-2圖與上述實施例一之第7B圖至第7F-2圖相同，於此將不再進行詳細贅述。本發明之不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之上視圖如第9G圖所示。
實施例三：不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體。
如第10A-1圖與第10A-2圖所示，10A-1圖及第10A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。10A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與 元件隔離，第10A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
如第10A-1圖與第10A-2圖所示，為本發明不具有閘極絕緣介電層空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體，於本發明所設計之AlGaN/GaN磊晶結構上其區分為一左側區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體M2。如第10A-1圖與第10A-2圖所示，此實施例之電晶體M2主要特徵在於包含有該AlGaN/GaN磊晶結構，磊晶結構之i-Al(x)GaN層上形成有一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，2DEG雖形成在iAl(x)GaN/iGaN channel介面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。磊晶結構之i-Al(x)GaN層內形成有一第一源極離子佈植區101與一第一汲極離子佈植區102，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方。P-GaN倒置梯型閘極結構26上設置有一第一閘極金屬層103。
由於汲極及源極電極需要經過700℃~900℃的熱處理才會與iAl(x)GaN形成毆姆接觸電極，一般的高速電子遷移率電晶體(HEMT)製作流程當中，閘極金屬是在汲極及源極電極熱處理後再進行製作，因此閘極金屬不會因為此高溫熱處理而破壞閘極金屬與iAl(x)GaN所形成的蕭特基接觸接面。但選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬卻是在汲極及源極電極完成先製作好閘極金屬電極，因此為了避免閘極受到熱處理而破壞其與iAl(x)GaN 所形成的蕭特基接觸接面的特性，因此利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant，如此一來汲極及源極電極不需要經過700℃~900℃的熱處理就會與iAl(x)GaN形成毆姆接觸電極。
步驟S31：如第11A圖所示，利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant並施行活化熱處理，以形成第一源極離子佈植區101與一第一汲極離子佈植區102。因為此為淺層離子佈植，由於離子佈植植入iAl(x)GaN之後會濃度會隨著深度而形成高斯分佈，但我們希望“高斯分佈”濃度最高的地方離iAl(x)GaN表面越近越好，如第11A圖所示，首先利用電漿化學氣相沉積(PECVD)沉積一層二氧化矽遮罩(SiO2 mask)105做為一個緩衝層使得在離子佈植時“高斯分佈”濃度最高的地方可以貼近iAl(x)GaN表面。接著就是利用黃光曝光顯影的方式形成一圖案化光阻層104，以定義出汲極及源極電極下方離子佈植區域，之後再用多重離子佈植將汲極及源極電極下方植入N-type Si dopant，之後再移除圖案化光阻層104及SiO2 mask105。
隨後進行大於600℃之熱處理，以將N-type Si Dopant(摻雜)活化，形成第一源極離子佈植區101與一第一汲極離子佈植區102。此熱處理的步驟可以在步驟71後進行，也就是說在離子佈植後去除圖案化光阻層104及SiO2 mask105後進行大於600℃熱處理活化。或者是在後續使用MOCVD進行選擇性成長區域P型氮化鎵閘極時，利用成長過的高溫同步進行熱處理活化。
步驟S32：請一併參酌第11B-1圖與第11B-2圖，定義選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬區域。利用PECVD沉積一層二氧化矽罩幕層20，其厚度大於2500nm，接下來利用光阻(Photo Resist)曝光顯影的方式定義出Gate選擇性成長的區域，最後再使用BOE以濕式蝕刻的方式將該區域的二氧化矽罩幕層蝕刻掉使得表面的磊晶裸露出來，之後再將光阻以去光阻液蝕 刻掉。由於濕式蝕刻為等向性蝕刻，因此除了會向下蝕刻之外也會同時側向蝕刻，也因此二氧化矽罩幕層會形成一個“倒置梯形結構”之開口槽24。
步驟S33：選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬製作。將磊晶片放回MOCVD進行P-GaN選擇性成長區域，也就是表面的磊晶裸露出來的地方才能夠成長P-GaN。由於P-GaN在MOCVD內也是屬於等向性成長，因此除了會向上成長之外也會同時側向成長，也因此P-GaN會形成一個“倒置梯形結構”，作為P-GaN倒置梯型閘極結構26。之後再以金屬鍍膜的方式，在晶片上進行閘極電極金屬鍍膜。最後再使用BOE利用濕式蝕刻(Wet Etching)的方式二氧化矽罩幕層蝕刻掉並且掀離閘極電極金屬區域以外的金屬，形成位於P-GaN倒置梯型閘極結構26上之自對準閘極金屬102，如第11B-1圖與第11B-2圖所示之結構。
步驟S34：利用金屬蒸鍍結合掀離的方式形成汲極以及源極電極金屬28、30，如第11C圖所示。
步驟S35：元件隔離製程。如第11D-1圖與第11D-2圖所示，利用多重能量破壞性離子佈植或乾式蝕刻至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離，如第11D-1圖與第11D-2圖所示。
步驟S36：進行金屬線路佈局製程。利用金屬蒸鍍結合掀離的方式形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，如第11E-1圖與第11E-2圖所示。
步驟S37：圖案化介電層。利用PECVD成長一層絕緣保護介電層。最後再以BOE以濕式蝕刻(Wet Etching)的方式將介電層進行圖案化，形成一圖案化介電層40，以顯露出部分金屬層36，如第11F-1圖與第11F-2圖所示。舉例來說將Bonding Pad Region蝕刻出來成為之後打線的區域。
由於P-GaN倒置梯型結構(閘極)26是一個“倒置梯形結構”，因此如第10A-1與第10A-2圖所示，虛線圈起來的場板區域264會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加高速電子遷移率電晶體(HEMT)汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低高速電子遷移率電晶體(HEMT)在工作時的電流崩塌效應(Current Collapse)。
步驟S38：閘極場板電極金屬製作。利用金屬蒸鍍結合掀離的方式形成D-Mode HEMT之，閘極場板電極金屬(Field Plate Metal)62，如第11G-1圖與第11G-2圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體與先前實施例之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體最大的差異是在閘極金屬與選擇性成長區域P型氮化鎵閘極的接觸面積比，由先前實施例之原理敘述中提到當電壓Vgs>>電壓VF時，閘極對汲極的蕭特基位障二極體的導通電流大到電洞無法被牽制並聚集在閘極下方的的通道處時，大量電洞會注入通道層造成閘極漏電流迅速上升，使得電晶體無法在所希望的條件下工作，因此電壓Vgs無法太大是P-GaN Gate E-mode AlGaN/GaN-HEMT的缺點。但選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體與選擇性成長區域P型氮化鎵閘極的接觸面積比比先前之實施例會大上許多(完全的覆蓋P型氮化鎵閘極)，如此一來電壓Vgs>電壓VF時，閘極所注入的電洞較為均勻，電場分部也比較均勻，因此電壓Vgs max(Self-align Gate Metal)>電壓Vgs max(Non-Self-align Gate Metal)，如此一來電壓Vgs會有更高的操作空間。
接下來的實施例四、實施例五及實施例六分別對應到實施例一、實施例二及實施例三，其中的差異則是採用具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為P型氮化鎵閘極保護元件，其等效電路圖如第4E-2圖所示。沒有閘極絕緣介電層(Gate Oxide)D-Mode HEMT與具有閘極絕緣介電層(Gate Oxide)72之D-Mode HEMT的差異在於沒有閘極絕緣介電層的截止電壓Vp(Pinch-off Voltage)會小於具有閘極絕緣介電層72的截止電壓Vp。較高的截止電壓Vp其好處在於進入飽和區的電壓比較晚，而飽和區如同等效電路圖所示等同為一個較大阻值得可變電阻，因此較高的截止電壓Vp的總累積電阻比較小，能量損耗較低。
實施例四：採用具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
如第12A-1圖及第12A-2圖所示，本發明之具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之特徵在於包含有本發明所設計之AlGaN/GaN磊晶結構；以及一P-GaN倒置梯型結構26，其係位於該第一i-Al(x)GaN層(iGaN channel layer15)上，其中2DEG雖形成在i-Al(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型結構26之存在，使得位於iGaN channel layer15內之2DEG位於該P-GaN倒置梯型結構26下方處將是呈現空乏狀態。第12A-1圖及第第12A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。第12A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，第12A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped) 層，使得元件與元件隔離。對應於第12A-1圖及第12A-2圖之上視圖如第13圖所示。
本發明具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，於本發明所設計之AlGaN/GaN磊晶結構上其區分為一左側區域與一右側區域。左側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。
第四實施例製程步驟細節如第7A圖~第7F圖與上述實施例1相同，為獨不一樣的地方在於步驟流程第7C圖與第7D圖之間多加了一步左側區域具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作。
實施例五：具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體。
如第14A-1圖及第14A-2圖所示，第14A-1圖及第14A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。第14A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，第14A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
如第14A-1圖及第14A-2圖所示，為本發明具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，於磊晶結構上其區分為一左側區域與一右側區域。左側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2包含有一蝕刻型P-GaN閘極結構26A，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為蝕刻型P-GaN閘極結構26A之存在，使得iGaN channel layer內之2DEG位於該蝕刻型P-GaN閘極結構26A下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。
步驟S51：蝕刻型P型氮化鎵閘極的製作。此步驟首先，如第9A圖所示，先利用MOCVD於本發明之Ga-face AlGaN/GaN磊晶結構上成長一層P型氮化鎵25，接下來利用光阻(Photo Resist)22以曝光顯影的方式定義出P型氮化鎵閘的區域，最後再乾式蝕刻的方式將該區域以外的P型氮化鎵蝕刻掉至本發明之Ga-face AlGaN/GaN磊晶結構之AlGaN阻障層(Blocking Layer)，之後再將光阻22以去光阻液蝕刻掉。如此一來便完成蝕刻型P型氮化鎵閘極結構26A的製作。
第五實施例製程步驟細節如第9A圖~第9F圖與上述實施例二相同，為獨不一樣的地方在於步驟流程第9C圖與第9D圖之間多加了一步左側區域具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層72的製作。
實施例六：具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體。
如第16A-1圖與第16A-2圖所示，16A-1圖及第16A-2圖分別為不同元件隔離製程在整個元元件製程完成後之示意圖。16A-1圖係利用多重能量破壞性離子佈植(Ion-Implant)，一般使用Boron或Oxygen等重原子，使得元件與元件隔離，第16A-2圖採乾式蝕刻(Dry etching)至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
如第16A-1圖與第16A-2圖所示，為本發明具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體，於本發明所設計之AlGaN/GaN磊晶結構上其區分為一左側區域與一右側區域。左側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1，右側區域形成選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體M2。如第16A-1圖與第16A-2圖所示，此實施例之電晶體M2主要特徵在於包含有該AlGaN/GaN磊晶結構，磊晶結構之i-Al(x)GaN層上形成有一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型結構(閘極)26下方處將是呈現空乏狀態。磊晶結構之i-Al(x)GaN層內形成有一第一源極離子佈植區101與一第一汲極離子佈植區102，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方。P-GaN倒置梯型閘極結構26上設置有一第一閘極金屬層103。
第六實施例製程步驟細節如第11A圖~第11G圖與上述實施例二相同，為獨不一樣的地方在於步驟流程第9D圖與第9E圖之間多加了一步左側區 域具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層72的製作。
如第18-A圖及18-B圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極之串接一個(1)不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體，(2)具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體等效電路示意圖，其中不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之源極與其閘極是藉由製程的方式而使得其電性相連接的，也就是閘極與其源極是短路的(Vgs=0V)，而這Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之作為P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之閘極保護元件，至於M2的汲極與M3的源極是電性相連接的，其中M3為(1)或(2)空乏型AlGaN/GaN高速電子遷移率電晶體。另外M3的閘極與M2的源極是電性相連接的，其主要是提供此M1+M2+M3混合型元件在Vin=0V(Off-State)更大的Off-State崩潰電壓(Off-State Breakdown Voltage)，由於M3為空乏型AlGaN/GaN高速電子遷移率電晶體，因此M3之Off-State崩潰電壓是大於M2之Off-State崩潰電壓。
如第18-C圖及18-D圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極之串接一個(1)不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體，(2)具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體等效電路示意圖，其中不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之源極與其閘極是藉由製程的方式而使得其電性相連接的，也就是閘極與其源極是短路的(Vgs=0V)，而這Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之作為P型氮化 鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之閘極保護元件，至於M2的汲極與M3的源極是電性相連接的，其中M3為(1)或(2)空乏型AlGaN/GaN高速電子遷移率電晶體。另外M3的閘極與M2的源極是電性相連接的。
實施例七：如第19A-1圖與第19A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體通常都會有輕微的Early Effect現象，這種現象一般是指通道沒有辦法完全關閉因而造成元件操作在飽和區時(閘極電壓Vg固定)，電流Ids會隨著Vds↑而增加。而本發明的串接空乏型AlGaN/GaN高速電子遷移率電晶體正好可以解決此問題。
如第19A-1圖與第19A-2圖所示，實施例七之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例七之製程步驟，首先，如第20A圖所示，提供一本發明之Ga-face AlGaN/GaN磊晶結構，並將左側區域設定為製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體，將中間區域設定為製作選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，將右邊區域設定為是製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體。接續，如同先前所述之製作，於該Ga-face AlGaN/GaN磊晶結構上形成一具有倒置梯型結構開口槽24之圖案化二氧化矽罩幕層20，以定義出閘極選擇性成長的區域，此二氧化矽罩幕層20之厚度約為100~200nm。於該導致梯型結構開口槽24內成長P-GaN，以形成一P-GaN倒置梯形結構20。隨後移除該圖案化二氧化矽罩幕層20。此時，誠如先前所述，由於P-GaN選擇性成長區域區域佔整個磊晶片僅有一小部分，因此P-GaN的P-型摻雜的濃度也會等於原先預期的1/3~1/4。
利用金屬蒸鍍的方式結合金屬掀離的方式形成汲極以及源極電極金屬，之後再經過700~900oC，歷時約30秒的熱處理使得汲極以及源極電極金屬形成汲極以及源極歐姆接觸電極28，如第20B圖所示。
利用如第20C-1圖所示之破壞性離子佈植或如第20C-2圖所示之乾式蝕刻至高阻值iGaN buffer layer(C-doped)層，來施行元件與元件間的隔離製程。
利用金屬蒸鍍結合掀離的方式形成閘極電極金屬、以及汲極及源極電極之打線區域或連接金屬36。當然也可於此步驟同時形成與閘極電極金屬層電性連接之閘極打線區域，如第20D圖所示之結構。
利用PECVD成長一層絕緣保護介電層40，其材質可以選自於SiOx、SiOxNy或SiNx。最後再對絕緣保護介電層40進行圖案化，以顯露出打線 的區域以及不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體閘極金屬上方的區域，形成如第20E圖所示之結構。
同樣得由於P-GaN倒置梯型結構(閘極)26是一個“倒置梯形結構”，因此如圖所示，虛線圈起來的場板區域264會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT)汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的電子陷阱效應(Electron trapping effect)t進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
最後，利用金屬蒸鍍結合掀離的方式形成左側區域M1及右側區域M2不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體閘極Field Plate Metal，閘極場板電極金屬62，如第20F圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
實施例八：如第21A-1圖與第21A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M串接一個具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第19A-1圖與第19A-2圖所示，實施例八之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例八之前面的製程步驟與實施例七之第20A圖至第20C圖相同，在此不重複敘述。
S84：右側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層72製作：其步驟包含有：利用PECVD沉積一層絕緣介電層，其材質可以為SiOx、SiOxNy或SiNx，厚度為10~100nm，接下來利用光阻(Photo Resist)以曝光顯影的方式定義出右側區域空乏型AlGaN/GaN高速電子遷移率電晶體之閘極絕緣介電層72的區域，最後再使用BOE(Buffered Oxide Etchant)利用濕式蝕刻的方式將該區域以外的絕緣介電層蝕刻掉，只保留閘極絕緣介電層72的區域，之後再將光阻以去光阻液蝕刻掉，形成如第22A圖所示之結構。
S85：利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬36，如第22B圖所示之結構。此時，同樣可一併形成元件運作所需的線路金屬部分，例如與閘極電極金屬連接之閘極打線區域。但不以本案圖示中的上視圖作為權利範疇之侷限。
S86：利用PECVD成長一層絕緣保護介電層40，其材質可以為SiOx、SiOxNy或SiNx。最後再對絕緣保護介電層40進行圖案化，以將打線區域以及左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1閘極金屬上方的區域蝕刻顯露出來，形成如第22C圖所示之結構。
S87：最後，利用金屬蒸鍍結合掀離的方式形成左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極場板電極金屬62(Gate Field Plate Metal)，如第22D圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
實施例九：如第23A-1圖與第23A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第23A-1圖與第23A-2圖所示，實施例九之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN蝕刻型閘極結構，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN蝕刻型閘極結構之存在，使得iGaN channel layer內之2DEG位於該P-GaN蝕刻型閘極結構下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例九的製程步驟，首先，如第24A圖所示，提供一本發明之Ga-face AlGaN/GaN磊晶結構，並將左側區域設定為製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體，將中間區域設定為製作蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，將右邊區域設定為 是製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體。步驟S91：蝕刻型P型氮化鎵閘極的製作。此步驟首先，如第24A圖所示，先利用MOCVD於本發明之Ga-face AlGaN/GaN磊晶結構上成長一層P型氮化鎵，接下來利用光阻22(Photo Resist)以曝光顯影的方式定義出P型氮化鎵閘的區域，最後再乾式蝕刻的方式將該區域以外的P型氮化鎵蝕刻掉至本發明之Ga-face AlGaN/GaN磊晶結構之AlGaN阻障層(Blocking Layer)，之後再將光阻22以去光阻液蝕刻掉。如此一來便完成蝕刻型P型氮化鎵閘極的製作。
步驟S92：利用金屬蒸鍍的方式結合金屬掀離的方式形成汲極以及源極電極金屬，之後再經過700~900oC，歷時約30秒的熱處理使得汲極以及源極電極金屬形成汲極以及源極歐姆接觸電極28，如第24B圖所示。
步驟S93：利用如第24C-1圖所示之破壞性離子佈植或如第24C-2圖所示之乾式蝕刻至高阻值iGaN buffer layer(C-doped)層，來施行元件與元件間的隔離製程。
步驟S94：利用金屬蒸鍍結合掀離的方式形成閘極電極金屬、以及汲極及源極電極之打線區域或連接金屬36。當然也可於此步驟同時形成與閘極電極金屬層電性連接之閘極打線區域，如第24D圖所示之結構。
利用PECVD成長一層絕緣保護介電層40，其材質可以選自於SiOx、SiOxNy或SiNx。最後再對絕緣保護介電層40進行圖案化，以顯露出打線的區域以及不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體閘極金屬上方的區域，形成如第24E圖所示之結構。
步驟S95：最後，利用金屬蒸鍍結合掀離的方式形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極場板電極金屬(Gate Field Plate Metal)62，如第24F圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
實施例十：如第25A-1圖與第25A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2串接一個具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第25A-1圖與第25A-2圖所示，實施例九之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN蝕刻型閘極結構，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN蝕刻型閘極結構之存在，使得iGaN channel layer內之2DEG位於該P-GaN蝕刻型閘極結構下方處將是呈現空乏狀態。右側區域形成具有閘極絕緣介電層72之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十之前面的製程步驟與實施例九之第24A圖至第24C圖相同，在此不重複敘述。
S104：右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層製作：其步驟包含有：利用PECVD沉積一層絕緣介電層，其材質可以為SiOx、SiOxNy或SiNx，厚度為10~100nm，接下來利用光阻(Photo Resist)以曝光顯影的方式定義出右側區域空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層72的區域，最後再使用BOE(Buffered Oxide Etchant)利用濕式蝕刻的方式將該區域以外的絕緣介電 層蝕刻掉，只保留閘極絕緣介電層72的區域，之後再將光阻以去光阻液蝕刻掉，形成如第26A圖所示之結構。
S105：利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬36，如第26B圖所示之結構。此時，同樣可一併形成元件運作所需的線路金屬部分，例如與閘極電極金屬連接之閘極打線區域。但不以本案圖示中的上視圖作為權利範疇之侷限。
S106：利用PECVD成長一層絕緣保護介電層40，其材質可以為SiOx、SiOxNy或SiNx。最後再對絕緣保護介電層40進行圖案化，以將打線區域以及左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1閘極金屬上方的區域蝕刻顯露出來，形成如第26C圖所示之結構。
S107：最後，利用金屬蒸鍍結合掀離的方式形成左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1閘極Field Plate Metal，閘極場板電極金屬62，如第26D圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
實施例十一：如第27A-1圖與第27A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第27A-1圖與第27A-2圖所示，實施例十一之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成 有一選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十一之製程步驟，首先，如第28A圖所示，提供一本發明之Ga-face AlGaN/GaN磊晶結構，並將左側區域設定為製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，將中間區域設定為製作選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體M2，將右邊區域設定為是製作不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。此實施例之電晶體M2主要特徵在於包含有該AlGaN/GaN磊晶結構，磊晶結構之i-Al(x)GaN層上形成有一P-GaN倒置梯型閘極結構26、一第一源極金屬層28與一第一汲極金屬層30，2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態。磊晶結構之i-Al(x)GaN層內形成有一第一源極離子佈植區101與一第一汲極離子佈植區102，且第一源極離子佈植區101是位於第一源極金屬層28下方，第一汲極離子佈植區102是位於第一汲極金屬層30下方。P-GaN倒置梯型閘極結構26上設置有一第一閘極金屬層103。
由於汲極及源極電極需要經過700℃~900℃的熱處理才會與iAl(x)GaN形成毆姆接觸電極，一般的HEMT製作流程當中，閘極金屬是在汲極 及源極電極熱處理後再進行製作，因此閘極金屬不會因為此高溫熱處理而破壞閘極金屬與iAl(x)GaN所形成的蕭特基接觸接面。但選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬卻是在汲極及源極電極完成先製作好閘極金屬電極，因此為了避免閘極受到熱處理而破壞其與iAl(x)GaN所形成的蕭特基接觸接面的特性，因此利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant，如此一來汲極及源極電極不需要經過700℃~900℃的熱處理就會與iAl(x)GaN形成毆姆接觸電極。
步驟S111：如第28A-1圖所示，利用多重離子佈植將汲極及源極電極下方植入N-type Si dopant並施行活化熱處理，以形成第一源極離子佈植區101與一第一汲極離子佈植區102。因為此為淺層離子佈植，由於離子佈植植入iAl(x)GaN之後會濃度會隨著深度而形成高斯分佈，但我們希望“高斯分佈”濃度最高的地方離iAl(x)GaN表面越近越好，如第19A圖所示，首先利用PECVD沉積一層SiO2 mask105做為一個緩衝層使得在離子佈植時“高斯分佈”濃度最高的地方可以貼近iAl(x)GaN表面。接著就是利用黃光曝光顯影的方式形成一圖案化光阻層104，以定義出汲極及源極電極下方離子佈植區域，之後再用多重離子佈植將汲極及源極電極下方植入N-type Si dopant，之後再移除圖案化光阻層104及SiO2 mask105。
隨後進行大於600℃之熱處理，以將N-type Si Dopant(摻雜)活化，形成第一源極離子佈植區101與一第一汲極離子佈植區102。此熱處理的步驟可以在步驟71後進行，也就是說在離子佈植後去除圖案化光阻層104及SiO2 mask105後進行大於600℃熱處理活化。或者是在後續使用MOCVD進行選擇性成長區域P型氮化鎵閘極時，利用成長過的高溫同步進行熱處理活化。
步驟S112：如第28A-2圖所示，定義選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬區域。利用PECVD沉積一層二氧化矽罩幕層20，其厚 度大於2500nm，接下來利用光阻(Photo Resist)曝光顯影的方式定義出Gate選擇性成長的區域，最後再使用BOE以濕式蝕刻的方式將該區域的二氧化矽罩幕層蝕刻掉使得表面的磊晶裸露出來，之後再將光阻以去光阻液蝕刻掉。由於濕式蝕刻為等向性蝕刻，因此除了會向下蝕刻之外也會同時側向蝕刻，也因此二氧化矽罩幕層會形成一個“倒置梯形結構”之開口槽24。
步驟S113：如第28B-1圖所示選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬製作。將磊晶片放回MOCVD進行P-GaN選擇性成長區域，也就是表面的磊晶裸露出來的地方才能夠成長P-GaN。由於P-GaN在MOCVD內也是屬於等向性成長，因此除了會向上成長之外也會同時側向成長，也因此P-GaN會形成一個“倒置梯形結構”，作為P-GaN倒置梯型閘極結構26。之後再以金屬鍍膜的方式，在晶片上進行閘極電極金屬鍍膜。最後再使用BOE利用濕式蝕刻(Wet Etching)的方式二氧化矽罩幕層蝕刻掉並且掀離閘極電極金屬區域以外的金屬，形成位於P-GaN倒置梯型閘極結構26上之自對準閘極金屬102，如第28B-1圖所示之結構。
步驟S114：利用金屬蒸鍍結合掀離的方式形成汲極以及源極電極金屬28、30，如第28B-2圖所示。
步驟S115：元件隔離製程。如第28C-1圖與第28C-2圖所示，利用多重能量破壞性離子佈植或乾式蝕刻至高阻值iGaN buffer layer(C-doped)層，使得元件與元件隔離。
步驟S116：進行金屬線路佈局製程。利用金屬蒸鍍結合掀離的方式形成金屬層36，以作為閘極以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬，如第28D-1圖與第28D-2圖所示。
步驟S117：圖案化介電層。利用PECVD成長一層絕緣保護介電層。最後再以BOE以濕式蝕刻(Wet Etching)的方式將介電層進行圖案化，形成 一圖案化介電層40，以顯露出部分金屬層36，如第28E-1圖與第28E-2圖所示。舉例來說將Bonding Pad Region蝕刻出來成為之後打線的區域42、43。
由於P-GaN倒置梯型結構(閘極)26是一個“倒置梯形結構”，因此如第27A-1與第27A-2圖所示所示，虛線圈起來的場板區域264會會形成一個具有斜邊的電容，此電容會形成場板效應(Field Plate Effect)，其主要功能是利用此電容的電場將閘極下方高密度的電場均勻分散開來，其用處除了增加元件(HEMT)汲極至源極的崩潰電壓(Vds)，也可以抑制閘極下方的Electron trapping effect進而降低元件(HEMT)在工作時的電流崩塌效應(Current Collapse)。
步驟S118：如第28F-1圖與第28F-2圖所示，閘極場板電極金屬製作。利用金屬蒸鍍結合掀離的方式形成D-Mode HEMT Field Plate Metal，閘極場板電極金屬62，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。如第28G圖所示之最終結構之上視圖，電晶體M1之源極S連接電晶體M2之閘極G，電晶體M2之源極S連接電晶體M3之閘極G。
實施例十二：如第29A-1圖與第29A-2圖所示，為不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第29A-1圖與第29A-2圖所示，實施例十二之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極及 自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十二之前面的製程步驟與實施例十一之第28A圖至第28C圖相同，在此不重複敘述。
S124：右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層製作：其步驟包含有：利用PECVD沉積一層絕緣介電層，其材質可以為SiOx、SiOxNy或SiNx，厚度為10~100nm，接下來利用光阻(Photo Resist)以曝光顯影的方式定義出右側區域空乏型AlGaN/GaN高速電子遷移率電晶體閘極絕緣介電層的區域，最後再使用BOE(Buffered Oxide Etchant)利用濕式蝕刻的方式將該區域以外的絕緣介電層蝕刻掉，只保留閘極絕緣介電層72的區域，之後再將光阻以去光阻液蝕刻掉，形成如第30A圖所示之結構。
S125：利用金屬蒸鍍(一般為Ni/Au)+掀離的方式形成閘極電極金屬以及汲極及源極電極之打線區域(Bonding Pad)或連接(Interconnection)金屬36，如第30B圖所示之結構。此時，同樣可一併形成元件運作所需的線路金屬部分，例如與閘極電極金屬連接之閘極打線區域。但不以本案圖示中的上視圖作為權利範疇之侷限。
S126：利用PECVD成長一層絕緣保護介電層40，其材質可以為SiOx、SiOxNy或SiNx。最後再對絕緣保護介電層40進行圖案化，以將打線區域 以及左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1閘極金屬上方的區域蝕刻顯露出來，形成如第30C圖所示之結構。
S127：最後，利用金屬蒸鍍結合掀離的方式形成左側區域不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1閘極Field Plate Metal，閘極場板電極金屬62，如第30D圖所示之最終結構，其中閘極場板電極金屬(Field Plate Metal)62相鄰於閘極場板絕緣介電層92。
如第18-C圖及18-D圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體之源極連接至P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之閘極之串接一個(1)不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體，(2)具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體等效電路示意圖，其中不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之源極與其閘極是藉由製程的方式而使得其電性相連接的，也就是閘極與其源極是短路的(Vgs=0V)，而這Vgs=0V之空乏型AlGaN/GaN高速電子遷移率電晶體(M1)之作為P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體(M2)之閘極保護元件，至於M2的汲極與M3的源極是電性相連接的，其中M3為(1)或(2)空乏型AlGaN/GaN高速電子遷移率電晶體。另外M3的閘極與M2的源極是電性相連接的。
實施例十三：如第31A-1圖與第31A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第31A-1圖與第31A-2圖所示，實施例十三之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結 構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十三製程步驟細節如第20A圖~第20F圖與上述實施例7相同，為獨不一樣的地方在於步驟流程第20C圖與第20D圖之間多加了一步左側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作。
實施例十四：如第33A-1圖與第33A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第33A-1圖與第33A-2圖所示，實施例十四之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶 體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十四製程步驟細節如第20A圖~第20F圖與上述實施例7相同，為獨不一樣的地方在於步驟流程第20C圖與第20D圖之間多加了一步左側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作及右側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層的製作。
實施例十五：如第35A-1圖與第35A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第35A-1圖與第35A-2圖所示，實施例十五之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN蝕刻型閘極結構，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN蝕刻型閘極結構之存在，使得iGaN channel layer內之2DEG位於該P-GaN蝕刻型閘極結構下方處將是呈現空乏狀態，即具有無2DEG 分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十五製程步驟細節如第24A圖~第24F圖與上述實施例9相同，為獨不一樣的地方在於步驟流程第24C圖與第24D圖之間多加了一步左側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作。
實施例十六：如第37A-1圖與第37A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第37A-1圖與第37A-2圖所示，實施例十六之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此蝕刻型P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN蝕刻型閘極結構，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN蝕刻型閘極結構之存在，使得iGaN channel layer內之2DEG位於該P-GaN蝕刻型閘極結構下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十六製程步驟細節如第24A圖~第24F圖與上述實施例9相同，為獨不一樣的地方在於步驟流程第24C圖與第24D圖之間多加了一步左側區 域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作及右側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層的製作。
實施例十七：如第39A-1圖與第39A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第39A-1圖與第39A-2圖所示，實施例十七之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成不具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十七製程步驟細節如第28A圖~第28F圖與上述實施例9相同，為獨不一樣的地方在於步驟流程第28C圖與第28D圖之間多加了一步左側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作。
實施例十八：如第41A-1圖與第41A-2圖所示，為具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體作為閘極保護元件之選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬加強型AlGaN/GaN高速電子遷移率電晶體串接一個具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體而成的混合型加強型AlGaN/GaN高速電子遷移率電晶體。
如第41A-1圖與第41A-2圖所示，實施例十八之混合型加強型AlGaN/GaN高速電子遷移率電晶體包含有本發明所設計之AlGaN/GaN磊晶結構，其區分為一左側區域、一中間區域與一右側區域。左側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1，中間區域形成有一選擇性成長區域P型氮化鎵閘極26及自對準接觸閘極金屬P型氮化鎵閘極之加強型AlGaN/GaN高速電子遷移率電晶體M2，此選擇性成長區域P型氮化鎵閘極及自對準接觸閘極金屬P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體M2包含有一P-GaN倒置梯型閘極結構26，其中2DEG雖形成在iAl(x)GaN/iGaN channel接面的iGaN channel layer15內，但因為P-GaN倒置梯型閘極結構26之存在，使得iGaN channel layer內之2DEG152位於該P-GaN倒置梯型閘極結構26下方處將是呈現空乏狀態，即具有無2DEG分布之空乏區域262。右側區域形成具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3。
實施例十八製程步驟細節如第28A-1圖~第28F-2圖與上述實施例9相同，為獨不一樣的地方在於步驟流程第28C-1圖、第28C-2圖、第28D-1圖與第28D-2圖之間多加了一步左側區域具有閘極絕緣介電層之空乏型AlGaN/GaN高速電子遷移率電晶體M1之閘極絕緣介電層的製作及右側區域具有閘極絕緣介 電層之空乏型AlGaN/GaN高速電子遷移率電晶體M3之閘極絕緣介電層的製作。
10:磊晶結構
11:矽基底
12:碳摻雜緩衝層
13:碳摻雜氮化鎵層
14:本質氮化鋁鎵緩衝層
15:本質氮化鎵通道層
152:二維電子氣
16:本質氮化鋁鎵層
26:倒置梯型閘極結構
262:空乏區域
28:源極電極金屬
30:汲極電極金屬
32:隔離層
36:金屬層
62:閘極場效電極金屬層
M1:空乏型氮化鋁鎵/氮化鎵高速電子遷移率電晶體
M2:增強型氮化鋁鎵/氮化鎵高速電子遷移率電晶體

Claims (19)

  1. 一種混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其包含：一Ga-face AlGaN/GaN磊晶結構，其區分為一第一區域與一第二區域；一第一空乏型AlGaN/GaN高速電子遷移率電晶體，其係位於該第一區域；以及一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該第二區域，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN倒置梯型閘極結構，其中2DEG位於該P-GaN倒置梯型閘極結構下方是呈現空乏狀態，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之該P-GaN倒置梯型閘極結構電性連接至該第一空乏型AlGaN/GaN高速電子遷移率電晶體之一源極與一閘極，該第一空乏型AlGaN/GaN高速電子遷移率電晶體之該源極與該閘極電性連接，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體於該第一空乏型AlGaN/GaN高速電子遷移率電晶體之飽和狀態下之一Vgs電壓位於5~10V；其中，該Ga-face AlGaN/GaN磊晶結構包含：一矽基底；一碳摻雜緩衝層，其係位於該矽基底上；一碳摻雜本質氮化鎵層，其係位於該碳摻雜緩衝層上；一i-Al(y)GaN緩衝層，其係位於該碳摻雜本質氮化鎵層上；一本質氮化鎵通道層，其係位於該i-Al(y)GaN緩衝層上，該2DEG形成於該本質氮化鎵通道層中；以及一i-Al(x)GaN層，其係位於該本質氮化鎵通道層上，其中X=0.1-0.3，y=0.05-0.75。
  2. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該i-GaN(C-doped)層與該i-Al(y)GaN緩衝層之間更設置有一i-Al(z)GaN Grading緩衝層，Z=0.01-0.75。
  3. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，該第一空乏型AlGaN/GaN高速電子遷移率電晶體進一步包含一閘極絕緣介電層，其設置於該第一空乏型AlGaN/GaN高速電子遷移率電晶體之該閘極下。
  4. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，進一步包含一閘極金屬層，其設置於該P-GaN倒置梯型閘極結構之上。
  5. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第一空乏型AlGaN/GaN高速電子遷移率電晶體之該閘極上進一步設有一閘極場板絕緣介電層。
  6. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第一空乏型AlGaN/GaN高速電子遷移率電晶體進一步設有：一第一源極金屬層與一第一汲極金屬層，其係位於該i-Al(x)GaN層上；以及一第一源極離子佈植區與一第一汲極離子佈植區，其係位於該i-Al(x)GaN層內，且該第一源極離子佈植區是位於該第一源極金屬層下方，該第一汲極離子佈植區是位於該第一汲極金屬層下方。
  7. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體進一步設有：一第二源極金屬層與一第二汲極金屬層，其係位於該i-Al(x)GaN層上；以及一第二源極離子佈植區與一第二汲極離子佈植區，其係位於該i-Al(x)GaN層內，且該第二源極離子佈植區是位於該第二源極金屬層下方，該第二汲極離子佈植區是位於該第二汲極金屬層下方。
  8. 如請求項1所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，進一步包含一第二空乏型AlGaN/GaN高速電子遷移率電晶體，其係位於該Ga-face AlGaN/GaN磊晶結構之一第三區域，該第二空乏型 AlGaN/GaN高速電子遷移率電晶體之一源極電性連接該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之一汲極，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之一源極電性連接該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極。
  9. 如請求項8所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極下進一步設有一閘極絕緣介電層。
  10. 如請求項8所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極上進一步設有一閘極場板絕緣介電層。
  11. 如請求項8所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第二空乏型AlGaN/GaN高速電子遷移率電晶體進一步設有：一第三源極金屬層與一第三汲極金屬層，其係位於該i-Al(x)GaN層上；以及一第三源極離子佈植區與一第三汲極離子佈植區，其係位於該i-Al(x)GaN層內，且該第三源極離子佈植區是位於該第三源極金屬層下方，該第三汲極離子佈植區是位於該第三汲極金屬層下方。
  12. 一種混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其包含：一Ga-face AlGaN/GaN磊晶結構，其區分為一第一區域與一第二區域；一第一空乏型AlGaN/GaN高速電子遷移率電晶體，其係位於該第一區域；以及一P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體，其係位於該第二區域，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體包含有一P-GaN蝕刻型閘極結構，其中2DEG位於該P-GaN蝕刻型閘極結構下方是呈現空乏狀態，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之該P-GaN蝕刻型閘極結構電性連接至該第一空乏型AlGaN/GaN高速電子遷 移率電晶體，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體於該第一空乏型AlGaN/GaN高速電子遷移率電晶體之飽和狀態下之一Vgs電壓位於5~10V；其中，該AlGaN/GaN磊晶結構包含：一矽基底；一碳摻雜緩衝層，其係位於該矽基底上；一碳摻雜本質氮化鎵層，其係位於該碳摻雜緩衝層上；一i-Al(y)GaN緩衝層，其係位於該碳摻雜本質氮化鎵層上；一本質氮化鎵通道層，其係位於該i-Al(y)GaN緩衝層上，該2DEG形成於該本質氮化鎵通道層中；以及一i-Al(x)GaN層，其係位於該本質氮化鎵通道層上，其中X=0.1-0.3，y=0.05-0.75。
  13. 如請求項12所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該i-GaN(C-doped)層與該i-Al(y)GaN緩衝層之間更設置有一i-Al(z)GaN Grading緩衝層，Z=0.01-0.75。
  14. 如請求項12所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第一空乏型AlGaN/GaN高速電子遷移率電晶體之一源極與一閘極電性連接並電性連接該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之該閘極。
  15. 如請求項12所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第一空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極上進一步設有一閘極場板絕緣介電層。
  16. 如請求項12所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，該第一空乏型AlGaN/GaN高速電子遷移率電晶體進一步包含一閘極絕緣介電層，其設置於該第一空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極下。
  17. 如請求項12所述之混合型加強型AlGaN/GaN高速電子遷移 率電晶體之磊晶結構，進一步包含一第二空乏型AlGaN/GaN高速電子遷移率電晶體，其係位於該Ga-face AlGaN/GaN磊晶結構之一第三區域，該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一源極電性連接該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之一汲極，該P型氮化鎵閘極加強型AlGaN/GaN高速電子遷移率電晶體之一源極電性連接該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極。
  18. 如請求項17所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極下進一步設有一閘極絕緣介電層。
  19. 如請求項17所述之混合型加強型AlGaN/GaN高速電子遷移率電晶體之磊晶結構，其中該第二空乏型AlGaN/GaN高速電子遷移率電晶體之一閘極上進一步設有一閘極場板絕緣介電層。
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