TWI761263B - 合成負阻抗的電路 - Google Patents

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Abstract

本發明提供一種重複利用電流來合成負阻抗之電路，包含一電流源電路、一差動電路以及一負阻抗轉換電路。該電流源電路可用來提供至少一預定電流，其中該電流源電路具有一第一連接埠與一第二連接埠，且該電流源電路之該第一連接埠可耦接至一第一參考電壓。該差動電路可耦接於該電流源電路之該第二連接埠與一第二參考電壓之間，且可用以接收一差動輸入對並產生一差動輸出對，其中該差動電路具有一差動輸出埠。該負阻抗轉換電路可耦接於該差動輸出埠與一第三參考電壓之間，其中該第三參考電壓不同於該第一參考電壓。

Description

合成負阻抗的電路
本發明係有關於合成負阻抗的技術，且尤指一種重複利用電流來合成負阻抗之電路。
一般來說，在放大器電路中，輸入端與輸出端之間的寄生電容由於放大器的放大作用，其等效到輸入端的電容值會根據米勒效應(Miller effect)而擴大，該些寄生電容除了會影響放大器電路的穩定性外，也會限制放大器電路的工作頻寬，因此，負阻抗轉換電路常會用來耦接於放大器電路的輸出端(例如一合成負阻抗的電路包含有一放大器電路以及一負阻抗轉換電路)，以將寄生電容補償掉，進而改善該放大器電路的工作頻寬。在現有的負阻抗轉換電路中通常會包含有兩個交叉耦合(cross-coupled)電晶體以及一固定電容，並且負阻抗轉換電路的一端並聯於該放大器電路的輸出端，另一端接地，由於該固定電容在輸出端看到的等效阻抗為負電容效應，因此可以將寄生電容補償掉，進而得到較高的頻寬，然而，現有的合成負阻抗電路有個致命的缺點即是需要額外的電流消耗，除了合成負阻抗的電路的整體功耗會相當高之外，伴隨而來的成本也會跟著提高，因此，極需一種新穎的合成負阻抗的電路來解決此問題。
本發明之一目的在於提供一種重複利用電流來合成負阻抗之電路，以解決上述問題。
本發明之至少一實施例提供一種合成負阻抗的電路，其是重複利用電流來合成負阻抗。該合成負阻抗的電路可包含一電流源電路、一差動電路以及一負阻抗轉換電路。該電流源電路可用來提供至少一預定電流，其中該電流源電路具有一第一連接埠與一第二連接埠，且該電流源之該第一連接埠可耦接至一第一參考電壓。該差動電路可耦接於該電流源電路之該第二連接埠與一第二參考電壓之間，且可用以接收一差動輸入對並產生一差動輸出對，其中該差動電路具有一差動輸出埠，用以輸出該差動輸出對。該負阻抗轉換電路可耦接於該差動輸出埠與一第三參考電壓之間，其中該第三參考電壓不同於該第一參考電壓。
本發明的好處之一是，透過在差動電路的差動輸出埠並聯負阻抗轉換電路，負阻抗轉換電路是使用差動電路的部分電流來達成負電容效應，因此不需要消耗額外的電流，除了可以增加合成負阻抗之電路的頻寬外，整體電路的功耗以及成本都能降低。
10,30,40,50,60,70:合成負阻抗電路
100,500:電流源電路
102,502:差動電路
104,200,304,404,504,604,704:負阻抗轉換電路
106,108,506,508:連接埠
110,510:差動輸出埠
112,114,512,514:負載
120,122,328,330,428,430,520,522,628,630,728,730:輸出端
202,326,426,434,626,726:可變電容
204,206,322,324,422,424,622,624,722,724:P型金屬氧化物半導體場效電晶體
300,306,308,400,401,406,408,600,606,608,700,706,708:電流源
302,602,702:電流模式邏輯放大器
310,312,410,412,432,610,612,710,712,713:電阻
314,316,414,416,614,616,714,716:寄生電容
318,320,418,420,618,620,718,720:N型金屬氧化物半導體場效電晶體
402:連續時間線性等化器
V1,V2,V3:參考電壓
INN,INP:差動輸入電壓
OUTN,OUTP:差動輸出電壓
VDD1,VDD2:電源電壓
第1圖為依據本發明一實施例之合成負阻抗電路的方塊圖。
第2圖為依據本發明一實施例之負阻抗轉換電路的示意圖。
第3圖為第1圖所示之合成負阻抗電路之一實施例的電路示意圖。
第4圖為第1圖所示之合成負阻抗電路之另一實施例的電路示意圖。
第5圖為依據本發明另一實施例之合成負阻抗電路的方塊圖。
第6圖為第5圖所示之合成負阻抗電路之一實施例的電路示意圖。
第7圖為第5圖所示之合成負阻抗電路之另一實施例的電路示意圖。
第1圖為依據本發明一實施例之合成負阻抗電路10的方塊圖。合成負阻抗電路10可包含一電流源電路100、一差動電路102以及一負阻抗轉換電路104。電流源電路100可用以提供至少一預定電流，亦即電流源電路100可根據設計需求而包含一個或多個電流源，且可包含複數個連接埠106、108，其中連接埠106可耦接至一參考電壓V1。差動電路102可耦接至電流源電路100的連接埠108與一參考電壓V2之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸出電壓OUTN、OUTP)，其中參考電壓V2大於參考電壓V1，此外，差動電路102具有一差動輸出埠110，其中差動輸出埠110可包含有複數個輸出端120、122，用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)。負阻抗轉換電路104可耦接於輸出端120、122以及一參考電壓V3之間，其中參考電壓V3不同於參考電壓V2，例如，參考電壓V3大於參考電壓V1、V2。此外，差動電路102另包含有複數個負載112、114，其中負載112可耦接於輸出端120以及參考電壓V2之間，負載114可耦接於輸出端122以及參考電壓V2之間，且負阻抗轉換電路104與負載112並聯於輸出端120，並且與負載114並聯於輸出端122。如第1圖所示，差動電路102以及負阻抗轉換電路104可共用電流源電路100所提供的該至少一預定電流，因此，當負阻抗轉換電路104要達成負電容效應時，僅需消耗該至少一預定電流的一部份電流，並不需要消耗額外的電流，除了可以增加合成負阻抗電路10的頻寬外，合成負阻抗電路10的功耗以及成本都能降低。
第2圖為依據本發明一實施例之負阻抗轉換電路200的示意圖。第1圖所示之負阻抗轉換電路104可以利用第2圖所示之負阻抗轉換電路200來實作，如第2圖所示，負阻抗轉換電路200可包含有一可變電容202以及複數個P型金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET；為簡便起見，稱為電晶體)204、206，其中P型電晶體204的閘極可耦接至P型電晶體206的汲極，P型電晶體206的閘極可耦接至P型電晶體204的汲極(亦即P型電晶體204、206之間為交叉耦合(cross-coupled))，且可變電容202可耦接於P型電晶體204的源極以及P型電晶體206的源極之間，此外，可透過調整可變電容202的電容值來微調合成負阻抗電路10在高頻時的頻率響應。
第3圖為第1圖所示之合成負阻抗電路10之一實施例的電路示意圖。第1圖所示之合成負阻抗電路10可以利用第3圖所示之合成負阻抗電路30來實作，亦即合成負阻抗電路30同樣採用第1圖所示之架構，如第3圖所示，合成負阻抗電路30可包含有一電流源300、一電流模式邏輯(current mode logic,CML)放大器302以及一負阻抗轉換電路304，其中電流源300用以實現第1圖所示之電流源電路100，電流模式邏輯放大器302用以實現第1圖所示之差動電路102，以及負阻抗轉換電路304用以實現第1圖所示之負阻抗轉換電路104。本實施例中，電流源300(例如第1圖所示之電流源電路100)的一端可接地(例如第1圖所示之參考電壓V1=0)，電流源300的另一端可耦接至電流模式邏輯放大器302(例如第1圖所示之差動電路102)，且電流源300可用來提供一預定電流I1。電流模式邏輯放大器302可耦接於電流源300以及一電源電壓VDD2(例如第1圖所示之參考電壓V2)之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸出電壓OUTN、OUTP)，且可包含複數個寄生電容 314、316、複數個N型電晶體318、320以及複數個輸出端328、330(例如第1圖所示之輸出端120、122)，其中寄生電容314、316可分別位於輸出端328、330與接地之間，N型電晶體318、320可分別耦接於輸出端328、330與電流源300之間，且輸出端328、330可用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)。
負阻抗轉換電路304可耦接於輸出端328、輸出端330以及一電源電壓VDD1(例如第1圖所示之參考電壓V3)之間，且可包含有複數個P型電晶體322、324以及一可變電容326，其中P型電晶體322的汲極可耦接於輸出端328，P型電晶體322的閘極可耦接於輸出端330，P型電晶體324的汲極可耦接於輸出端330，P型電晶體324的閘極可耦接於輸出端328(亦即P型電晶體322、324之間為交叉耦合，其可由第2圖所示之負阻抗轉換電路200來實作)，可變電容326可耦接於P型電晶體322的源極以及P型電晶體324的源極之間，且電源電壓VDD1大於電源電壓VDD2。電流模式邏輯放大器302可另包含有複數個電阻310、312(例如第1圖所示之負載112、114)，其中電阻310可耦接於輸出端328以及電源電壓VDD2之間，電阻312可耦接於輸出端330以及電源電壓VDD2之間，且負阻抗轉換電路304與電阻310可並聯於輸出端328，並與電阻312並聯於輸出端330。
應注意的是，電流模式邏輯放大器302的電阻310、312(例如第1圖所示之負載112、114)可以用被動式電感、主動式電感或由電感或電阻所形成的串聯、並聯、或串並聯組合來代替，在此負載以電阻來表示只是為了示例，本發明不以此為限。此外，在負阻抗轉換電路304與電源電壓VDD1之間可有複數個電流源306、308，用以分別提供流經P型電晶體322的一電流I2以及P型電晶體324的一電流I3。
如第3圖所示，電流模式邏輯放大器302以及負阻抗轉換電路304可共用電流源300(亦即共用電流源300所提供的預定電流I1)，也就是說，電流I2以及電流I3為預定電流I1的一部分電流，因此，當負阻抗轉換電路304藉由可變電容326在輸出端328、330所看到的等效阻抗來達成負電容效應，以將寄生電容314、316補償掉時，負阻抗轉換電路304僅需消耗預定電流I1本身的一部份電流(亦即電流I2以及電流I3)，並不需要消耗額外的電流，除了可以增加合成負阻抗電路30的頻寬外，合成負阻抗電路30的功耗以及成本都能降低，此外，可變電容326的電容值可被調整來微調合成負阻抗電路30在高頻時的頻率響應。
第4圖為第1圖所示之合成負阻抗電路10之另一實施例的電路示意圖。第1圖所示之合成負阻抗電路10可以利用第4圖所示之合成負阻抗電路40來實作，亦即合成負阻抗電路40同樣採用第1圖所示之架構，如第4圖所示，合成負阻抗電路40可包含有複數個電流源400、401、一連續時間線性等化器(continuous time linear equalizer,CTLE)402以及一負阻抗轉換電路404，其中電流源400、401用以實現第1圖所示之電流源電路100，連續時間線性等化器402用以實現第1圖所示之差動電路102，以及負阻抗轉換電路404用以實現第1圖所示之負阻抗轉換電路104。電流源400、401(例如第1圖所示之電流源電路100)的一端皆接地(例如第1圖所示之參考電壓V1=0)，電流源400、401的另一端則皆耦接至連續時間線性等化器402(例如第1圖所示之差動電路102)，且電流源400、401可分別用來提供複數個預定電流I1、I2給合成負阻抗電路40，且預定電流I1、I2的總和為I3(亦即I3=I1+I2)。連續時間線性等化器402可耦接於電流源400、401以及一電源電壓VDD2(例如第1圖所示之參考電壓V2)之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸 出電壓OUTN、OUTP)，且可包含複數個寄生電容414、416、複數個N型電晶體418、420、複數個輸出端428、430(例如第1圖所示之輸出端120、122)、一電阻432以及一可變電容434，其中寄生電容414、416可分別位於輸出端428、430與接地之間，N型電晶體418、420可分別耦接於輸出端428、430與電流源400、401之間，輸出端428、430可用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)，電阻432可耦接於N型電晶體418的源極以及N型電晶體420的源極之間，且可變電容434可耦接於電流源400、401以及電阻432之間。
負阻抗轉換電路404可耦接於輸出端428、輸出端430以及一電源電壓VDD1(例如第1圖所示之參考電壓V3)之間，且可包含有複數個P型電晶體422、424以及一可變電容426，其中P型電晶體422的汲極可耦接於輸出端428，P型電晶體422的閘極可耦接於輸出端430，P型電晶體424的汲極可耦接於輸出端430，P型電晶體424的閘極可耦接於輸出端428(亦即P型電晶體422、424之間為交叉耦合，其可由第2圖所示之負阻抗轉換電路200來實作)，可變電容426可耦接於P型電晶體422的源極以及P型電晶體424的源極之間，且電源電壓VDD1大於電源電壓VDD2。連續時間線性等化器402可另包含有複數個電阻410、412(例如第1圖所示之負載112、114)，其中電阻410可耦接於輸出端428以及電源電壓VDD2之間，電阻412可耦接於輸出端430以及電源電壓VDD2之間，且負阻抗轉換電路404與電阻410可並聯於輸出端428，並與電阻412並聯於輸出端430。應注意的是，連續時間線性等化器402的電阻410、412(例如第1圖所示之負載112、114)可以用被動式電感、主動式電感或由電感或電阻所形成的串聯、並聯、或串並聯組合來代替，在此負載以電阻來表示只是為了示例，本發明不以此為限。此外，在負阻抗轉換電路404與電源電壓VDD1之間可有複數個電流源406、408，用以分別提供流經P型電晶體422的一電流I4以及P型電晶體424的一電流I5。
如第4圖所示，連續時間線性等化器402以及負阻抗轉換電路404可共用電流源400、401(亦即共用電流源400、401所提供的電流I3)，也就是說，電流I4以及電流I5為電流I3的一部分電流，因此，當負阻抗轉換電路404藉由可變電容426在輸出端428、430所看到的等效阻抗來達成負電容效應，以將寄生電容414、416補償掉時，負阻抗轉換電路404僅需消耗預定電流I3的一部份電流(亦即電流I4以及電流I5)，並不需要消耗額外的電流，除了可以增加合成負阻抗電路40的頻寬外，合成負阻抗電路40的功耗以及成本都能降低，此外，可變電容426的電容值可被調整來微調合成負阻抗電路40在高頻時的頻率響應。
請注意，第3圖與第4圖所示之電路僅作為範例說明之用，並非作為本發明的限制條件，實際上，任何基於第1圖所示之架構所實現的合成負阻抗電路均落入本發明的涵蓋範圍。
第1圖所示之合成負阻抗電路10的參考電壓V3的電壓值如果夠高，則可以不用額外供應不同於參考電壓V3的另一參考電壓V2，並將負載112、114分別耦接至參考電壓V3(亦即參考電壓V2等於參考電壓V3)，藉此也可以實現電流再利用的合成負阻抗電路。
第5圖為依據本發明另一實施例之合成負阻抗電路50的方塊圖。合成負阻抗電路50可包含一電流源電路500、一差動電路502以及一負阻抗轉換電路504(其可由第2圖所示之負阻抗轉換電路200來實作)。電流源電路500可用以提供至少一預定電流，且可包含複數個連接埠506、508，連接埠506可耦接至一參考電壓V1。差動電路502可耦接至電流源電路500的連接埠508與一參考電壓V2 之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸出電壓OUTN、OUTP)，其中參考電壓V2大於參考電壓V1，此外，差動電路502具有一差動輸出埠510，其中差動輸出埠510可包含有複數個輸出端520、522，用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)。負阻抗轉換電路504可耦接於輸出端520、522以及參考電壓V2之間。此外，差動電路502另包含有複數個負載512、514，其中負載512可耦接於輸出端520以及參考電壓V2之間，負載514可耦接於輸出端522以及參考電壓V2之間，且負阻抗轉換電路504與負載512可並聯於輸出端520，並與負載514並聯於輸出端522。如第5圖所示，差動電路502以及負阻抗轉換電路504可共用電流源電路500所提供的該至少一預定電流，因此，當負阻抗轉換電路504要達成負電容效應時，僅需消耗該至少一預定電流的一部份電流，並不需要消耗額外的電流，除了可以增加合成負阻抗電路50的頻寬外，合成負阻抗電路50的功耗以及成本都能降低。
第6圖為第5圖所示之合成負阻抗電路50之一實施例的電路示意圖。第5圖所示之合成負阻抗電路50可以利用第6圖所示之合成負阻抗電路60來實作，亦即合成負阻抗電路60同樣採用第5圖所示之架構，如第6圖所示，合成負阻抗電路60可包含有一電流源600、一電流模式邏輯放大器602以及一負阻抗轉換電路604，其中電流源600用以實現第5圖所示之電流源電路500，電流模式邏輯放大器602用以實現第5圖所示之差動電路502，以及負阻抗轉換電路604用以實現第5圖所示之負阻抗轉換電路504。電流源600(例如第5圖所示之電流源電路500)的一端可接地(例如第5圖所示之參考電壓V1=0)，電流源600的另一端可耦接至電流模式邏輯放大器602(例如第5圖所示之差動電路502)，且電流源600可用來提供一預定電流I1。電流模式邏輯放大器602可耦接於電流源600以及 一電源電壓VDD1(例如第5圖所示之參考電壓V2)之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸出電壓OUTN、OUTP)，且可包含複數個寄生電容614、616、複數個N型電晶體618、620以及複數個輸出端628、630(例如第5圖所示之輸出端520、522)，其中寄生電容614、616可分別位於輸出端628、630與接地之間，N型電晶體618、620可分別耦接於輸出端628、630與電流源600之間，且輸出端628、630可用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)。
負阻抗轉換電路604可耦接於輸出端628、輸出端630以及電源電壓VDD1(例如第5圖所示之參考電壓V2)之間，且可包含有複數個P型電晶體622、624以及一可變電容626，其中P型電晶體622的汲極可耦接於輸出端628，P型電晶體622的閘極可耦接於輸出端630，P型電晶體624的汲極可耦接於輸出端630，P型電晶體624的閘極可耦接於輸出端628(亦即P型電晶體622、624之間為交叉耦合，其可由第2圖所示之負阻抗轉換電路200來實作)，可變電容626可耦接於P型電晶體622的源極以及P型電晶體624的源極之間。電流模式邏輯放大器602可另包含有複數個電阻610、612(例如第5圖所示之負載512、514)，其中電阻610可耦接於輸出端628以及電源電壓VDD1之間，電阻612可耦接於輸出端630以及電源電壓VDD1之間，且負阻抗轉換電路604與電阻610可並聯於輸出端628，並與電阻612並聯於輸出端630。應注意的是，電流模式邏輯放大器602的電阻610、612(例如第5圖所示之負載512、514)可以用被動式電感、主動式電感或由電感或電阻所形成的串聯、並聯、或串並聯組合來代替，在此負載以電阻來表示只是為了示例，本發明不以此為限。此外，在負阻抗轉換電路604與電源電壓VDD1之間可有複數個電流源606、608，用以分別提供流經P型電晶體622的一電流I2以及P型電晶體624的一電流I3。
如第6圖所示，電流模式邏輯放大器602以及負阻抗轉換電路604可共用電流源600(亦即共用電流源600所提供的預定電流I1)，也就是說，電流I2以及電流I3為預定電流I1的一部分電流，因此，當負阻抗轉換電路604藉由可變電容626在輸出端628、630所看到的等效阻抗來達成負電容效應，以將寄生電容614、616補償掉時，負阻抗轉換電路604僅需消耗預定電流I1的一部份電流(亦即電流I2以及電流I3)，並不需要消耗額外的電流，除了可以增加合成負阻抗電路60的頻寬外，合成負阻抗電路60的功耗以及成本都能降低，此外，可變電容626的值可被調整來微調合成負阻抗電路60在高頻時的頻率響應。
第7圖為第5圖所示之合成負阻抗電路50之另一實施例的電路示意圖。第5圖所示之合成負阻抗電路50可以利用第7圖所示之合成負阻抗電路70來實作，亦即合成負阻抗電路70同樣採用第5圖所示之架構，如第7圖所示，合成負阻抗電路70可包含有一電流源700、一電流模式邏輯放大器702以及一負阻抗轉換電路704，其中電流源700用以實現第5圖所示之電流源電路500，電流模式邏輯放大器702用以實現第5圖所示之差動電路502，以及負阻抗轉換電路704用以實現第5圖所示之負阻抗轉換電路504。電流源700(例如第5圖所示之電流源電路500)的一端可接地(例如第5圖所示之參考電壓V1=0)，電流源700的另一端可耦接至電流模式邏輯放大器702(例如第5圖所示之差動電路502)，且電流源700可用來提供一預定電流I1。電流模式邏輯放大器702可耦接於電流源700以及一電源電壓VDD1(例如第5圖所示之參考電壓V2)之間，且可用以接收一差動輸入對(亦即差動輸入電壓INN、INP)並產生一差動輸出對(亦即差動輸出電壓OUTN、OUTP)，且可包含複數個寄生電容714、716、複數個N型電晶體718、720以及複數個輸出端728、730(例如第5圖所示之輸出端520、522)，其中寄生 電容714、716可分別位於輸出端728、730與接地之間，N型電晶體718、720可分別耦接於輸出端728、730與電流源700之間，且輸出端728、730可用以輸出該差動輸出對(例如分別輸出差動輸出電壓OUTN、OUTP)。
負阻抗轉換電路704可耦接於輸出端728、輸出端730以及電源電壓VDD1之間，且可包含有複數個P型電晶體722、724以及一可變電容726，其中P型電晶體722的汲極可耦接於輸出端728，P型電晶體722的閘極可耦接於輸出端730，P型電晶體724的汲極可耦接於輸出端730，P型電晶體724的閘極可耦接於輸出端728(亦即P型電晶體722、724之間為交叉耦合，其可由第2圖所示之負阻抗轉換電路200來實作)，可變電容726可耦接於P型電晶體722的源極以及P型電晶體724的源極之間。電流模式邏輯放大器702可另包含有複數個電阻710、712(例如第5圖所示之負載512、514)，其中電阻710可耦接於輸出端728以及電源電壓VDD1(例如第5圖所示之參考電壓V2)之間，電阻712可耦接於輸出端730以及電源電壓VDD1之間，且負阻抗轉換電路704與電阻710可並聯於輸出端728，並與電阻712並聯於輸出端730。應注意的是，電流模式邏輯放大器702的電阻710、712(例如第5圖所示之負載512、514)可以用被動式電感、主動式電感或由電感或電阻所形成的串聯、並聯、或串並聯組合來代替，在此負載以電阻來表示只是為了示例，本發明不以此為限。此外，在電源電壓VDD1以及電流模式邏輯放大器702之間有著一電阻713，用以將電源電壓VDD1分壓至電流模式邏輯放大器702做為另一參考電壓，藉此雖然合成負阻抗電路70只有一個電源電壓VDD1(例如參考電壓V2)，但也可以實現第1圖所示之合成負阻抗電路10(亦即兩個參考電壓)，且在負阻抗轉換電路704與電源電壓VDD1之間可有複數個電流源706、708，用以分別提供流經P型電晶體722的一電流I2以及P型電晶體724的一電流I3。
如第7圖所示，電流模式邏輯放大器702以及負阻抗轉換電路704可共用電流源700(亦即共用電流源700所提供的預定電流I1)，也就是說，電流I2以及電流I3為預定電流I1的一部分電流，因此，當負阻抗轉換電路704藉由可變電容726在輸出端728、730所看到的等效阻抗來達成負電容效應，以將寄生電容714、716補償掉時，負阻抗轉換電路704僅需消耗預定電流I1的一部份電流(亦即電流I2以及電流I3)，並不需要消耗額外的電流，除了可以增加合成負阻抗電路70的頻寬外，合成負阻抗電路70的功耗以及成本都能降低，此外，可變電容726的值可被調整來微調合成負阻抗電路70在高頻時的頻率響應。
請注意，第6圖與第7圖所示之電路僅作為範例說明之用，並非作為本發明的限制條件，實際上，任何基於第5圖所示之架構所實現的合成負阻抗電路均落入本發明的涵蓋範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:合成負阻抗電路
100:電流源電路
102:差動電路
104:負阻抗轉換電路
106,108:連接埠
110:差動輸出埠
112,114:負載
120,122:輸出端
V1,V2,V3:參考電壓
INN,INP:差動輸入電壓
OUTN,OUTP:差動輸出電壓

Claims (6)

  1. 一種合成負阻抗的電路，包含有：一電流源電路，用以提供至少一預定電流，其中該電流源電路具有一第一連接埠與一第二連接埠，且該電流源電路之該第一連接埠耦接至一第一參考電壓；一差動電路，耦接於該電流源電路之該第二連接埠與一第二參考電壓之間，用以接收一差動輸入對並產生一差動輸出對，其中該差動電路具有一差動輸出埠，用以輸出該差動輸出對；以及一負阻抗轉換電路，耦接於該差動輸出埠與一第三參考電壓之間，其中該第三參考電壓不同於該第一參考電壓，以及該第三參考電壓高於該第二參考電壓。
  2. 如申請專利範圍第1項所述之電路，其中該第二參考電壓與該第三參考電壓均高於該第一參考電壓。
  3. 一種合成負阻抗的電路，包含有：一電流源電路，用以提供至少一預定電流，其中該電流源電路具有一第一連接埠與一第二連接埠，且該電流源電路之該第一連接埠耦接至一第一參考電壓；一差動電路，耦接於該電流源電路之該第二連接埠與一第二參考電壓之間，用以接收一差動輸入對並產生一差動輸出對，其中該差動電路具有一差動輸出埠，用以輸出該差動輸出對，該差動輸出埠包含有一第一輸出端以及一第二輸出端，以及該差動電路包含有：一第一負載，耦接於該第一輸出端以及該第二參考電壓之間；以及 一第二負載，耦接於該第二輸出端以及該第二參考電壓之間；其中該負阻抗轉換電路與該第一負載並聯於該第一輸出端，並與該第二負載並聯於該第二輸出端；一負阻抗轉換電路，耦接於該差動輸出埠與一第三參考電壓之間，其中該第三參考電壓不同於該第一參考電壓，該第三參考電壓高於該第二參考電壓，以及該負阻抗轉換電路包含有：一第一P型電晶體，其中該第一P型電晶體的汲極耦接於該第一輸出端，以及該第一P型電晶體的閘極耦接於該第二輸出端；一第二P型電晶體，其中該第二P型電晶體的汲極耦接於該第二輸出端，以及該第二P型電晶體的閘極耦接於該第一輸出端；以及一電容，耦接於該第一P型電晶體的源極以及該第二P型電晶體的源極之間。
  4. 如申請專利範圍第3項所述之電路，其中該電容為一可變電容。
  5. 如申請專利範圍第3項所述之電路，其中該第一負載係一電阻、一被動式電感、一主動式電感、一由電感或電阻所形成的串聯、一由電感或電阻所形成的並聯以及一由電感或電阻所形成的串並聯組合的其中之一。
  6. 如申請專利範圍第3項所述之電路，其中該第二負載係一電阻、一被動式電感、一主動式電感、一由電感或電阻所形成的串聯、一由電感或電阻所形成的並聯以及一由電感或電阻所形成的串並聯組合的其中之一。
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