JP2009212729A - アクティブインダクタおよび差動アンプ回路 - Google Patents
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Abstract
【課題】低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化する。
【解決手段】P型電界効果トランジスタM1のソースを電源電位VDDに接続し、P型電界効果トランジスタM1のドレインを出力端子outに接続し、N型電界効果トランジスタM2のドレインを電源電位VDDに接続し、N型電界効果トランジスタM2のソースを電流源IBを介して接地電位に接続し、P型電界効果トランジスタM1のゲートをN型電界効果トランジスタM2のソースに接続し、N型電界効果トランジスタM2のゲートを抵抗素子Rpを介してP型電界効果トランジスタM1のドレインに接続する。
【選択図】 図1
【解決手段】P型電界効果トランジスタM1のソースを電源電位VDDに接続し、P型電界効果トランジスタM1のドレインを出力端子outに接続し、N型電界効果トランジスタM2のドレインを電源電位VDDに接続し、N型電界効果トランジスタM2のソースを電流源IBを介して接地電位に接続し、P型電界効果トランジスタM1のゲートをN型電界効果トランジスタM2のソースに接続し、N型電界効果トランジスタM2のゲートを抵抗素子Rpを介してP型電界効果トランジスタM1のドレインに接続する。
【選択図】 図1
Description
本発明はアクティブインダクタおよび差動アンプ回路に関し、特に、イコライザの利得の周波数特性のピーキングを調整するためにアクティブインダクタを用いる方法に適用して好適なものである。
半導体デバイス間で高速データ伝送を行う場合、プリント配線基板などの伝送線路は、周波数に依存する減衰特性を有するため、受信端では送信データ信号の高周波成分が減衰する。このため、送信データ信号に符号間干渉が生じ、正確なデータの受信が困難になることがある。このような符号間干渉を低減する方法として、利得の周波数特性のピーキングを調整するイコライザを用いることで、伝送線路の高周波の減衰を打ち消す方法がある。
従来のイコライザの一例として、非特許文献1には、抵抗素子と容量素子によるソースディジェネレーションを用いる方法が開示されている。
このイコライザでは、ソースディジェネレーションによる負帰還部分に周波数特性を持たせることにより、トランスコンダクタンスの周波数特性、すなわち利得の周波数特性にピーキングを持たせることができる。すなわち、このイコライザの利得の周波数特性には1つの零点が存在し、この零点の高域側にピーキングが現れることから、伝送線路の高周波の減衰を打ち消すことができる。ただし、このイコライザでは、トランスコンダクタンスおよび出力インピーダンスに1つずつ存在する2つの極の影響で、高域になるに従いピーキングの傾きが小さくなる。
従来のイコライザの一例として、非特許文献1には、抵抗素子と容量素子によるソースディジェネレーションを用いる方法が開示されている。
このイコライザでは、ソースディジェネレーションによる負帰還部分に周波数特性を持たせることにより、トランスコンダクタンスの周波数特性、すなわち利得の周波数特性にピーキングを持たせることができる。すなわち、このイコライザの利得の周波数特性には1つの零点が存在し、この零点の高域側にピーキングが現れることから、伝送線路の高周波の減衰を打ち消すことができる。ただし、このイコライザでは、トランスコンダクタンスおよび出力インピーダンスに1つずつ存在する2つの極の影響で、高域になるに従いピーキングの傾きが小さくなる。
これに対して、伝送線路における減衰の主な要因である表皮効果や誘電損失では、周波数が高くなるにつれて減衰の傾きが大きくなる特性となり、伝送線路の減衰特性は、周波数が高くなるに従って利得の減衰の傾きが急峻となる。このため、このイコライザで伝送線路の減衰特性を補償すると、高周波の減衰に対する補償量が不足し、このイコライザでは符号間干渉を十分に低減することができない。
このイコライザを用いて十分な補償量を確保する方法として、イコライザを多段に縦続接続する方法がある。この方法では、異なる周波数に零点を配置することで、高周波になるに従って利得のピーキングの傾きが急峻となるイコライザを実現できる。だだし、この方法では、イコライザを多段に縦続接続するため、消費電力の増加を伴う。
このイコライザを用いて十分な補償量を確保する方法として、イコライザを多段に縦続接続する方法がある。この方法では、異なる周波数に零点を配置することで、高周波になるに従って利得のピーキングの傾きが急峻となるイコライザを実現できる。だだし、この方法では、イコライザを多段に縦続接続するため、消費電力の増加を伴う。
消費電力の増加を抑えつつ、高域での急峻なピーキングを実現する方法として、特許文献1には、イコライザの負荷の抵抗と直列にインダクタを接続する方法が開示されている。この方法では、イコライザの負荷の抵抗と直列にインダクタを接続することで、イコライザの出力インピーダンス特性に零点を持たせることができ、イコライザを多段に縦続接続することなく、高域での急峻なピーキングを実現することができる。
しかしながら、半導体集積回路上でインダクタを実現するには、トランジスタ、抵抗、容量に比べて大きな面積を必要とする。
このため、特許文献2では、トランジスタなどの能動素子と抵抗や容量などの受動素子を組み合わせることで、インダクタンスに相当する特性を持つアクティブインダクタを構成し、このアクティブインダクタを負荷として用いる方法が提案されている。
しかし、このアクティブインダクタを負荷として用いる方法では、MOSトランジスタのゲート・ソース間電圧の電圧降下が負荷において発生する。MOSトランジスタのゲート・ソース間電圧は、MOSトランジスタのしきい電圧とオーバードライブ電圧の和で表され、このようなアクティブインダクタが負荷として用いられると、負荷において大きな電圧降下が発生することから、低電源電圧下での動作が難しいという問題があった。
しかしながら、半導体集積回路上でインダクタを実現するには、トランジスタ、抵抗、容量に比べて大きな面積を必要とする。
このため、特許文献2では、トランジスタなどの能動素子と抵抗や容量などの受動素子を組み合わせることで、インダクタンスに相当する特性を持つアクティブインダクタを構成し、このアクティブインダクタを負荷として用いる方法が提案されている。
しかし、このアクティブインダクタを負荷として用いる方法では、MOSトランジスタのゲート・ソース間電圧の電圧降下が負荷において発生する。MOSトランジスタのゲート・ソース間電圧は、MOSトランジスタのしきい電圧とオーバードライブ電圧の和で表され、このようなアクティブインダクタが負荷として用いられると、負荷において大きな電圧降下が発生することから、低電源電圧下での動作が難しいという問題があった。
このため、特許文献3では、負荷として用いられたアクティブインダクタの電圧降下を低減させる方法として、負荷として接続されるMOSトランジスタM1を線形領域で動作させる方法が提案されている。このアクティブインダクタは、負荷として接続されるMOSトランジスタM1が線形領域で動作することから、負荷における電圧降下はソース・ドレイン間電圧だけである。このソース・ドレイン間電圧は、しきい電圧よりも小さく設定することが可能であり、低電源電圧下での動作に適している。
このアクティブインダクタの出力インピーダンスは、以下の(101)式で表すことができる。
このアクティブインダクタの出力インピーダンスは、以下の(101)式で表すことができる。
μp:PMOSトランジスタM1の正孔移動度
COX:MOSトランジスタのゲート酸化膜の厚さ
W:ゲート幅
L:ゲート長
Vth:MOSトランジスタのしきい値電圧
Vgso,M1:MOSトランジスタM1のゲート・ソース間電圧
Vdso,M1:MOSトランジスタM1のソース・ドレイン間電圧
gm,M2:MOSトランジスタM2のトランスコンダクタンス
C:容量値
s:ラプラス演算子
従って、(101)式の零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
しかしながら、このアクティブインダクタでは、MOSトランジスタM1を線形領域で動作させるためのカレントソースに並列に容量Cが接続される。このため、特許文献3に開示された方法では、零点を低周波側に移動させると、極も低周波側に移動し、高い周波数での動作が困難になるという問題があった。
そこで、本発明は、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することを目的とする。
上述した課題を解決するために、本発明の一態様によれば、出力端子にドレインが接続された第1導電型電界効果トランジスタと、前記第1導電型電界効果トランジスタのゲートにソースが接続された第2導電型電界効果トランジスタと、前記第1導電型電界効果トランジスタのドレインと前記第2導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、前記第2導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタが提供される。
また、本発明の一態様によれば、請求項1に記載の第1のアクティブインダクタと、請求項1に記載の第2のアクティブインダクタと、前記第1のアクティブインダクタの出力端子にドレインが接続された第1の第2導電型トランジスタと、前記第2のアクティブインダクタの出力端子にドレインが接続された第2の第2導電型トランジスタと、前記第1および第2の第2導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路が提供される。
また、本発明の一態様によれば、請求項1に記載の第1のアクティブインダクタと、請求項1に記載の第2のアクティブインダクタと、前記第1のアクティブインダクタの出力端子にドレインが接続された第1の第2導電型トランジスタと、前記第2のアクティブインダクタの出力端子にドレインが接続された第2の第2導電型トランジスタと、前記第1の第2導電型トランジスタのソースに接続された第1の電流源と、前記第2の第2導電型トランジスタのソースに接続された第2の電流源と、前記第1の第2導電型トランジスタのソースと前記第2の第2導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路が提供される。
また、本発明の一態様によれば、アクティブインダクタを含むイコライザがn(nは2以上の整数)段縦続接続された差動アンプ回路において、i(iは(n−1)以下の1以上の整数)段目のイコライザは、i番目の第1の第1導電型電界効果トランジスタと、i番目の第2の第1導電型電界効果トランジスタと、前記i番目の第1の第1導電型電界効果トランジスタのドレインにドレインが接続されたi番目の第1の第2導電型電界効果トランジスタと、前記i番目の第2の第1導電型電界効果トランジスタのドレインにドレインが接続されたi番目の第2の第2導電型電界効果トランジスタと、前記i番目の第1の第2導電型トランジスタのソースに接続されたi番目の第1の電流源と、前記i番目の第2の第2導電型トランジスタのソースに接続されたi番目の第2の電流源と、前記i番目の第1の第2導電型トランジスタのソースと前記i番目の第2の第2導電型トランジスタのソースとの間に接続されたi番目のインピーダンス素子または短絡部とを備え、n段目のイコライザは、n番目の第1の第2導電型電界効果トランジスタと、n番目の第2の第2導電型電界効果トランジスタと、前記n番目の第1の第2導電型トランジスタのソースに接続されたn番目の第1の電流源と、前記n番目の第2の第2導電型トランジスタのソースに接続されたn番目の第2の電流源と、前記n番目の第1の第2導電型トランジスタのソースと前記n番目の第2の第2導電型トランジスタのソースとの間に接続されたn番目のインピーダンス素子または短絡部とをそれぞれ備え、i番目の第1の第1導電型電界効果トランジスタのドレインは、(i+1)番目の第1の第2導電型電界効果トランジスタのゲートに接続され、i番目の第2の第1導電型電界効果トランジスタのドレインは、(i+1)番目の第2の第2導電型電界効果トランジスタのゲートに接続され、i番目の第1の第1導電型電界効果トランジスタのゲートは、(i+1)番目の第1の第2導電型電界効果トランジスタのソースに接続され、i番目の第2の第1導電型電界効果トランジスタのゲートは、(i+1)番目の第2の第2導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路が提供される。
以上説明したように、本発明によれば、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することができるという効果を奏する。
以下、本発明の実施形態に係るアクティブインダクタおよびイコライザについて図面を参照しながら説明する。
(第1実施形態)
図1は、本発明の第1実施形態に係るイコライザに適用されるアクティブインダクタの概略構成を示す回路図である。
図1において、アクティブインダクタには、第1導電型電界効果トランジスタとしてP型電界効果トランジスタM1が設けられ、第2導電型電界効果トランジスタとしてN型電界効果トランジスタM2が設けられている。
そして、P型電界効果トランジスタM1のソースは電源電位VDDに接続され、P型電界効果トランジスタM1のドレインは出力端子outに接続されている。また、N型電界効果トランジスタM2のドレインは電源電位VDDに接続され、N型電界効果トランジスタM2のソースは電流源IBを介して接地電位に接続されている。また、P型電界効果トランジスタM1のゲートはN型電界効果トランジスタM2のソースに接続され、N型電界効果トランジスタM2のゲートは抵抗素子Rpを介してP型電界効果トランジスタM1のドレインに接続されている。ここで、N型電界効果トランジスタM2および電流源IBで形成されるソースフォロワは、P型電界効果トランジスタM1を線形領域で動作させるためのバイアス回路を構成することができる。
図1は、本発明の第1実施形態に係るイコライザに適用されるアクティブインダクタの概略構成を示す回路図である。
図1において、アクティブインダクタには、第1導電型電界効果トランジスタとしてP型電界効果トランジスタM1が設けられ、第2導電型電界効果トランジスタとしてN型電界効果トランジスタM2が設けられている。
そして、P型電界効果トランジスタM1のソースは電源電位VDDに接続され、P型電界効果トランジスタM1のドレインは出力端子outに接続されている。また、N型電界効果トランジスタM2のドレインは電源電位VDDに接続され、N型電界効果トランジスタM2のソースは電流源IBを介して接地電位に接続されている。また、P型電界効果トランジスタM1のゲートはN型電界効果トランジスタM2のソースに接続され、N型電界効果トランジスタM2のゲートは抵抗素子Rpを介してP型電界効果トランジスタM1のドレインに接続されている。ここで、N型電界効果トランジスタM2および電流源IBで形成されるソースフォロワは、P型電界効果トランジスタM1を線形領域で動作させるためのバイアス回路を構成することができる。
なお、出力端子outは、配線を介してイコライザ内部の回路に接続することができ、
電源電位VDDはパッド電極を介して外部に接続することができる。また、電流源IBはN型電界効果トランジスタなどを用いて構成することができる。また、P型電界効果トランジスタM1およびN型電界効果トランジスタM2としては、例えば、絶縁ゲート型電界効果トランジスタを用いることができる。
電源電位VDDはパッド電極を介して外部に接続することができる。また、電流源IBはN型電界効果トランジスタなどを用いて構成することができる。また、P型電界効果トランジスタM1およびN型電界効果トランジスタM2としては、例えば、絶縁ゲート型電界効果トランジスタを用いることができる。
そして、電流源IBを介してN型電界効果トランジスタM2にバイアス電流を流しながら、N型電界効果トランジスタM2を介してP型電界効果トランジスタM1に負帰還をかけることで、P型電界効果トランジスタM1を線形領域で動作させつつ、アクティブインダクタの出力インピーダンスZoutの周波数特性の広域にピーキングを持たせることができる。また、負荷における電圧降下は、P型電界効果トランジスタM1のソース・ドレイン間電圧だけであり、このソース・ドレイン間電圧はしきい値電圧よりも小さくすることが可能であることから、低電源電圧下においても動作させることができる。
ここで、出力インピーダンスZoutを考えるため、P型電界効果トランジスタM1のドレイン電圧が低く変化したとすると、N型電界効果トランジスタM2のソース電圧も低くなる。よって、P型電界効果トランジスタM1のゲート・ソース間電圧が大きくなり、P型電界効果トランジスタM1の電流が増加するため、出力インピーダンスZoutが低下する。
ここで、出力インピーダンスZoutを考えるため、P型電界効果トランジスタM1のドレイン電圧が低く変化したとすると、N型電界効果トランジスタM2のソース電圧も低くなる。よって、P型電界効果トランジスタM1のゲート・ソース間電圧が大きくなり、P型電界効果トランジスタM1の電流が増加するため、出力インピーダンスZoutが低下する。
低域においては、N型電界効果トランジスタM2によるソースフォロワの利得がおよそ1倍であるが、周波数が高くなるに従って、ソースフォロワおよび抵抗素子Rpによるローパスフィルタによって負帰還の利得が小さくなる。そして、高域になるに従って、出力インピーダンスZoutを低下させるループ利得が低下することから、高域になるに従って出力インピーダンスZoutが高くなり、出力インピーダンスZoutの周波数特性にピーキングを実現することができる。
この出力インピーダンスZoutは、以下の(1)式で表すことができる。
この出力インピーダンスZoutは、以下の(1)式で表すことができる。
rds1:P型電界効果トランジスタM1のソース・ドレイン間抵抗
Cgs1:P型電界効果トランジスタM1のゲート・ソース間容量
Cgs2:N型電界効果トランジスタM2のゲート・ソース間容量
Cgd2:N型電界効果トランジスタM2のゲート・ドレイン間容量
gm1:P型電界効果トランジスタM1のトランスコンダクタンス
gm2:N型電界効果トランジスタM2のトランスコンダクタンス
Rp:抵抗素子Rpの値
また、P型電界効果トランジスタM1のトランスコンダクタンスgm1、P型電界効果トランジスタM1のソース・ドレイン間抵抗rds1は、以下の(2)式で表すことができる。
μp:P型電界効果トランジスタM1の正孔移動度
μn:N型電界効果トランジスタM2の電子移動度
COX:P型電界効果トランジスタM1およびN型電界効果トランジスタM2のゲート酸化膜の厚さ
(W/L)1:P型電界効果トランジスタM1のゲート電極のアスペクト比
(W/L)2:N型電界効果トランジスタM2のゲート電極のアスペクト比
Vtp:P型電界効果トランジスタM1のしきい値電圧
VSD1:P型電界効果トランジスタM1のソース・ドレイン間電圧
IB:電流源IBの電流値
また、以下の(3)式の関係が成り立つものとすると、(1)式は以下の(4)式で表すことができる。
この(4)式から、零点ω0はgm2/(Cgs1+Cgs2+gm2RpCgd2)、極ω1はgm2/Cgs2で与えることができる。そして、零点ω0から極ω1までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
また、零点ω0は抵抗素子Rpの値に依存するが、極ω1は抵抗素子Rpの値に依存することはない。このため、抵抗素子Rpの値を調整することで、極ω1とは無関係に零点ω0を調整することができ、広帯域化を図ることができる。
また、零点ω0は抵抗素子Rpの値に依存するが、極ω1は抵抗素子Rpの値に依存することはない。このため、抵抗素子Rpの値を調整することで、極ω1とは無関係に零点ω0を調整することができ、広帯域化を図ることができる。
このように、アクティブインダクタの出力インピーダンスZoutの零点を抵抗素子Rpによって設定した上で、P型電界効果トランジスタM1を線形領域で動作させることにより、負荷における電圧降下を低減することが可能となるとともに、出力インピーダンスZoutの極を高域側に配置したまま、零点を低周波側に移動させることができる。このため、図1のアクティブインダクタをイコライザに用いることにより、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能となり、大型化や高価格化を抑制しつつ、伝送線路の高周波の減衰を補償することができる。
図2は、図1のアクティブインダクタの出力インピーダンスZoutの周波数特性を示す図である。
図2において、抵抗値Rpを大きくすると、極ω1を一定に保ったまま、零点ω0を低域側に移動させることができ、高域での利得のピーキングの傾きを急峻化することができる。
図2において、抵抗値Rpを大きくすると、極ω1を一定に保ったまま、零点ω0を低域側に移動させることができ、高域での利得のピーキングの傾きを急峻化することができる。
(第2実施形態)
図3は、本発明の第2実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図3において、このイコライザには、一対のアクティブインダクタAK1、AK2が設けられている。なお、アクティブインダクタAK1、AK2としては、図1の構成を用いることができる。
すなわち、アクティブインダクタAK1において、P型電界効果トランジスタMP1のソースは電源電位VDDに接続され、P型電界効果トランジスタMP1のドレインは出力端子outnに接続されている。また、N型電界効果トランジスタMN3のドレインは電源電位VDDに接続され、N型電界効果トランジスタMN3のソースは電流源IB2を介して接地電位に接続されている。また、P型電界効果トランジスタMP1のゲートはN型電界効果トランジスタMN3のソースに接続され、N型電界効果トランジスタMN3のゲートは抵抗素子R1を介してP型電界効果トランジスタMP1のドレインに接続されている。
図3は、本発明の第2実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図3において、このイコライザには、一対のアクティブインダクタAK1、AK2が設けられている。なお、アクティブインダクタAK1、AK2としては、図1の構成を用いることができる。
すなわち、アクティブインダクタAK1において、P型電界効果トランジスタMP1のソースは電源電位VDDに接続され、P型電界効果トランジスタMP1のドレインは出力端子outnに接続されている。また、N型電界効果トランジスタMN3のドレインは電源電位VDDに接続され、N型電界効果トランジスタMN3のソースは電流源IB2を介して接地電位に接続されている。また、P型電界効果トランジスタMP1のゲートはN型電界効果トランジスタMN3のソースに接続され、N型電界効果トランジスタMN3のゲートは抵抗素子R1を介してP型電界効果トランジスタMP1のドレインに接続されている。
また、アクティブインダクタAK2において、P型電界効果トランジスタMP2のソースは電源電位VDDに接続され、P型電界効果トランジスタMP2のドレインは出力端子outpに接続されている。また、N型電界効果トランジスタMN4のドレインは電源電位VDDに接続され、N型電界効果トランジスタMN4のソースは電流源IB3を介して接地電位に接続されている。また、P型電界効果トランジスタMP2のゲートはN型電界効果トランジスタMN4のソースに接続され、N型電界効果トランジスタMN4のゲートは抵抗素子R2を介してP型電界効果トランジスタMP2のドレインに接続されている。
また、このイコライザには、差動対として動作するN型電界効果トランジスタMN1、MN2が設けられ、N型電界効果トランジスタMN1のドレインは出力端子outnに接続され、N型電界効果トランジスタMN2のドレインは出力端子outpに接続されている。
また、このイコライザには、差動対として動作するN型電界効果トランジスタMN1、MN2が設けられ、N型電界効果トランジスタMN1のドレインは出力端子outnに接続され、N型電界効果トランジスタMN2のドレインは出力端子outpに接続されている。
また、N型電界効果トランジスタMN1のゲートは外部入力端子inpに接続され、外部入力端子inpにはパッド電極P1が接続されている。N型電界効果トランジスタMN2のゲートは外部入力端子innに接続され、外部入力端子innにはパッド電極P2が接続されている。さらに、N型電界効果トランジスタMN1、MN2のソースは共通端子csに接続され、共通端子csは電流源IB1を介して接地電位に接続されている。
そして、N型電界効果トランジスタMN1、MN2のゲートに差動信号が入力されると、アクティブインダクタAK1、AK2がN型電界効果トランジスタMN1、MN2の負荷としてそれぞれ作用しながら、N型電界効果トランジスタMN1、MN2は差動対として動作することができる。
そして、N型電界効果トランジスタMN1、MN2のゲートに差動信号が入力されると、アクティブインダクタAK1、AK2がN型電界効果トランジスタMN1、MN2の負荷としてそれぞれ作用しながら、N型電界効果トランジスタMN1、MN2は差動対として動作することができる。
ここで、N型電界効果トランジスタMN1、MN2の負荷としてアクティブインダクタAK1、AK2をそれぞれ用いることで、負荷としての電圧降下をP型電界効果トランジスタMP1、MP2のソース・ドレイン間電圧だけで規定することが可能となるとともに、イコライザの利得の周波数特性の高域にピーキングを実現することができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。
(第3実施形態)
図4は、本発明の第3実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図4において、このイコライザには、図3の構成に加え、直流電位変換回路IVが設けられている。ここで、直流電位変換回路IVには、容量素子C1、C2および抵抗素子R3、R4が設けられ、パッド電極P1とN型電界効果トランジスタMN1のゲートとの間には容量素子C1が接続され、パッド電極P2とN型電界効果トランジスタMN2のゲートとの間には容量素子C2が接続されている。また、抵抗素子R3、R4は互いに直列接続され、この抵抗素子R3、R4の直列回路はN型電界効果トランジスタMN1、MN2のゲート間に接続され、抵抗素子R3、R4の接続点には直流電位VB1が接続されている。
図4は、本発明の第3実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図4において、このイコライザには、図3の構成に加え、直流電位変換回路IVが設けられている。ここで、直流電位変換回路IVには、容量素子C1、C2および抵抗素子R3、R4が設けられ、パッド電極P1とN型電界効果トランジスタMN1のゲートとの間には容量素子C1が接続され、パッド電極P2とN型電界効果トランジスタMN2のゲートとの間には容量素子C2が接続されている。また、抵抗素子R3、R4は互いに直列接続され、この抵抗素子R3、R4の直列回路はN型電界効果トランジスタMN1、MN2のゲート間に接続され、抵抗素子R3、R4の接続点には直流電位VB1が接続されている。
そして、パッド電極P1、P2に差動信号が入力されると、その差動信号の直流電位が直流電位変換回路IVにて直流電位VB1に変換された後、N型電界効果トランジスタMN1、MN2のゲートに入力され、N型電界効果トランジスタMN1、MN2は差動対として動作する。
これにより、パッド電極P1、P2に入力される直流電位に依存することなく、動作電圧範囲内でイコライザを動作さることができ、低電源電圧下においても、伝送線路の高周波の減衰を十分に補償することができる。
これにより、パッド電極P1、P2に入力される直流電位に依存することなく、動作電圧範囲内でイコライザを動作さることができ、低電源電圧下においても、伝送線路の高周波の減衰を十分に補償することができる。
(第4実施形態)
図5は、本発明の第4実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図5において、図3のイコライザでは、N型電界効果トランジスタMN1、MN2のソースは共通端子csに接続されているのに対して、図5のイコライザでは、N型電界効果トランジスタMN1、MN2のソースは端子csp、csnにそれぞれ接続されている。
そして、端子csp、csnは電流源IB4、IB5をそれぞれ介して接地電位に接続されている。
また、N型電界効果トランジスタMN1、MN2のソース間にはインピーダンス素子が接続され、このインピーダンス素子としては、例えば、抵抗素子R3と容量素子C1とが並列接続された並列回路を用いることができる。
なお、N型電界効果トランジスタMN1、MN2のゲートにそれぞれ接続された外部入力端子inp、innは、図3に示すように、パッド電極P1、P2に直接接続するようにしてもよいし、図4に示すように、直流電位変換回路IVを介してパッド電極P1、P2に接続するようにしてもよい。
図5は、本発明の第4実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図5において、図3のイコライザでは、N型電界効果トランジスタMN1、MN2のソースは共通端子csに接続されているのに対して、図5のイコライザでは、N型電界効果トランジスタMN1、MN2のソースは端子csp、csnにそれぞれ接続されている。
そして、端子csp、csnは電流源IB4、IB5をそれぞれ介して接地電位に接続されている。
また、N型電界効果トランジスタMN1、MN2のソース間にはインピーダンス素子が接続され、このインピーダンス素子としては、例えば、抵抗素子R3と容量素子C1とが並列接続された並列回路を用いることができる。
なお、N型電界効果トランジスタMN1、MN2のゲートにそれぞれ接続された外部入力端子inp、innは、図3に示すように、パッド電極P1、P2に直接接続するようにしてもよいし、図4に示すように、直流電位変換回路IVを介してパッド電極P1、P2に接続するようにしてもよい。
そして、N型電界効果トランジスタMN1、MN2のゲートに差動信号が入力されると、アクティブインダクタAK1、AK2がN型電界効果トランジスタMN1、MN2の負荷としてそれぞれ作用するとともに、抵抗素子R3と容量素子C1にてソースディジェネレーションによる負帰還がかけられながら、N型電界効果トランジスタMN1、MN2は差動対として動作することができる。
ここで、N型電界効果トランジスタMN1、MN2の負荷としてアクティブインダクタAK1、AK2をそれぞれ用いるとともに、抵抗素子R3と容量素子C1にてソースディジェネレーションによる負帰還をかけることで、負荷としての電圧降下をP型電界効果トランジスタMP1、MP2のソース・ドレイン間電圧だけで規定することが可能となるとともに、アクティブインダクタAK1、AK2にて零点を設定することが可能となるだけでなく、抵抗素子R3と容量素子C1によるソースディジェネレーションにて零点を設定することが可能となり、1段分のイコライザを用いただけで2つの零点を持たせることができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。
図6−1は、図5の抵抗素子R3の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図、図6−2は、図5の抵抗素子R1、R2の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図である。
図6−1において、抵抗素子R3の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。また、図6−2において、抵抗素子R1、R2の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。このため、抵抗素子R1〜R3の抵抗値を調整することで、イコライザの段数を増やすことなく、高域での利得のピーキングの傾きを急峻化することができる。
図6−1において、抵抗素子R3の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。また、図6−2において、抵抗素子R1、R2の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。このため、抵抗素子R1〜R3の抵抗値を調整することで、イコライザの段数を増やすことなく、高域での利得のピーキングの傾きを急峻化することができる。
(第5実施形態)
図7は、本発明の第5実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図7において、このイコライザには、n(nは2以上の整数)段分のイコライザEQ1〜EQnが設けられ、これらのイコライザEQ1〜EQnはn段縦続接続されている。
ここで、i(iはn以下の1以上の整数)段目のイコライザEQiには、P型電界効果トランジスタMP1<i>、MP2<i>、N型電界効果トランジスタMN1<i>、MN2<i>、抵抗素子R1<i>、容量素子C1<i>および電流源IB1<i>、IB2<i>が設けられている。だたし、n段目のイコライザEQnには、P型電界効果トランジスタMP1<n>、MP2<n>の代わりに、抵抗素子R2<n>、R3<n>が設けられている。
図7は、本発明の第5実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図7において、このイコライザには、n(nは2以上の整数)段分のイコライザEQ1〜EQnが設けられ、これらのイコライザEQ1〜EQnはn段縦続接続されている。
ここで、i(iはn以下の1以上の整数)段目のイコライザEQiには、P型電界効果トランジスタMP1<i>、MP2<i>、N型電界効果トランジスタMN1<i>、MN2<i>、抵抗素子R1<i>、容量素子C1<i>および電流源IB1<i>、IB2<i>が設けられている。だたし、n段目のイコライザEQnには、P型電界効果トランジスタMP1<n>、MP2<n>の代わりに、抵抗素子R2<n>、R3<n>が設けられている。
そして、イコライザEQiにおいて、P型電界効果トランジスタMP1<i>のソースは電源電位VDDに接続され、P型電界効果トランジスタMP1<i>のドレインは出力端子outn<i>に接続されている。また、N型電界効果トランジスタMN1<i>のドレインは出力端子outn<i>に接続され、N型電界効果トランジスタMN1<i>のソースは端子csn<i−1>に接続されている。また、端子csn<i−1>は、電流源IB1<i>を介して接地電位に接続されている。
また、i段目のイコライザEQiのP型電界効果トランジスタMP1<i>のゲートは、次段のイコライザEQ(i+1)の端子csn<i>に接続され、i段目のイコライザEQiの出力端子outn<i>は、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN1<i>のゲートに接続されている。
また、i段目のイコライザEQiのP型電界効果トランジスタMP1<i>のゲートは、次段のイコライザEQ(i+1)の端子csn<i>に接続され、i段目のイコライザEQiの出力端子outn<i>は、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN1<i>のゲートに接続されている。
また、P型電界効果トランジスタMP2<i>のソースは電源電位VDDに接続され、P型電界効果トランジスタMP2<i>のドレインは出力端子outp<i>に接続されている。また、N型電界効果トランジスタMN2<i>のドレインは出力端子outp<i>に接続され、N型電界効果トランジスタMN2<i>のソースは端子csp<i−1>に接続されている。また、端子csp<i−1>は、電流源IB2<i>を介して接地電位に接続されている。
また、i段目のイコライザEQiのP型電界効果トランジスタMP2<i>のゲートは、次段のイコライザEQ(i+1)の端子csp<i>に接続され、i段目のイコライザEQiの出力端子outp<i>は、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN2<i>のゲートに接続されている。
また、i段目のイコライザEQiのP型電界効果トランジスタMP2<i>のゲートは、次段のイコライザEQ(i+1)の端子csp<i>に接続され、i段目のイコライザEQiの出力端子outp<i>は、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN2<i>のゲートに接続されている。
さらに、N型電界効果トランジスタMN1<i>、MN2<i>のソース間にはインピーダンス素子がそれぞれ接続され、このインピーダンス素子としては、例えば、抵抗素子R1<i>と容量素子C1<i>とが並列接続された並列回路をそれぞれ用いることができる。
ただし、初段のイコライザEQ1のN型電界効果トランジスタMN1<1>、MN2<1>のゲートには、外部入力端子inp、innがそれぞれ接続されている。また、最終段のイコライザEQnの抵抗素子R2<n>は、電源電位VDDと出力端子outp<n>との間に接続され、最終段のイコライザEQnの抵抗素子R3<n>は、電源電位VDDと出力端子outn<n>との間に接続されている。
ただし、初段のイコライザEQ1のN型電界効果トランジスタMN1<1>、MN2<1>のゲートには、外部入力端子inp、innがそれぞれ接続されている。また、最終段のイコライザEQnの抵抗素子R2<n>は、電源電位VDDと出力端子outp<n>との間に接続され、最終段のイコライザEQnの抵抗素子R3<n>は、電源電位VDDと出力端子outn<n>との間に接続されている。
ここで、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN1<i+1>および電流源IB1<i+1>で形成されるソースフォロワは、i段目のイコライザEQiのP型電界効果トランジスタMP1<i>を線形領域で動作させるためのバイアス回路を構成することができる。また、次段のイコライザEQ(i+1)のN型電界効果トランジスタMN2<i+1>および電流源IB2<i+1>で形成されるソースフォロワは、i段目のイコライザEQiのP型電界効果トランジスタMP2<i>を線形領域で動作させるためのバイアス回路を構成することができる。
なお、初段のイコライザEQ1のN型電界効果トランジスタMN1<1>、MN2<1>のゲートにそれぞれ接続された外部入力端子inp、innは、図3に示すように、パッド電極P1、P2に直接接続するようにしてもよいし、図4に示すように、直流電位変換回路IVを介してパッド電極P1、P2に接続するようにしてもよい。
なお、初段のイコライザEQ1のN型電界効果トランジスタMN1<1>、MN2<1>のゲートにそれぞれ接続された外部入力端子inp、innは、図3に示すように、パッド電極P1、P2に直接接続するようにしてもよいし、図4に示すように、直流電位変換回路IVを介してパッド電極P1、P2に接続するようにしてもよい。
図8は、図7のイコライザにおけるi段目の負荷の差動信号に関する等価回路を示す図である。
図8において、i段目(i=1〜(n−1))の出力インピーダンスZoutを考えるため、i段目の負荷の差動信号に関する等価回路を考える。この等価回路は、N型電界効果トランジスタMN1<i+1>、電流源IB1<i+1>、抵抗素子R1<i+1>の半分の値を持つ抵抗R1<i+1>/2および容量素子C1<i+1>の2倍の値を持つ容量2C1<i+1>で構成されるソースフォロワと、P型電界効果トランジスタMP1<i>で構成することができる。
低域では、ソースフォロワの負荷のインピーダンスが抵抗R1<i+1>/2によって決まるが、高域になるにつれて、容量2C1<i+1>の影響で負荷のインピーダンスが低下することから、ソースフォロワの利得は周波数が高くなるにつれて低下する。
図8において、i段目(i=1〜(n−1))の出力インピーダンスZoutを考えるため、i段目の負荷の差動信号に関する等価回路を考える。この等価回路は、N型電界効果トランジスタMN1<i+1>、電流源IB1<i+1>、抵抗素子R1<i+1>の半分の値を持つ抵抗R1<i+1>/2および容量素子C1<i+1>の2倍の値を持つ容量2C1<i+1>で構成されるソースフォロワと、P型電界効果トランジスタMP1<i>で構成することができる。
低域では、ソースフォロワの負荷のインピーダンスが抵抗R1<i+1>/2によって決まるが、高域になるにつれて、容量2C1<i+1>の影響で負荷のインピーダンスが低下することから、ソースフォロワの利得は周波数が高くなるにつれて低下する。
次に、出力インピーダンスZoutを考えるため出力電圧が変動した場合を考えると、低域では高域よりもソースフォロワの利得が大きいため、P型電界効果トランジスタMP1<i>のゲートの電圧変動も大きくなる。従って、低域の方が高域よりも、P型電界効果トランジスタMP1<i>のゲート・ソース間電圧の変動が大きくなるため、P型電界効果トランジスタMP1<i>のドレイン電流の変化量も大きくなる。このドレイン電流は、出力インピーダンスZoutを低下させる向きに流れるため、低域の方が高域よりも出力インピーダンスZoutが低くなる。i段目の出力インピーダンスZoutは、以下の(5)式で表すことができる。
rdsP1<i>:P型電界効果トランジスタMP1<i>のソース・ドレイン間抵抗
gmP1<i>:P型電界効果トランジスタMP1<i>のトランスコンダクタンス
gmN1<i+1>:N型電界効果トランジスタMN1<i+1>のトランスコンダクタンス
R1<i+1>:抵抗素子R1<i+1>の抵抗値
C1<i+1>:容量素子C1<i+1>の容量値
この(5)式から、出力インピーダンスに零点を実現できることが分かる。また、零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示す。
図5の回路では、出力インピーダンスに零点を持たせるため、電流源IB2、IB3を追加したが、図7の回路では、次段のイコライザの電流パスを利用するため、電流源IB2、IB3を削減することが可能となる。これにより、電流パスや素子数を増やすことなく、イコライザEQ1〜EQnをn段縦続接続した場合には、(2n−1)個の零点を実現できる。
また、図7の回路では、非特許文献1のイコライザを多段縦続接続する方法に比べて、同一個数の零点をほぼ半分の段数のイコライザで実現することが可能となることから、広帯域に渡って補償特性を得ることを可能としつつ、消費電力を削減することができる。
なお、図7の実施形態では、N型電界効果トランジスタMN1<i>、MN2<i>のソース間にはインピーダンス素子をそれぞれ接続する方法について説明したが、N型電界効果トランジスタMN1<i>、MN2<i>のいずれかのソース間を短絡するようにしてもよい。
また、図7の回路では、非特許文献1のイコライザを多段縦続接続する方法に比べて、同一個数の零点をほぼ半分の段数のイコライザで実現することが可能となることから、広帯域に渡って補償特性を得ることを可能としつつ、消費電力を削減することができる。
なお、図7の実施形態では、N型電界効果トランジスタMN1<i>、MN2<i>のソース間にはインピーダンス素子をそれぞれ接続する方法について説明したが、N型電界効果トランジスタMN1<i>、MN2<i>のいずれかのソース間を短絡するようにしてもよい。
なお、上述したイコライザは、AV機器のデジタルインターフェイスであるHDMI(High−Definition Multimedia interface)、パソコン向けシリアル転送インターフェイスであるPCIE(Peripheral Components Interconnect Express)、各種の電子機器の接続規格であるUSB(Universal Serial Bus)などに用いることができる。
また、上述した実施形態では、第1導電型電界効果トランジスタとしてP型電界効果トランジスタ、第2導電型電界効果トランジスタとしてN型電界効果トランジスタを使用する方法について説明したが、第1導電型電界効果トランジスタとしてN型電界効果トランジスタ、第2導電型電界効果トランジスタとしてP型電界効果トランジスタを使用するようにしてもよい。
また、上述した実施形態では、第1導電型電界効果トランジスタとしてP型電界効果トランジスタ、第2導電型電界効果トランジスタとしてN型電界効果トランジスタを使用する方法について説明したが、第1導電型電界効果トランジスタとしてN型電界効果トランジスタ、第2導電型電界効果トランジスタとしてP型電界効果トランジスタを使用するようにしてもよい。
M1、MP1、MP2、MP1<1>、MP2<1> 、MP1<2>、MP2<2> P型電界効果トランジスタ、M2、MN3、MN4、MN1<1>、MN2<1> 、MN1<2>、MN2<2>、MN1<n>、MN2<n> N型電界効果トランジスタ、Rp、R1〜R4、R1<1>、R1<2> 、R1<n> 抵抗素子、IB、IB1〜IB5、IB1<1>、IB2<1>、IB1<2>、IB2<2>、IB1<n>、IB2<n> 電流源、AK1、AK2 アクティブインダクタ、P1、P2 パッド電極、IV 直流電位変換回路、C1、C2、C1<1>、C1<2> 、C1<n> 容量素子、EQ1〜EQn イコライザ
Claims (5)
- 出力端子にドレインが接続された第1導電型電界効果トランジスタと、
前記第1導電型電界効果トランジスタのゲートにソースが接続された第2導電型電界効果トランジスタと、
前記第1導電型電界効果トランジスタのドレインと前記第2導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、
前記第2導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタ。 - 請求項1に記載の第1のアクティブインダクタと、
請求項1に記載の第2のアクティブインダクタと、
前記第1のアクティブインダクタの出力端子にドレインが接続された第1の第2導電型トランジスタと、
前記第2のアクティブインダクタの出力端子にドレインが接続された第2の第2導電型トランジスタと、
前記第1および第2の第2導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路。 - 請求項1に記載の第1のアクティブインダクタと、
請求項1に記載の第2のアクティブインダクタと、
前記第1のアクティブインダクタの出力端子にドレインが接続された第1の第2導電型トランジスタと、
前記第2のアクティブインダクタの出力端子にドレインが接続された第2の第2導電型トランジスタと、
前記第1の第2導電型トランジスタのソースに接続された第1の電流源と、
前記第2の第2導電型トランジスタのソースに接続された第2の電流源と、
前記第1の第2導電型トランジスタのソースと前記第2の第2導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路。 - 前記第1の第2導電型トランジスタのゲートに接続された第1の外部入力端子と、
前記第2の第2導電型トランジスタのゲートに接続された第2の外部入力端子と、
前記第1および第2の外部入力端子と、前記第1および第2の第2導電型トランジスタのゲートの間にそれぞれ接続された直流電圧変換回路を備えることを特徴とする請求項2または3に記載の差動アンプ回路。 - アクティブインダクタを含むイコライザがn(nは2以上の整数)段縦続接続された差動アンプ回路において、
i(iは(n−1)以下の1以上の整数)段目のイコライザは、
i番目の第1の第1導電型電界効果トランジスタと、
i番目の第2の第1導電型電界効果トランジスタと、
前記i番目の第1の第1導電型電界効果トランジスタのドレインにドレインが接続されたi番目の第1の第2導電型電界効果トランジスタと、
前記i番目の第2の第1導電型電界効果トランジスタのドレインにドレインが接続されたi番目の第2の第2導電型電界効果トランジスタと、
前記i番目の第1の第2導電型トランジスタのソースに接続されたi番目の第1の電流源と、
前記i番目の第2の第2導電型トランジスタのソースに接続されたi番目の第2の電流源と、
前記i番目の第1の第2導電型トランジスタのソースと前記i番目の第2の第2導電型トランジスタのソースとの間に接続されたi番目のインピーダンス素子または短絡部とを備え、
n段目のイコライザは、
n番目の第1の第2導電型電界効果トランジスタと、
n番目の第2の第2導電型電界効果トランジスタと、
前記n番目の第1の第2導電型トランジスタのソースに接続されたn番目の第1の電流源と、
前記n番目の第2の第2導電型トランジスタのソースに接続されたn番目の第2の電流源と、
前記n番目の第1の第2導電型トランジスタのソースと前記n番目の第2の第2導電型トランジスタのソースとの間に接続されたn番目のインピーダンス素子または短絡部とをそれぞれ備え、
i番目の第1の第1導電型電界効果トランジスタのドレインは、(i+1)番目の第1の第2導電型電界効果トランジスタのゲートに接続され、
i番目の第2の第1導電型電界効果トランジスタのドレインは、(i+1)番目の第2の第2導電型電界効果トランジスタのゲートに接続され、
i番目の第1の第1導電型電界効果トランジスタのゲートは、(i+1)番目の第1の第2導電型電界効果トランジスタのソースに接続され、
i番目の第2の第1導電型電界効果トランジスタのゲートは、(i+1)番目の第2の第2導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路。
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