TWI761205B - 帶有仿製電容結構的半導體電容陣列布局 - Google Patents

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Abstract

一種半導體電容陣列布局包含一第一導電結構與一第二導電結構。該第一導電結構包含：複數個縱向第一導電條位於一第一積體電路層；複數個橫向第一導電條位於一第二積體電路層，並經由通孔耦接該複數個縱向第一導電條，且與該複數個縱向第一導電條共同地形成複數個井形結構。該複數個井形結構包含一外側井與一內側井，該外側井與該內側井在電性上不相連。該第二導電結構包含複數個第二導體位於該第一積體電路層，並位於該複數個井形結構中。該複數個第二導體包含一外側第二導體與一內側第二導體分別地位於該外側井與該內側井中。該外側第二導體與該內側第二導體在電性上不相連。該外側井與該外側第二導體共同地作為一仿製電容單元。

Description

帶有仿製電容結構的半導體電容陣列布局
本發明是關於半導體電容陣列布局，尤其是關於帶有仿製電容結構的半導體電容陣列布局。
一般的半導體積體電路通常為多層結構，一傳統的半導體電容陣列通常位於該多層結構的一單一金屬層中，該半導體電容陣列通常包含平行的多排電容單元包括相鄰的一第一排電容單元與一第二排電容單元。為了避免該第一排電容單元的上極板（下極板）與該第二排電容單元之下極板（上極板）的走線共同地形成寄生電容而使得電容值不精準（其中該第一排電容單元的上極板（下極板）與該走線平行，故它們相對應的面積較大），該第一排電容單元與該第二排電容單元之間的間距要拉大，但這會浪費電路面積。
另外，某些半導體電容陣列的電容單元的設計如圖1a所示，其中上極板110為一U形結構（包含縱向結構與橫向結構），下極板120為一條形結構。相較於一般成熟製程，在某些先進製程（例如：鰭式場效電晶體（FinFET）製程）中，該U形結構之橫向部分的寬度“W”與縱向部分的長度“L”的比例（W/L）會較大，以符合該先進製程的規範，如圖1b所示。由於一半導體電容陣列通常包含大量的電容單元，若該些電容單元之U形結構的比例（W/L）均放大，整體而言該半導體電容陣列會耗用大量額外的電路面積。請注意，圖1a-1b是用來顯示該U形結構的比例變化，而非該U形結構的實際大小。
再者，半導體電容陣列通常包含複數群電容，可用於實現電容性數位至類比轉換器（CDAC）。於製造積體電路時（尤其是透過先進製程時）， CDAC之複數群電容的匹配性是相關於該複數群電容及其周圍元件的布局密度的均勻性，一般而言，布局密度的均勻性愈佳，匹配性愈好，因此，CDAC之複數群電容的外圍通常會布置仿製（dummy）電容，以確保在該複數群電容之布局的邊緣的電路密度同於/近似於在該複數群電容之布局的內部的電路密度。
本揭露的目的之一在於提供一種半導體電容陣列布局帶有一仿製電容結構，以避免先前技術的問題。
本揭露之半導體電容陣列布局的一實施例包含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條與N個橫向第一導電條，其中該M為大於二的整數，該N為大於一的整數。該M個縱向第一導電條位於一第一積體電路層；該N個橫向第一導電條位於一第二積體電路層，且與該M個縱向第一導電條共同地形成[(M-1)×(N-1)]個井形結構。該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井；該外側井與該{[(M-2)×(N-1)]}個內側井在電性上不相連。該第二導電結構包含[(M-1)×(N-1)]個第二導體。該[(M-1)×(N-1)]個第二導體位於該第一積體電路層，且分別地位於該[(M-1)×(N-1)]個井形結構中。該[(M-1)×(N-1)]個第二導體包含(N-1)個外側第二導體與{[(M-2)×(N-1)]}個內側第二導體；該(N-1)個外側第二導體分別地位於該(N-1)個外側井中；該{[(M-2)×(N-1)]}個內側第二導體分別地位於該{[(M-2)×(N-1)]}個內側井中；該(N-1)個外側第二導體與該{[(M-2)×(N-1)]}個內側第二導體在電性上不相連。該(N-1)個外側井與該(N-1)個外側第二導體共同地作為該仿製電容結構的至少一部分，其位於該半導體電容陣列布局的外圍。
本揭露之半導體電容陣列布局的另一實施例包含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條與N個橫向第一導電條，該M為大於一的整數，該N為大於一的整數。該M個縱向第一導電條位於一第一積體電路層；該N個橫向第一導電條位於一第二積體電路層。該N個橫向第一導電條的每一個包含在電性上不相連的一外側部分與一內側部分，該N個橫向第一導電條共包含N個外側部分與N個內側部分，其中該N個內側部分經由複數個第一通孔耦接該M個縱向第一導電條，該N個外側部分位於該半導體電容陣列布局的外圍，並共同地作為該仿製電容結構的至少一部分。該第二導電結構包含(M-1)個縱向第二導電條與(N-1)個橫向第二導電條。該(M-1)個縱向第二導電條位於該第一積體電路層；該(N-1)個橫向第二導電條位於該第二積體電路層；該(N-1)個橫向第二導電條經由複數個第二通孔耦接該(M-1)個縱向第二導電條。該M個縱向第一導電條與該(M-1)個縱向第二導電條交替地（alternately）設置於該第一積體電路層；該N個橫向第一導電條與該(N-1)個橫向第二導電條交替地設置於該第二積體電路層。
本揭露之半導體電容陣列布局的又一實施例包含一主要電容結構與一仿製（dummy）電容結構。該主要電容結構包含一第一導電結構與一第二導電結構。該第一導電結構包含複數個縱向第一導電條與複數個橫向第一導電條，該複數個縱向第一導電條經由複數個第一通孔耦接該複數個縱向第一導電條。該第二導電結構包含複數個縱向第二導電條與複數個橫向第二導電條，該複數個橫向第二導電條經由複數個第二通孔耦接該複數個縱向第二導電條。該複數個縱向第一導電條與該複數個縱向第二導電條交替地設置於一第一積體電路層，該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於一第二積體電路層。該仿製電容結構位於該主要電容結構的至少一外側，並位於該半導體電容陣列布局的外圍，且包含一第三導電結構與一第四導電結構。該第三導電結構包含複數個縱向第三導電條與複數個橫向第三導電條。該第四導電結構包含複數個縱向第四導電條與複數個橫向第四導電條。該複數個縱向第三導電條與該複數個縱向第四導電條交替地設置於該第一積體電路層，該複數個橫向第三導電條與該複數個橫向第四導電條交替地設置於該第二積體電路層。
有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本揭露之帶有仿製電容結構的半導體電容陣列布局除能減少先前技術之寄生電容問題，也能避免先前技術之U形結構在先進製程下所帶來的問題。
圖2a顯示本揭露之半導體電容陣列布局的一實施例。圖2a之半導體電容陣列布局200包含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條210（亦即：圖2a中帶斜線的縱向長條）與N個不連續的橫向第一導電條220（亦即：圖2a中不連續的灰色橫向長條），其中該M為大於二的整數，該N為大於一的整數。該M個縱向第一導電條210位於一第一積體電路層；該N個橫向第一導電條220位於一第二積體電路層；該N個橫向第一導電條220經由複數個第一通孔（例如：圖2a中與灰色的橫向長條耦接的淺灰色方塊）耦接該M個縱向第一導電條210，且與該M個縱向第一導電條210共同地形成[(M-1)×(N-1)]個井形結構。該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井；該(N-1)個外側井位於一第一布局區域202及其垂直投影區域（例如：第一布局區域202的正上方區域）的組合內，該{[(M-2)×(N-1)]}個內側井位於一第二布局區域204及其垂直投影區域（例如：第二布局區域204的正上方區域）的組合內，該二布局區域相鄰，但該(N-1)個外側井與該{[(M-2)×(N-1)]}個內側井在電性上不相連。值得注意的是，該第一積體電路層與該第二積體電路層分別為一第一金屬層與一第二金屬層，且該第一金屬層與該第二金屬層之間沒有其它金屬層；然此並非本發明的實施限制。另值得注意的是，第一布局區域202及其垂直投影區域中用來耦接縱向第一導電條210與橫向第一導電條220的第一通孔可被省略；另外，只要能滿足電性連接的目的，通孔的數目可依實施需求而定。
請參閱圖2a。該第二導電結構包含[(M-1)×(N-1)]個第二導體（亦即：圖2a中黑色縱向長條、帶網點的縱向長條與帶網格的縱向長條），每個第二導體的形狀（例如：單一長/橫條、複數個長/橫條的組合、至少一長條與至少一橫條的組合、或方框）可視實施需求而定。該[(M-1)×(N-1)]個第二導體位於該第一積體電路層，且分別地位於該[(M-1)×(N-1)]個井形結構中。該[(M-1)×(N-1)]個第二導體包含(N-1)個外側第二導體232（例如：圖2a中黑色縱向長條）與{[(M-2)×(N-1)]}個內側第二導體234、236（例如：圖2a中帶網點與帶網格的縱向長條）。該(N-1)個外側第二導體232位於該(N-1)個外側井中，也位於第一布局區域202內。該{[(M-2)×(N-1)]}個內側第二導體234、236位於該{[(M-2)×(N-1)]}個內側井中，也位於第二布局區域204內；每個內側第二導體234/236以及圍繞該內側第二導體234/236的內側井在電性上隔絕（例如：被氧化物（未顯示於圖）隔絕），並共同地形成半導體電容陣列布局200的一電容單元。該(N-1)個外側第二導體232與該{[(M-2)×(N-1)]}個內側第二導體234、236在電性上不相連。該(N-1)個外側井與該(N-1)個外側第二導體232共同地作為一仿製（dummy）電容結構的至少一部分，其位於半導體電容陣列布局200的外圍，以增加半導體電容陣列布局200之一布局密度的均勻性。
值得注意的是，半導體電容陣列布局200可進一步包含其它外側井及位於其中的第二導體作為該仿製電容結構的其它部分，該其它外側井同樣位於半導體電容陣列布局200的外圍。舉例來說，如圖2b所示，該其它外側井位於圖2a之布局區域204的其它三側，以圍繞該{[(M-2)×(N-1)]}個內側井。另外，視實施需求，該{[(M-2)×(N-1)]}個內側井的周圍輪廓可以是矩形或其它多邊形。由於本領域具有通常知識者能夠依據本揭露來推衍上述技術特徵的實施與變化，重複及冗餘的說明在此省略。再者，為確保電性連接的可靠度或其它實施需求，在靠近第二布局區域204的邊界處，縱向第一導電條210與橫向第一導電條220可凸出如圖2c所示。
請參閱圖2a。該{[(M-2)×(N-1)]}個內側井用於一第一電壓的傳輸。該{[(M-2)×(N-1)]}個內側第二導體用於一第二電壓的傳輸，該第二電壓異於該第一電壓。該{[(M-2)×(N-1)]}個內側第二導體234、236中的K個第二導體234（例如：圖2a中帶網點的縱向長條）屬於P個電容群的一第一電容群；該P為正整數，該K為不大於{[(M-2)×(N-1)]}的正整數；簡言之，屬於同一電容群的所有電容單元整體而言可視為一較大的電容。本領域具有通常知識者可依據本揭露推衍出該P個電容群包含更多電容群的情形；舉例而言，該{[(M-2)×(N-1)]}個內側第二導體234、236中的L個第二導體236（例如：圖2a中帶網格的縱向長條）屬於該P個電容群的一第二電容群，此時[(M-2)×(N-1)]為大於一的整數，該P為大於一的整數，該K為不大於{[(M-2)×(N-1)]-1}的正整數，該L為不大於{[(M-2)×(N-1)]-K}的正整數。
值得注意的是，依實施需求，半導體電容陣列布局200可進一步包含複數個電容群供電條（未顯示於圖），其位於該第二積體電路層、該第一積體電路層或一第三積體電路層（例如：金屬層），並作為該{[(M-2)×(N-1)]}個內側第二導體234、236的電壓傳輸路徑。舉例而言，該複數個電容群供電條包含一第一電容群供電條與一第二電容群供電條，該第一電容群供電條耦接前述K個第二導體234，該第二電容群供電條耦接前述L個第二導體236；由於耦接供電條與導體的手段為本技術領域的通常技術，其細節在此省略。另外，該(N-1)個外側第二導體232在電性上可耦接在一起，及/或該(N-1)個外側井與該(N-1)個外側第二導體232在電性上可耦接在一起；然此並非本發明的實施限制。
值得注意的是，圖2a之第二布局區域204內的導電條與導體可均為縱向的導電條，以利於符合製程規範；然此並非本發明的實施限制。更明確地說，當第二布局區域204內只有縱向導電條而沒有橫向導電條時，布局區域204內的電容單元的製程能夠不浪費電路面積又符合一先進製程（例如：鰭式場效電晶體（FinFET）製程）的規範；舉例而言，FinFET製程規範要求圖1b之U形結構的一寬長比（W/L）大於圖1a之U形結構的寬長比，而布局區域204內的電容單元不採用U形結構，故無須為了符合該製程規範而浪費電路面積。
圖3顯示本揭露之半導體電容陣列布局的另一實施例。圖3的半導體電容陣列布局300含一第一導電結構與一第二導電結構。該第一導電結構包含M個縱向第一導電條310（亦即：圖3中帶斜線的縱向長條）與N個不連續的橫向第一導電條（亦即：圖3中N個黑色的橫向長條322與N個灰色的橫向長條324的組合）。該M個縱向第一導電條310位於一第一積體電路層（例如：金屬層）；該N個不連續的橫向第一導電條位於一第二積體電路層（例如：另一金屬層）。該N個不連續的橫向第一導電條的每一個包含在電性上不相連的一外側部分322（亦即：圖3中黑色的橫向長條）與一內側部分324（亦即：圖3中灰色的橫向長條），因此，該N個不連續的橫向第一導電條包含N個外側部分322與N個內側部分324。該N個內側部分324經由複數個第一通孔（例如：圖3中與灰色的橫向長條耦接的淺灰色方塊）耦接該M個縱向第一導電條310。該N個外側部分322位於半導體電容陣列布局300的外圍，並共同地作為一仿製電容結構的至少一部分，以增加半導體電容陣列布局300的一布局密度的均勻性。
請參閱圖3。該第二導電結構包含(M-1)個縱向第二導電條330（例如：圖3中帶網點的縱向長條）與(N-1)個橫向第二導電條340（例如：圖3中白色的橫向長條）。該(M-1)個縱向第二導電條330位於該第一積體電路層；該(N-1)個橫向第二導電條340位於該第二積體電路層。該(N-1)個橫向第二導電條340經由複數個第二通孔（例如：圖3中與白色的橫向長條耦接的黑色方塊）耦接該(M-1)個縱向第二導電條330。該M個縱向第一導電條310與該(M-1)個縱向第二導電條330交替地（alternately）設置於該第一積體電路層；因此，相鄰的二縱向第一（第二）導電條之間設有一縱向第二（第一）導電條。該N個內側部分324與該(N-1)個橫向第二導電條340交替地設置於該第二積體電路層；因此，相鄰的二內側部分（橫向第二導電條）之間設有一橫向第二導電條（內側部分）。本實施例中，該N個內側部分324用於一第一電壓的傳輸，該(N-1)個橫向第二導電條340用於一第二電壓的傳輸，該第一電壓不同於該第二電壓。
圖4顯示本揭露之半導體電容陣列布局的又一實施例。圖4的半導體電容陣列布局400包含一主要電容結構402與一仿製電容結構404。主要電容結構402包含一第一導電結構與一第二導電結構。仿製電容結構404包含一第三導電結構與一第四導電結構。
請參閱圖4。該第一導電結構包含複數個縱向第一導電條412（亦即：圖4中帶反斜線的縱向長條）與複數個橫向第一導電條414（亦即：圖4中灰色的橫向長條）。該複數個縱向第一導電條412設於一第一積體電路層（例如：金屬層），該複數個橫向第一導電條414設於一第二積體電路層（例如：另一金屬層）。該複數個橫向第一導電條414經由複數個第一通孔（例如：圖4中與灰色的橫向長條耦接的白色方塊）耦接該複數個縱向第一導電條412，並用於一第一電壓的傳輸。
請參閱圖4。該第二導電結構包含複數個縱向第二導電條422（亦即：圖4中帶網格的縱向長條）與複數個橫向第二導電條424（亦即：圖4中白色的橫向長條）。該複數個縱向第二導電條422設於該第一積體電路層，該複數個橫向第二導電條424設於該第二積體電路層。該複數個橫向第二導電條424經由複數個第二通孔（例如：圖4中與白色的橫向長條耦接的黑色方塊）耦接該複數個縱向第二導電條422，並用於一第二電壓的傳輸，該第二電壓不同於該第一電壓。該複數個縱向第一導電條412與該複數個縱向第二導電條422交替地設置於該第一積體電路層。該複數個橫向第一導電條414與該複數個橫向第二導電條424交替地設置於該第二積體電路層。
請參閱圖4。該第三導電結構包含複數個縱向第三導電條432（亦即：圖4中帶斜線的縱向長條）與複數個橫向第三導電條434（亦即：圖4中黑色的橫向長條）。該複數個橫向第三導電條434可視實施需求經由複數個第三通孔（例如：圖4中與黑色的橫向長條耦接的白色方塊）耦接該複數個縱向第三導電條432；然此並非必要。該第四導電結構包含複數個縱向第四導電條442（亦即：圖4中帶網點的縱向長條）與複數個橫向第四導電條444（亦即：圖4中淺灰色的橫向長條）。該複數個橫向第四導電條444可視實施需求經由複數個第四通孔（例如：圖4中與淺灰色的橫向長條耦接的白色方塊）耦接該複數個縱向第四導電條442；然此並非必要。該複數個縱向第三導電條432與該複數個縱向第四導電條442交替地設置於該第一積體電路層，該複數個橫向第三導電條434與該複數個橫向第四導電條444交替地設置於該第二積體電路層。
請參閱圖4。主要電容結構402與仿製電容結構404在電性上不相連。仿製電容結構404位於半導體電容陣列布局400的外圍（例如：半導體電容陣列布局400的一側/多側/周圍），用來增加半導體電容陣列布局400的一布局密度的均勻性。另外，該複數個縱向第一導電條412、該複數個縱向第二導電條422、該複數個橫向第一導電條414與該複數個橫向第二導電條424共同地形成一有效電容單元。該有效電容單元為半導體電容陣列布局400的一最小電容單元；然此並非本發明的實施限制。該複數個縱向第三導電條432、該複數個縱向第四導電條442、該複數個橫向第三導電條434與該複數個橫向第四導電條444共同地形成一仿製電容單元。該仿製電容單元及其上所加諸的電壓整體而言不會形成電容；然此並非本發明的實施限制。該第三導電結構在電性上可耦接該第四導電結構；然此並非本發明的實施限制。
值得注意的是，主要電容結構402可包含其它的有效電容單元，仿製電容結構404也能包含其它的仿製電容單元，為避免圖4之圖面複雜，該些其它的有效電容單元與仿製電容單元是以刪節符號（ellipsis）表示。由於本領域具有通常知識者能夠依據本揭露來推衍出其它的有效電容單元與仿製電容單元的實施，重複及冗餘的說明在此省略。圖4之實施例中，所有有效電容單元中用於該第一電壓傳輸的導電條在電性上均耦接在一起；所有有效電容單元中用於該第二電壓傳輸的導電條若屬於同一電容群，該些導電條在電性上耦接在一起，其中屬於同一電容群的電容單元整體而言可視為一較大的電容。
請注意，本說明書所述的條狀導體（例如：導電條、供電條）的長度、寬度與厚度及其變化無特別限制，是依實施需求而定，故形狀上不一定是傳統的條狀。另請注意，在實施為可能的前提下，本技術領域具有通常知識者可選擇性地實施前述任一實施例中部分或全部技術特徵，或選擇性地實施前述複數個實施例中部分或全部技術特徵的組合，藉此增加本發明實施時的彈性。
綜上所述，本揭露之帶有仿製電容結構的半導體電容陣列布局除能減少先前技術之寄生電容問題，也能避免先前技術之U形結構在先進製程下所帶來的問題。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
110:上極板 120:下極板 W:橫向寬度 L:縱向長度 200:半導體電容陣列布局 202:第一布局區域 204:第二布局區域 210:縱向第一導電條 220:橫向第一導電條 232:外側第二導體 234、236:內側第二導體 300:半導體電容陣列布局 310:第一導電條 322:橫向第一導電條的外側部分 324:橫向第一導電條的內側部分 330:縱向第二導電條 340:橫向第二導電條 400:半導體電容陣列布局 402:主要電容結構 404:仿製電容結構 412:縱向第一導電條 414:橫向第一導電條 422:縱向第二導電條 424:橫向第二導電條 432:縱向第三導電條 434:橫向第三導電條 442:縱向第四導電條 444:橫向第四導電條
［圖1a］顯示先前技術之一電容單元的設計； ［圖1b］顯示圖1a之電容單元的設計的變形以符合先進製程的規範； ［圖2a］顯示本發明之半導體電容陣列布局的一實施例； ［圖2b］顯示圖2a之半導體電容陣列布局的一變型； ［圖2c］顯示圖2a之半導體電容陣列布局的另一變型； ［圖3］顯示本發明之半導體電容陣列布局的另一實施例；以及 ［圖4］顯示本發明之半導體電容陣列布局的另一實施例。
200:半導體電容陣列布局
202:第一布局區域
204:第二布局區域
210:縱向第一導電條
220:橫向第一導電條
232:外側第二導體
234、236:內側第二導體

Claims (10)

  1. 一種半導體電容陣列布局帶有一仿製(dummy)電容結構，包含：一第一導電結構，包含：M個縱向第一導電條位於一第一積體電路層，其中該M為大於二的整數；N個橫向第一導電條位於一第二積體電路層，且與該M個縱向第一導電條共同地形成[(M-1)×(N-1)]個井形結構，該[(M-1)×(N-1)]個井形結構包含(N-1)個外側井與{[(M-2)×(N-1)]}個內側井，該(N-1)外側井與該{[(M-2)×(N-1)]}個內側井在電性上不相連，其中該N為大於一的整數；一第二導電結構，包含：[(M-1)×(N-1)]個第二導體位於該第一積體電路層，且分別地位於該[(M-1)×(N-1)]個井形結構中，該[(M-1)×(N-1)]個第二導體包含(N-1)個外側第二導體與{[(M-2)×(N-1)]}個內側第二導體，該(N-1)個外側第二導體位於該(N-1)個外側井中，該{[(M-2)×(N-1)]}個內側第二導體位於該{[(M-2)×(N-1)]}個內側井中，該(N-1)個外側第二導體與該{[(M-2)×(N-1)]}個內側第二導體在電性上不相連，其中該(N-1)個外側井與該(N-1)個外側第二導體共同地作為該仿製電容結構的至少一部分。
  2. 如請求項1之半導體電容陣列布局，其中該{[(M-2)×(N-1)]}個內側井用於一第一電壓的傳輸，該{[(M-2)×(N-1)]}個內側第二導體用於一第二電壓的傳輸，該第二電壓異於該第一電壓；該{[(M-2)×(N-1)]}個內側第二導體 中的K個第二導體屬於P個電容群的一第一電容群；該P為正整數，該K為不大於{[(M-2)×(N-1)]}的正整數。
  3. 如請求項2之半導體電容陣列布局，其中該{[(M-2)×(N-1)]}個內側第二導體中的L個第二導體屬於該P個電容群的一第二電容群，[(M-2)×(N-1)]為大於一的整數，該P為大於一的整數，該K為不大於{[(M-2)×(N-1)]-1}的正整數，該L為不大於{[(M-2)×(N-1)]-K}的正整數。
  4. 如請求項1之半導體電容陣列布局，其中該(N-1)個外側第二導體在電性上耦接在一起。
  5. 如請求項1之半導體電容陣列布局，其中該(N-1)個外側井與該(N-1)個外側第二導體在電性上耦接在一起。
  6. 一種半導體電容陣列布局帶有一仿製(dummy)電容結構，包含：一第一導電結構，包含M個縱向第一導電條與N個橫向第一導電條，該M個縱向第一導電條位於一第一積體電路層，該N個橫向第一導電條位於一第二積體電路層，該N個橫向第一導電條的每一個包含在電性上不相連的一外側部分與一內側部分，該N個橫向第一導電條共包含N個外側部分與N個內側部分，該N個外側部分共同地作為該仿製電容結構的至少一部分，該M為大於一的整數，該N為大於一的整數；以及一第二導電結構，包含(M-1)個縱向第二導電條與(N-1)個橫向第二導電條，該(M-1)個縱向第二導電條位於該第一積體電路層，該(N-1)個橫向第二導電條位於該第二積體電路層， 其中該M個縱向第一導電條與該(M-1)個縱向第二導電條交替地(alternately)設置於該第一積體電路層；該N個內側部分與該(N-1)個橫向第二導電條交替地設置於該第二積體電路層；該N個內側部分經由複數個第一通孔耦接該M個縱向第一導電條；該(N-1)個橫向第二導電條經由複數個第二通孔耦接該(M-1)個縱向第二導電條。
  7. 如請求項6之半導體電容陣列布局，其中該N個內側部分與該M個縱向第一導電條用於一第一電壓的傳輸，該(N-1)個橫向第二導電條與該(M-1)個縱向第二導電條用於一第二電壓的傳輸，該第一電壓不同於該第二電壓。
  8. 一種半導體電容陣列布局包含一主要電容結構與一仿製(dummy)電容結構，其中：該主要電容結構包含：一第一導電結構，包含複數個縱向第一導電條與複數個橫向第一導電條，該複數個橫向第一導電條經由複數個第一通孔耦接該複數個縱向第一導電條；以及一第二導電結構，包含複數個縱向第二導電條與複數個橫向第二導電條，其中該複數個縱向第一導電條與該複數個縱向第二導電條交替地設置於一第一積體電路層，該複數個橫向第一導電條與該複數個橫向第二導電條交替地設置於一第二積體電路層，該複數個橫向第二導電條經由複數個第二通孔耦接該複數個縱向第二導電條；以及該仿製電容結構位於該主要電容結構的至少一外側，並包含：一第三導電結構，包含複數個縱向第三導電條與複數個橫向第三導電條；以及 一第四導電結構，包含複數個縱向第四導電條與複數個橫向第四導電條，其中該複數個縱向第三導電條與該複數個縱向第四導電條交替地設置於該第一積體電路層，該複數個橫向第三導電條與該複數個橫向第四導電條交替地設置於該第二積體電路層，其中該主要電容結構與該仿製電容結構在電性上不相連，該複數個縱向第一導電條、該複數個縱向第二導電條、該複數個橫向第一導電條與該複數個橫向第二導電條共同地形成一第一電容單元，該複數個縱向第三導電條、該複數個縱向第四導電條、該複數個橫向第三導電條與該複數個橫向第四導電條共同地形成一第一仿製電容單元。
  9. 如請求項8之半導體電容陣列布局，其中該複數個縱向第一導電條與該複數個橫向第一導電條用於一第一電壓的傳輸，該複數個縱向第二導電條與該複數個橫向第二導電條用於一第二電壓的傳輸，該第一電壓不同於該第二電壓。
  10. 如請求項8之半導體電容陣列布局，其中該第三導電結構在電性上耦接該第四導電結構。
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TW201935500A (zh) * 2018-02-06 2019-09-01 美商蘋果公司 金屬上覆金屬之電容器

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