WO2021171969A1 - 半導体集積回路装置 - Google Patents
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Definitions
- the present disclosure relates to a semiconductor integrated circuit device provided with a nanosheet (nanowire) FET (Field Effect Transistor).
- nanosheet nanowire
- FET Field Effect Transistor
- the standard cell method is known as a method for forming a semiconductor integrated circuit on a semiconductor substrate.
- a basic unit having a specific logical function for example, an inverter, a latch, a flip-flop, a full adder, etc.
- a plurality of standard cells are arranged on a semiconductor substrate. Then, it is a method of designing an LSI chip by connecting these standard cells with wiring.
- the transistor which is a basic component of the LSI, has realized an improvement in the degree of integration, a reduction in the operating voltage, and an improvement in the operating speed by reducing (scaling) the gate length.
- off-current due to excessive scaling and a significant increase in power consumption due to the off-current have become problems.
- three-dimensional structure transistors in which the transistor structure is changed from the conventional two-dimensional type to the three-dimensional type are being actively studied. As one of them, nanosheet (nanowire) FETs are attracting attention.
- Non-Patent Documents 1 and 2 disclose the layout of a SRAM memory cell and a standard cell using a nanosheet FET having a fork-shaped gate electrode.
- a nanosheet FET having a fork-shaped gate electrode is referred to as a forksheet FET, following the description in Non-Patent Document 1.
- An object of the present disclosure is to provide a layout structure of a capacitance cell using a fork sheet FET.
- a semiconductor integrated circuit device including a standard cell which is a capacitance cell, wherein the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
- the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
- the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
- the standard cell has a P-type region in which a P-type transistor is formed and an N-type region in which an N-type transistor is formed.
- the first pad pair and the second gate wiring are provided with a first power supply voltage, and the second pad pair and the first gate wiring have a second power supply voltage lower than the first power supply voltage.
- the first nanosheet portion and the second nanosheet portion face each other in the first direction, and among the nanosheets possessed by the first nanosheet portion, the nanosheet closest to the second nanosheet portion.
- the surface of the second nanosheet portion in the first direction is exposed from the first gate wiring, and among the nanosheets of the second nanosheet portion, the nanosheet closest to the first nanosheet portion is the first nanosheet.
- the surface on the side of the first nanosheet portion in one direction is exposed from the second gate wiring.
- the first nanosheet portion since the first power supply voltage is applied to the first pad pair and the second gate wiring and the second power supply voltage is applied to the second pad pair and the first gate wiring, the first nanosheet portion.
- a capacitance is generated between the first gate wiring and the second nanosheet portion and the second gate wiring.
- capacitance is also generated between the first gate wiring and the second gate wiring, and between the first pad pair and the second pad pair.
- the nanosheet closest to the second nanosheet portion among the nanosheets possessed by the first nanosheet portion has a surface on the side of the second nanosheet portion exposed from the first gate wiring, and the first nanosheet among the nanosheets possessed by the second nanosheet portion. In the nanosheet closest to the nanosheet portion, the surface on the first nanosheet side is exposed from the second gate wiring.
- the distance between the first nanosheet portion and the second nanosheet portion can be narrowed, so that the area of the capacity cell can be further reduced. Further, a larger capacity can be realized between the first gate wiring and the second gate wiring, and between the first pad pair and the second pad pair.
- the semiconductor integrated circuit device includes a standard cell which is a capacitance cell, and the standard cell is formed with a first region in which a first conductive transistor is formed and a second conductive transistor.
- the second region is formed adjacent to each other in the first direction, and extends in the second direction perpendicular to the first direction in the first region, or in the first direction.
- a second nanosheet portion composed of two or more nanosheets arranged side by side and one or two or more nanosheets arranged in the first direction extending in the second direction in the second region.
- a pair of pads is provided, the first and second gate wirings are provided with a first power supply voltage, and the first and second pad pairs are provided with a second power supply voltage different from the first power supply voltage.
- the nanosheets that are opposed to each other in the first direction and that are closest to the second nanosheet portion among the nanosheets that the first nanosheet portion has are the nanosheets that are closest to the second nanosheet portion.
- the surface of the second nanosheet portion in the first direction is exposed from the first gate wiring, and among the nanosheets of the second nanosheet portion, the nanosheet closest to the first nanosheet portion is in the first direction.
- the surface on the side of the first nanosheet portion is exposed from the second gate wiring.
- the first nanosheet portion and the first gate A capacitance is generated between the wiring or between the second nanosheet portion and the second gate wiring.
- the nanosheet closest to the second nanosheet portion among the nanosheets possessed by the first nanosheet portion has a surface on the side of the second nanosheet portion exposed from the first gate wiring, and the first nanosheet among the nanosheets possessed by the second nanosheet portion. In the nanosheet closest to the nanosheet portion, the surface on the first nanosheet portion side is exposed from the second gate wiring. As a result, the distance between the first nanosheet portion and the second nanosheet portion can be narrowed, so that the area of the capacity cell can be further reduced.
- a layout structure of a large-capacity capacity cell using a fork sheet FET can be realized.
- FIGS. 1 to 3 are cross-sectional views showing the layout structure of the capacity cell according to the modified example of the first embodiment.
- (A) and (b) are cross-sectional views of the layout structure of FIG. 6 in the vertical direction in a plan view. Circuit diagram of the capacitance cell shown in FIGS.
- Top view showing layout structure of capacity cell which concerns on modification 2 of 2nd Embodiment Circuit diagram of the capacitance cell shown in FIG. It is a figure which shows the basic structure of a fork sheet FET, (a) is a plan view, (b) is a sectional view.
- the semiconductor integrated circuit apparatus includes a plurality of standard cells (in the present specification, as appropriate, simply referred to as cells), and at least a part of the plurality of standard cells is a nanosheet FET (Field). Effect Transistor) shall be provided.
- the nanosheet FET is an FET using a thin sheet (nanosheet) through which an electric current flows. Nanosheets are made of, for example, silicon. Then, in the semiconductor integrated circuit device, a part of the nanosheet FET is a fork-sheet FET having a fork-shaped gate electrode.
- the semiconductor layer portion formed at both ends of the nanosheet and forming the terminal serving as the source or drain of the nanosheet FET is referred to as a "pad".
- FIG. 13 is a diagram showing the basic structure of the fork sheet FET, (a) is a plan view, and (b) is a cross-sectional view taken along the line YY'of (a).
- two transistors TR1 and TR2 are arranged side by side with an interval S in the Y direction.
- the gate wiring 531 that serves as the gate of the transistor TR1 and the gate wiring 532 that serves as the gate of the transistor TR2 both extend in the Y direction and are arranged at the same position in the X direction.
- the channel portion 521 which is the channel region of the transistor TR1 and the channel portion 526 which is the channel region of the transistor TR2 are composed of nanosheets.
- each of the channel portions 521 and 526 is composed of nanosheets having a three-sheet structure that overlaps in a plan view.
- Pads 522a and 522b serving as a source region or a drain region of the transistor TR1 are formed on both sides of the channel portion 521 in the X direction.
- Pads 527a and 527b serving as a source region or a drain region of the transistor TR2 are formed on both sides of the channel portion 526 in the X direction.
- the pads 522a and 522b are formed by epitaxial growth from the nanosheets constituting the channel portion 521.
- the pads 527a and 527b are formed by epitaxial growth from the nanosheets constituting the channel portion 526.
- the gate wiring 531 surrounds the outer circumference of the channel portion 521 made of nanosheets in the Y direction and the Z direction via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 521, the surface on the side of the transistor TR2 in the Y direction is not covered by the gate wiring 531 and is exposed from the gate wiring 531. That is, in the cross-sectional view of FIG. 13B, the gate wiring 531 does not cover the right side of the drawing of the nanosheet constituting the channel portion 521, but covers the upper side, the left side, and the lower side of the drawing. The gate wiring 531 overlaps the nanosheet constituting the channel portion 521 on the opposite side of the transistor TR2 in the Y direction by the length OL.
- the gate wiring 532 surrounds the outer circumference of the channel portion 526 made of nanosheets in the Y and Z directions via a gate insulating film (not shown). However, in the nanosheet constituting the channel portion 526, the surface on the side of the transistor TR1 in the Y direction is not covered by the gate wiring 532 and is exposed from the gate wiring 532. That is, in the cross-sectional view of FIG. 13B, the gate wiring 532 does not cover the left side of the drawing of the nanosheet constituting the channel portion 526, but covers the upper side, the right side, and the lower side of the drawing. The gate wiring 532 overlaps the nanosheet constituting the channel portion 526 on the opposite side of the transistor TR1 in the Y direction by the length OL.
- the effective gate width Weff 2 ⁇ W + H Will be. Since the channel portions 521 and 526 of the transistors TR1 and TR2 are composed of three nanosheets, the gate effective width of the transistors TR1 and TR2 is determined. 3x (2xW + H) Will be.
- the gate wiring 531 does not overlap the nanosheet constituting the channel portion 521 on the side of the transistor TR2 in the Y direction. Further, the gate wiring 532 does not overlap with the nanosheet constituting the channel portion 526 on the side of the transistor TR1 in the Y direction. As a result, the transistors TR1 and TR2 can be brought closer to each other, and the area can be reduced.
- the number of nanosheets constituting the channel portion of the transistor is not limited to three. That is, the nanosheet may have a single sheet structure, or may have a plurality of overlapping sheet structures in a plan view. Further, in FIG. 13B, the cross-sectional shape of the nanosheet is shown as a rectangle, but the cross-sectional shape of the nanosheet is not limited to this, and the cross-sectional shape of the nanosheet may be, for example, a square, a circle, an ellipse, or the like. ..
- the fork sheet FET and the nano sheet FET in which the gate wiring surrounds the entire circumference of the nano sheet may be mixed in the semiconductor integrated circuit device.
- VDD and VVSS indicate the power supply voltage or the power supply itself.
- expressions such as “same wiring width” that mean that the widths and the like are the same include a range of variations in manufacturing.
- FIGS. 3 (a) to 3 (c) are cross-sectional views in the vertical direction in a plan view.
- FIG. 2A is a cross section of line X1-X1'
- FIG. 2B is a cross section of line X2-X2'.
- FIG. 3A is a cross section of line Y1-Y1'
- FIG. 3B is a cross section of line Y2-Y2'
- FIG. 3C is a cross section of line Y3-Y3'.
- the horizontal direction of the drawing is the X direction (corresponding to the second direction)
- the vertical direction of the drawing is the Y direction (corresponding to the first direction)
- the direction perpendicular to the substrate surface is defined. It is in the Z direction (corresponding to the third direction).
- FIG. 4 is a circuit diagram of the capacitance cell shown in FIGS. 1 to 3.
- the capacitance cells shown in FIGS. 1 to 3 include P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
- Transistors P2 to P4 and transistors N2 to N4 function as capacitances.
- the transistor P1 and the transistor N5 form a fixed value output unit 5.
- the fixed value output unit 5 outputs a low fixed value (VSS) to the node X1 and outputs a high fixed value (VDD) to the node X2.
- the source is connected to VDD
- the drain is connected to the gate of transistor N5, and the gate is connected to the drain of transistor N5.
- the source of transistor N5 is connected to VSS, and the drain of transistor N5 is connected to the gate of transistor P1.
- the gate of the transistor P1 corresponds to the node X1, and the gate of the transistor N5 corresponds to the node
- the transistor P5 and the transistor N1 are transistors in the off state.
- the transistor P5 and the transistor N1 may not be provided, but if there is one, the regularity of the layout of the capacitance cell is improved, so that the ease of manufacturing the device is improved, the yield is improved, and the yield is improved. Manufacturing variations are suppressed.
- the source and drain are connected to VDD, and the gate is connected to node X1. Since the VSS is output from the fixed value output unit 5 to the node X1, the transistors P2 to P4 function as capacitances.
- the source and drain are connected to VSS, and the gate is connected to node X2. Since VDD is output from the fixed value output unit 5 to the node X2, the transistors N2 to N4 function as capacitances.
- the capacity cells of FIGS. 1 to 3 are arranged side by side in the X direction in contact with the cell frame CL together with other standard cells to form a cell row. Further, the plurality of cell rows are arranged side by side in the Y direction in contact with the cell frame CL. However, the plurality of cell columns are flipped upside down every other column.
- power supply wirings 11 and 12 extending in the X direction are provided at both ends of the capacitance cell in the Y direction, respectively.
- Both the power supply wirings 11 and 12 are embedded power supply wirings (BPR: Buried Power Rail) formed in the embedded wiring layer.
- the power supply wiring 11 supplies the power supply voltage VDD
- the power supply wiring 12 supplies the power supply voltage VSS.
- the power supply wirings 11 and 12 are shared with other cells in the cell row including the capacitance cell, and become power supply wirings extending in the X direction. Further, the power supply wirings 11 and 12 constitute power supply wirings arranged between cell rows adjacent to each other in the Y direction.
- P-type transistors P1, P2, P3, P4, P5 are formed in the P-type region on the N-well.
- N-type transistors N1, N2, N3, N4, N5 are formed in the N-type region on the P-type substrate.
- the P-type region and the N-type region are formed adjacent to each other in the Y direction.
- the arrangement positions of the transistors P1, P2, P3, P4 and P5 are the same as the arrangement positions of the transistors N1, N2, N3, N4 and N5, respectively. That is, the transistors P1 and N1 are arranged in a row in the Y direction.
- the transistors P2 and N2 are arranged in a row in the Y direction.
- the transistors P3 and N3 are arranged in a row in the Y direction.
- the transistors P4 and N4 are arranged in a row in the Y direction.
- the transistors P5 and N5 are arranged in a row in the Y direction.
- the transistors P1, P2, P3, P4, and P5 each have nanosheets 21a, 21b, 21c, 21d, and 21e having a three-sheet structure that overlaps in a plan view as a channel portion. That is, the transistors P1, P2, P3, P4, and P5 are nanosheet FETs.
- Pads 22a, 22b, 22c, 22d, 22e, and 22f each of an integral semiconductor layer connected to a three-sheet structure are formed.
- the pads 22a and 22b serve as a source region and a drain region of the transistor P1.
- the pads 22b and 22c serve as a source region and a drain region of the transistor P2.
- the pads 22c and 22d serve as a source region and a drain region of the transistor P3.
- the pads 22d and 22e serve as a source region and a drain region of the transistor P4.
- the pads 22e and 22f serve as a source region and a drain region of the transistor P5.
- the transistors N1, N2, N3, N4, and N5 have nanosheets 26a, 26b, 26c, 26d, and 26e each having a three-sheet structure overlapping in a plan view as a channel portion. That is, the transistors N1, N2, N3, N4, and N5 are nanosheet FETs.
- Pads 27a, 27b, 27c, 27d, 27e, and 27f each of an integral semiconductor layer connected to a three-sheet structure are formed.
- the pads 27a and 27b serve as a source region and a drain region of the transistor N1.
- the pads 27b and 27c serve as a source region and a drain region of the transistor N2.
- the pads 27c and 27d serve as a source region and a drain region of the transistor N3.
- the pads 27d and 27e serve as a source region and a drain region of the transistor N4.
- the pads 27e and 27f serve as a source region and a drain region of the transistor N5.
- Gate wirings 31a, 31b, 31c, 31d, 31e extending in parallel in the Y direction are formed in the P-shaped region.
- the gate wirings 31a, 31b, 31c, 31d, 31e are formed with the same width and are arranged at the same pitch.
- Gate wirings 36a, 36b, 36c, 36d, 36e extending in parallel in the Y direction are formed in the N-type region.
- the gate wirings 36a, 36b, 36c, 36d, 36e are formed with the same width and are arranged at the same pitch.
- the arrangement positions of the gate wirings 31a, 31b, 31c, 31d, 31e are the same as the arrangement positions of the gate wirings 36a, 36b, 36c, 36d, 36e, respectively. That is, the gate wirings 31a and 36a are arranged in a row in the Y direction. The gate wirings 31b and 36b are arranged in a row in the Y direction. The gate wirings 31c and 36c are arranged in a row in the Y direction. The gate wirings 31d and 36d are arranged in a row in the Y direction. The gate wirings 31e and 36e are arranged in a row in the Y direction. Dummy gate wirings 38a and 38b are formed on the cell frames CL on both sides in the X direction.
- the gate wiring 31a surrounds the outer periphery of the nanosheet 21a of the transistor P1 in the Y direction and the Z direction via a gate insulating film (not shown).
- the gate wiring 31a serves as a gate for the transistor P1.
- the gate wirings 31b, 31c, 31d, and 31e have a gate insulating film (not shown) around the outer circumferences of the transistors P2, P3, P4, and P5 in the Y and Z directions of the nanosheets 21b, 21c, 21d, and 21e, respectively. ) Is enclosed.
- the gate wirings 31b, 31c, 31d, and 31e serve as gates for the transistors P2, P3, P4, and P5, respectively.
- the gate wiring 36a surrounds the outer periphery of the nanosheet 26a of the transistor N1 in the Y direction and the Z direction via a gate insulating film (not shown).
- the gate wiring 36a serves as a gate for the transistor N1.
- the gate wiring 36b, 36c, 36d, 36e the outer circumferences of the nanosheets 26b, 26c, 26d, 26e of the transistors N2, N3, N4, N5 in the Y direction and the Z direction, respectively, are covered with a gate insulating film (not shown). ) Is enclosed.
- the gate wirings 36b, 36c, 36d, and 36e serve as gates for transistors N2, N3, N4, and N5, respectively.
- the gate wirings 31a and 36a arranged in the Y direction are connected via a bridge portion 33a formed between the gate wiring 31a and the gate wiring 36a.
- the gate wirings 31e and 36e arranged in the Y direction are connected via a bridge portion 33b formed between the gate wiring 31e and the gate wiring 36e.
- Local wirings 41, 42, 43a, 43b, 43c, 43d, 44a, 44b, 44c, 44d extending in the Y direction are formed on the local wiring layer.
- the local wiring 41 is connected to the pads 22a and 27a.
- the local wiring 42 is connected to the pads 22f and 27f.
- the local wirings 43a, 43b, 43c, 43d are connected to the pads 22b, 22c, 22d, 22e, respectively, and are connected to the power supply wiring 11 via via vias.
- the local wirings 44a, 44b, 44c, 44d are connected to the pads 27b, 27c, 27d, 27e, respectively, and are connected to the power supply wiring 12 via vias.
- metal wirings 51, 52, 53, 54 extending in the X direction are formed.
- the metal wirings 52 and 54 correspond to the nodes X1 of the circuit, and the metal wirings 51 and 53 correspond to the nodes X2 of the circuit.
- the metal wiring 51 is connected to the gate wiring 31e via vias, and is connected to the local wiring 41 via vias.
- the metal wiring 52 is connected to the gate wirings 31a, 31b, 31c, 31d via vias, and is connected to the local wiring 42 via vias.
- the metal wiring 53 is connected to the gate wirings 36b, 36c, 36d, 36e via vias, and is connected to the local wirings 41 via via vias.
- the metal wiring 54 is connected to the gate wiring 36a and is connected to the local wiring 42 via via vias.
- the metal wirings 51, 52, 53, 54 form an inter-wiring capacitance.
- the nanosheet 21a and the nanosheet 26a face each other in the Y direction.
- the surface of the nanosheet 21a on the nanosheet 26a side in the Y direction is not covered by the gate wiring 31a and is exposed from the gate wiring 31a.
- the surface of the nanosheet 26a on the nanosheet 21a side in the Y direction is not covered by the gate wiring 36a and is exposed from the gate wiring 36a.
- the nanosheet 21b and the nanosheet 26b face each other in the Y direction
- the nanosheet 21c and the nanosheet 26c face each other in the Y direction
- the nanosheet 21d and the nanosheet 26d face each other in the Y direction
- the nanosheet 21e And the nanosheet 26e face each other in the Y direction.
- the surfaces of the nanosheets 21b, 21c, 21d, and 21e on the nanosheets 26b, 26c, 26d, and 26e in the Y direction are not covered by the gate wirings 31b, 31c, 31d, and 31e, respectively, and the gate wirings 31b, It is exposed from 31c, 31d, and 31e.
- the surfaces on the nanosheets 21b, 21c, 21d, 21e side in the Y direction are not covered by the gate wirings 36b, 36c, 36d, 36e, and the gate wirings 36b, 36c, 36d, It is exposed from 36e.
- the focus is on the transistor P3, which functions as a capacitance.
- the gate wiring 31c serving as the gate is given VSS from the node X1, and the pads 22c and 22d serving as the source / drain are given VDD via the local wirings 43b and 43c. Therefore, a capacitance is generated to sandwich the gate oxide film of the transistor P3. In addition to this, capacity is generated in the following places. 1) Between the pads 22c and 22d and the gate wiring 31c (see FIG. 2A). 2) Between the local wirings 43b and 43c and the gate wiring 31c (see FIG. 2A). 3) Between the gate wiring 31c and the gate wiring 36c of the transistor N3 (see FIG. 3A).
- the gate wiring 36c is given VDD from the node X2. 4) Between the pads 22c and 22d and the pads 27c and 27d of the transistor N3 (see FIG. 3B). VSS is given to the pads 27c and 27d via the local wirings 44b and 44c. 5) Between the local wirings 43b and 43c and the local wirings 44b and 44c (see FIG. 3B).
- the surface of the transistor P3 on the nanosheet 26c side of the transistor P3 is not covered with the gate wiring 31c, and the surface of the transistor N3 on the nanosheet 21c side of the transistor N3 is not covered by the gate wiring 31c. Is not covered by the gate wiring 36c. As a result, the distance between the transistor P3 and the transistor N3 is shortened. Therefore, the capacities of 3) and 4) above become larger.
- a capacitance is generated between the nanosheets 21b, 21c, 21d and the gate wirings 31b, 31c, 31d for the transistors P2, P3, P4.
- a capacitance is generated between the nanosheets 26b, 26c, 26d and the gate wirings 36b, 36c, 36d.
- the surfaces of the nanosheets 21b, 21c, 21d on the nanosheets 26b, 26c, 26d side are exposed from the gate wirings 31b, 31c, 31d, and the nanosheets 26b, 26c, 26d are the surfaces on the nanosheets 21b, 21c, 21d side. Is exposed from the gate wirings 36b, 36c, 36d.
- the distance between the nanosheets 21b, 21c, 21d and the nanosheets 26b, 26c, 26d can be narrowed, so that the area of the capacity cell can be further reduced.
- a larger capacitance can be realized between the gate wiring 31c and the gate wiring 36c, and between the pad pairs 22c and 22d and the pad pairs 27c and 27d.
- the fixed value output unit may be omitted in the above-described embodiment.
- the capacitance cell may be configured so that VSS is directly supplied to the gates of the transistors P2, P3 and P4 and VDD is directly supplied to the gates of the transistors N2, N3 and N4.
- the number of transistors constituting the capacitance is 3 each for P type and N type, but the number of transistors constituting the capacitance is not limited to this.
- one nanosheet is arranged in the Y direction in each transistor, but two or more nanosheets may be arranged in the Y direction.
- the surface on the second nanosheet portion side in the direction is exposed from the gate wiring, and among the nanosheets possessed by the second nanosheet portion, the nanosheet closest to the first nanosheet portion has the surface on the first nanosheet side in the Y direction from the gate wiring. It suffices if it is exposed. As a result, the same effect as that of the above-described embodiment can be obtained.
- 5 (a) and 5 (b) are cross-sectional views in the vertical direction in a plan view showing the configuration of this modified example.
- the transistor P3 has two nanosheets 21c and 23c arranged in the Y direction
- the transistor N3 has two nanosheets 26c and 28c arranged in the Y direction.
- Pads 24d, 22d, 27d, and 29d are formed on one side of the nanosheets 21c, 23c, 26c, and 28c in the X direction, respectively.
- the surface of the nanosheet 21c on the nanosheet 26c side in the Y direction is not covered by the gate wiring 31c and is exposed from the gate wiring 31c.
- the surface on the nanosheet 21c side in the Y direction is not covered by the gate wiring 36c and is exposed from the gate wiring 36c.
- the nanosheet 21c closest to the second nanosheet portion 25 among the nanosheets possessed by the first nanosheet portion 24 is The surface of the second nanosheet portion 25 in the Y direction is exposed from the gate wiring 31c, and among the nanosheets of the second nanosheet portion 25, the nanosheet 26c closest to the first nanosheet portion 24 is the first nanosheet portion in the Y direction. The surface on the 24 side is exposed from the gate wiring 36c.
- FIGS. 6 and 7 are views showing an example of the layout structure of the capacity cell according to the second embodiment
- FIG. 6 is a plan view
- FIG. 7 is a cross-sectional view in the vertical direction in a plan view
- FIG. 7A is a cross section of line Y4-Y4'
- FIG. 7B is a cross section of line Y5-Y5'.
- the layout structure shown in FIGS. 6 and 7 is similar to the layout structure shown in FIGS. 1 to 3, and the same applies to, for example, the power supply wiring and the arrangement of the nanosheets and pads of the transistors. In the following description, the description of the same configuration as that of the first embodiment may be omitted.
- FIG. 8 is a circuit diagram of the capacitance cell shown in FIGS. 6 and 7.
- the cells shown in FIGS. 6 and 7 have P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
- Transistors N2 to N4 function as capacitances.
- the transistor P5 and the transistor N1 form a fixed value output unit 5.
- the fixed value output unit 5 outputs a high fixed value (VDD) to the node X1 and outputs a low fixed value (VSS) to the node X2.
- VDD high fixed value
- VSS low fixed value
- the source is connected to VDD
- the drain is connected to the gate of transistor N1
- the source of transistor N1 is connected to VSS
- the drain of transistor N1 is connected to the gate of transistor P5.
- the gate of the transistor N1 corresponds to the node X1, and the gate of the transistor P5 corresponds to the node X2.
- the transistors P1 to P4 and the transistor N5 are transistors in the off state.
- Transistors P1 to P4 and transistors N5 may not be included in the circuit configuration of the capacitive cell, but if they are present, the regularity of the layout of the capacitive cell is improved, so that the ease of manufacturing the device is improved and the yield is improved. However, manufacturing variations are suppressed.
- the source and drain are connected to VSS, and the gate is connected to node X1. Since VDD is output from the fixed value output unit 5 to the node X1, the transistors N2 to N4 function as capacitances.
- gate wirings 131a, 131b, 131c, 131d, 131e extending in parallel in the Y direction are formed in the P-shaped region.
- the gate wirings 131a, 131b, 131c, 131d, 131e are formed with the same width and are arranged at the same pitch.
- Gate wirings 136a, 136b, 136c, 136d, 136e extending in parallel in the Y direction are formed in the N-type region.
- the gate wirings 136a, 136b, 136c, 136d, 136e are formed with the same width and are arranged at the same pitch.
- the arrangement positions of the gate wirings 131a, 131b, 131c, 131d, 131e are the same as the arrangement positions of the gate wirings 136a, 136b, 136c, 136d, 136e, respectively. That is, the gate wirings 131a and 136a are arranged in a row in the Y direction. The gate wirings 131b and 136b are arranged in a row in the Y direction. The gate wirings 131c and 136c are arranged in a row in the Y direction. The gate wirings 131d and 136d are arranged in a row in the Y direction. The gate wirings 131e and 136e are arranged in a row in the Y direction.
- the gate wiring 131a surrounds the outer periphery of the nanosheet 21a of the transistor P1 in the Y direction and the Z direction via a gate insulating film (not shown).
- the gate wiring 131a serves as a gate for the transistor P1.
- the gate wirings 131b, 131c, 131d, 131e have a gate insulating film (not shown) around the outer circumferences of the transistors P2, P3, P4, and P5 in the Y and Z directions of the nanosheets 21b, 21c, 21d, and 21e, respectively. ) Is enclosed.
- the gate wirings 131b, 131c, 131d, and 131e serve as gates for transistors P2, P3, P4, and P5, respectively.
- the gate wiring 136a surrounds the outer periphery of the nanosheet 26a of the transistor N1 in the Y direction and the Z direction via a gate insulating film (not shown).
- the gate wiring 136a serves as a gate for the transistor N1.
- the gate wiring 136b, 136c, 136d, 136e the outer circumferences of the nanosheets 26b, 26c, 26d, 26e of the transistors N2, N3, N4, N5 in the Y direction and the Z direction are covered with a gate insulating film (not shown). ) Is enclosed.
- the gate wirings 136b, 136c, 136d, and 136e serve as gates for transistors N2, N3, N4, and N5, respectively.
- the gate wirings 131a and 136a arranged in the Y direction are connected via a bridge portion 133a formed between the gate wiring 131a and the gate wiring 136a.
- the gate wirings 131b and 136b arranged in the Y direction are connected via a bridge portion 133b formed between the gate wiring 131b and the gate wiring 136b.
- the gate wirings 131c and 136c arranged in the Y direction are connected via a bridge portion 133c formed between the gate wiring 131c and the gate wiring 136c.
- the gate wirings 131d and 136d arranged in the Y direction are connected via a bridge portion 133d formed between the gate wiring 131d and the gate wiring 136d.
- the gate wirings 131e and 136e arranged in the Y direction are connected via a bridge portion 133e formed between the gate wiring 131e and the gate wiring 136e.
- the local wiring 141, 142, 143, 144, 145, 146, 147, 148 extending in the Y direction is formed in the local wiring layer.
- the local wiring 141 is connected to the pads 22a and 27a.
- the local wiring 142 is connected to the pads 22b and 27b, and is also connected to the power supply wiring 12 via vias.
- the local wiring 143 is connected to the pads 22c and 27c, and is connected to the power supply wiring 12 via vias.
- the local wiring 144 is connected to the pads 22d and 27d, and is connected to the power supply wiring 12 via vias.
- the local wiring 145 is connected to the pad 22e.
- the local wiring 146 is connected to the pad 22f and is connected to the power supply wiring 11 via vias.
- the local wiring 147 is connected to the pad 27e and is connected to the power supply wiring 12.
- the local wiring 148 is connected to the pad 27f.
- metal wirings 151, 152, 153, 154 extending in the X direction are formed.
- the metal wirings 152 and 154 correspond to the nodes X1 of the circuit, and the metal wirings 151 and 153 correspond to the nodes X2 of the circuit.
- the metal wiring 151 is connected to the gate wiring 131e via vias, and is connected to the local wiring 141 via vias.
- the metal wiring 152 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 145 via vias.
- the metal wiring 153 is connected to the gate wiring 136e via vias, and is connected to the local wiring 141 via vias.
- the metal wiring 154 is connected to the gate wirings 136a, 136b, 136c, 136d via vias, and is connected to the local wirings 148 via vias.
- the nanosheet 21a and the nanosheet 26a face each other in the Y direction.
- the surface of the nanosheet 21a on the nanosheet 26a side in the Y direction is not covered by the gate wiring 131a and is exposed from the gate wiring 131a.
- the surface of the nanosheet 26a on the nanosheet 21a side in the Y direction is not covered by the gate wiring 136a and is exposed from the gate wiring 136a.
- the nanosheet 21b and the nanosheet 26b face each other in the Y direction.
- the nanosheet 21c and the nanosheet 26c face each other in the Y direction.
- the nanosheet 21d and the nanosheet 26d face each other in the Y direction.
- the nanosheet 21e and the nanosheet 26e face each other in the Y direction.
- the surfaces of the nanosheets 21b, 21c, 21d, and 21e on the nanosheets 26b, 26c, 26d, and 26e in the Y direction are not covered by the gate wirings 131b, 131c, 131d, and 131e, respectively, and the gate wirings 131b, It is exposed from 131c, 131d, 131e.
- the surfaces on the nanosheets 21b, 21c, 21d, 21e side in the Y direction are not covered by the gate wirings 136b, 136c, 136d, 136e, and the gate wirings 136b, 136c, 136d, It is exposed from 136e.
- a gate wiring to which VDD is given and a local wiring to which VSS is given are formed, and a capacitance is formed between the gate wiring and the local wiring.
- NS For example, focusing on the transistors P3 and N3, the gate wirings 131c and 136c are connected by the bridge portion 133c, and VDD is given via the metal wiring 152. Further, the local wirings 143 and 144 are given VSS from the power supply wiring 12. Therefore, a capacitance is formed between the gate wirings 131c and 136c and the bridge portion 133c and the local wirings 143 and 144.
- a capacitance is generated between the nanosheets 26b, 26c, 26d and the gate wirings 136b, 136c, 136d for the transistors N2, N3, and N4.
- the surfaces of the nanosheets 21b, 21c, 21d on the nanosheets 26b, 26c, 26d side are exposed from the gate wiring 131b, 131c, 131d, and the nanosheets 26b, 26c, 26d are the surfaces on the nanosheets 21b, 21c, 21d side. Is exposed from the gate wiring 136b, 136c, 136d.
- the distance between the nanosheets 21b, 21c, 21d and the nanosheets 26b, 26c, 26d can be narrowed, so that the area of the capacity cell can be further reduced.
- a large capacitance can be realized between the gate wirings 131c and 136c and the bridge portion 133c and the local wirings 143 and 144.
- the fixed value output unit may be omitted in the above-described embodiment.
- the capacitance cell may be configured so as to directly supply VDD to the gates of the transistors N2, N3, and N4.
- the number of transistors constituting the capacitance is three N-type, but the number of transistors constituting the capacitance is not limited to this.
- two or more nanosheets may be arranged in the Y direction in each transistor.
- the capacitance cell according to the above-described embodiment can be configured by exchanging the conductive type of the transistor.
- FIG. 9 is a plan view showing the layout structure of the capacity cell according to the first modification of the second embodiment.
- the layout structure shown in FIG. 9 corresponds to a layout structure in which the layout structure of FIG. 6 is inverted upside down in the drawing, P-type and N-type are exchanged, and VDD and VSS are exchanged.
- the layout structure of FIG. 9 is the same as the layout structure of FIG. 6 in the arrangement of the power supply wiring, the transistor, the gate wiring, the local wiring, and the M1 wiring. However, the layout structure of FIG. 6 is different from the connection relationship between the M1 wiring and the local wiring and the gate wiring, and the connection relationship between the local wiring and the power supply wiring.
- FIG. 10 is a circuit diagram of the capacitance cell shown in FIG.
- the circuit of FIG. 10 corresponds to a circuit in which the circuit of FIG. 8 is inverted upside down in the drawing, P-type and N-type are exchanged, and VDD and VSS are exchanged.
- the cell shown in FIG. 9 has P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
- Transistors P2 to P4 function as capacitances.
- the transistor P1 and the transistor N5 form a fixed value output unit 5.
- the fixed value output unit 5 outputs a low fixed value (VSS) to the node X1 and outputs a high fixed value (VDD) to the node X2.
- the source is connected to VDD
- the drain is connected to the gate of transistor N5, and the gate is connected to the drain of transistor N5.
- the source of transistor N5 is connected to VSS, and the drain of transistor N5 is connected to the gate of transistor P1.
- the gate of the transistor P1 corresponds to the node X1, and the gate of the transistor N5 corresponds to the node X2.
- transistors P2 to P4 the source and drain are connected to VDD, and the gate is connected to node X1. Since the VSS is output from the fixed value output unit 5 to the node X1, the transistors P2 to P4 function as capacitances. Transistors N1 to N4 and transistors P5 are transistors in the off state.
- the local wirings 142, 143, 144, and 145 are connected to the power supply wiring 11 via vias.
- the local wiring 148 is connected to the power supply wiring 12 via vias.
- the metal wiring 151 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 146 via vias.
- the metal wiring 152 is connected to the gate wiring 131e via vias, and is connected to the local wiring 141 via vias.
- the metal wiring 153 is connected to the gate wirings 136a, 136b, 136c, 136d via vias, and is connected to the local wirings 147 via vias.
- the metal wiring 154 is connected to the gate wiring 136e via vias, and is connected to the local wiring 141 via vias.
- FIG. 11 is a plan view showing the layout structure of the capacity cell according to the second embodiment.
- the arrangement of the power supply wiring, the transistor, and the gate wiring is the same as the layout structure of FIG.
- the arrangement of the local wiring is partially different, and the connection relationship between the M1 wiring and the local wiring and the gate wiring, and the connection relationship between the local wiring and the power supply wiring are also different.
- FIG. 12 is a circuit diagram of the capacitance cell shown in FIG. In the circuit of FIG. 12, the source and drain of the transistors P1 to P4 and N2 to N4, which were directly connected to VSS in the circuit of FIG. 8, were connected to the node X2 whose fixed value output outputs low fixed value (VSS). Corresponds to the thing.
- the cell shown in FIG. 11 has P-type transistors P1, P2, P3, P4, P5 and N-type transistors N1, N2, N3, N4, N5.
- Transistors N2 to N4 function as capacitances.
- the transistor P5 and the transistor N1 form a fixed value output unit 5.
- the fixed value output unit 5 outputs a high fixed value (VDD) to the node X1 and outputs a low fixed value (VSS) to the node X2.
- VDD fixed value
- VSS low fixed value
- the source is connected to VDD
- the drain is connected to the gate of transistor N1
- the source of transistor N1 is connected to VSS
- the drain of transistor N1 is connected to the gate of transistor P5.
- the gate of the transistor N1 corresponds to the node X1, and the gate of the transistor P5 corresponds to the node X2.
- the source and drain are connected to the node X2, and the gate is connected to the node X1. Since VDD is output from the fixed value output unit 5 to the node X1 and VSS is output from the fixed value output unit 5 to the node X2, the transistors N2 to N4 function as capacitances.
- the transistors P1 to P4 and the transistor N5 are transistors in the off state.
- Transistors P1 to P4 and transistors N5 may not be included in the circuit configuration of the capacitive cell, but if they are present, the regularity of the layout of the capacitive cell is improved, so that the ease of manufacturing the device is improved and the yield is improved. However, manufacturing variations are suppressed.
- Local wirings 241,242, 243, 244, 245, 246, 247, 248 extending in the Y direction are formed in the local wiring layer.
- the local wiring 241 is connected to the pad 22a.
- the local wiring 242 is connected to the pad 27a and is connected to the power supply wiring 12 via vias.
- the local wiring 243 is connected to the pads 22b and 27b.
- the local wiring 244 is connected to the pads 22c and 27c.
- the local wiring 245 is connected to the pads 22d and 27d.
- the local wiring 246 is connected to the pad 22e and is connected to the power supply wiring 11 via via vias.
- the local wiring 247 is connected to the pad 27e.
- the local wiring 248 is connected to the pads 22f and 27f.
- metal wirings 251,252, 253, 254 extending in the X direction are formed.
- the metal wires 252 and 254 correspond to the nodes X1 of the circuit, and the metal wires 251,253 correspond to the nodes X2 of the circuit.
- the metal wiring 251 is connected to the local wirings 241,243,244,245 via vias, and is connected to the gate wiring 131e via vias.
- the metal wiring 252 is connected to the gate wirings 131a, 131b, 131c, 131d via vias, and is connected to the local wirings 248 via vias.
- the metal wiring 253 is connected to the local wirings 243, 244, 245, 247 via vias.
- the metal wiring 254 is connected to the gate wiring 136a, 136b, 136c, 136d via vias, and is connected to the local wiring 248 via vias.
- this modification can also be configured by exchanging the conductive type of the transistor as in the modification 1 with respect to the second embodiment.
- the power supply wiring for supplying VDD and VSS is assumed to be BPR, but the present invention is not limited to this, and for example, M1 wiring or the like may be used.
- a layout structure of a large-capacity capacity cell using a fork sheet FET can be realized, which is useful for, for example, miniaturization of a semiconductor chip and improvement of the degree of integration.
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Abstract
フォークシートFETを用いた容量セルのレイアウト構造を提供する。トランジスタ(P3,N3)は、パッド対(22c,22d)とゲート配線(36c)にVDDが与えられ、パッド対(27c,27d)とゲート配線(31c)にVSSが与えられる。ナノシート(21c)とゲート配線(31c)との間、ナノシート(26c)とゲート配線(36c)との間に容量が生じる。ナノシート(21c)はナノシート(26c)側の面がゲート配線(31c)から露出し、ナノシート(26c)はナノシート(21c)側の面がゲート配線(36c)から露出している。
Description
本開示は、ナノシート(ナノワイヤ)FET(Field Effect Transistor)を備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位(例えば、インバータ,ラッチ,フリップフロップ,全加算器など)をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、LSIチップを設計する方式のことである。
また、LSIの基本構成要素であるトランジスタは、ゲート長の縮小(スケーリング)により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。その1つとして、ナノシート(ナノワイヤ)FETが注目されている。
非特許文献1,2では、ゲート電極をフォーク形状としたナノシートFETを用いたSRAMメモリセルおよびスタンダードセルのレイアウトが開示されている。
P. Weckx et al., "Stacked nanosheet fork architecture for SRAM design and device co-optimization toward 3nm", 2017 IEEE International Electron Devices Meeting (IEDM), December 2017, IEDM17-505~508
P. Weckx et al., "Novel forksheet device architecture as ultimate logic scaling device towards 2nm", 2019 IEEE International Electron Devices Meeting (IEDM), December 2019, IEDM19-871~874
本明細書では、ゲート電極をフォーク形状としたナノシートFETのことを、非特許文献1の記載にならい、フォークシート(fork sheet)FETと呼ぶことにする。
近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
ところが、現在までにフォークシートFETを用いた容量セルの検討はなされていない。
本開示は、フォークシートFETを用いた容量セルのレイアウト構造を提供することを目的とする。
本開示の第1態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、P型トランジスタが形成されるP型領域とN型トランジスタが形成されるN型領域とが、第1方向において隣接して形成されており、前記P型領域において、前記第1方向と垂直をなす第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第1ナノシート部と、前記N型領域において、前記第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第2ナノシート部と、前記第1方向に延びており、前記第1ナノシート部が有するナノシートの前記第1方向、および、前記第1および第2方向と垂直をなす第3方向における外周を囲うように形成された第1ゲート配線と、前記第1ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第1パッド対と、前記第1方向に延びており、前記第2ナノシート部が有するナノシートの前記第1方向および前記第3方向における外周を囲うように形成された第2ゲート配線と、前記第2ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第2パッド対とを備え、前記第1パッド対および前記第2ゲート配線は、第1電源電圧が与えられており、前記第2パッド対および前記第1ゲート配線は、前記第1電源電圧よりも低い第2電源電圧が与えられており、前記第1ナノシート部と前記第2ナノシート部とは前記第1方向において対向しており、かつ、前記第1ナノシート部が有するナノシートのうち前記第2ナノシート部に最も近いナノシートは、前記第1方向における前記第2ナノシート部側の面が前記第1ゲート配線から露出しており、前記第2ナノシート部が有するナノシートのうち前記第1ナノシート部に最も近いナノシートは、前記第1方向における前記第1ナノシート部側の面が前記第2ゲート配線から露出している。
この態様によると、第1パッド対および第2ゲート配線に第1電源電圧が与えられており、第2パッド対および第1ゲート配線に第2電源電圧が与えられているため、第1ナノシート部と第1ゲート配線との間、および、第2ナノシート部と第2ゲート配線との間において、容量が生じる。加えて、第1ゲート配線と第2ゲート配線との間、および、第1パッド対と第2パッド対との間にも、容量が生じる。そして、第1ナノシート部が有するナノシートのうち第2ナノシート部に最も近いナノシートは、第2ナノシート部側の面が第1ゲート配線から露出しており、第2ナノシート部が有するナノシートのうち第1ナノシート部に最も近いナノシートは、第1ナノシート側の面が第2ゲート配線から露出している。これにより、第1ナノシート部と第2ナノシート部との間隔を狭めることができるので、容量セルの面積をより小さくすることができる。また、第1ゲート配線と第2ゲート配線との間、および、第1パッド対と第2パッド対との間に、より大きな容量を実現することができる。
本開示の第2態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第1導電型トランジスタが形成される第1領域と第2導電型トランジスタが形成される第2領域とが、第1方向において隣接して形成されており、前記第1領域において、前記第1方向と垂直をなす第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第1ナノシート部と、前記第2領域において、前記第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第2ナノシート部と、前記第1方向に延びており、前記第1ナノシート部が有するナノシートの前記第1方向、および、前記第1および第2方向と垂直をなす第3方向における外周を囲うように形成された第1ゲート配線と、前記第1ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第1パッド対と、前記第1方向に延びており、前記第2ナノシート部が有するナノシートの前記第1方向および前記第3方向における外周を囲うように形成された第2ゲート配線と、前記第2ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第2パッド対とを備え、前記第1および第2ゲート配線は、第1電源電圧が与えられており、前記第1および第2パッド対は、前記第1電源電圧と異なる第2電源電圧が与えられており、前記第1ナノシート部と前記第2ナノシート部とは前記第1方向において対向しており、かつ、前記第1ナノシート部が有するナノシートのうち前記第2ナノシート部に最も近いナノシートは、前記第1方向における前記第2ナノシート部側の面が前記第1ゲート配線から露出しており、前記第2ナノシート部が有するナノシートのうち前記第1ナノシート部に最も近いナノシートは、前記第1方向における前記第1ナノシート部側の面が前記第2ゲート配線から露出している。
この態様によると、第1および第2ゲート配線に第1電源電圧が与えられており、第1および第2パッド対に第2電源電圧が与えられているため、第1ナノシート部と第1ゲート配線との間、または、第2ナノシート部と第2ゲート配線との間において、容量が生じる。そして、第1ナノシート部が有するナノシートのうち第2ナノシート部に最も近いナノシートは、第2ナノシート部側の面が第1ゲート配線から露出しており、第2ナノシート部が有するナノシートのうち第1ナノシート部に最も近いナノシートは、第1ナノシート部側の面が第2ゲート配線から露出している。これにより、第1ナノシート部と第2ナノシート部との間隔を狭めることができるので、容量セルの面積をより小さくすることができる。
本開示によると、フォークシートFETを用いた大容量の容量セルのレイアウト構造が実現できる。
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は、複数のスタンダードセル(本明細書では、適宜、単にセルという)を備えており、この複数のスタンダードセルのうち少なくとも一部は、ナノシートFET(Field Effect Transistor)を備えるものとする。ナノシートFETとは、電流が流れる薄いシート(ナノシート)を用いたFETである。ナノシートは例えばシリコンによって形成されている。そして、半導体集積回路装置において、ナノシートFETの一部は、ゲート電極をフォーク形状としたフォークシートFETであるものとする。
また、本開示では、ナノシートの両端に形成されており、ナノシートFETのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。
まず、フォークシートFETの基本構造について、説明する。
図13はフォークシートFETの基本構造を示す図であり、(a)は平面図、(b)は(a)の線Y-Y’における断面図である。図13の基本構造では、2つのトランジスタTR1,TR2が、Y方向において間隔Sを空けて並べて配置されている。トランジスタTR1のゲートとなるゲート配線531と、トランジスタTR2のゲートとなるゲート配線532は、ともにY方向に延びており、かつ、X方向において同じ位置に配置されている。
トランジスタTR1のチャネル領域となるチャネル部521と、トランジスタTR2のチャネル領域となるチャネル部526は、ナノシートで構成されている。図13では、チャネル部521,526はそれぞれ、平面視で重なる3枚のシート構造からなるナノシートによって構成されている。チャネル部521のX方向における両側に、トランジスタTR1のソース領域またはドレイン領域となるパッド522a,522bが形成されている。チャネル部526のX方向における両側に、トランジスタTR2のソース領域またはドレイン領域となるパッド527a,527bが形成されている。パッド522a,522bは、チャネル部521を構成するナノシートからのエピタキシャル成長によって、形成される。パッド527a,527bは、チャネル部526を構成するナノシートからのエピタキシャル成長によって、形成される。
ゲート配線531は、ナノシートで構成されたチャネル部521のY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ただし、チャネル部521を構成するナノシートは、Y方向におけるトランジスタTR2の側の面が、ゲート配線531によって覆われておらず、ゲート配線531から露出している。すなわち、図13(b)の断面図では、ゲート配線531は、チャネル部521を構成するナノシートの図面右側は覆っておらず、図面上側、左側および下側を覆っている。ゲート配線531は、チャネル部521を構成するナノシートに対して、Y方向におけるトランジスタTR2の反対側に長さOLだけオーバーラップしている。
ゲート配線532は、ナノシートで構成されたチャネル部526のY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ただし、チャネル部526を構成するナノシートは、Y方向におけるトランジスタTR1の側の面は、ゲート配線532によって覆われておらず、ゲート配線532から露出している。すなわち、図13(b)の断面図では、ゲート配線532は、チャネル部526を構成するナノシートの図面左側は覆っておらず、図面上側、右側および下側を覆っている。ゲート配線532は、チャネル部526を構成するナノシートに対して、Y方向におけるトランジスタTR1の反対側に長さOLだけオーバーラップしている。
各ナノシートの幅(Y方向におけるサイズ)をW、高さ(Z方向のサイズ)をHとすると、ゲート実効幅Weffは、
Weff=2×W+H
となる。トランジスタTR1,TR2のチャネル部521,526は3枚のナノシートによって構成されているので、トランジスタTR1,TR2のゲート実効幅は、
3×(2×W+H)
となる。
Weff=2×W+H
となる。トランジスタTR1,TR2のチャネル部521,526は3枚のナノシートによって構成されているので、トランジスタTR1,TR2のゲート実効幅は、
3×(2×W+H)
となる。
図13の構造によると、ゲート配線531は、チャネル部521を構成するナノシートに対して、Y方向におけるトランジスタTR2の側にオーバーラップしていない。また、ゲート配線532は、チャネル部526を構成するナノシートに対して、Y方向におけるトランジスタTR1の側にオーバーラップしていない。これにより、トランジスタTR1,TR2をより近づけることが可能になり、小面積化が実現できる。
なお、トランジスタのチャネル部を構成するナノシートの枚数は、3枚に限られるものではない。すなわち、ナノシートは、1枚のシート構造からなるものであってよいし、平面視で重なる複数枚のシート構造からなるものであってもよい。また、図13(b)では、ナノシートの断面形状は長方形として図示しているが、これに限られるものではなく、ナノシートの断面形状は、例えば、正方形、円形、楕円形等であってもよい。
また、半導体集積回路装置内には、フォークシートFETと、ゲート配線がナノシートの全周囲を囲んでいるナノシートFETとが、混在していてもかまわない。
本明細書では、「VDD」「VSS」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
(第1実施形態)
図1~図3は第1実施形態に係る容量セルのレイアウト構造の例を示す図であり、図1は平面図、図2(a),(b)は平面視横方向における断面図、図3(a)~(c)は平面視縦方向における断面図である。図2(a)は線X1-X1’の断面、図2(b)は線X2-X2’の断面である。図3(a)は線Y1-Y1’の断面、図3(b)は線Y2-Y2’の断面、図3(c)は線Y3-Y3’の断面である。
図1~図3は第1実施形態に係る容量セルのレイアウト構造の例を示す図であり、図1は平面図、図2(a),(b)は平面視横方向における断面図、図3(a)~(c)は平面視縦方向における断面図である。図2(a)は線X1-X1’の断面、図2(b)は線X2-X2’の断面である。図3(a)は線Y1-Y1’の断面、図3(b)は線Y2-Y2’の断面、図3(c)は線Y3-Y3’の断面である。
なお、以下の説明では、図1等の平面図において、図面横方向をX方向(第2方向に相当)、図面縦方向をY方向(第1方向に相当)、基板面に垂直な方向をZ方向(第3方向に相当)としている。
図4は図1~図3に示す容量セルの回路図である。図4に示すように、図1~図3に示す容量セルは、P型トランジスタP1,P2,P3,P4,P5およびN型トランジスタN1,N2,N3,N4,N5を有する。トランジスタP2~P4、および、トランジスタN2~N4が、容量として機能する。トランジスタP1およびトランジスタN5が、固定値出力部5を構成する。固定値出力部5は、ノードX1にロー固定値(VSS)を出力し、ノードX2にハイ固定値(VDD)を出力する。トランジスタP1は、ソースがVDDと接続され、ドレインがトランジスタN5のゲートと接続され、ゲートがトランジスタN5のドレインと接続されている。トランジスタN5は、ソースがVSSと接続され、ドレインがトランジスタP1のゲートと接続されている。トランジスタP1のゲートがノードX1に相当し、トランジスタN5のゲートがノードX2に相当する。
なお、トランジスタP5およびトランジスタN1は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタP5およびトランジスタN1はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
トランジスタP2~P4は、ソースおよびドレインがVDDに接続されており、ゲートがノードX1に接続されている。ノードX1には固定値出力部5からVSSが出力されているので、トランジスタP2~P4は容量として機能する。トランジスタN2~N4は、ソースおよびドレインがVSSに接続されており、ゲートがノードX2に接続されている。ノードX2には固定値出力部5からVDDが出力されているので、トランジスタN2~N4は容量として機能する。
図1~図3の容量セルは、他のスタンダードセルとともに、セル枠CLを接してX方向に並べて配置されて、セル列を構成する。また、複数のセル列は、セル枠CLを接してY方向に並べて配置される。ただし、複数のセル列は、1列おきに上下反転される。
図1に示すように、容量セルのY方向における両端において、X方向に延びる電源配線11,12がそれぞれ設けられている。電源配線11,12はともに、埋め込み配線層に形成された埋め込み電源配線(BPR:Buried Power Rail)である。電源配線11は電源電圧VDDを供給し、電源配線12は電源電圧VSSを供給する。電源配線11,12は、容量セルを含むセル列において他のセルと共有されて、X方向に延びる電源配線となる。また、電源配線11,12は、Y方向に隣接するセル列同士の間に配置される電源配線を構成する。
Nウェル上のP型領域に、P型トランジスタP1,P2,P3,P4,P5が形成されている。P型基板上のN型領域に、N型トランジスタN1,N2,N3,N4,N5が形成されている。P型領域とN型領域とは、Y方向において隣接して形成されている。X方向において、トランジスタP1,P2,P3,P4,P5の配置位置は、トランジスタN1,N2,N3,N4,N5の配置位置と、それぞれ同一である。すなわち、トランジスタP1,N1はY方向に1列に並んでいる。トランジスタP2,N2はY方向に1列に並んでいる。トランジスタP3,N3はY方向に1列に並んでいる。トランジスタP4,N4はY方向に1列に並んでいる。トランジスタP5,N5はY方向に1列に並んでいる。
トランジスタP1,P2,P3,P4,P5は、チャネル部として、平面視で重なる3枚のシート構造からなるナノシート21a,21b,21c,21d,21eをそれぞれ有する。すなわち、トランジスタP1,P2,P3,P4,P5はナノシートFETである。
図1に示すように、ナノシート21aの図面左側、ナノシート21a,21bの間、ナノシート21b,21cの間、ナノシート21c,21dの間、ナノシート21d,21eの間、および、ナノシート21eの図面右側に、3枚のシート構造に接続された一体構造の半導体層からなるパッド22a,22b,22c,22d,22e,22fがそれぞれ形成されている。パッド22a,22bは、トランジスタP1のソース領域およびドレイン領域となる。パッド22b,22cは、トランジスタP2のソース領域およびドレイン領域となる。パッド22c,22dは、トランジスタP3のソース領域およびドレイン領域となる。パッド22d,22eは、トランジスタP4のソース領域およびドレイン領域となる。パッド22e,22fは、トランジスタP5のソース領域およびドレイン領域となる。
トランジスタN1,N2,N3,N4,N5は、チャネル部として、平面視で重なる3枚のシート構造からなるナノシート26a,26b,26c,26d,26eをそれぞれ有する。すなわち、トランジスタN1,N2,N3,N4,N5はナノシートFETである。
図1に示すように、ナノシート26aの図面左側、ナノシート26a,26bの間、ナノシート26b,26cの間、ナノシート26c,26dの間、ナノシート26d,26eの間、および、ナノシート26eの図面右側に、3枚のシート構造に接続された一体構造の半導体層からなるパッド27a,27b,27c,27d,27e,27fがそれぞれ形成されている。パッド27a,27bは、トランジスタN1のソース領域およびドレイン領域となる。パッド27b,27cは、トランジスタN2のソース領域およびドレイン領域となる。パッド27c,27dは、トランジスタN3のソース領域およびドレイン領域となる。パッド27d,27eは、トランジスタN4のソース領域およびドレイン領域となる。パッド27e,27fは、トランジスタN5のソース領域およびドレイン領域となる。
P型領域に、Y方向に並列に延びるゲート配線31a,31b,31c,31d,31eが形成されている。ゲート配線31a,31b,31c,31d,31eは、同じ幅で形成されており、同一ピッチで配置されている。N型領域に、Y方向に並列に延びるゲート配線36a,36b,36c,36d,36eが形成されている。ゲート配線36a,36b,36c,36d,36eは、同じ幅で形成されており、同一ピッチで配置されている。X方向において、ゲート配線31a,31b,31c,31d,31eの配置位置は、ゲート配線36a,36b,36c,36d,36eの配置位置と、それぞれ同一である。すなわち、ゲート配線31a,36aはY方向に1列に並んでいる。ゲート配線31b,36bはY方向に1列に並んでいる。ゲート配線31c,36cはY方向に1列に並んでいる。ゲート配線31d,36dはY方向に1列に並んでいる。ゲート配線31e,36eはY方向に1列に並んでいる。X方向における両側のセル枠CL上に、ダミーゲート配線38a,38bが形成されている。
ゲート配線31aは、トランジスタP1のナノシート21aのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線31aは、トランジスタP1のゲートとなる。同様に、ゲート配線31b,31c,31d,31eは、それぞれ、トランジスタP2,P3,P4,P5のナノシート21b,21c,21d,21eのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線31b,31c,31d,31eは、それぞれ、トランジスタP2,P3,P4,P5のゲートとなる。
ゲート配線36aは、トランジスタN1のナノシート26aのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線36aは、トランジスタN1のゲートとなる。同様に、ゲート配線36b,36c,36d,36eは、それぞれ、トランジスタN2,N3,N4,N5のナノシート26b,26c,26d,26eのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線36b,36c,36d,36eは、それぞれ、トランジスタN2,N3,N4,N5のゲートとなる。
Y方向に並ぶゲート配線31a,36aは、ゲート配線31aとゲート配線36aとの間に形成されたブリッジ部33aを介して、接続されている。Y方向に並ぶゲート配線31e,36eは、ゲート配線31eとゲート配線36eとの間に形成されたブリッジ部33bを介して、接続されている。
ローカル配線層に、Y方向に延びるローカル配線41,42,43a,43b,43c,43d,44a,44b,44c,44dが形成されている。ローカル配線41は、パッド22a,27aと接続されている。ローカル配線42は、パッド22f,27fと接続されている。ローカル配線43a,43b,43c,43dは、パッド22b,22c,22d,22eとそれぞれ接続されており、かつ、電源配線11とビアを介して接続されている。ローカル配線44a,44b,44c,44dは、パッド27b,27c,27d,27eとそれぞれ接続されており、かつ、電源配線12とビアを介して接続されている。
M1配線層において、X方向に延びるメタル配線51,52,53,54が形成されてている。メタル配線52,54が、回路のノードX1に対応しており、メタル配線51,53が、回路のノードX2に対応している。メタル配線51は、ゲート配線31eとビアを介して接続されており、かつ、ローカル配線41とビアを介して接続されている。メタル配線52は、ゲート配線31a,31b,31c、31dとビアを介して接続されており、かつ、ローカル配線42とビアを介して接続されている。メタル配線53は、ゲート配線36b,36c,36d、36eとビアを介して接続されており、かつ、ローカル配線41とビアを介して接続されている。メタル配線54は、ゲート配線36aと接続されており、かつ、ローカル配線42とビアを介して接続されている。メタル配線51,52,53,54は配線間容量を形成している。
ここで、ナノシート21aとナノシート26aとはY方向において対向している。ナノシート21aは、Y方向におけるナノシート26a側の面が、ゲート配線31aによって覆われておらず、ゲート配線31aから露出している。ナノシート26aは、Y方向におけるナノシート21a側の面が、ゲート配線36aによって覆われておらず、ゲート配線36aから露出している。
同様に、ナノシート21bとナノシート26bとはY方向において対向しており、ナノシート21cとナノシート26cとはY方向において対向しており、ナノシート21dとナノシート26dとはY方向において対向しており、ナノシート21eとナノシート26eとはY方向において対向している。そして、ナノシート21b,21c,21d,21eは、それぞれ、Y方向におけるナノシート26b,26c,26d,26e側の面が、ゲート配線31b,31c,31d,31eによって覆われておらず、ゲート配線31b,31c,31d,31eから露出している。ナノシート26b,26c,26d,26eは、Y方向におけるナノシート21b,21c,21d,21e側の面が、ゲート配線36b,36c,36d,36eによって覆われておらず、ゲート配線36b,36c,36d,36eから露出している。
ここで、容量として機能するトランジスタP3に着目する。トランジスタP3は、ゲートとなるゲート配線31cにノードX1からVSSが与えられ、ソース/ドレインとなるパッド22c,22dにローカル配線43b,43cを介してVDDが与えられている。このため、トランジスタP3のゲート酸化膜を挟む容量が生じる。また、この他にも次のような箇所に容量が生じる。
1)パッド22c,22dとゲート配線31cとの間(図2(a)参照)
2)ローカル配線43b,43cとゲート配線31cとの間(図2(a)参照)
3)ゲート配線31cと、トランジスタN3のゲート配線36cとの間(図3(a)参照)。ゲート配線36cはノードX2からVDDが与えられている。
4)パッド22c,22dと、トランジスタN3のパッド27c,27dとの間(図3(b)参照)。パッド27c,27dはローカル配線44b,44cを介してVSSが与えられている。
5)ローカル配線43b,43cと、ローカル配線44b,44cとの間(図3(b)参照)
1)パッド22c,22dとゲート配線31cとの間(図2(a)参照)
2)ローカル配線43b,43cとゲート配線31cとの間(図2(a)参照)
3)ゲート配線31cと、トランジスタN3のゲート配線36cとの間(図3(a)参照)。ゲート配線36cはノードX2からVDDが与えられている。
4)パッド22c,22dと、トランジスタN3のパッド27c,27dとの間(図3(b)参照)。パッド27c,27dはローカル配線44b,44cを介してVSSが与えられている。
5)ローカル配線43b,43cと、ローカル配線44b,44cとの間(図3(b)参照)
そして、本実施形態では、トランジスタP3のナノシート21cは、トランジスタN3のナノシート26c側の面がゲート配線31cで覆われておらず、また、トランジスタN3のナノシート26cは、トランジスタP3のナノシート21c側の面がゲート配線36cで覆われていない。これにより、トランジスタP3とトランジスタN3との距離が近くなっている。したがって、上の3),4)の容量がより大きくなる。
以上のように本実施形態によると、トランジスタP2,P3,P4について、ナノシート21b,21c,21dとゲート配線31b,31c,31dとの間に容量が生じる。トランジスタN2,N3,N4について、ナノシート26b,26c,26dとゲート配線36b,36c,36dとの間に容量が生じる。そして、ナノシート21b,21c,21dは、ナノシート26b,26c,26d側の面がゲート配線31b,31c,31dから露出しており、ナノシート26b,26c,26dは、ナノシート21b,21c,21d側の面がゲート配線36b,36c,36dから露出している。これにより、ナノシート21b,21c,21dとナノシート26b,26c,26dとの間隔を狭めることができるので、容量セルの面積をより小さくすることができる。加えて、例えばトランジスタP3,N3では、ゲート配線31cとゲート配線36cとの間、および、パッド対22c,22dとパッド対27c,27dとの間にも、より大きな容量を実現することができる。
なお、上述の実施形態において、固定値出力部を省いてもよい。この場合は例えば、トランジスタP2,P3,P4のゲートに直接的にVSSを供給するとともに、トランジスタN2,N3,N4のゲートに直接的にVDDを供給するように、容量セルを構成すればよい。
また、上述の実施形態では、容量を構成するトランジスタを、P型およびN型それぞれ3個ずつとしたが、容量を構成するトランジスタの個数は、これに限られるものではない。
(変形例)
上述の実施形態では、各トランジスタにおいて、ナノシートはY方向に1つずつ配置されているものとしたが、ナノシートがY方向に2つ以上、配置されていてもかまわない。この場合は、P型領域とN型領域の境界部分において、対向するナノシートがゲート配線から露出していればよい。すなわち、P型トランジスタが有するナノシートを第1ナノシート部とし、N型トランジスタが有するナノシートを第2ナノシート部としたとき、第1ナノシート部が有するナノシートのうち第2ナノシート部に最も近いナノシートは、Y方向における第2ナノシート部側の面がゲート配線から露出しており、第2ナノシート部が有するナノシートのうち第1ナノシート部に最も近いナノシートは、Y方向における第1ナノシート側の面がゲート配線から露出していればよい。これにより、上述の実施形態と同様の作用効果が得られる。
上述の実施形態では、各トランジスタにおいて、ナノシートはY方向に1つずつ配置されているものとしたが、ナノシートがY方向に2つ以上、配置されていてもかまわない。この場合は、P型領域とN型領域の境界部分において、対向するナノシートがゲート配線から露出していればよい。すなわち、P型トランジスタが有するナノシートを第1ナノシート部とし、N型トランジスタが有するナノシートを第2ナノシート部としたとき、第1ナノシート部が有するナノシートのうち第2ナノシート部に最も近いナノシートは、Y方向における第2ナノシート部側の面がゲート配線から露出しており、第2ナノシート部が有するナノシートのうち第1ナノシート部に最も近いナノシートは、Y方向における第1ナノシート側の面がゲート配線から露出していればよい。これにより、上述の実施形態と同様の作用効果が得られる。
図5(a),(b)は本変形例の構成を示す、平面視縦方向における断面図である。図5の構成では、トランジスタP3は、Y方向に並ぶ2つのナノシート21c,23cを有しており、トランジスタN3は、Y方向に並ぶ2つのナノシート26c,28cを有している。ナノシート21c,23c,26c,28cのX方向における一方の側に、パッド24d,22d,27d,29dがそれぞれ形成されている。
そして、ナノシート21cは、Y方向におけるナノシート26c側の面が、ゲート配線31cによって覆われておらず、ゲート配線31cから露出している。ナノシート26cは、Y方向におけるナノシート21c側の面が、ゲート配線36cによって覆われておらず、ゲート配線36cから露出している。
すなわち、ナノシート21c,23cを第1ナノシート部24とし、ナノシート26c,28cを第2ナノシート部25としたとき、第1ナノシート部24が有するナノシートのうち第2ナノシート部25に最も近いナノシート21cは、Y方向における第2ナノシート部25側の面がゲート配線31cから露出しており、第2ナノシート部25が有するナノシートのうち第1ナノシート部24に最も近いナノシート26cは、Y方向における第1ナノシート部24側の面がゲート配線36cから露出している。
(第2実施形態)
図6および図7は第2実施形態に係る容量セルのレイアウト構造の例を示す図であり、図6は平面図、図7は平面視縦方向における断面図である。図7(a)は線Y4-Y4‘の断面、図7(b)は線Y5-Y5’の断面である。なお、図6および図7に示すレイアウト構造は、図1~図3に示すレイアウト構造と似通っており、例えば、電源配線、並びに、トランジスタのナノシートおよびパッドの配置については同様である。以下の説明では、第1実施形態と同様の構成については、説明を省略する場合がある。
図6および図7は第2実施形態に係る容量セルのレイアウト構造の例を示す図であり、図6は平面図、図7は平面視縦方向における断面図である。図7(a)は線Y4-Y4‘の断面、図7(b)は線Y5-Y5’の断面である。なお、図6および図7に示すレイアウト構造は、図1~図3に示すレイアウト構造と似通っており、例えば、電源配線、並びに、トランジスタのナノシートおよびパッドの配置については同様である。以下の説明では、第1実施形態と同様の構成については、説明を省略する場合がある。
図8は図6および図7に示す容量セルの回路図である。図8に示すように、図6および図7に示すセルは、P型トランジスタP1,P2,P3,P4,P5およびN型トランジスタN1,N2,N3,N4,N5を有する。トランジスタN2~N4が、容量として機能する。トランジスタP5およびトランジスタN1が、固定値出力部5を構成する。固定値出力部5は、ノードX1にハイ固定値(VDD)を出力し、ノードX2にロー固定値(VSS)を出力する。トランジスタP5は、ソースがVDDと接続され、ドレインがトランジスタN1のゲートと接続され、ゲートがトランジスタN1のドレインと接続されている。トランジスタN1は、ソースがVSSと接続され、ドレインがトランジスタP5のゲートと接続されている。トランジスタN1のゲートがノードX1に相当し、トランジスタP5のゲートがノードX2に相当する。
なお、トランジスタP1~P4およびトランジスタN5は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタP1~P4およびトランジスタN5はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
トランジスタN2~N4は、ソースおよびドレインがVSSに接続されており、ゲートがノードX1に接続されている。ノードX1には固定値出力部5からVDDが出力されているので、トランジスタN2~N4は容量として機能する。
図6および図7に示すように、P型領域に、Y方向に並列に延びるゲート配線131a,131b,131c,131d,131eが形成されている。ゲート配線131a,131b,131c,131d,131eは、同じ幅で形成されており、同一ピッチで配置されている。N型領域に、Y方向に並列に延びるゲート配線136a,136b,136c,136d,136eが形成されている。ゲート配線136a,136b,136c,136d,136eは、同じ幅で形成されており、同一ピッチで配置されている。X方向において、ゲート配線131a,131b,131c,131d,131eの配置位置は、ゲート配線136a,136b,136c,136d,136eの配置位置と、それぞれ同一である。すなわち、ゲート配線131a,136aはY方向に1列に並んでいる。ゲート配線131b,136bはY方向に1列に並んでいる。ゲート配線131c,136cはY方向に1列に並んでいる。ゲート配線131d,136dはY方向に1列に並んでいる。ゲート配線131e,136eはY方向に1列に並んでいる。
ゲート配線131aは、トランジスタP1のナノシート21aのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線131aは、トランジスタP1のゲートとなる。同様に、ゲート配線131b,131c,131d,131eは、それぞれ、トランジスタP2,P3,P4,P5のナノシート21b,21c,21d,21eのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線131b,131c,131d,131eは、それぞれ、トランジスタP2,P3,P4,P5のゲートとなる。
ゲート配線136aは、トランジスタN1のナノシート26aのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線136aは、トランジスタN1のゲートとなる。同様に、ゲート配線136b,136c,136d,136eは、それぞれ、トランジスタN2,N3,N4,N5のナノシート26b,26c,26d,26eのY方向およびZ方向における外周を、ゲート絶縁膜(図示せず)を介して囲んでいる。ゲート配線136b,136c,136d,136eは、それぞれ、トランジスタN2,N3,N4,N5のゲートとなる。
Y方向に並ぶゲート配線131a,136aは、ゲート配線131aとゲート配線136aとの間に形成されたブリッジ部133aを介して、接続されている。Y方向に並ぶゲート配線131b,136bは、ゲート配線131bとゲート配線136bとの間に形成されたブリッジ部133bを介して、接続されている。Y方向に並ぶゲート配線131c,136cは、ゲート配線131cとゲート配線136cとの間に形成されたブリッジ部133cを介して、接続されている。Y方向に並ぶゲート配線131d,136dは、ゲート配線131dとゲート配線136dとの間に形成されたブリッジ部133dを介して、接続されている。Y方向に並ぶゲート配線131e,136eは、ゲート配線131eとゲート配線136eとの間に形成されたブリッジ部133eを介して、接続されている。
ローカル配線層に、Y方向に延びるローカル配線141,142,143,144,145,146,147,148が形成されている。ローカル配線141は、パッド22a,27aと接続されている。ローカル配線142は、パッド22b,27bと接続されており、かつ、電源配線12とビアを介して接続されている。ローカル配線143は、パッド22c,27cと接続されており、かつ、電源配線12とビアを介して接続されている。ローカル配線144は、パッド22d,27dと接続されており、かつ、電源配線12とビアを介して接続されている。ローカル配線145は、パッド22eと接続されている。ローカル配線146は、パッド22fと接続されており、かつ、電源配線11とビアを介して接続されている。ローカル配線147は、パッド27eと接続されており、かつ、電源配線12と接続されている。ローカル配線148は、パッド27fと接続されている。
M1配線層において、X方向に延びるメタル配線151,152,153,154が形成されている。メタル配線152,154が、回路のノードX1に対応しており、メタル配線151,153が、回路のノードX2に対応している。メタル配線151は、ゲート配線131eとビアを介して接続されており、かつ、ローカル配線141とビアを介して接続されている。メタル配線152は、ゲート配線131a,131b,131c,131dとビアを介して接続されており、かつ、ローカル配線145とビアを介して接続されている。メタル配線153は、ゲート配線136eとビアを介して接続されており、かつ、ローカル配線141とビアを介して接続されている。メタル配線154は、ゲート配線136a,136b,136c,136dとビアを介して接続されており、かつ、ローカル配線148とビアを介して接続されている。
ここで、第1実施形態と同様に、ナノシート21aとナノシート26aとはY方向において対向している。ナノシート21aは、Y方向におけるナノシート26a側の面が、ゲート配線131aによって覆われておらず、ゲート配線131aから露出している。ナノシート26aは、Y方向におけるナノシート21a側の面が、ゲート配線136aによって覆われておらず、ゲート配線136aから露出している。
同様に、ナノシート21bとナノシート26bとはY方向において対向している。ナノシート21cとナノシート26cとはY方向において対向している。ナノシート21dとナノシート26dとはY方向において対向している。ナノシート21eとナノシート26eとはY方向において対向している。そして、ナノシート21b,21c,21d,21eは、それぞれ、Y方向におけるナノシート26b,26c,26d,26e側の面が、ゲート配線131b,131c,131d,131eによって覆われておらず、ゲート配線131b,131c,131d,131eから露出している。ナノシート26b,26c,26d,26eは、Y方向におけるナノシート21b,21c,21d,21e側の面が、ゲート配線136b,136c,136d,136eによって覆われておらず、ゲート配線136b,136c,136d,136eから露出している。
また、P型領域からN型領域にわたって、VDDが与えられているゲート配線と、VSSが与えられているローカル配線とが形成されており、このゲート配線とローカル配線との間に容量が形成される。例えば、トランジスタP3,N3に着目すると、ゲート配線131c,136cはブリッジ部133cによって接続されており、かつ、メタル配線152を介してVDDが与えられている。また、ローカル配線143,144は電源配線12からVSSが与えられている。このため、ゲート配線131c,136cおよびブリッジ部133cと、ローカル配線143,144との間に、容量が形成される。
以上のように本実施形態によると、トランジスタN2,N3,N4について、ナノシート26b,26c,26dとゲート配線136b,136c,136dとの間に容量が生じる。そして、ナノシート21b,21c,21dは、ナノシート26b,26c,26d側の面がゲート配線131b,131c,131dから露出しており、ナノシート26b,26c,26dは、ナノシート21b,21c,21d側の面がゲート配線136b,136c,136dから露出している。これにより、ナノシート21b,21c,21dとナノシート26b,26c,26dとの間隔を狭めることができるので、容量セルの面積をより小さくすることができる。加えて、例えばトランジスタP3,N3では、ゲート配線131c,136cおよびブリッジ部133cと、ローカル配線143,144との間に、大きな容量を実現することができる。
なお、上述の実施形態において、固定値出力部を省いてもよい。この場合は例えば、トランジスタN2,N3,N4のゲートに直接的にVDDを供給するように、容量セルを構成すればよい。
また、上述の実施形態では、容量を構成するトランジスタをN型3個としたが、容量を構成するトランジスタの個数は、これに限られるものではない。
また、第1実施形態の変形例と同様に、各トランジスタにおいて、ナノシートがY方向に2つ以上、配置されていてもかまわない。
(変形例1)
上述の実施形態に係る容量セルは、トランジスタの導電型を入れ替えて構成することも可能である。
上述の実施形態に係る容量セルは、トランジスタの導電型を入れ替えて構成することも可能である。
図9は第2実施形態の変形例1に係る容量セルのレイアウト構造を示す平面図である。図9に示すレイアウト構造は、図6のレイアウト構造を図面上下に反転させて、P型とN型を入れ替え、かつ、VDDとVSSを入れ替えたものに相当する。図9のレイアウト構造は、電源配線、トランジスタ、ゲート配線、ローカル配線およびM1配線の配置は、図6のレイアウト構造と同様である。ただし、図6のレイアウト構造とは、M1配線とローカル配線およびゲート配線との接続関係、並びに、ローカル配線と電源配線との接続関係が異なっている。
図10は図9に示す容量セルの回路図である。図10の回路は、図8の回路を図面上下に反転させて、P型とN型を入れ替え、かつ、VDDとVSSを入れ替えたものに相当する。
図10に示すように、図9に示すセルは、P型トランジスタP1,P2,P3,P4,P5およびN型トランジスタN1,N2,N3,N4,N5を有する。トランジスタP2~P4が、容量として機能する。トランジスタP1およびトランジスタN5が、固定値出力部5を構成する。固定値出力部5は、ノードX1にロー固定値(VSS)を出力し、ノードX2にハイ固定値(VDD)を出力する。トランジスタP1は、ソースがVDDと接続され、ドレインがトランジスタN5のゲートと接続され、ゲートがトランジスタN5のドレインと接続されている。トランジスタN5は、ソースがVSSと接続され、ドレインがトランジスタP1のゲートと接続されている。トランジスタP1のゲートがノードX1に相当し、トランジスタN5のゲートがノードX2に相当する。
トランジスタP2~P4は、ソースおよびドレインがVDDに接続されており、ゲートがノードX1に接続されている。ノードX1には固定値出力部5からVSSが出力されているので、トランジスタP2~P4は容量として機能する。トランジスタN1~N4およびトランジスタP5は、オフ状態のトランジスタである。
図9において、ローカル配線142,143,144,145は、電源配線11とビアを介して接続されている。ローカル配線148は、電源配線12とビアを介して接続されている。メタル配線151は、ゲート配線131a,131b,131c,131dとビアを介して接続されており、かつ、ローカル配線146とビアを介して接続されている。メタル配線152は、ゲート配線131eとビアを介して接続されており、かつ、ローカル配線141とビアを介して接続されている。メタル配線153は、ゲート配線136a,136b,136c,136dとビアを介して接続されており、かつ、ローカル配線147とビアを介して接続されている。メタル配線154は、ゲート配線136eとビアを介して接続されており、かつ、ローカル配線141とビアを介して接続されている。
本変形例でも、上述の実施形態と同様の作用効果が得られる。
(変形例2)
図11は第2実施形態の変形例2に係る容量セルのレイアウト構造を示す平面図である。図11のレイアウト構造は、電源配線、トランジスタ、ゲート配線の配置は図6のレイアウト構造と同様である。ただし、ローカル配線の配置が一部異なっており、また、M1配線とローカル配線およびゲート配線との接続関係、並びに、ローカル配線と電源配線との接続関係が異なっている。
図11は第2実施形態の変形例2に係る容量セルのレイアウト構造を示す平面図である。図11のレイアウト構造は、電源配線、トランジスタ、ゲート配線の配置は図6のレイアウト構造と同様である。ただし、ローカル配線の配置が一部異なっており、また、M1配線とローカル配線およびゲート配線との接続関係、並びに、ローカル配線と電源配線との接続関係が異なっている。
図12は図11に示す容量セルの回路図である。図12の回路は、図8の回路においてVSSに直接接続されていたトランジスタP1~P4,N2~N4のソースおよびドレインを、固定値出力がロー固定値(VSS)を出力するノードX2に接続したものに相当する。
図12に示すように、図11に示すセルは、P型トランジスタP1,P2,P3,P4,P5およびN型トランジスタN1,N2,N3,N4,N5を有する。トランジスタN2~N4が、容量として機能する。トランジスタP5およびトランジスタN1が、固定値出力部5を構成する。固定値出力部5は、ノードX1にハイ固定値(VDD)を出力し、ノードX2にロー固定値(VSS)を出力する。トランジスタP5は、ソースがVDDと接続され、ドレインがトランジスタN1のゲートと接続され、ゲートがトランジスタN1のドレインと接続されている。トランジスタN1は、ソースがVSSと接続され、ドレインがトランジスタP5のゲートと接続されている。トランジスタN1のゲートがノードX1に相当し、トランジスタP5のゲートがノードX2に相当する。
トランジスタN2~N4は、ソースおよびドレインがノードX2に接続されており、ゲートがノードX1に接続されている。ノードX1には固定値出力部5からVDDが出力されており、ノードX2には固定値出力部5からVSSが出力されているので、トランジスタN2~N4は容量として機能する。
なお、トランジスタP1~P4およびトランジスタN5は、オフ状態のトランジスタである。容量セルの回路構成としては、トランジスタP1~P4およびトランジスタN5はなくてもよいが、ある方が、容量セルのレイアウトの規則性が向上するため、デバイスの製造容易性が向上し、歩留まりが向上し、製造ばらつきが抑制される。
ローカル配線層に、Y方向に延びるローカル配線241,242,243,244,245,246,247,248が形成されている。ローカル配線241は、パッド22aと接続されている。ローカル配線242は、パッド27aと接続されており、かつ、電源配線12とビアを介して接続されている。ローカル配線243は、パッド22b,27bと接続されている。ローカル配線244は、パッド22c,27cと接続されている。ローカル配線245は、パッド22d,27dと接続されている。ローカル配線246は、パッド22eと接続されており、かつ、電源配線11とビアを介して接続されている。ローカル配線247は、パッド27eと接続されている。ローカル配線248は、パッド22f,27fと接続されている。
M1配線層において、X方向に延びるメタル配線251,252,253,254が形成されている。メタル配線252,254が、回路のノードX1に対応しており、メタル配線251,253が、回路のノードX2に対応している。メタル配線251は、ローカル配線241,243,244,245とビアを介して接続されており、かつ、ゲート配線131eとビアを介して接続されている。メタル配線252は、ゲート配線131a,131b,131c,131dとビアを介して接続されており、かつ、ローカル配線248とビアを介して接続されている。メタル配線253は、ローカル配線243,244,245,247とビアを介して接続されている。メタル配線254は、ゲート配線136a,136b,136c,136dとビアを介して接続されており、かつ、ローカル配線248とビアを介して接続されている。
本変形例によっても、上述の実施形態と同様の作用効果が得られる。加えて、本変形例では、固定値出力部を構成するトランジスタN1以外のトランジスタは、ソースおよびドレインがVSSに直接接続されていないので、ESD(Electro Static Discharge)によるデバイス破壊を抑制することができる。
なお、本変形例についても、第2実施形態に対する変形例1と同様に、トランジスタの導電型を入れ替えて構成することも可能である。
なお、上述した各実施形態および変形例では、VDDおよびVSSを供給する電源配線はBPRであるものとしたが、これに限られるものではなく、例えば、M1配線等であってもかまわない。
また、上述した各実施形態および変形例では、X方向に延びる4本のM1配線が形成されているものとしたが、M1配線の一部を省いてもかまわない。
本開示では、フォークシートFETを用いた大容量の容量セルのレイアウト構造が実現できるので、例えば半導体チップの小型化や集積度向上に有用である。
5 固定値出力部
11,12 電源配線
21b,21c,21d,23c,26b,26c,26d,28c ナノシート
22b,22c,22d,22e,27b,27c,27d,27e パッド
24,25 ナノシート部
31b,31c,31d,36b,36c,36d ゲート配線
131b,131c,131d,136b,136c,136d ゲート配線
133b,133c,133d ブリッジ部
142,143,144,145 ローカル配線
P1,P2,P3,P4,P5 P型トランジスタ
N1,N2,N3,N4,N5 N型トランジスタ
11,12 電源配線
21b,21c,21d,23c,26b,26c,26d,28c ナノシート
22b,22c,22d,22e,27b,27c,27d,27e パッド
24,25 ナノシート部
31b,31c,31d,36b,36c,36d ゲート配線
131b,131c,131d,136b,136c,136d ゲート配線
133b,133c,133d ブリッジ部
142,143,144,145 ローカル配線
P1,P2,P3,P4,P5 P型トランジスタ
N1,N2,N3,N4,N5 N型トランジスタ
Claims (12)
- 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
P型トランジスタが形成されるP型領域とN型トランジスタが形成されるN型領域とが、第1方向において隣接して形成されており、
前記P型領域において、前記第1方向と垂直をなす第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第1ナノシート部と、
前記N型領域において、前記第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第2ナノシート部と、
前記第1方向に延びており、前記第1ナノシート部が有するナノシートの前記第1方向、および、前記第1および第2方向と垂直をなす第3方向における外周を囲うように形成された第1ゲート配線と、
前記第1ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第1パッド対と、
前記第1方向に延びており、前記第2ナノシート部が有するナノシートの前記第1方向および前記第3方向における外周を囲うように形成された第2ゲート配線と、
前記第2ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第2パッド対とを備え、
前記第1パッド対および前記第2ゲート配線は、第1電源電圧が与えられており、前記第2パッド対および前記第1ゲート配線は、前記第1電源電圧よりも低い第2電源電圧が与えられており、
前記第1ナノシート部と前記第2ナノシート部とは前記第1方向において対向しており、かつ、前記第1ナノシート部が有するナノシートのうち前記第2ナノシート部に最も近いナノシートは、前記第1方向における前記第2ナノシート部側の面が前記第1ゲート配線から露出しており、前記第2ナノシート部が有するナノシートのうち前記第1ナノシート部に最も近いナノシートは、前記第1方向における前記第1ナノシート部側の面が前記第2ゲート配線から露出している
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1および第2ナノシート部が有する各ナノシートは、それぞれ、1枚のシート構造、または、平面視で重なる複数枚のシート構造からなる
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第1および第2ゲート配線は、前記第2方向において同一位置に配置されている
ことを特徴とする半導体集積回路装置。 - 請求項1記載の半導体集積回路装置において、
前記第2方向に延び、前記第1電源電圧を供給する第1電源配線と、
前記第2方向に延び、前記第2電源電圧を供給する第2電源配線と、
前記第1および第2電源配線と接続されており、前記第1ゲート配線に前記第2電源電圧を供給するとともに、前記第2ゲート配線に前記第1電源電圧を供給する固定値出力部とを備え、
前記固定値出力部は、
前記P型領域に形成され、ソースが前記第1電源配線と接続された第1P型トランジスタと、
前記N型領域に形成され、ソースが前記第2電源配線と接続された第1N型トランジスタとを有し、
前記第1ゲート配線は、前記第1P型トランジスタのゲートおよび前記第1N型トランジスタのソースと電気的に接続されており、
前記第2ゲート配線は、前記第1P型トランジスタのドレインおよび前記第1N型トランジスタのゲートと電気的に接続されている
ことを特徴とする半導体集積回路装置。 - 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
前記スタンダードセルは、
第1導電型トランジスタが形成される第1領域と第2導電型トランジスタが形成される第2領域とが、第1方向において隣接して形成されており、
前記第1領域において、前記第1方向と垂直をなす第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第1ナノシート部と、
前記第2領域において、前記第2方向に延びている、1つまたは、前記第1方向に並ぶ2つ以上のナノシートからなる、第2ナノシート部と、
前記第1方向に延びており、前記第1ナノシート部が有するナノシートの前記第1方向、および、前記第1および第2方向と垂直をなす第3方向における外周を囲うように形成された第1ゲート配線と、
前記第1ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第1パッド対と、
前記第1方向に延びており、前記第2ナノシート部が有するナノシートの前記第1方向および前記第3方向における外周を囲うように形成された第2ゲート配線と、
前記第2ナノシート部が有するナノシートの前記第2方向における両端とそれぞれ接続された、第2パッド対とを備え、
前記第1および第2ゲート配線は、第1電源電圧が与えられており、前記第1および第2パッド対は、前記第1電源電圧と異なる第2電源電圧が与えられており、
前記第1ナノシート部と前記第2ナノシート部とは前記第1方向において対向しており、かつ、前記第1ナノシート部が有するナノシートのうち前記第2ナノシート部に最も近いナノシートは、前記第1方向における前記第2ナノシート部側の面が前記第1ゲート配線から露出しており、前記第2ナノシート部が有するナノシートのうち前記第1ナノシート部に最も近いナノシートは、前記第1方向における前記第1ナノシート部側の面が前記第2ゲート配線から露出している
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1および第2ナノシート部が有する各ナノシートは、それぞれ、1枚のシート構造、または、平面視で重なる複数枚のシート構造からなる
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1および第2ゲート配線は、前記第2方向において同一位置に配置されており、
前記第1ゲート配線と前記第2ゲート配線との間に形成され、前記第1ゲート配線と前記第2ゲート配線とを接続するゲート接続部を備える
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1方向に延びており、前記第1パッド対の一方のパッドと前記第2パッド対の一方のパッドとを接続する第1ローカル配線と、
前記第1方向に延びており、前記第1パッド対の他方のパッドと前記第2パッド対の他方のパッドとを接続する第2ローカル配線とを備える
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1導電型はP型であり、前記第2導電型はN型であり、
前記第1電源電圧は、前記第2電源電圧よりも高い
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第1導電型はN型であり、前記第2導電型はP型であり、
前記第1電源電圧は、前記第2電源電圧よりも低い
ことを特徴とする半導体集積回路装置。 - 請求項5記載の半導体集積回路装置において、
前記第2方向に延び、前記第1電源電圧を供給する第1電源配線と、
前記第2方向に延び、前記第2電源電圧を供給する第2電源配線と、
前記第1および第2電源配線と接続されており、前記第1および第2ゲート配線に前記第1電源電圧を供給する固定値出力部とを備え、
前記固定値出力部は、
前記第1領域に形成され、ソースが前記第1電源配線と接続された第1トランジスタと、
前記第2領域に形成され、ソースが前記第2電源配線と接続された第2トランジスタとを有し、
前記第1および第2ゲート配線は、前記第1トランジスタのドレインおよび前記第2トランジスタのゲートと電気的に接続されている
ことを特徴とする半導体集積回路装置。 - 請求項11記載の半導体集積回路装置において、
前記固定値出力部は、前記第1および第2パッド対に前記第2電源電圧を供給するものであり、
前記第1および第2パッド対は、前記第1トランジスタのゲートおよび前記第2トランジスタのドレインと電気的に接続されている
ことを特徴とする半導体集積回路装置。
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