TWI761130B - 半導體記憶體元件 - Google Patents

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韓昇煜
安智英
李基碩
崔允榮
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Abstract

本發明提供一種半導體記憶體元件，包含：基底，具有胞陣列區、第一介面區以及第二介面區，胞陣列區設置有主動區；位元線，在胞陣列區及第二介面區上；介電圖案，在位元線的頂部表面上且沿位元線的頂部表面延伸且進一步延伸至第一介面區上；元件隔離圖案，在基底上且包含胞陣列區上的第一部分及第一介面區上的第二部分，第一部分限定主動區，第二部分設置有第一凹槽，且每一第一凹槽安置於兩個鄰近介電圖案之間；以及第一犧牲半導體圖案，安置於第一介面區上且在第一凹槽中。第一犧牲半導體圖案包含多晶矽。

Description

半導體記憶體元件 [相關申請案的交叉參考]
此申請案主張2020年7月17日在韓國智慧財產局(Korean Intellectual Property Office)申請的韓國專利申請案第10-2020-0089026號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種半導體記憶體元件，且更特定言之，是關於一種包含犧牲半導體圖案的半導體記憶體元件。
半導體元件由於其大小較小、多功能性以及/或製造成本較低而在電子產業中為有益的。半導體元件隨著電子產業的發展而愈來愈整合化。為對半導體元件進行高度整合而減小半導體元件的圖案的線寬。然而，需要新的曝光技術及/或昂貴的曝光技術以用於形成更精細的圖案，使得難以高度整合半導體元件。因此，最近已對新的整合技術進行了各種研究。
本發明概念的一些實例實施例提供一種具有增加的可靠性的半導體記憶體元件。
所屬領域中具有通常知識者將根據以下描述清楚地理解本發明概念。
根據本發明概念的實施例，一種半導體記憶體元件包含：基底，具有胞陣列區、第一介面區以及在胞陣列區與第一介面區之間的第二介面區，胞陣列區設置有在第一方向上延伸的多個主動區；多個位元線，在胞陣列區及第二介面區上，多個位元線在與第一方向相交的第二方向上延伸；多個介電圖案，在多個位元線的頂部表面上，多個介電圖案沿多個位元線的頂部表面在第二方向上延伸且進一步延伸至第一介面區上；元件隔離圖案，在基底上，元件隔離圖案包含胞陣列區上的第一部分及第一介面區上的第二部分，元件隔離圖案的第一部分限定多個主動區，元件隔離圖案的第二部分設置有多個第一凹槽，且在以平面圖查看半導體元件時，多個第一凹槽中的每一者安置於多個介電圖案之中的兩個鄰近介電圖案之間，所述多個介電圖案安置於第一介面區上；以及多個第一犧牲半導體圖案，安置於第一介面區上且在元件隔離圖案的多個第一凹槽中。多個第一犧牲半導體圖案包含多晶矽。
根據本發明概念的實施例，一種半導體記憶體元件包含：基底，具有胞陣列區、第一介面區以及在胞陣列區與第一介面區之間的第二介面區，胞陣列區設置有在第一方向上延伸的多個主動區；多個位元線，在胞陣列區及第二介面區上，多個位元線在與第一方向相交的第二方向上延伸；多個字元線，在基底上，字元線在垂直於第二方向的第三方向上延伸，第一方向、第二方向以及第三方向在同一平面上；多個絕緣柵，在多個字元線上且 在第三方向上彼此間隔開，多個絕緣柵及多個位元線在第三方向上交替且重複地安置；以及多個第一犧牲半導體圖案，安置於第一介面區上，多個第一犧牲半導體圖案及多個絕緣柵在第二方向上交替且重複地安置，且多個第一犧牲半導體圖案包含多晶矽。
根據本發明概念的實施例，一種半導體記憶體元件包含：基底，具有胞陣列區、第一介面區以及在胞陣列區與第一介面區之間的第二介面區，胞陣列區設置有在第一方向上延伸的多個主動區；多個位元線，在胞陣列區及第二介面區上，多個位元線在與第一方向相交的第二方向上延伸；多個字元線，安置於多個主動區上，多個字元線在垂直於第二方向的第三方向上延伸，第一方向、第二方向以及第三方向在同一平面上；多個介電圖案，在多個位元線的頂部表面上，多個介電圖案沿多個位元線的頂部表面延伸且進一步延伸至第一介面區上；多個間隔件結構，在多個介電圖案的相對側壁上，多個間隔件結構中的每一者包含第一間隔件、第二間隔件以及在第一間隔件與第二間隔件之間的氣隙；元件隔離圖案，在基底上，元件隔離圖案包含胞陣列區上的第一部分及第一介面區上的第二部分，元件隔離圖案的第一部分限定多個主動區，且元件隔離圖案的第二部分設置有多個凹槽；多個第一犧牲半導體圖案，在第一介面區上的元件隔離圖案的多個凹槽中，多個第一犧牲半導體圖案包含多晶矽；擴散中斷圖案，覆蓋多個介電圖案及多個間隔件結構；多個著陸墊，在擴散中斷圖案上；以及多個底部電極，在多個著陸墊上。
5:層間介電圖案
7:第三凹槽
9:儲存節點歐姆層
11:擴散中斷圖案
11a:擴散中斷層
21:第一間隔件
23:犧牲間隔件
25:第二間隔件
30:犧牲半導體圖案
31:第一開口
32:第一犧牲半導體圖案
32a、34a:頂部表面
33:第二開口
34:第二犧牲半導體圖案
40:絕緣柵
100:基底
102:元件隔離圖案
107:介電層
110:字元線封蓋圖案
112a:第一雜質區
112b:第二雜質區
129:第一多晶矽圖案
130:第一導電圖案
130a:第一導電層
131:第二導電圖案
131a:第二導電層
132:第三導電圖案
132a:第三導電層
137:介電圖案
137a:初步介電圖案層
137H:第二部分
137L:第一部分
139:第一罩幕圖案
140:第二罩幕圖案
141:胞內埋介電圖案
142:第四凹槽
144:分離圖案
ACT:主動區段
AG:氣隙
BC:第一連接
BE:底部電極
BL:位元線
CAR:胞陣列區
DC:第二連接
D1:第一方向
D2:第二方向
D3:第三方向
GRV1:第一凹槽
GRV2:第二凹槽
H1、H3、H4:高度
INT:介面區
INT1:第一介面區
INT2:第二介面區
LP、LPa:著陸墊
R:凹槽
SDR1:第一源極/汲極區
SDR2:第二源極/汲極區
SP:間隔件結構
WL:字元線
W1、W2:寬度
I-I'、II-II'、III-III'、IV-IV':線
圖1A示出繪示根據本發明概念的一些實例實施例的半導體記憶體元件的平面圖。
圖1B示出沿圖1A的線I-I'及線II-II'截取的橫截面圖。
圖1C示出沿圖1A的線III-III'及線IV-IV'截取的橫截面圖。
圖2A至圖10A示出繪示根據本發明概念的一些實例實施例的製造半導體記憶體元件的方法的平面圖。
圖2B至圖10B示出沿圖2A至圖10A的線I-I'及線II-II'截取的橫截面圖。
圖2C至圖10C示出沿圖2A至圖10A的線III-III'及線IV-IV'截取的橫截面圖。
在本說明書中，相同附圖標號可指示相同組件。下文現將描述根據本發明概念的一些實例實施例的半導體記憶體元件。
圖1A示出繪示根據本發明概念的一些實例實施例的半導體記憶體元件的平面圖。圖1B示出沿圖1A的線I-I'及線II-II'截取的橫截面圖。圖1C示出沿圖1A的線III-III'及線IV-IV'截取的橫截面圖。
參看圖1A至圖1C，可提供基底100。基底100可具有胞陣列區CAR及鄰近於胞陣列區CAR的介面區INT。可將介面區INT***於胞陣列區CAR與外圍電路區(未繪示)之間。在以平面圖(或以俯視圖)查看半導體元件時，介面區INT可圍繞胞陣列區CAR。胞陣列區CAR可設置有主動區段ACT(亦即，主動 區)。介面區INT不設置有主動區段ACT。介面區INT可包含第一介面區INT1及第二介面區INT2。可將第二介面區INT2***於第一介面區INT1與胞陣列區CAR之間。
元件隔離圖案102可設置於基底100的胞陣列區CAR上。元件隔離圖案102可包含介電材料或可由介電材料形成。舉例而言，元件隔離圖案102可包含氧化矽或可由氧化矽形成。在胞陣列區CAR上，元件隔離圖案102可限定基底100的主動區段ACT。在以平面圖查看半導體元件時，元件隔離圖案102可使主動區段ACT彼此隔離。在以平面圖查看半導體元件時，主動區段ACT中的每一者可具有在第一方向D1上延伸的條形狀。主動區段ACT可為由元件隔離圖案102圍繞的基底100的部分。
元件隔離圖案102可安置於介面區INT上。在第一介面區INT1上，元件隔離圖案102可具有多個第二凹槽GRV2。第二凹槽GRV2可沿平行於介電圖案137的第二方向D2延伸。第二凹槽GRV2可在第三方向D3上彼此間隔開安置。第二凹槽GRV2可跨介電圖案137彼此間隔開安置。第二凹槽GRV2及介電圖案137可在第三方向D3上交替地安置。第二凹槽GRV2可具有隨著接近基底100的頂部表面而減小的寬度。元件隔離圖案102可具有在第一介面區INT1上較在第二介面區INT2上更高的頂部表面。諸如「第一」、「第二」、「第三」等序數可簡單地用作某些元件、步驟等的標記以將此類元件、步驟等彼此區分開。在本說明書中未使用「第一」、「第二」等描述的術語在申請專利範圍中仍可稱作「第一」或「第二」。另外，用特定序數引用的術語(例如，在特定申請專利範圍中的「第一」)可在其他處用不同序數描述(例如， 在本說明書或另一申請專利範圍中的「第二」)。
基底100可包含半導體材料或可由半導體材料形成。舉例而言，基底100可為矽基底、鍺基底或矽-鍺基底。元件隔離圖案102可包含以下中的一或多者或可由以下中的一或多者形成：氧化物(例如，氧化矽)、氮化物(例如，氮化矽)以及氮氧化物(例如，氮氧化矽)。主動區段ACT中的一者可經配置以鄰接主動區段ACT中的其他相鄰者的中心。
字元線WL可安置於基底100的胞陣列區CAR及介面區INT上。字元線WL可在與第一方向D1相交的第三方向D3上延伸。在胞陣列區CAR上，字元線WL可橫跨主動區段ACT延伸。舉例而言，一對字元線WL可安置於一個主動區段ACT上。字元線WL可安置於由元件隔離圖案102及主動區段ACT限定的第一凹槽GRV1中。在實施例中，第一凹槽GRV1中的每一者可為在第三方向D3上延伸的溝槽。字元線WL可包含導電材料或可由導電材料形成。舉例而言，字元線WL可包含以下各者或可由以下各者形成：多晶矽、摻雜多晶矽、金屬或金屬矽化物。介電層107可安置於第一凹槽GRV1的內壁與每一字元線WL之間。介電層107可包含以下中的一或多者或可由以下中的一或多者形成：熱氧化物、氮化矽、氮氧化矽以及高k介電質。字元線WL可具有不均勻底部表面(例如波紋狀底部表面)。稍後將參考圖2A、圖2B以及圖2C描述字元線WL的不均勻底部表面的形成。
第一雜質區112a及一對第二雜質區112b可設置於胞陣列區CAR上。第一雜質區112a可安置於一對字元線WL之間的每一主動區段ACT中。一對第二雜質區112b可安置於每一主動 區段ACT的相對末端部分中。舉例而言，第一雜質區112a及第二雜質區112b可摻雜有N型雜質。第一雜質區112a可對應於共用汲極區，且第二雜質區112b可對應於源極區。電晶體可由每一字元線WL及其鄰近的第一雜質區112a及第二雜質區112b構成。當字元線WL安置於第一凹槽GRV1中時，字元線WL下方的通道可具有其增大的長度。因此，可減小或最小化短通道效應。
字元線WL可使其頂部表面的水平較主動區段ACT的頂部表面的水平更低。字元線封蓋圖案110可安置於對應字元線WL上。字元線封蓋圖案110可具有沿字元線WL的縱向方向(例如，第三方向D3)延伸的線性形狀。字元線封蓋圖案110可覆蓋字元線WL的整個頂部表面。字元線封蓋圖案110可使其頂部表面與基底100的頂部表面處於同一水平。在實施例中，字元線封蓋圖案110可使其頂部表面與設置有基底100的第一雜質區112a及第二雜質區112b的頂部表面處於同一水平。字元線封蓋圖案110可包含介電材料或可由介電材料形成。舉例而言，字元線封蓋圖案110可包含氧化矽或氮化矽或可由氧化矽或氮化矽形成。
層間介電圖案5可安置於基底100上。層間介電圖案5可由包含選自由氧化矽層、氮化矽層以及氮氧化矽層中的至少一者的單層或多層形成。在以平面圖查看半導體元件時，層間介電圖案5可形成為具有彼此間隔開的島狀物形狀。層間介電圖案5可覆蓋兩個相鄰主動區段ACT的末端部分。基底100、元件隔離圖案102以及字元線封蓋圖案110可部分地凹陷以提供第三凹槽7。在以平面圖查看半導體元件時，第三凹槽7可具有網狀形狀。
第二連接DC可安置於胞陣列區CAR上。第二連接DC 可安置於一對字元線WL之間的基底100的主動區段ACT的一部分中。第二連接DC可安置於第三凹槽7中。第二連接DC可穿透層間介電圖案5且可與安置於基底100的主動區段ACT的部分中的第一雜質區112a具有電連接。第二連接DC可使其底部表面的水平較字元線WL的頂部表面的水平更高。因此，第二連接DC可在不接觸字元線WL的情況下將第一雜質區112a電連接至下文將論述的位元線BL。第二連接DC可包含導電材料或可由導電材料形成。舉例而言，第二連接DC可包含摻雜多晶體或可由摻雜多晶體形成。應理解，當元件被稱為「連接」或「耦接」至另一元件時或「在」另一元件「上」時，所述元件可直接連接或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件被稱為「直接連接」或「直接耦接」至另一元件，或被稱作「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。
位元線BL可安置於基底100的胞陣列區CAR及第二介面區INT2上。位元線BL不安置於第一介面區INT1上。舉例而言，第二介面區INT2可與胞陣列區CAR的遠端與遠離胞陣列區CAR延伸的位元線BL的遠端之間的基底100的區域相對應。在實施例中，第二介面區INT2可與基底100的不設置有主動區段ACT但其上安置有位元線BL的區域相對應。位元線BL可安置於層間介電圖案5上。位元線BL可橫跨字元線封蓋圖案110及字元線WL延伸。舉例而言，如圖1A中所繪示，位元線BL可在與第一方向D1及第三方向D3相交的第二方向D2上延伸。位元線BL可延伸至在第二方向D2上配置的多個第二連接DC上。位元線 BL可電連接至第二連接DC。第一方向D1、第二方向D2以及第三方向D3可在平行於基底100的底部表面的同一平面上。
位元線BL可各自包含依序堆疊的第一導電圖案130、第二導電圖案131以及第三導電圖案132。第一導電圖案130可包含摻雜或未摻雜多晶矽或可由摻雜或未摻雜多晶矽形成。第二導電圖案131可包含金屬矽化物層或可由金屬矽化物層形成。第三導電圖案132可包含金屬或導電金屬氮化物或可由金屬或導電金屬氮化物形成。舉例而言，金屬可包含鎢、鈦、鉭、鋁、銅、鎳以及鈷中的一或多者，且導電金屬氮化物可包含氮化鈦、氮化鉭以及氮化鎢中的一或多者。
介電圖案137可安置於對應位元線BL上。介電圖案137可沿位元線BL在第二方向D2上延伸，且可覆蓋位元線BL的頂部表面。介電圖案137可自胞陣列區CAR延伸至第二介面區INT2及第一介面區INT1上。介電圖案137可包含介電材料或可由介電材料形成。舉例而言，介電圖案137可包含氮化物及氮氧化物中的一或多者或可由氮化物及氮氧化物中的一或多者形成。舉例而言，氮化物可包含氮化矽，且氮氧化物可包含氮氧化矽。
在以平面圖查看半導體元件時，介電圖案137可包含與字元線WL重疊的第一部分137L及不與字元線WL重疊的第二部分137H。第一部分137L及第二部分137H可彼此連接且因此其間可不具有可識別的邊界。如圖1B中所繪示，介電圖案137的第一部分137L及第二部分137H可具有彼此不同的高度。舉例而言，如圖1B中所示出，介電圖案137的第二部分137H可使其高度H3大於介電圖案137的第一部分137L的高度H4。在第二介面區INT2 上，介電圖案137可具有暴露位元線BL的頂部表面的凹槽R。在以平面圖查看半導體元件時，凹槽R可與位元線BL重疊。凹槽R可在第三方向D3上彼此間隔開。在第一介面區INT1上，介電圖案137可安置於元件隔離圖案102上。舉例而言，介電圖案137可安置於第二凹槽GRV2之間的元件隔離圖案102的頂部表面上。介電圖案137可使其在第一介面區INT1上的高度小於在第二介面區INT2上的高度。
胞內埋介電圖案141可安置於胞陣列區CAR上。舉例而言，胞內埋介電圖案141可安置於第三凹槽7中。胞內埋介電圖案141可填充第二連接DC與第三凹槽7的內壁之間的間隔。胞內埋介電圖案141可由包含選自氧化矽層、氮化矽層以及氮氧化矽層中的至少一者的單層或多層形成。儘管未繪示，但胞介電襯裡可***於胞內埋介電圖案141與第三凹槽7的內壁之間以及胞內埋介電圖案141與第二連接DC之間。胞介電襯裡可包含相對於胞內埋介電圖案141具有蝕刻選擇性的介電材料。舉例而言，胞內埋介電圖案141可包含氮化矽層或可由氮化矽層形成，且胞介電襯裡可包含氧化矽層或可由氧化矽層形成。
第一連接BC可安置於基底100的胞陣列區CAR上。第一連接BC可既不安置於基底100的第一介面區INT1上亦不安置於第二介面區INT2上。舉例而言，第一連接BC可安置於一對相鄰位元線BL之間。第一連接BC可在第二方向D2及第三方向D3上彼此間隔開安置。多個第一連接BC可配置於第二方向D2及第三方向D3上。第一連接BC可具有內埋於基底100的主動區段ACT中的下部部分。第一連接BC可電連接至安置於主動區段ACT 的末端部分上的第二雜質區112b。第一連接BC可包含摻雜多晶矽或未摻雜多晶矽或可由摻雜多晶矽或未摻雜多晶矽形成。
絕緣柵40可安置於基底100上。絕緣柵40可安置於基底100的胞陣列區CAR、第一介面區INT1以及第二介面區INT2上。絕緣柵40可安置於第一連接BC之間。在以平面圖查看半導體元件時，絕緣柵40可與字元線WL重疊。在胞陣列區CAR上，絕緣柵40及第一連接BC可沿第二方向D2交替地安置。舉例而言，在胞陣列區CAR上，第一連接BC及絕緣柵40在第二方向D2上沿位元線BL的側壁交替且重複地安置。絕緣柵40可包含介電材料或可由介電材料形成。舉例而言，介電材料可包含以下各者或可由以下各者形成：氮化矽、氧化矽或氮氧化矽。絕緣柵40可具有高度(水平)高於第一連接BC的頂部末端的高度(水平)的頂部末端。
參看圖1B及圖1C，間隔件結構SP可對應地安置於位元線BL的側壁上。間隔件結構SP可沿位元線BL在第二方向D2上延伸。間隔件結構SP可朝向第一介面區INT1延伸超出位元線BL的遠端。因此，間隔件結構SP可安置於基底100的介面區INT及胞陣列區CAR兩者上。
間隔件結構SP可各自包含第一間隔件21、氣隙AG以及第二間隔件25。可將第一間隔件21及第二間隔件25***於第一連接BC與位元線BL之間。在基底100的胞陣列區CAR及第二介面區INT2上，第一間隔件21可覆蓋介電圖案137的側壁及位元線BL的側壁。第二間隔件25可鄰近於第一連接。第一間隔件21可與第二間隔件25間隔開。氣隙AG可安置於第一間隔件21 與第二間隔件25之間。第一間隔件21、氣隙AG以及第二間隔件25可沿位元線BL的側表面(亦即，側壁)延伸，由此***於位元線BL與絕緣柵40之間。氣隙AG可具有高度(水平)高於位元線BL的頂部表面的高度(水平)的頂部末端。
在胞陣列區CAR上，第二間隔件25可具有較第一間隔件21的底部表面更低的底部表面。第二間隔件25可具有高度(水平)低於第一間隔件21的頂部末端的高度(水平)的頂部末端。因此，第一間隔件21可具有暴露的上部側壁。因此，有可能增大下文將論述的著陸墊LP的形成範圍，且輔助著陸墊LP與第一連接BC之間的連接。第一間隔件21可延伸以覆蓋第二連接DC的側壁及第三凹槽7的側壁及底部表面。舉例而言，可將第一間隔件21***於第二連接DC與胞內埋介電圖案141之間、字元線封蓋圖案110與胞內埋介電圖案141之間、基底100與胞內埋介電圖案141之間以及元件隔離圖案102與胞內埋介電圖案141之間。
在第一介面區INT1上，第一間隔件21可覆蓋介電圖案137的側壁及第二凹槽GRV2的側壁。第二間隔件25可跨氣隙AG與第一間隔件21間隔開安置。在第二介面區INT2上，第一間隔件21與第二間隔件25可使其底部表面處於同一水平。第二間隔件25可具有覆蓋介電圖案137的側壁及位元線BL的側壁的頂部表面。在分離圖案144之間，第一間隔件21可具有較第二間隔件25的高度更高的高度。第一間隔件21及第二間隔件25可包含相同材料或可由相同材料形成。舉例而言，第一間隔件21及第二間隔件25可包含氮化矽層或可由氮化矽層形成。
儲存節點歐姆(ohmic)層9可安置於第一連接BC上。 儲存節點歐姆層9可包含金屬矽化物或可由金屬矽化物形成。擴散中斷圖案11可安置於基底100上。在胞陣列區CAR上，擴散中斷圖案11可共形地覆蓋儲存節點歐姆層9以及第一間隔件21及第二間隔件25。在第一介面區INT1上，擴散中斷圖案11可共形地覆蓋間隔件結構SP、介電圖案137的頂部表面以及下文將論述的第一犧牲半導體圖案32的頂部表面32a。在第二介面區INT2上，擴散中斷圖案11可共形地覆蓋間隔件結構SP、凹槽R的內壁、暴露於凹槽R的位元線BL的頂部表面以及下文將論述的第二犧牲半導體圖案34的頂部表面。擴散中斷圖案11可包含金屬氮化物(諸如氮化鈦層或氮化鉭層)或可由金屬氮化物形成。
著陸墊LP可安置於基底100的胞陣列區CAR及介面區INT上。著陸墊LP可安置於擴散中斷圖案11上。著陸墊LP可使其頂部表面處於同一水平。著陸墊LP可包含金屬材料(例如鎢)或可由金屬材料形成。著陸墊LP可跨分離圖案144彼此間隔開。在胞陣列區CAR上，著陸墊LP可具有其覆蓋介電圖案137的對應頂部表面的上部部分。著陸墊LP的頂部表面可具有大於第一連接BC的頂部表面的寬度的寬度。著陸墊LP可具有不與第一連接BC的中心豎直對準的中心。著陸墊LP可部分地覆蓋絕緣柵40。位元線BL的一部分可與著陸墊LP豎直地重疊。
在第一介面區INT1上，著陸墊LP可安置於擴散中斷圖案11上。著陸墊LP可延伸至第二凹槽GRV2中且填充第二凹槽GRV2。著陸墊LP的上部部分可覆蓋介電圖案137的上部部分。在第二介面區INT2上，著陸墊LP可安置於擴散中斷圖案11上。著陸墊LP中的一個著陸墊LPa可延伸至凹槽R中且填充凹槽R。 在此情況下，著陸墊LPa可電連接至暴露的位元線BL。
分離圖案144可安置於著陸墊LP之間。分離圖案144可使著陸墊LP彼此電絕緣。分離圖案144可包含介電材料或可由介電材料形成。舉例而言，分離圖案144可包含氧化矽及氮化矽中的一或多者或可由氧化矽及氮化矽中的一或多者形成。分離圖案144可具有與著陸墊LP的頂部表面共面的頂部表面。分離圖案144可限定著陸墊LP的平面形狀。
在胞陣列區CAR上，資料儲存元件(例如，電容器)可安置於著陸墊LP上。資料儲存元件中的每一者可包含底部電極BE、介電層以及頂部電極。在以平面圖查看半導體元件時，底部電極BE可與著陸墊LP重疊。底部電極BE及第一連接BC可經由著陸墊LP彼此電連接。
第一犧牲半導體圖案32及第二犧牲半導體圖案34可安置於基底100的介面區INT上。舉例而言，第一犧牲半導體圖案32可安置於第一介面區INT1上，且第二犧牲半導體圖案34可安置於第二介面區INT2上。第一犧牲半導體圖案32及第二犧牲半導體圖案34可包含多晶矽或可由多晶矽形成。舉例而言，第一犧牲半導體圖案32及第二犧牲半導體圖案34可包含未摻雜多晶矽或可由未摻雜多晶矽形成。然而，本發明概念不限於此，且第一犧牲半導體圖案32及第二犧牲半導體圖案34可包含相對於氧化矽具有蝕刻選擇性的各種材料或可由所述各種材料形成。
在第一介面區INT1上，第一犧牲半導體圖案32可安置於第二凹槽GRV2中。由於第二凹槽GRV2具有隨著接近基底100的頂部表面而減小的寬度，因此第一犧牲半導體圖案32可具有隨 著接近基底100的頂部表面而減小的寬度W1。因此，在以橫截面圖查看半導體元件時，第一犧牲半導體圖案32可具有實質上三角形形狀。第一犧牲半導體圖案32可各自具有介於約200埃至約800埃範圍內的高度H1。可給出約0.3至約0.8的值作為第一犧牲半導體圖案32的高度H1與第二凹槽GRV2的高度的比率。在以平面圖查看半導體元件時，第一犧牲半導體圖案32可跨介電圖案137在第三方向D3上彼此間隔開。第一犧牲半導體圖案32及介電圖案137可沿第三方向D3交替且重複地安置。第一犧牲半導體圖案32可跨絕緣柵40在第二方向D2上彼此間隔開。第一犧牲半導體圖案32及絕緣柵40可沿第二方向D2交替且重複地安置。術語諸如「約」或「大致」可反映僅以較小的相對方式及/或以並不會顯著地更改某些元件的操作、功能或結構的方式變化的量、大小、定向或佈局。舉例而言，在自「約0.1至約1」的範圍可涵蓋諸如0.1左右的0%至5%的偏差及1左右的0%至5%的偏差的範圍，尤其在此偏差維持與所列範圍相同的效果的情況下。當提及定向、佈局、位置、形狀、大小、量或其他量測時，本文中所使用的術語，諸如「相同」、「相等」、「平面」或「共面」未必意謂恰好相同的定向、佈局、位置、形狀、大小、量或其他量測，但意欲涵蓋可例如歸因於製造製程可出現的可接受變化內的幾乎相同的定向、佈局、位置、形狀、大小、量或其他量測。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。舉例而言，描述為「實質上相同」、「實質上相等」或「實質上平面」的術語可恰好相同、相等或平面或可為在可例如歸因於製造製程而出現的可接受變化內的相同、相等或平面。
在第二介面區INT2上，第二犧牲半導體圖案34可安置於層間介電圖案5上。舉例而言，第二犧牲半導體圖案34可對應地安置於間隔件結構SP之間。第二犧牲半導體圖案34在其上部部分處的寬度W2可與在其下部部分處的寬度W2實質上相同。第二犧牲半導體圖案34的寬度W2可大於第一犧牲半導體圖案32的寬度W1。第二犧牲半導體圖案34可使其頂部表面34a與第一犧牲半導體圖案32的頂部表面32a處於同一水平。第二犧牲半導體圖案34可使其底部表面的水平較第一犧牲半導體圖案32的最下部部分的水平更高。在以平面圖查看半導體元件時，第二犧牲半導體圖案34可跨位元線BL在第三方向D3上彼此間隔開安置。第二犧牲半導體圖案34及位元線BL可沿第三方向D3交替且重複地安置。第二犧牲半導體圖案34可跨絕緣柵40在第二方向D2上彼此間隔開安置。第二犧牲半導體圖案34及絕緣柵40可沿第二方向D2交替且重複地安置。第二犧牲半導體圖案34可使其側壁與間隔件結構SP的側壁豎直對準。
[製造方法]
圖2A至圖10A示出繪示根據本發明概念的一些實例實施例的製造半導體記憶體元件的方法的平面圖。圖2B至圖10B示出沿圖2A至圖10A的線I-I'及線II-II'截取的橫截面圖。圖2C至圖10C示出沿圖2A至圖10A的線III-III'及線IV-IV'截取的橫截面圖。
參看圖2A至圖2C，可提供具有胞陣列區CAR、第一介面區INT1以及第二介面區INT2的基底100。主動區段ACT可設置有基底100，且可由基底100的胞陣列區CAR上的元件隔離圖 案102限定。元件隔離圖案102可覆蓋基底100的第一介面區INT1及第二介面區INT2兩者。主動區段ACT可既不形成於第一介面區INT1上亦不形成於第二介面區INT2上。舉例而言，溝槽可形成於基底100的胞陣列區CAR上。元件隔離圖案102可填充溝槽。元件隔離圖案102可包含以下中的一或多者或可由以下中的一或多者形成：氧化矽層、氮化矽層以及氮氧化矽層。在以平面圖查看半導體元件時，主動區段ACT可在第一方向D1上彼此平行地配置。胞陣列區CAR上的主動區段ACT及元件隔離圖案102可經圖案化以形成其中將形成字元線WL的第一凹槽GRV1。在實施例中，第一凹槽GRV1中的每一者可為在第三方向D3上延伸的溝槽。當形成第一凹槽GRV1時，可調整用於基底100及元件隔離圖案102的蝕刻條件以允許元件隔離圖案102較基底100蝕刻(或凹陷)得更多。因此，第一凹槽GRV1可具有不均勻底部表面。在實施例中，每一第一凹槽GRV1可具有由凹陷的主動區段ACT的頂部表面及凹陷的元件隔離圖案102的頂部表面限定的底部表面。第一凹槽GRV1中的元件隔離圖案102的頂部表面可較凹槽中的主動區段ACT的頂部表面更凹陷，由此形成第一凹槽GRV1中的每一者的不均勻(例如波紋狀)底部表面。
字元線WL可形成於基底100的胞陣列區CAR、第一介面區INT1以及第二介面區INT2上。字元線WL可橫跨主動區段ACT延伸。一對字元線WL可橫跨主動區段ACT中的每一者延伸。如圖2B中所繪示，一對字元線WL可將主動區段ACT中的每一者劃分成第一源極/汲極區SDR1及一對第二源極/汲極區SDR2。第一源極/汲極區SDR1可限定於一對字元線WL之間，且 一對第二源極/汲極區SDR2可限定於主動區段ACT中的每一者的相對末端部分上。
在形成字元線WL之前，介電層107可形成於第一凹槽GRV1的內壁及底部表面上。介電層107可藉由熱氧化、化學氣相沈積以及原子層沈積中的一或多者形成。介電層107可由諸如氧化矽層、氮化矽層以及金屬氧化層的一或多種介電材料形成。閘極導電層可經形成以填充第一凹槽GRV1，且接著閘極導電層可經蝕刻以形成字元線WL。閘極導電層可由例如摻雜多晶矽、金屬氮化物以及金屬中的一或多者形成。字元線WL可凹陷以具有低於主動區段ACT的頂部表面的頂部表面。字元線WL可經形成以在與第一方向D1相交的第三方向D3上延伸。諸如氮化矽層的介電層可形成於基底100上從而以填充第一凹槽GRV1，且接著可蝕刻介電層以在對應字元線WL上形成字元線封蓋圖案110。字元線封蓋圖案110可在第三方向D3上延伸。字元線WL及字元線封蓋圖案110的堆疊結構可填充第一凹槽GRV1。
參看圖3A至圖3C，字元線封蓋圖案110及元件隔離圖案102可用作將雜質摻雜至主動區段ACT中的罩幕。因此，第一雜質區112a及第二雜質區112b可形成於主動區段ACT中。第一雜質區112a及第二雜質區112b可分別形成於圖2B的第一源極/汲極區SDR1及第二源極/汲極區SDR2中。
介電層可形成於基底100的胞陣列區CAR、第一介面區INT1以及第二介面區INT2的整個表面上。介電層可經圖案化以形成層間介電圖案5，所述層間介電圖案5暴露字元線封蓋圖案110的部分、主動區段ACT的部分以及元件隔離圖案102的部分。 第三凹槽7可形成於基底100的胞陣列區CAR上。第三凹槽7未形成於基底100的介面區INT上。第三凹槽7的形成可包含使用層間介電圖案5作為蝕刻罩幕來蝕刻元件隔離圖案102、基底100以及字元線封蓋圖案110。層間介電圖案5可為包含氧化矽層、氮化矽層以及氮氧化矽層中的一或多者的單層或多層。層間介電圖案5可經形成以具有彼此間隔開的多個島狀物形狀。層間介電圖案5可經形成以同時覆蓋兩個相鄰主動區段ACT的末端部分。第三凹槽7可經形成以在平面圖中具有網狀形狀。在以平面圖查看半導體元件時，第三凹槽7可為除層間介電圖案5以外的區域。第三凹槽7可暴露第一雜質區112a。
多晶矽層可形成於基底100的整個表面上，由此填充第三凹槽7。隨後，可對多晶矽層執行平坦化蝕刻製程。可執行平坦化蝕刻製程，使得可移除層間介電圖案5上的多晶矽層以暴露層間介電圖案5的頂部表面。因此，可形成第一多晶矽圖案129以填充第三凹槽7。
參看圖4A至圖4C，第一導電層130a、第二導電層131a以及第三導電層132a可依序形成於層間介電圖案5及第一多晶矽圖案129上。第一導電層130a、第二導電層131a以及第三導電層132a可形成於基底100的胞陣列區CAR、第一介面區INT1以及第二介面區INT2的整個表面上。第一導電層130a可包含摻雜多晶矽或可由摻雜多晶矽形成。第二導電層131a可包含金屬矽化物(諸如矽化鈷)或可由金屬矽化物形成。第二導電層131a可藉由將金屬層沈積於第一導電層130a及第一多晶矽圖案129上且接著執行退火製程而形成。可執行退火製程以使得第一導電層130a及 第一多晶矽圖案129可與金屬層反應以形成金屬矽化物層。可移除未反應金屬層以形成第二導電層131a。
在第一介面區INT1上，可移除層間介電圖案5、第一導電層130a、第二導電層131a以及第三導電層132a以暴露元件隔離圖案102的頂部表面。介電層可形成於元件隔離圖案102的暴露的頂部表面上。介電層可包含與元件隔離圖案102的材料相同的材料。因此，可顯現介電層及元件隔離圖案102以允許元件隔離圖案102具有凸起的頂部表面。此後，初步介電圖案層137a可形成於基底100的胞陣列區CAR、第一介面區INT1以及第二介面區INT2的整個表面上。可對初步介電圖案層137a的頂部表面執行平坦化製程，且因此胞陣列區CAR上的初步介電圖案層137a的頂部表面可與介面區INT上的初步介電圖案層137a的頂部表面處於同一水平。
第一罩幕圖案139可形成於初步介電圖案層137a上，從而限定下文將論述的位元線BL的平面形狀。第一罩幕圖案139可由相對於初步介電圖案層137a具有蝕刻選擇性的材料形成，所述材料諸如非晶碳層(amorphous carbon layer；ACL)、氧化矽層或光阻圖案。第一罩幕圖案139可在與第一方向D1及第三方向D3相交的第二方向D2上延伸。
參看圖5A至圖5C，在胞陣列區CAR及第二介面區INT2上，第一罩幕圖案139可用作蝕刻罩幕以依序蝕刻初步介電圖案層137a、第三導電層132a、第二導電層131a、第一導電層130a以及第一多晶矽圖案129。因此，可形成介電圖案137、第二連接DC以及位元線BL。每一位元線BL可包含第一導電圖案130、第 二導電圖案131以及第三導電圖案132。層間介電圖案5可具有部分暴露的頂部表面，且第三凹槽7可具有部分暴露的內壁及底部表面。在第一介面區INT1上，第一罩幕圖案139可用作蝕刻罩幕以蝕刻初步介電圖案層137a及元件隔離圖案102。因此，元件隔離圖案102可具有第二凹槽GRV2，且介電圖案137可形成於元件隔離圖案102上。第二凹槽GRV2可具有隨著接近基底100的頂部表面而減小的寬度。此後，可移除第一罩幕圖案139。
參看圖6A至圖6C，第一間隔件層可共形地形成於基底100的胞陣列區CAR及介面區INT的整個表面上。在胞陣列區CAR上，第一間隔件層可共形地覆蓋第三凹槽7的底部表面及內壁。在第二介面區INT2上，第一間隔件層可覆蓋位元線BL的側表面、層間介電圖案5的頂部表面以及介電圖案137的側表面及頂部表面。在第一介面區INT1上，第一間隔件層可覆蓋第二凹槽GRV2的內壁以及介電圖案137的頂部表面及側表面。舉例而言，第一間隔件層可為氮化矽層。諸如氮化矽層的介電層可形成於基底100的胞陣列區CAR上從而以填充第三凹槽7，且接著介電層可經非等向性地蝕刻以在第三凹槽7中形成胞內埋介電圖案141。在此步驟中，第一間隔件層亦可經蝕刻以在胞陣列區CAR及介面區INT上形成第一間隔件21。因此，可暴露層間介電圖案5的頂部表面。犧牲間隔件層可共形地形成於基底100的整個表面上，且接著犧牲間隔件層可經等向性地蝕刻以形成覆蓋第一間隔件21的側壁的犧牲間隔件23。犧牲間隔件23可由相對於第一間隔件21具有蝕刻選擇性的諸如氧化矽層的材料形成。第二間隔件25可經形成以覆蓋犧牲間隔件23的側壁。第二間隔件25可由例 如氮化矽層形成。層間介電圖案5的頂部表面可在第二間隔件25形成之後暴露。
參看圖7A至圖7C，犧牲層可形成於基底100的整個表面上，且接著犧牲層可經圖案化以形成限定下文將論述的第一連接BC的位置的犧牲半導體圖案30。在此步驟中，第一開口31可形成於犧牲半導體圖案30之間。犧牲層可包含相對於犧牲間隔件23具有蝕刻選擇性的材料。舉例而言，犧牲層可包含多晶矽或可由多晶矽形成。更詳細地，犧牲層可包含未摻雜多晶矽。犧牲半導體圖案30可經形成以在位元線BL之間彼此間隔開。犧牲半導體圖案30可與第二雜質區112b豎直地重疊。犧牲半導體圖案30可安置於限定下文將論述的絕緣柵40的位置的第一開口31之間。第一開口31可與字元線WL豎直地重疊。第一開口31可暴露胞內埋介電圖案141及層間介電圖案5的頂部表面。儘管在其中圖案化犧牲層的程序中對暴露於第一開口31的第一間隔件21、犧牲間隔件23以及第二間隔件25的上部部分執行了部分蝕刻，但有可能藉由控制蝕刻條件及考慮負載效應或其類似者而避免對第一間隔件21、犧牲間隔件23以及第二間隔件25的損壞。
可在後續製程中移除犧牲間隔件23，且因此存在犧牲間隔件23的區域可變為氣隙AG以減小位元線BL的電容分散。因此，當犧牲間隔件23及犧牲層同時經蝕刻及損壞時，可能無法有效地形成氣隙AG。舉例而言，當在犧牲層經圖案化以形成犧牲半導體圖案30時的時間期間犧牲間隔件23經損壞時，不能在形成氣隙AG的步驟中由損壞的犧牲間隔件23有效地形成氣隙AG，將參看圖10A、圖10B以及圖10C對此進行描述。根據本發明概 念的一些實例實施例，犧牲層可包含相對於犧牲間隔件23具有蝕刻選擇性的諸如未摻雜多晶矽的材料或可由所述材料形成。因此，相較於犧牲層及犧牲間隔件23包含相同材料的情況，可防止稍後將經氣隙AG替代的犧牲間隔件23在犧牲層經圖案化以形成犧牲半導體圖案30的步驟中受到損壞，其結果為可提供具有提高效能及增加可靠性的半導體記憶體元件。
參看圖8A至圖8C，諸如氮化矽層的介電層可形成於基底100的整個表面上，填充第一開口31。介電層可經受平坦化蝕刻製程以形成填充第一開口31的絕緣柵40。胞陣列區CAR可經受蝕刻製程以移除犧牲半導體圖案30。在此步驟中，蝕刻保護層可形成於介面區INT上，使得犧牲半導體圖案30不自介面區INT移除。胞陣列區CAR上的犧牲半導體圖案30可經移除以形成暴露與第二雜質區112b重疊的層間介電圖案5的第二開口33。
參看圖9A至圖9C，在胞陣列區CAR上，可部分地移除暴露於第二開口33的層間介電圖案5、元件隔離圖案102以及基底100(例如，第二雜質區112b)以暴露第二雜質區112b。在實施例中，可過蝕刻第二雜質區112b。多晶矽層可形成於基底100的胞陣列區CAR上從而以填充第二開口33，且接著多晶矽層可經蝕刻以形成第一連接BC。如圖9B中所繪示，第一連接BC可具有高度(水平)在低於第一間隔件21、犧牲間隔件23以及第二間隔件25的頂部末端的高度(水平)處的頂部表面。因此，第一間隔件21、犧牲間隔件23以及第二間隔件25可具有暴露的上部部分。在形成第一連接BC的時間期間，可移除犧牲間隔件23及第二間隔件25的上部部分。因此，第一間隔件21可具有暴露的上 部側壁。此製程可為形成下文將論述的著陸墊提供較大製程範圍。在移除犧牲間隔件23及第二間隔件25的上部部分時，可部分地移除第一間隔件21的上部部分以減小第一間隔件21的寬度。可執行清潔製程以清潔第一連接BC的頂部表面。第一連接BC的頂部表面可經受金屬矽化製程以形成儲存節點歐姆層9。儲存節點歐姆層9可由諸如矽化鈷層的金屬矽化物層形成。
在介面區INT上，犧牲半導體圖案30的上部部分可經蝕刻以形成第一犧牲半導體圖案32及第二犧牲半導體圖案34。舉例而言，犧牲半導體圖案30可在蝕刻製程中經蝕刻，其中第一連接BC形成於胞陣列區CAR上。因此，第一連接BC可具有與第一犧牲半導體圖案32及第二犧牲半導體圖案34的頂部表面處於同一水平的頂部表面。當蝕刻犧牲半導體圖案30時，亦可部分移除第一間隔件21及第二間隔件25的上部部分、犧牲間隔件23的上部部分以及介電圖案137的上部部分。在第二介面區INT2上，可部分地蝕刻介電圖案137以形成凹槽R。凹槽R可暴露位元線BL的頂部表面及第一間隔件21的內壁。擴散中斷層11a可共形地形成於基底100的整個表面上。擴散中斷層11a可由例如氮化鈦層或氮化鉭層形成。
參看圖10A至圖10C，著陸墊層可形成於基底100的整個表面上，填充介電圖案137之間的間隔。著陸墊層可包含鎢。第二罩幕圖案140可形成於著陸墊層上。第二罩幕圖案140可由例如非晶碳層(ACL)形成。第二罩幕圖案140可限定下文將論述的著陸墊的位置。在胞陣列區CAR上，第二罩幕圖案140可經形成以與第一連接BC豎直地重疊。在胞陣列區CAR上，第二罩 幕圖案140可經形成以具有彼此間隔開的島狀物形狀。在介面區INT上，第二罩幕圖案140可經形成以具有在一個方向(例如第二方向D2)上延伸的線性形狀。
可執行蝕刻製程以使得第二罩幕圖案140可用作蝕刻罩幕以部分移除著陸墊層、擴散中斷層11a以及介電圖案137，由此形成著陸墊LP及擴散中斷圖案11且亦同時形成第四凹槽142。在此步驟中，可移除介電圖案137的一側上的第一間隔件21及第二間隔件25以暴露犧牲間隔件23的頂部末端。當執行蝕刻製程以形成著陸墊LP及第四凹槽142時，可控制蝕刻劑供應以抑制著陸墊LP的側壁經蝕刻，其結果為可防止著陸墊LP的寬度減小。因此，著陸墊LP的製程範圍可增大。
可選擇性地移除暴露於第四凹槽142的犧牲間隔件23。可經由第四凹槽142引入蝕刻犧牲間隔件23的蝕刻劑，由此移除犧牲間隔件23。蝕刻劑可移除犧牲間隔件23且可沿犧牲間隔件23朝下流動，且轉而存在犧牲間隔件23的區域可整個變成氣隙AG。氣隙AG可均勻地形成於位元線BL的側壁上，且因此，鄰近位元線BL之間的耦合電容可減小。
返回參看圖1A至圖1C，可移除第二罩幕圖案140，且分離圖案144可形成於著陸墊LP之間。分離圖案144可填充第四凹槽142。分離圖案144可封閉氣隙AG的入口。分離圖案144可包含介電材料，所述介電材料可包含例如氧化矽或氮化矽。在胞陣列區CAR上，資料儲存元件(例如，電容器)可形成於著陸墊LP上。資料儲存元件中的每一者可包含底部電極BE、介電層以及頂部電極。資料儲存元件未形成於介面區INT上。上文所提及的製 程可製造根據本發明概念的一些實例實施例的半導體記憶體元件。
對於根據本發明概念的半導體記憶體元件，相對於鄰近間隔件結構具有蝕刻選擇性的多晶矽可用於形成絕緣柵。因此，可防止鄰近間隔件結構在形成絕緣柵的步驟中受到損壞，且因此半導體記憶體元件可具備增加的電可靠性。
本發明概念的此詳細描述不應理解為限於本文中所闡述的實施例，且本發明概念意欲在不脫離本發明概念的精神及範疇的情況下涵蓋本發明的各種組合、修改以及變化。隨附申請專利範圍應理解為包含其他實施例。
5:層間介電圖案 11:擴散中斷圖案 21:第一間隔件 25:第二間隔件 32:第一犧牲半導體圖案 32a、34a:頂部表面 34:第二犧牲半導體圖案 100:基底 102:元件隔離圖案 130:第一導電圖案 131:第二導電圖案 132:第三導電圖案 137:介電圖案 144:分離圖案 AG:氣隙 BL:位元線 GRV2:第二凹槽 H1:高度 INT:介面區 INT1:第一介面區 INT2:第二介面區 LP、LPa:著陸墊 R:凹槽 SP:間隔件結構 W1、W2:寬度 III-III'、IV-IV':線

Claims (10)

  1. 一種半導體記憶體元件，包括：基底，具有胞陣列區、第一介面區以及位於所述胞陣列區與所述第一介面區之間的第二介面區，所述胞陣列區設置有在第一方向上延伸的多個主動區；多個位元線，位於所述胞陣列區及所述第二介面區上，所述多個位元線在與所述第一方向相交的第二方向上延伸；多個介電圖案，位於所述多個位元線的頂部表面上，所述多個介電圖案沿所述多個位元線的所述頂部表面在所述第二方向上延伸且進一步延伸至所述第一介面區上；元件隔離圖案，位於所述基底上，其中所述元件隔離圖案包含在所述胞陣列區上的第一部分及在所述第一介面區上的第二部分，其中所述元件隔離圖案的所述第一部分限定所述多個主動區，其中所述元件隔離圖案的所述第二部分設置有多個第一凹槽，且其中，在以平面圖查看所述半導體記憶體元件時，所述多個第一凹槽中的每一者安置於所述多個介電圖案之中的兩個鄰近介電圖案之間，所述多個介電圖案安置於所述第一介面區上；以及多個第一犧牲半導體圖案，安置於所述第一介面區上且在所述元件隔離圖案的所述多個第一凹槽中，其中所述多個第一犧牲半導體圖案包含多晶矽。
  2. 如請求項1所述的半導體記憶體元件，更包括： 多個第一連接，位於所述多個主動區上，其中所述多個第一連接及所述多個位元線在垂直於所述第二方向的第三方向上交替且重複地安置，其中所述第一方向、所述第二方向以及所述第三方向在同一平面上，其中所述多個第一連接包含摻雜多晶矽，且其中所述第一犧牲半導體圖案的所述多晶矽為未摻雜多晶矽。
  3. 如請求項2所述的半導體記憶體元件，更包括：多個絕緣柵，位於所述第一犧牲半導體圖案之間，其中所述多個第一犧牲半導體圖案及所述多個絕緣柵沿所述第二方向交替且重複地安置。
  4. 如請求項1所述的半導體記憶體元件，更包括：多個間隔件結構，位於所述多個位元線的相對側壁上；以及多個第二犧牲半導體圖案，安置於所述第二介面區上，其中所述多個第二犧牲半導體圖案中的每一者安置於所述多個間隔件結構之中的兩個鄰近間隔件結構之間，且其中所述多個第二犧牲半導體圖案包含未摻雜多晶矽。
  5. 如請求項4所述的半導體記憶體元件，更包括：多個字元線，在垂直於所述第二方向的第三方向上延伸，其中所述第一方向、所述第二方向以及所述第三方向在同一平面上，且其中所述多個位元線及所述多個第二犧牲半導體圖案在所述第三方向上交替且重複地安置。
  6. 如請求項4所述的半導體記憶體元件，其中所述多個第一犧牲半導體圖案的頂部表面與所述多個第二犧牲半導體圖案的頂部表面處於同一水平。
  7. 如請求項1所述的半導體記憶體元件，其中所述多個第一犧牲半導體圖案的第一高度在約200埃至約800埃的範圍內。
  8. 如請求項1所述的半導體記憶體元件，其中所述多個第一犧牲半導體圖案的第一寬度隨著接近所述基底的頂部表面而減小。
  9. 如請求項8所述的半導體記憶體元件，更包括：多個間隔件結構，位於所述位元線的相對側壁上；以及多個第二犧牲半導體圖案，安置於所述第二介面區上，其中所述多個第二犧牲半導體圖案中的每一者位於所述多個間隔件結構之中的兩個鄰近間隔件結構之間，其中所述第二犧牲半導體圖案在垂直於所述第二方向的第三方向上的第二寬度大於所述第一犧牲半導體圖案在所述第三方向上的所述第一寬度，且其中所述第一方向、所述第二方向以及所述第三方向在同一平面上。
  10. 如請求項1所述的半導體記憶體元件，更包括：多個著陸墊，覆蓋所述多個介電圖案，其中，在所述第二介面區上，所述多個介電圖案包含部分地暴露所述多個位元線的所述頂部表面的多個凹槽，且其中所述多個著陸墊延伸至所述多個凹槽中且安置於所述多 個位元線的暴露的所述頂部表面上。
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