KR20210049231A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000000463 material Substances 0.000 claims abstract description 34
- 238000009413 insulation Methods 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims description 248
- 238000000034 method Methods 0.000 claims description 35
- 239000010410 layer Substances 0.000 description 114
- 238000003860 storage Methods 0.000 description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 26
- 229920005591 polysilicon Polymers 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 24
- 239000002184 metal Substances 0.000 description 24
- 238000002955 isolation Methods 0.000 description 21
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 16
- 238000005530 etching Methods 0.000 description 16
- 229910052814 silicon oxide Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000000926 separation method Methods 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000007687 exposure technique Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/50—Peripheral circuit region structures
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H01L27/10885—
-
- H01L27/1085—
-
- H01L27/10873—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
반도체 메모리 소자 및 이의 제조 방법을 제공한다. 이 장치는, 본 발명의 실시예들에 따른 반도체 메모리 소자는, 셀 어레이 영역과 경계 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역; 상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인; 상기 제 1 비트라인과 접하며 상기 제 1 리세스 영역 안에 위치하는 비트라인 컨택; 상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며; 상기 제 1 비트라인 컨택의 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴; 및 상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴을 포함한다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자는, 셀 어레이 영역과 경계 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역; 상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인; 상기 제 1 비트라인과 접하며 상기 제 1 리세스 영역 안에 위치하는 비트라인 컨택; 상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며; 상기 제 1 비트라인 컨택의 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴; 및 상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴을 포함한다.
본 발명의 일 양태에 따른 반도체 메모리 소자는, 셀 어레이 영역과 경계 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역; 상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인; 상기 제 1 비트라인과 접하며 상기 제 1 리세스 영역 안에 위치하는 비트라인 컨택; 상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며; 상기 제 1 비트라인 컨택의 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴; 상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮는 비트라인 스페이서; 상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 중심에 제 2 리세스 영역을 가지며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴; 및 상기 제 2 리세스 영역을 채우는 잔여 스페이서 패턴을 포함하되, 상기 잔여 스페이서 패턴의 상부면은 상기 경계 매립 절연 패턴의 상부면과 공면을 이룬다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는, 셀 어레이 영역과 경계 영역을 포함하는 기판; 상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역; 상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인; 상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며; 상기 제 1 비트라인의 하부 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴; 상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 차례로 덮는 제 1 내지 제 3 스페이서들, 상기 제 3 스페이서는 상기 제 2 스페이서와 다른 물질을 포함하고; 상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 중심에 제 2 리세스 영역을 가지며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴; 및 상기 제 2 리세스 영역 안에 배치되며 상기 제 3 스페이서와 동일한 물질을 포함하는 제 1 잔여 스페이서 패턴를 포함한다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자의 제조 방법은, 셀 어레이 영역과 경계 영역을 포함하는 기판을 준비하는 단계; 상기 셀 어레이 영역에서 상기 기판에 제 1 리세스 영역을 형성하는 단계; 상기 제 1 리세스 영역 안에 비트라인 컨택, 상기 비트라인 컨택과 접하는 제 1 비트라인, 상기 제 1 비트라인 및 상기 제 1 리세스 영역과 이격되는 제 2 비트라인을 형성하는 단게, 상기 제 1 비트라인과 상기 제 2 비트라인은 상기 경계 영역으로 연장되고; 상기 제 1 리세스 영역을 채우는 셀 매립 절연 패턴을 형성하는 단계; 상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인의 측벽들과 접하되, 중심에 제 2 리세스 영역을 포함하는 경계 매립 절연 패턴을 형성하는 단계; 상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮는 비트라인 스페이서를 형성하는 단계; 및 상기 제 2 리세스 영역을 채우는 잔여 스페이서 패턴을 형성하는 단계를 포함하되, 상기 잔여 스페이서 패턴은 상기 비트라인 스페이서의 일부로 형성된다.
본 발명의 실시예들에 따른 반도체 메모리 소자 및 이의 제조 방법에 따르면, 셀 영역에서 비트라인에 인접한 절연 패턴들(셀 매립 절연 패턴, 셀 절연 라이너, 비트라인 스페이서)을 형성하는 막들의 일부로, 경계 영역에서 비트라인들 사이의 공간을 채워, 비트라인 경계 배선과 이에 인접하는 스토리지 노드 컨택 또는 비트라인 컨택 간의 브릿지가 방지될 수 있다. 이로써 신뢰성이 향상된 반도체 메모리 소자를 제공할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 1c는 본 발명의 실시예들에 따라 도 1a를 C-C’선을 따라 자른 단면을 보여준다.
도 2a 내지 도 15a는 본 발명의 실시예들에 따라 도 1a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 15b는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 2c 내지 도 15c는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 C-C’선을 따라 자른 단면들을 보여준다.
도 16a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 16c는 본 발명의 실시예들에 따라 도 16a를 C-C’선을 따라 자른 단면을 보여준다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 17b는 본 발명의 실시예들에 따라 도 17a를 C-C’선을 따라 자른 단면을 보여준다.
도 18a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 18b는 본 발명의 실시예들에 따라 도 18a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 19는 본 발명의 실시예들에 따라 도 1a를 B-B’선으로 자른 단면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 1c는 본 발명의 실시예들에 따라 도 1a를 C-C’선을 따라 자른 단면을 보여준다.
도 2a 내지 도 15a는 본 발명의 실시예들에 따라 도 1a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 2b 내지 도 15b는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 2c 내지 도 15c는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 C-C’선을 따라 자른 단면들을 보여준다.
도 16a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 16c는 본 발명의 실시예들에 따라 도 16a를 C-C’선을 따라 자른 단면을 보여준다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 17b는 본 발명의 실시예들에 따라 도 17a를 C-C’선을 따라 자른 단면을 보여준다.
도 18a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 18b는 본 발명의 실시예들에 따라 도 18a를 A-A’선 및 B-B’선을 따라 자른 단면들을 보여준다.
도 19는 본 발명의 실시예들에 따라 도 1a를 B-B’선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선을 따라 자른 단면들을 보여준다. 도 1c는 본 발명의 실시예들에 따라 도 1a를 C-C'선을 따라 자른 단면을 보여준다.
도 1a 내지 도 1c를 참조하면, 반도체 기판(100, 이하, 기판이라 함)이 제공된다. 상기 기판(100)은 셀 어레이 영역(CAR)과 이에 인접한 경계 영역(INT)을 포함할 수 있다. 상기 경계 영역(INT)은 상기 셀 어레이 영역(CAR)과 주변회로 영역(미도시) 사이에 개재될 수 있다. 상기 셀 어레이 영역(CAR)에서 상기 기판(100)에 소자분리 패턴들(102)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(D1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(102)에 의해 둘러싸인 상기 기판(100)의 일부분들에 각각 해당할 수 있다. 상기 소자분리 패턴들(102)은 상기 경계 영역(INT)에 배치될 수 있다.
상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(102)은 산화물(ex, 실리콘 산화물), 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(D1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
상기 셀 어레이 영역(CAR)에서 워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(102) 및 상기 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(107)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리 패턴들(102) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 유전막(107)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다. 상기 소자 분리 패턴(102) 상의 상기 워드라인(WL)의 하부면은 상기 활성부(ACT) 상의 상기 워드라인(WL)의 하부면 보다 낮을 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 도핑된 영역(112a)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(112b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 도핑된 영역들(112a, 112b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 도핑된 영역(112a)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 도핑된 영역들(112b)은 소오스 영역에 해당될 수 있다. 상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(112a, 112b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(110, wordline capping pattern)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(110)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(110)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(110)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 기판(100) 상에는 하부 층간 절연 패턴(5c)이 배치될 수 있다. 상기 하부 층간 절연 패턴(5c)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
상기 기판(100), 상기 소자분리 패턴(102) 및 상기 워드라인 캐핑 패턴(110)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)은 평면도상 그물망 형태를 구성할 수 있다.
비트라인들(BL)이 상기 하부 층간 절연 패턴(5c) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(110) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(D1, D2)과 교차하는 제 3 방향(D3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(130), 비트라인 오믹 패턴(131) 및 비트라인 금속 함유 패턴(132)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(130)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 오믹 패턴(131)은 금속실리사이드막을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(132)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(137)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(137)은 절연 물질로 형성될 수 있다. 예컨대, 상기 비트라인 캐핑 패턴들(137)은 질화물(ex, 실리콘 질화물) 및/또는 산화질화물(ex, 실리콘 산화질화물)을 포함할 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 컨택들(DC)이 배치될 수 있다. 상기 비트라인 컨택들(DC)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 비트라인 컨택(DC)은 상기 제 1 도핑된 영역(112a)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
셀 매립 절연 패턴(141)은 상기 비트라인 컨택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 셀 매립 절연 패턴(141)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 셀 매립 절연 패턴(141)과 상기 제 1 리세스 영역(R1)의 내측벽 사이, 상기 셀 매립 절연 패턴(141)과 상기 제 1 리세스 영역(R1)의 내측벽 사이, 그리고 상기 셀 매립 절연 패턴(141)과 상기 비트라인 컨택(DC) 사이에는 셀 절연 라이너(140)가 개재될 수 있다. 상기 셀 절연 라이너(140)은 상기 셀 매립 절연 패턴(141)과 식각 선택비를 가지는 절연 물질로 형성될 수 있다. 예를 들면 상기 셀 매립 절연 패턴(141)은 실리콘 질화막으로 형성되고 상기 셀 절연 라이너(140)은 실리콘 산화막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 컨택들(BC)이 배치될 수 있다. 상기 스토리지 노드 컨택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 컨택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 컨택들(BC) 사이에는 절연 펜스(40)가 배치될 수 있다. 상기 절연 펜스(40)는 예를 들면 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막과 같은 절연막으로 형성될 수 있다. 하나의 비트라인(BL)의 일 측에는 상기 비트라인(BL)을 따라 상기 스토리지 노드 컨택들(BC)과 상기 절연 펜스(40)가 교대로 반복되어 배치될 수 있다. 상기 절연 펜스(40)의 상단의 높이는 상기 스토리지 노드 컨택들(BC)의 상단의 높이보다 높을 수 있다.
상기 스토리지 노드 컨택(BC) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(137)의 상부면을 덮으며 상기 스토리지 노드 컨택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 컨택(BC)의 중심으로부터 상기 제 2 방향(D2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다.
도시하지는 않았지만, 상기 스토리지 노드 컨택(BC)과 상기 랜딩 패드(LP) 사이에는 스토리지 노드 오믹층과 확산 방지 패턴이 개재될 수 있다. 상기 스토리지 노드 오믹층은 금속실리사이드를 포함할 수 있다. 상기 확산 방지 패턴은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 컨택(BC) 사이에는 제 1 스페이서(21), 제 2 스페이서(23) 및 제 3 스페이서(25)가 개재될 수 있다. 상기 제 1 스페이서(21)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(137)의 측벽을 덮을 수 있다. 상기 제 1 스페이서(21)는 연장되어 상기 셀 절연 라이너(140)와 상기 비트라인 컨택(DC) 사이, 상기 셀 절연 라이너(140)와 상기 제 1 리세스 영역(R1)의 내측벽 사이, 그리고 상기 셀 절연 라이너(140)와 상기 제 1 리세스 영역(R1)의 바닥면 사이에 개재될 수 있다. 상기 제 2 스페이서(23)는 상기 제 2 스페이서(23)는 상기 제 1 스페이서(21)와 상기 제 3 스페이서(25) 사이에 개재될 수 있다. 상기 제 2 스페이서(23)의 하단은 상기 하부 층간 절연 패턴(5c)의 상부면, 상기 셀 절연 라이너(140)의 상단 그리고 상기 셀 매립 절연 패턴(141)의 상단과 접할 수 있다. 상기 제 3 스페이서(25)의 하단은 상기 하부 층간 절연 패턴(5c)의 측면을 덮고 상기 셀 매립 절연 패턴(141)의 상부면과 접할 수 있다. 상기 제 2 스페이서(23)는 상기 제 1 스페이서(21) 및 상기 제 3 스페이서(25)와 식각 선택비를 가지는 절연 물질을 포함할 수 있다. 예를 들면 상기 제 2 스페이서(23)는 실리콘 산화막으로 형성되고 상기 제 1 및 제 3 스페이서들(21, 25)은 실리콘 산화막으로 형성될 수 있다. 또는 상기 제 2 스페이서(23)는 에어 갭 영역일 수 있다.
상기 제 2 및 제 3 스페이서들(23, 25)의 상부면은 상기 제 1 스페이서(21)의 상부면 보다 낮으며 상기 제 1 스페이서(21)의 측벽이 노출될 수 있다. 상기 제 1 스페이서(21)의 상부 측벽과 상기 랜딩 패드(LP) 사이에는 제 4 스페이서(27b)가 개재될 수 있다. 상기 제 4 스페이서(27b)은 상기 제 2 스페이서(23)의 상부면과 접할 수 있다. 상기 스토리지 노드 컨택(BC)의 상부면은 상기 제 3 스페이서(25)의 상부면보다 낮으며 상기 제 3 스페이서(25)의 상부 측벽을 노출시킬 수 있다. 상기 제 3 스페이서(25)의 상부 측벽과 상기 랜딩 패드(LP) 사이에는 제 5 스페이서(27c)가 개재될 수 있다. 상기 제 4 스페이서(27b)와 상기 제 5 스페이서(27c)는 동일한 물질을 포함할 수 있다. 상기 제 1 내지 제 5 스페이서들(21, 23, 25, 27b, 27c)은 비트라인 스페이서(SP)를 구성할 수 있다.
상기 랜딩 패드들(LP)은 랜딩 패드 분리 패턴(148)에 의해 서로 이격될 수 있다. 상기 랜딩 패드 분리 패턴(148)은 상기 비트라인 캐핑 패턴(137)의 속으로 연장되며 상기 제 2 스페이서(23)의 상부면과 접할 수 있다. 상기 랜딩 패드 분리 패턴(148)은 예를 들면 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중 적어도 하나의 절연 물질을 포함할 수 있다. 상기 랜딩 패드 분리 패턴(158)은 상기 절연 펜스(40) 속으로 연장될 수 있다.
상기 경계 영역(INT)에서 상기 소자분리 패턴(102)은 경계 식각 저지 패턴(5b)으로 덮일 수 있다. 상기 경계 식각 저지 패턴(5b)은 상기 하부 층간 절연 패턴(5c)과 동일한 물질 및 동일한 구조를 가질 수 있다. 상기 비트라인들(BL)의 단부들은 상기 경계 영역(INT)으로 연장되어 상기 경계 식각 저지 패턴(5b)과 접할 수 있다. 상기 경계 영역(INT)에서 상기 비트라인(BL)의 측면, 상기 비트라인 캐핑 패턴(137)의 측면 그리고 상기 경계 식각 저지 패턴(5b)의 상부면은 제 1 잔여 스페이서 패턴(21r)으로 덮일 수 있다. 평면적으로 상기 제 1 잔여 스페이서 패턴(21r)은 상기 제 1 스페이서(21)와 연결될 수 있으며 서로 동일한 물질을 포함할 수 있다.
상기 제 1 잔여 스페이서 패턴(21r)은 경계 절연 라이너(140r)과 접할 수 있다. 상기 경계 절연 라이너(140r)는 상기 셀 절연 라이너(140)과 동일한 물질을 포함할 수 있다. 상기 경계 절연 라이너(140r)는 경계 매립 절연 패턴(141r)과 접할 수 있다. 상기 경계 매립 절연 패턴(141r)은 상기 셀 매립 절연 패턴(141)과 동일한 물질을 포함할 수 있다. 상기 경계 절연 라이너(140r)과 상기 경계 매립 절연 패턴(141r)은 서로 이웃하는 비트라인들(BL)의 측벽들 그리고 서로 이웃하는 비트라인 캐핑 패턴들(137)의 측벽들에 인접하며 이들 사이의 상기 경계 식각 저지 패턴(5b)을 덮을 수 있다. 상기 경계 절연 라이너(140r)의 중심에는 제 2 리세스 영역(R2)이 형성된다. 상기 제 2 리세스 영역(R2) 안에는 제 3 잔여 스페이서 패턴(25r)이 배치될 수 있다. 상기 제 3 잔여 스페이서 패턴(25r)과 상기 경계 매립 절연 패턴(141r) 사이에는 제 2 잔여 스페이서 패턴(23r)이 개재될 수 있다. 상기 제 2 잔여 스페이서 패턴(23r)은 상기 제 2 스페이서(23)과 동일한 물질을 포함할 수 있다. 상기 제 3 잔여 스페이서 패턴(25r)은 상기 제 3 스페이서(25)와 동일한 물질을 포함할 수 있다.
상기 제 1 잔여 스페이서 패턴(21r), 상기 경계 매립 절연 패턴(141r) 및 상기 제 3 잔여 스페이서 패턴(25r)은 상기 비트라인 캐핑 패턴(137)의 상부면과 동일한 높이의 상부면들을 가질 수 있다. 상기 경계 절연 라이너(140r) 및 상기 제 2 잔여 스페이서 패턴(23r)의 상부면들은 상기 비트라인 캐핑 패턴(137)의 상부면 보다 낮은 위치를 가질 수 있다. 상기 경계 절연 라이너(140r)은 이에 인접하는 상기 제 1 잔여 스페이서 패턴(21r)과 상기 경계 매립 절연 패턴(141r)의 상부 측벽들을 노출시킬 수 있다. 제 4 잔여 스페이서 패턴(27r1)이 상기 제 1 잔여 스페이서 패턴(21r)과 상기 경계 매립 절연 패턴(141r)의 상부 측벽들 사이에 개재될 수 있다.
상기 제 2 잔여 스페이서 패턴(23r)은 이에 인접하는 상기 경계 매립 절연 패턴(141r)과 상기 제 3 잔여 스페이서 패턴(25r)의 상부 측벽들을 노출시킬 수 있다. 제 5 잔여 스페이서 패턴(27r2)은 상기 경계 매립 절연 패턴(141r)과 상기 제 3 잔여 스페이서 패턴(25r)의 상부 측벽들 사이에 개재될 수 있다. 상기 제 4 및 제 5 잔여 스페이서 패턴들(27r1, 27r2)은 상기 제 4 및 제 5 스페이서들(27b, 27c)와 동일한 물질을 포함할 수 있다. 상기 제 4 및 제 5 잔여 스페이서 패턴들(27r1, 27r2)은 상기 비트라인 캐핑 패턴(137)의 상부면과 공면을 이룰 수 있다.
도 1c의 단면에서 상기 제 2 잔여 스페이서 패턴(23r)은 상기 경계 식각 저지 패턴(5b), 상기 제 1 잔여 스페이서 패턴(21r), 상기 경계 절연 라이너(140r) 및 상기 경계 매립 절연 패턴(141r)의 측벽들을 덮을 수 있다. 상기 제 3 잔여 스페이서 패턴(25r)의 일부는 상기 제 2 잔여 스페이서 패턴(23r)의 측벽을 덮을 수 있다. 상기 제 3 잔여 스페이서 패턴(25r) 상부에 경계 절연 펜스(40r)가 배치될 수 있다. 상기 경계 절연 펜스(40r)은 상기 절연 펜스(40)과 동일한 물질을 포함할 수 있다. 상기 경계 절연 펜스(40r)은 상기 제 3 잔여 스페이서 패턴(25r) 속에 배치될 수 있으며 상기 제 3 잔여 스페이서 패턴(25r)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
평면적 관점에서, 상기 제 1 스페이서(21)와 상기 제 1 잔여 스페이서 패턴(21r)은 서로 일체형으로 연결될 수 있다. 상기 제 2 스페이서(23)와 상기 제 2 잔여 스페이서 패턴(23r)은 서로 일체형으로 연결될 수 있다. 상기 제 3 스페이서(25)와 상기 제 3 잔여 스페이서 패턴(25r)은 서로 일체형으로 연결될 수 있다. 상기 제 4 및 제 5 스페이서들(27b, 27c)은 상기 제 4 잔여 스페이서 패턴(27r1)과 일체형으로 연결될 수 있다.
상기 경계 영역(INT)에서 상기 비트라인 캐핑 패턴들(137) 상에는 상부 층간 절연 패턴(152)이 배치될 수 있다. 상기 상부 층간 절연 패턴(152) 내에는 경계 배선(150)이 배치될 수 있다. 상기 경계 배선(150)은 상기 비트라인들(BL)의 단부와 연결되거나 또는 주변회로에 위치하는 회로들과 연결될 수 있다. 상기 경계 배선들(150)은 상기 랜딩 패드(LP)와 동일한 물질을 포함할 수 있다.
본 발명에서는 경계 영역에서 비트라인들(BL) 사이의 공간이 상기 경계 매립 절연 패턴(141r)과 잔여 스페이서 패턴들(21r, 23r, 25r, 27r1, 27r2) 등으로 매립된다. 상기 잔여 스페이서 패턴들(21r, 23r, 25r, 27r1, 27r2)은 상기 비트라인 스페이서(SP)의 일부로 구성될 수 있다. 이로써 상기 경계 배선(150)과 이에 인접하는 스토리지 노드 컨택(BC) 또는 비트라인 컨택(DC) 간의 브릿지를 방지할 수 있다. 이로써 반도체 메모리 소자의 오작동을 방지하고 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 15a는 본 발명의 실시예들에 따라 도 1a의 평면도를 가지는 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 2b 내지 도 15b는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 A-A'선 및 B-B'선을 따라 자른 단면들을 보여준다. 도 2c 내지 도 15c는 본 발명의 실시예들에 따라 도 2a 내지 도 15a를 각각 C-C'선을 따라 자른 단면들을 보여준다.
도 2a 내지 도 2c를 참조하면, 셀 어레이 영역(CAR)과 경계 영역(INT)을 가지는 기판(100)이 제공 된다. 상기 기판(100)에 소자분리 패턴들(102)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 소자분리 패턴(102)은 상기 경계 영역(INT)의 전체를 덮을 수 있다. 상기 활성부들(ACT)은 상기 경계 영역(INT)에는 형성되지 않을 수 있다. 상기 기판(100)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(102)는 상기 소자분리 트렌치를 채울 수 있다. 상기 소자 분리 패턴들(102)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 물질로 형성될 수 있다. 평면적으로, 상기 활성부들(ACT)은 제 1 방향(D1)으로 서로 평행하도록 배열될 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(102)을 패터닝하여, 그루브들을 형성할 수 있다. 이때 상기 기판(100)과 상기 소자분리 패턴들(102)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(102)이 상기 기판(100) 보다 식각이 잘되도록 할 수 있다. 이로써 상기 그루브들의 바닥면은 굴곡질 수 있다. 즉, 상기 그루브들의 바닥면은 상기 소자분리 패턴들(102)에서 상기 기판(100)에서보다 깊을 수 있다.
상기 그루브들 안에 각각 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 워드라인들(WL)을 형성하기 전에 게이트 유전막(107)을 상기 그루브들의 내면 상에 형성할 수 있다. 상기 게이트 유전막(107)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 상기 게이트 유전막(107)은 예를 들면 실리콘 산화막, 실리콘 질화막 및/또는 금속산화막으로 형성될 수 있다. 이어서, 게이트 도전막을 적층하여 상기 그루브들을 채우고 에치백하여 상기 워드라인들(WL)을 형성할 수 있다. 상기 게이트 도전막은 예를 들면 불순물이 도핑된 폴리실리콘, 금속 질화막 및/또는 금속으로 형성될 수 있다. 상기 워드라인들(WL)의 상부면들은 상기 활성부들(ACT)의 상부면들 보다 낮도록 리세스 될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장되도록 형성될 수 있다. 상기 기판(100) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(110)을 형성할 수 있다. 상기 워드라인 캐핑 패턴들(110)과 상기 소자분리 패턴(102)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 도핑된 영역들(112a, 112b)을 형성할 수 있다.
도 3a 내지 도 3c를 참조하면, 상기 기판(100)의 전면 상에 식각 저지막과 제 1 폴리실리콘막을 차례대로 적층할 수 있다. 상기 제 1 폴리실리콘막을 패터닝하여 폴리실리콘 마스크 패턴(130a)을 형성할 수 있다. 상기 폴리실리콘 마스크 패턴(130a)을 식각 마스크로 이용하여 상기 식각 저지막, 상기 소자분리 패턴(102), 상기 기판(100) 및 상기 워드라인 캐핑 패턴(110)을 식각하여 제 1 리세스 영역(R1)을 형성하는 동시에 상기 셀 어레이 영역(CAR)에서 셀 식각 저지 패턴(5a)을 형성할 수 있다. 이때 상기 경계 영역(INT)에서 경계 식각 저지 패턴(5b)을 형성할 수 있다.
상기 식각 저지 패턴들(5a, 5b)은 실리콘 산화막, 실리콘질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 셀 식각 저지 패턴(5a)은 복수개의 서로 이격된 섬 형태로 형성될 수 있다. 상기 셀 식각 저지 패턴(5a)은 이웃하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다. 상기 제 1 리세스 영역(R1)는 평면적으로 그물망 형태로 형성될 수 있다. 상기 제 1 리세스 영역(R1)는 상기 제 1 도핑된 영역들(112a)을 노출시킬 수 있다.
도 4a 내지 도 4c를 참조하면, 상기 기판(100)의 전면 상에 제 2 폴리실리콘막(129)을 적층하여 상기 제 1 리세스 영역(R1)을 채울 수 있다. 그리고 상기 제 2 폴리실리콘막(129)에 대해 평탄화 식각 공정을 진행하여 상기 폴리실리콘 마스크 패턴(130a) 상의 상기 제 2 폴리실리콘막(129)을 제거하고 상기 폴리실리콘 마스크 패턴(130a)의 상부면을 노출시킬 수 있다. 상기 폴리실리콘 마스크 패턴(130a)과 상기 제 2 폴리실리콘막(129) 상에 비트라인 오믹층(131a), 비트라인 금속함유막(132a)과 비트라인 캐핑막(137a)을 차례로 적층할 수 있다. 상기 비트라인 오믹층(131a)은 코발트 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 상기 비트라인 오믹층(131a)은 상기 폴리실리콘 마스크 패턴(130a)과 상기 제 2 폴리실리콘막(129) 상에 금속막을 증착한 후 열처리 공정을 진행하여 상기 폴리실리콘 마스크 패턴(130a)과 상기 제 2 폴리실리콘막(129)의 폴리실리콘과 상기 금속막을 반응시켜 금속 실리사이드를 형성한 후에 미반응된 금속막을 제거함으로써 형성될 수 있다. 상기 비트라인 금속함유막(132a)은 예를 들면 텅스텐을 포함할 수 있다. 상기 비트라인 캐핑막(137a)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 비트라인 캐핑막(137a) 상에 비트라인(BL)의 평면 형태를 한정하는 제 1 마스크 패턴들(139)을 형성할 수 있다. 상기 제 1 마스크 패턴들(139)는 예를 들면 ACL(Amorphous Carbon Layer), 실리콘 산화막, SOH(Spin on Hardmask)이나 포토레지스트 패턴과 같이 상기 비트라인 캐핑막(137a)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 제 1 마스크 패턴들(139)는 상기 제 1 및 제 2 방향들(D1, D2)과 모두 교차하는 제 3 방향(D3) 쪽으로 연장될 수 있다.
도 5a 내지 도 5c를 참조하면, 상기 제 1 마스크 패턴들(139)을 식각 마스크로 이용하여 상기 비트라인 캐핑막(137a), 상기 비트라인 금속함유막(132a), 상기 비트라인 오믹층(131a), 상기 폴리실리콘 마스크 패턴(130a) 및 상기 제 2 폴리실리콘막(129)을 차례대로 식각하여 비트라인 폴리실리콘 패턴(130), 비트라인 오믹 패턴(131)과 비트라인 금속 함유 패턴(132)로 이루어지는 비트라인(BL)과 비트라인 컨택(DC), 및 비트라인 캐핑 패턴(137)을 형성할 수 있다. 그리고 상기 식각 저지 패턴들(5a, 5b)의 상부면들과 상기 제 1 리세스 영역(R1)의 내측벽 및 바닥면의 일부를 노출시킬 수 있다. 상기 제 1 마스크 패턴들(139)을 제거할 수 있다.
도 6a 내지 도 6c를 참조하면, 상기 기판(100)의 전면 상에 제 1 스페이서막(21a), 절연 라이너막(140a), 매립 절연막(141a)을 콘포말하게 형성할 수 있다. 상기 매립 절연막(141a)은 상기 제 1 리세스 영역(R1)을 채울 수 있을 정도의 두께를 가질 수 있다. 상기 제 1 스페이서막(21a)과 상기 매립 절연막(141a)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 절연 라이너막(140a)은 예를 들면 실리콘 산화막을 포함할 수 있다. 그리고 상기 매립 절연막(141a) 상에 상기 경계 영역(INT)을 덮되 상기 셀 어레이 영역(CAR)을 노출시키는 제 2 마스크 패턴(142)을 형성할 수 있다. 상기 제 2 마스크 패턴(142)은 예를 들면 ACL(Amorphous Carbon Layer), 실리콘 산화막, SOH(Spin on Hardmask)이나 포토레지스트 패턴 중 적어도 하나의 단일막 또는 다중막을 포함할 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 제 2 마스크 패턴(142)을 식각 마스크로 이용하여 상기 셀 어레이 영역(CAR)에 위치하는 매립 절연막(141a), 절연 라이너막(140a) 및 제 1 스페이서막(21a)에 대하여 이방성 식각 공정을 진행하여 상기 셀 식각 저지 패턴(5a)의 상부면을 노출시키는 동시에 상기 제 1 리세스 영역(R1) 안에 셀 절연 라이너(140)와 셀 매립 절연 패턴(141)을 형성할 수 있다. 그리고 제 1 스페이서(21)를 형성할 수 있다. 상기 경계 영역(INT)에는 제 1 잔여 스페이서 패턴(21r), 경계 절연 라이너(140r) 및 경계 매립 절연 패턴(141r)이 남을 수 있다. 그리고 상기 제 2 마스크 패턴(142)을 제거하여 상기 경계 매립 절연 패턴(141r)을 노출시킬 수 있다. 상기 셀 매립 절연 패턴(141)과 상기 경계 매립 절연 패턴(141r)은 상기 매립 절연막(141a)의 일부로 형성될 수 있다. 상기 셀 절연 라이너(140)와 상기 경계 절연 라이너(140r)은 상기 절연 라이너막(140a)의 일부로 형성될 수 있다. 상기 제 1 스페이서(21)와 상기 제 1 잔여 스페이서 패턴(21r)은 상기 제 1 스페이서막(21a)의 일부로 형성될 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 기판(100)의 전면 상에 제 2 스페이서막(미도시)을 콘포말하게 적층하고 이방성 식각하여 상기 셀 어레이 영역(CAR)에서 상기 제 1 스페이서(21)의 측벽을 덮는 제 2 스페이서(23)를 형성할 수 있다. 상기 제 2 스페이서막은 예를 들면 실리콘 산화막을 포함할 수 있다. 그리고 상기 하부 층간 절연 패턴(5c)에 대하여 이방성 식각 공정을 진행하여 상기 기판(100)의 상부면을 노출시키는 동시에 상기 비트라인(BL)과 상기 제 2 스페이서(23) 아래에 하부 층간 절연 패턴(5c)을 남길 수 있다. 이때 상기 경계 영역(INT)에서 상기 경계 매립 절연 패턴(141r)의 상부도 제거될 수 있다. 또한 상기 경계 매립 절연 패턴(141r)의 측벽을 덮는 제 2 잔여 스페이서 패턴(23r)도 형성될 수 있다. 상기 제 2 스페이서(23)와 상기 제 2 잔여 스페이서 패턴(23r)은 상기 제 2 스페이서막의 일부로 형성될 수 있다. 이때 이웃하는 비트라인들(BL) 사이에서 상기 경계 매립 절연 패턴(141r)의 중심 부분도 식각되어 제 2 리세스 영역(R2)이 형성될 수 있다. 도 8c의 단면에서 상기 제 2 잔여 스페이서 패턴(23r)은 상기 경계 식각 저지 패턴(5b), 상기 제 1 잔여 스페이서 패턴(21r), 상기 경계 절연 라이너(140r) 및 상기 경계 매립 절연 패턴(141r)의 측벽들을 덮을 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 기판(100)의 전면 상에 제 3 스페이서막(25a)을 콘포말하게 형성할 수 있다. 상기 제 3 스페이서막(25a)은 상기 경계 영역(INT)에서 상기 제 2 리세스 영역(R2) 및 인접하는 제 2 잔여 스페이서 패턴들(23r) 사이의 공간을 채울 수 있다. 도 9c의 단면에서 상기 제 3 스페이서막(25a)은 상기 경계 매립 절연 패턴(141r)의 상부면 및 상기 제 2 잔여 스페이서 패턴(23r)의 측벽을 덮을 수 있다. 상기 제 3 스페이서막(25a)은 예를 들면 실리콘 질화막을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제 3 스페이서막(25a)에 대하여 전면 이방성 식각 공정을 진행하여, 제 2 스페이서(23)의 측벽을 덮는 제 3 스페이서(25)를 형성하는 동시에 상기 셀 어레이 영역(CAR)에서 상기 기판(100)의 상기 제 2 도핑된 영역들(112b)을 노출시키는 제 1 그루브들(G1)을 형성할 수 있다. 이때 상기 경계 영역(INT)에서는 인접하는 상기 제 2 잔여 스페이서 패턴들(23r) 사이에 제 3 잔여 스페이서 패턴(25r)이 잔존할 수 있다. 상기 제 3 스페이서(25)와 상기 제 3 잔여 스페이서 패턴(25r)은 상기 제 3 스페이서막(25a)의 일부로 형성될 수 있다. 상기 제 3 스페이서(25)는 손상된 상기 제 1 스페이서(21)의 상부를 보강하고 상기 제 2 스페이서(23)의 상부를 덮어 후속의 세정 공정의 세정액이 상기 비트라인(BL) 쪽으로 침투하는 것을 막는 역할을 할 수 있다. 이로써 상기 비트라인(BL)의 손상을 방지할 수 있다. 상기 이방성 식각 공정에 의해 상기 셀 어레이 영역(CAR)에서 상기 비트라인들(BL)옆에 노출된 상기 기판(100)의 상부도 일부 식각될 수 있다.
도 11a 내지 도 11c를 참조하면, 불순물이 도핑된 폴리실리콘막을 상기 기판(100)의 전면상에 적층하여 상기 제 1 그루브들(G1)을 채운다. CMP(Chemical Mechanical Polishing) 공정을 진행하여 상기 비트라인 캐핑 패턴(137)의 상부면을 노출시키는 동시에 상기 제 1 그루브들(G1) 안에 도전 패턴(50)을 형성할 수 있다. 상기 CMP 공정으로 상기 비트라인 캐핑 패턴(137), 상기 제 1 내지 제 3 스페이서들(21, 23, 25), 상기 잔여 스페이서 패턴들(21r, 23r, 25r), 상기 경계 매립 절연 패턴(141r) 및 상기 경계 절연 라이너(140r)의 상부도 일부 제거되고, 이들은 서로 동일한 높이의 평탄한 상부면들을 가지게 될 수 있다. 이로써 상기 경계 매립 절연 패턴(141r)은 'U'자형 단면을 가질 수 있다. 상기 도전 패턴(50)은 상기 경계 영역(INT)에는 형성되지 않는다.
도 12a 내지 도 12c를 참조하면, 상기 도전 패턴(50)을 식각하여 서로 이격된 예비 스토리지 노드 컨택들(50a)을 형성할 수 있다. 그리고 절연물질로 상기 예비 스토리지 노드 컨택들 (50a) 사이의 공간을 채우고 에치백 공정을 진행하여 상기 예비 스토리지 노드 컨택들(50a) 사이에 절연 펜스(40)를 형성할 수 있다. 이때 상기 경계 영역(INT)에서 경계 절연 펜스(40r)도 형성될 수 있다. 상기 경계 절연 펜스(40r)의 하부면은 상기 절연 펜스(40)의 하부면보다 높게 형성될 수 있다. 상기 절연 펜스(40)와 상기 경계 절연 펜스(40r)는 실리콘 산화막, 실리콘 질화막 및 실리콘산화질화막 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 셀 어레이 영역(CAR)에서 상기 예비 스토리지 노드 컨택(50a)의 상부를 일부 제거하여 상기 제 3 스페이서(25)의 상부 측벽을 노출시킬 수 있다. 그리고 상기 제 2 및 제 3 스페이서들(23, 25)의 상부를 일부 제거하여 상기 제 1 스페이서(21)의 상부 측벽을 노출시키는 제 1 홀(H1)을 형성할 수 있다. 이때 상기 제 2 및 제 3 스페이서들(23, 25)의 상부면들의 높이는 상기 예비 스토리지 노드 컨택(50a)의 상부면의 높이와 동일/유사할 수 있다. 상기 제 2 스페이서(23)의 일부를 제거할 때 상기 경계 영역(INT)에서 상기 제 2 잔여 스페이서 패턴(23r)과 상기 경계 절연 라이너(140r)의 일부도 제거되어 각각 제 2 홀(H2)과 제 3 홀(H3)이 형성될 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 예비 스토리지 노드 컨택(50a)의 일부를 제거하여 상기 제 3 스페이서(25)의 상부 측벽을 노출시키고 스토리지 노드 컨택(BC)을 형성할 수 있다. 상기 기판(100)의 전면 상에 제 4 스페이서막(27a)을 콘포말하게 형성할 수 있다. 상기 제 4 스페이서막(27a)은 상기 제 2 홀(H2)과 상기 제 3 홀(H3)을 채우는 동시에 상기 제 1 스페이서(21)의 상부 측벽, 상기 제 3 스페이서(25)의 상부 측벽 및 상기 스토리지 노드 컨택(BC)의 상부면을 덮을 수 있다. 상기 제 4 스페이서막(27a)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 제 4 스페이서막(27a)에 대하여 이방성 식각 공정을 진행하여 상기 제 1 스페이서(21)의 상부 측벽을 덮는 제 4 스페이서(27b), 상기 제 3 스페이서(25)의 상부 측벽을 덮는 제 5 스페이서(27c)를 형성할 수 있다. 또한 이때 상기 제 2 홀(H2) 안에 제 4 잔여 스페이서 패턴(27r1) 그리고 제 3 홀(H3) 안에 제 5 잔여 스페이서 패턴(27r2)을 형성할 수 있다. 그리고 상기 스토리지 노드 컨택(BC)의 상부면이 노출될 수 있다. 상기 제 4 스페이서(27b), 상기 제 5 스페이서(27c), 상기 제 4 잔여 스페이서 패턴(27r1), 및 상기 제 5 잔여 스페이서 패턴(27r2)은 모두 상기 제 4 스페이서막(27a)의 일부로 형성될 수 있다. 이와 같은 과정으로 상기 경계 영역(INT)에서 상기 비트라인들(BL) 사이의 공간은 상기 경계 매립 절연 패턴(141r), 상기 경계 절연 라이너(140r), 및 잔여 스페이서 패턴들(21r, 23r, 25r, 27r1, 27r2)로 매립될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 세정 공정을 진행하여 상기 스토리지 노드 컨택(BC)의 상부면 상의 식각 부산물 등을 제거할 수 있다. 도시하지는 않았지만, 상기 스토리지 노드 컨택(BC)의 상부면에 오믹층(미도시)을 형성할 수 있다. 상기 오믹층은 예를 들면 예를 들면 코발트 실리사이드와 같은 금속 실리사이드막으로 형성될 수 있다. 상기 오믹층을 형성한 후에 상기 기판(100)의 전면 상에 확산 방지막을 콘포말하게 형성할 수 있다. 상기 확산 방지막은 예를 들면 티타늄질화막, 탄탈륨 질화막 또는 텅스텐 질화막으로 형성될 수 있다. 상기 기판(100)의 전면 상에, 금속 함유막을 형성하여 상기 비트라인 캐핑 패턴들(137) 사이의 공간을 채우고 패터닝하여 랜딩 패드들(LP)를 형성할 수 있다. 상기 금속 함유막은 예를 들면 텅스텐일 수 있다. 상기 랜딩 패드들(LP)을 형성할 때 상기 경계 영역(INT)에서 경계 배선들(150)이 형성될 수 있다. 그리고 상기 랜딩 패드들(LP) 사이에 랜딩 패드 분리 패턴(148)을 형성할 수 있다. 또한 상기 경계 배선들(150) 사이에 상부 층간절연 패턴(152)을 형성할 수 있다.
본 발명에서는 경계 영역에서 비트라인들(BL) 사이의 공간이 상기 경계 매립 절연 패턴(141r)과 잔여 스페이서 패턴들(21r, 23r, 25r, 27r1, 27r2) 등으로 매립된다. 만약, 상기 경계 영역(INT)에서 비트라인들(BL) 사이의 공간이 일부 채워지지 않는다면, 랜딩 패드(LP)와 경계 배선(150)을 형성하기 위해 도전막을 형성할 때, 경계 영역(INT)에서 상기 도전막이 비트라인들(BL) 사이에 들어가고 잔존하여 상기 경계 배선(150)이 이에 인접하는 스토리지 노드 컨택(BC) 또는 비트라인 컨택(DC)와 전기적으로 연결되는 브릿지가 발생할 수 있다. 그러나 본 발명에서는 셀 영역에서 비트라인에 인접한 절연 패턴들(셀 매립 절연 패턴, 셀 절연 라이너, 비트라인 스페이서)을 형성하는 막들의 일부로, 경계 영역에서 비트라인들 사이의 공간을 채워, 비트라인 경계 배선과 이에 인접하는 스토리지 노드 컨택 또는 비트라인 컨택 간의 브릿지가 방지될 수 있다. 이로써 반도체 메모리 소자의 오작동을 방지하고 신뢰성을 향상시킬 수 있다.
도 16a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 16b는 본 발명의 실시예들에 따라 도 16a를 A-A'선 및 B-B'선을 따라 자른 단면들을 보여준다. 도 16c는 본 발명의 실시예들에 따라 도 16a를 C-C'선을 따라 자른 단면을 보여준다.
도 16a 내지 도 16c를 참조하면, 본 예에 따른 반도체 메모리 소자는 도 1a 내지 도 1c의 제 4 스페이서(27b), 제 5 스페이서(27c), 제 4 잔여 스페이서 패턴(27r1) 및 제 5 잔여 스페이서 패턴(27r2)를 포함하지 않는다. 셀 어레이 영역(CAR)에서 제 1 내지 제 3 스페이서들(21, 23, 25)은 비트라인 스페이서(SP)를 구성할 수 있다. 상기 제 1 내지 제 3 스페이서들(21, 23, 25)의 상부면들은 같은 높이에 위치할 수 있다. 경계 영역(INT)에서 제 1 내지 제 3 잔여 스페이서 패턴들(21r, 23r, 25r), 경계 매립 절연 패턴(141r) 및 경계 절연 라이너(140r)의 상부면들을은 비트라인 캐핑 패턴(137)의 상부면과 같은 높이에 위치할 수 있다. 그 외의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 17b는 본 발명의 실시예들에 따라 도 17a를 C-C'선을 따라 자른 단면을 보여준다. 도 17a를 A-A'선 및 B-B'선을 따라 자른 단면들은 도 1b와 동일/유사할 수 있다.
도 17a 및 도 17b를 참조하면, 셀 어레이 영역(CAR)에 인접한 경계 영역(INT)에 더미 워드라인들(DWL)의 일부가 배치될 수 있다. 상기 더미 워드라인(DWL)은 실제로 동작하지 않는다. 도 17b의 단면에서 제 3 잔여 스페이서 패턴(25r)은 상기 더미 워드라인들(DWL)과 중첩될 수 있다. 또한 상기 더미 워드라인들(DWL) 상에 워드라인 캐핑 패턴(110), 제 1 리세스 영역(R1), 제 1 스페이서(21), 셀 절연 라이너(140) 및 셀 매립 절연 패턴(141)이 배치될 수 있다. 그 외의 구성은 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 더미 워드라인들(DWL)은 식각 및 증착 공정들에서 셀 어레이 영역(CAR)의 가장자리에도 공정 조건들을 동일하게 하여 정확한 패턴 형성을 위해 형성될 수 있다. 도 17a 및 도 17b의 반도체 메모리 소자는 도 6c에서 제 2 마스크 패턴(142)이 더미 워드라인들(DWL)을 덮도록 형성한 후에 후속 공정을 진행함으로써 제조될 수 있다.
도 18a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 18b는 본 발명의 실시예들에 따라 도 18a를 A-A'선 및 B-B'선을 따라 자른 단면들을 보여준다.
도 18a 및 도 18b를 참조하면, 기판(100) 상에 서로 이격된 제 1 내지 제 3 비트라인들(BL1, BL2, BL3)이 배치될 수 있다. 상기 제 1 내지 제 3 비트라인들(BL1, BL2, BL3)은 각각 차례로 적층된 비트라인 폴리실리콘 패턴(130), 비트라인 오믹 패턴(131) 및 비트라인 금속 함유 패턴(132)을 포함할 수 있다. 상기 제 2 비트라인(BL2)은 상기 제 1 및 제 3 비트라인들(BL1, BL3) 사이에 위치할 수 있다. 상기 제 2 비트라인(BL2)은 상기 제 1 비트라인(BL1)과 제 1 간격(DS1)으로 이격될 수 있다. 상기 제 2 비트라인(BL2)은 상기 제 3 비트라인(BL3)과 제 2 간격(DS2)으로 이격될 수 있다. 상기 제 1 간격(DS1)은 상기 제 2 간격(DS2)보다 클 수 있다. 상기 제 1 및 제 2 비트라인들(BL1, BL2) 사이에서 제 4 잔여 스페이서 패턴들(27r1) 사이에 제 3 잔여 스페이서(25r)과 제 6 잔여 스페이서 패턴(27r3)이 개재될 수 있다. 상기 제 6 잔여 스페이서 패턴(27r3)은 상기 제 4 잔여 스페이서 패턴(27r1)과 동일한 물질을 포함할 수 있다. 상기 제 2 비트라인(BL2)과 상기 제 3 비트라인(BL3) 사이에는 제 3 잔여 스페이서 패턴(25r)이 개재되지 않는다. 상기 제 1 및 제 2 비트라인들(BL1, BL2) 사이에 위치하는 제 2 잔여 스페이서 패턴(23r)의 폭은 상기 제 2 및 제 3 비트라인들(BL2, BL3) 사이에 위치하는 제 2 잔여 스페이서 패턴(23r)의 폭 보다 작을 수 있다. 그 외의 구조는 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19는 본 발명의 실시예들에 따라 도 1a를 B-B'선으로 자른 단면도이다.
도 19를 참조하면, 본 예에 따른 반도체 메모리 소자에 따르면 경계 영역(INT)에 배치되는 비트라인들(BL)의 상부들 사이 그리고 비트라인 캐핑 패턴들(137) 사이에 제 2 잔여 스페이서 패턴(23r)과 경계 절연 라이너(140r)이 개재되지 않을 수 있다. 제 3 잔여 스페이서 패턴(25r)과 경계 매립 절연 패턴(141r) 사이에는 제 4 잔여 스페이서 패턴(27r1) 만이 잔존할 수 있다. 상기 비트라인들(BL) 하단에 인접하여 상기 경계 절연 라이너(140r)이 제 1 잔여 스페이서 패턴(21r)과 상기 경계 매립 절연 패턴(141r) 사이에 잔존할 수 있다. 또한제 5 잔여 스페이서 패턴(27r2)이 상기 비트라인들(BL)의 하단에 인접하도록 연장될 수 있다. 그 외의 구성은 도 1a 내지 도 1c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19의 반도체 메모리 소자는 도 14a 내지 도 14c의 단계에서 제 2 잔여 스페이서 패턴들(23r)이 모두 제거되고 경계 절연 라이너(140r)의 상부가 제거됨으로써 형성될 수 있다. 이렇게 상기 제 2 잔여 스페이서 패턴들(23r)이 모두 제거되고 경계 절연 라이너(140r)의 상부가 제거되더라도 상기 제 4 및 제 5 잔여 스페이서 패턴들(27r1, 27r2)로 채워진다. 따라서 랜딩 패드(LP)와 상기 경계 배선(150)을 형성할 때 상기 경계 영역(INT)에서 금속 함유막이 상기 비트라인들(BL) 사이로 들어가지 않아, 상기 경계 배선(150)과 인접하는 스토리지 노드 컨택(BC) 또는 비트라인 컨택(DC) 간의 브릿지를 방지할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 셀 어레이 영역과 경계 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역(R1);
상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인;
상기 제 1 비트라인과 접하며 상기 제 1 리세스 영역 안에 위치하는 비트라인 컨택;
상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며;
상기 제 1 비트라인 컨택의 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴; 및
상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴을 포함하는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 비트라인들 상에 각각 배치되는 비트라인 캐핑 패턴을 더 포함하되,
상기 경계 매립 절연 패턴은 연장되어 상기 비트라인 캐핑 패턴의 측면을 덮고,
상기 셀 매립 절연 패턴은 상기 제 1 비트라인의 상부면보다 낮은 반도체 메모리 소자. - 제 2 항에 있어서,
상기 경계 매립 절연 패턴의 상부면은 상기 비트라인 캐핑 패턴의 상부면과 공면을 이루는 반도체 메모리 소자. - 제 1 항에 있어서,
상기 셀 매립 절연 패턴과 상기 제 1 리세스 영역의 내측벽 사이 그리고 상기 셀 매립 절연 패턴과 상기 제 1 비트라인 컨택의 측벽 사이에 개재되는 셀 절연 라이너; 및
상기 경계 매립 절연 패턴과 상기 제 1 비트라인 사이에 개재되는 경계 절연 라이너를 더 포함하되,
상기 셀 절연 라이너는 상기 경계 절연 라이너와 동일한 물질을 포함하고,
상기 셀 절연 라이너의 상단은 상기 셀 매립 절연 패턴의 상단과 같거나 보다 높은 위치를 가지는 반도체 메모리 소자. - 제 4 항에 있어서,
상기 경계 절연 라이너의 상단은 상기 경계 매립 절연 패턴의 상부면 보다 낮은 반도체 메모리 소자. - 제 2 항에 있어서,
상기 경계 매립 절연 패턴은 중심에 제 2 리세스 영역을 가지며,
상기 반도체 메모리 소자는,
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮는 비트라인 스페이서; 및
상기 제 2 리세스 영역 안에 배치되며 상기 비트라인 스페이서의 일부로 구성되는 제 1 잔여 스페이서 패턴을 더 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 경계 절연 라이너는 상기 경계 매립 절연 패턴의 상부 측벽을 노출시키고
상기 반도체 메모리 소자는,
상기 제 1 비트라인 상에 위치하는 비트라인 캐핑 패턴; 및
상기 비트라인 캐핑 패턴과 상기 경계 매립 절연 패턴의 상부 측벽 사이에 개재되는 제 2 잔여 스페이서 패턴을 더 포함하고,
상기 비트라인 스페이서는,
상기 셀 어레이 영역에서 상기 제 1 비트라인 및 상기 비트라인 캐핑 패턴의 측벽들과 접하는 제 1 스페이서; 및
상기 제 1 스페이서의 상부 측벽을 덮는 제 2 스페이서를 포함하고,
상기 제 2 잔여 스페이서 패턴은 상기 제 2 스페이서과 동일한 물질을 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 비트라인 스페이서는,
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽과 접하는 제 1 스페이서;
상기 제 1 스페이서의 측벽과 접하며 상기 제 1 비트라인과 이격되는 제 2 스페이서; 및
상기 제 2 스페이서의 측벽과 접하며 상기 제 1 스페이서와 이격되는 제 3 스페이서를 포함하고,
상기 제 1 잔여 스페이서 패턴은 상기 제 3 스페이서와 동일한 물질을 포함하는 반도체 메모리 소자. - 제 8 항에 있어서,
상기 제 1 잔여 스페이서 패턴과 상기 경계 매립 절연 패턴 사이에 개재되는 제 2 잔여 스페이서 패턴을 더 포함하되,
상기 제 2 잔여 스페이서 패턴은 상기 제 2 스페이서와 동일한 물질을 포함하는 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제 2 잔여 스페이서 패턴의 상단은 상기 경계 매립 절연 패턴의 상부면보다 낮은 반도체 메모리 소자. - 제 9 항에 있어서
상기 제 1 잔여 스페이서 패턴의 하단은 상기 제 2 잔여 스페이서 패턴의 하단보다 상기 기판에 더 가까운 반도체 메모리 소자. - 제 9 항에 있어서,
상기 제 2 스페이서와 상기 제 3 스페이서는 상기 제 1 스페이서의 상부 측벽을 노출시키며,
상기 제 2 잔여 스페이서 패턴은 상기 경계 매립 절연 패턴의 상부 측벽을 노출시키며,
상기 비트라인 스페이서는 상기 셀 어레이 영역에서 상기 제 1 스페이서의 상부 측벽을 덮는 제 4 스페이서를 더 포함하고,
상기 반도체 메모리 소자는 상기 경계 매립 절연 패턴의 상부 측벽과 상기 제 1 잔여 스페이서 패턴 사이에 개재되는 제 3 잔여 스페이서 패턴을 더 포함하며,
상기 제 3 잔여 스페이서 패턴은 상기 제 4 스페이서와 동일한 물질을 포함하는 반도체 메모리 소자. - 제 6 항에 있어서,
상기 제 2 비트라인을 사이에 두고 상기 제 1 비트라인과 이격된 제 3 비트라인을 더 포함하되,
상기 제 3 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며;
상기 제 2 비트라인은 상기 제 1 비트라인과 제 1 간격으로 이격되고, 상기 제 2 비트라인은 상기 제 3 비트라인과 제 2 간격으로 이격되고, 상기 제 1 간격은 상기 제 2 간격 보다 큰 반도체 메모리 소자. - 제 13 항에 있어서,
상기 제 1 잔여 스페이서 패턴은 상기 제 1 비트라인과 상기 제 2 비트라인 사이에 위치하며 상기 제 2 비트라인과 상기 제 3 비트라인 사이에는 부재한 반도체 메모리 소자. - 제 13 항에 있어서,
상기 비트라인 스페이서는,
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮으며 상기 제 1 비트라인의 상부면 위로 돌출되는 제 1 스페이서; 및
상기 제 1 스페이서의 상부 측벽을 덮는 제 2 스페이서를 포함하고,
상기 반도체 메모리 소자는, 상기 경계 영역에서 상기 제 2 리세스 영역 안에 위치하며 상기 제 1 잔여 스페이서 패턴과 접하는 제 2 잔여 스페이서 패턴를 더 포함하며,
상기 제 2 잔여 스페이서 패턴은 상기 제 2 스페이서와 동일한 물질을 포함하는 반도체 메모리 소자. - 제 13 항에 있어서,
상기 비트라인 스페이서는,
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮으며 상기 제 1 비트라인의 상부면 위로 돌출되는 제 1 스페이서; 및
상기 제 1 스페이서의 측벽을 덮으며 상기 제 1 스페이서과 다른 물질을 포함하는 제 2 스페이서를 포함하고,
상기 반도체 메모리 소자는,
상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 사이에서 상기 경계 매립 절연 패턴과 상기 제 1 잔여 스페이서 패턴 사이에 배치되는 제 2 잔여 스페이서 패턴; 및
상기 제 2 비트라인과 상기 제 3 비트라인 사이에 배치되는 제 3 잔여 스페이서 패턴을 더 포함하고,
상기 제 2 잔여 스페이서 패턴과 상기 제 3 잔여 스페이서 패턴은 상기 제 2 스페이서과 동일한 물질을 포함하고,
상기 제 3 잔여 스페이서 패턴의 폭은 상기 제 2 잔여 스페이서 패턴의 폭보다 큰 반도체 메모리 소자. - 셀 어레이 영역과 경계 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역(R1);
상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인;
상기 제 1 비트라인과 접하며 상기 제 1 리세스 영역 안에 위치하는 비트라인 컨택;
상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며;
상기 제 1 비트라인 컨택의 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴;
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮는 비트라인 스페이서;
상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 중심에 제 2 리세스 영역을 가지며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴; 및
상기 제 2 리세스 영역을 채우는 잔여 스페이서 패턴을 포함하되,
상기 잔여 스페이서 패턴의 상부면은 상기 경계 매립 절연 패턴의 상부면과 공면을 이루는 반도체 메모리 소자. - 제 17 항에 있어서,
상기 셀 매립 절연 패턴과 상기 제 1 리세스 영역의 내측벽 사이 그리고 상기 셀 매립 절연 패턴과 상기 제 1 비트라인의 하부 측벽 사이에 개재되는 셀 절연 라이너; 및
상기 경계 매립 절연 패턴과 상기 제 1 비트라인 사이에 개재되는 경계 절연 라이너를 더 포함하되,
상기 셀 절연 라이너는 상기 경계 절연 라이너와 동일한 물질을 포함하고,
상기 셀 절연 라이너의 상단은 상기 셀 매립 절연 패턴의 상단과 같거나 보다 높은 위치를 가지는 반도체 메모리 소자. - 셀 어레이 영역과 경계 영역을 포함하는 기판;
상기 셀 어레이 영역에서 상기 기판의 상부에 배치되는 제 1 리세스 영역(R1);
상기 제 1 리세스 영역을 가로지르며 상기 경계 영역으로 연장되는 제 1 비트라인;
상기 제 1 비트라인에 인접하되 상기 제 1 리세스 영역과 이격된 제 2 비트라인, 상기 제 2 비트라인은 상기 셀 어레이 영역과 상기 경계 영역을 가로지르며;
상기 제 1 비트라인의 하부 측면과 상기 제 1 리세스 영역의 내측벽 사이에 개재되는 셀 매립 절연 패턴;
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 차례로 덮는 제 1 내지 제 3 스페이서들, 상기 제 3 스페이서는 상기 제 2 스페이서와 다른 물질을 포함하고;
상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인 측벽들을 동시에 덮으며 중심에 제 2 리세스 영역을 가지며 상기 셀 매립 절연 패턴과 동일한 물질을 포함하는 경계 매립 절연 패턴; 및
상기 제 2 리세스 영역 안에 배치되며 상기 제 3 스페이서와 동일한 물질을 포함하는 제 1 잔여 스페이서 패턴을 포함하는 반도체 메모리 소자. - 셀 어레이 영역과 경계 영역을 포함하는 기판을 준비하는 단계;
상기 셀 어레이 영역에서 상기 기판에 제 1 리세스 영역을 형성하는 단계;
상기 제 1 리세스 영역 안에 비트라인 컨택, 상기 비트라인 컨택과 접하는 제 1 비트라인, 상기 제 1 비트라인 및 상기 제 1 리세스 영역과 이격되는 제 2 비트라인을 형성하는 단게, 상기 제 1 비트라인과 상기 제 2 비트라인은 상기 경계 영역으로 연장되고;
상기 제 1 리세스 영역을 채우는 셀 매립 절연 패턴을 형성하는 단계;
상기 경계 영역에서 상기 제 1 비트라인과 상기 제 2 비트라인의 측벽들과 접하되, 중심에 제 2 리세스 영역을 포함하는 경계 매립 절연 패턴을 형성하는 단계;
상기 셀 어레이 영역에서 상기 제 1 비트라인의 측벽을 덮는 비트라인 스페이서를 형성하는 단계; 및
상기 제 2 리세스 영역을 채우는 잔여 스페이서 패턴을 형성하는 단계를 포함하되,
상기 잔여 스페이서 패턴은 상기 비트라인 스페이서의 일부로 형성되는 반도체 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190133002A KR20210049231A (ko) | 2019-10-24 | 2019-10-24 | 반도체 메모리 소자 및 이의 제조 방법 |
| CN202010672660.XA CN112713147A (zh) | 2019-10-24 | 2020-07-14 | 半导体存储器装置及其制造方法 |
| US16/990,305 US11251188B2 (en) | 2019-10-24 | 2020-08-11 | Semiconductor memory device and a method of fabricating the same |
| SG10202007985RA SG10202007985RA (en) | 2019-10-24 | 2020-08-20 | Semiconductor memory device and a method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190133002A KR20210049231A (ko) | 2019-10-24 | 2019-10-24 | 반도체 메모리 소자 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210049231A true KR20210049231A (ko) | 2021-05-06 |
Family
ID=75541588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190133002A KR20210049231A (ko) | 2019-10-24 | 2019-10-24 | 반도체 메모리 소자 및 이의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US11251188B2 (ko) |
| KR (1) | KR20210049231A (ko) |
| CN (1) | CN112713147A (ko) |
| SG (1) | SG10202007985RA (ko) |
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-
2019
- 2019-10-24 KR KR1020190133002A patent/KR20210049231A/ko not_active Application Discontinuation
-
2020
- 2020-07-14 CN CN202010672660.XA patent/CN112713147A/zh active Pending
- 2020-08-11 US US16/990,305 patent/US11251188B2/en active Active
- 2020-08-20 SG SG10202007985RA patent/SG10202007985RA/en unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113675201A (zh) * | 2021-08-24 | 2021-11-19 | 福建省晋华集成电路有限公司 | 半导体存储装置及其形成方法 |
| CN113675201B (zh) * | 2021-08-24 | 2024-01-23 | 福建省晋华集成电路有限公司 | 半导体存储装置及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20210125998A1 (en) | 2021-04-29 |
| US11251188B2 (en) | 2022-02-15 |
| CN112713147A (zh) | 2021-04-27 |
| SG10202007985RA (en) | 2021-05-28 |
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