TWI760831B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI760831B
TWI760831B TW109129741A TW109129741A TWI760831B TW I760831 B TWI760831 B TW I760831B TW 109129741 A TW109129741 A TW 109129741A TW 109129741 A TW109129741 A TW 109129741A TW I760831 B TWI760831 B TW I760831B
Authority
TW
Taiwan
Prior art keywords
insulating film
bonded
chip
semiconductor device
substrate
Prior art date
Application number
TW109129741A
Other languages
English (en)
Other versions
TW202125751A (zh
Inventor
魚住宜弘
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202125751A publication Critical patent/TW202125751A/zh
Application granted granted Critical
Publication of TWI760831B publication Critical patent/TWI760831B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8003—Reshaping the bonding area in the bonding apparatus, e.g. flattening the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80365—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/822—Applying energy for connecting
    • H01L2224/82201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

實施方式係關於一種半導體裝置及其製造方法。 實施方式之半導體裝置具備：貼合基板，上述貼合基板具備第1晶片構成部以及貼合於上述第1晶片構成部之第2晶片構成部，上述第1晶片構成部具有設置於半導體基板之第1金屬焊墊、以及連接於第1金屬焊墊之第1電路，上述第2晶片構成部具有與第1金屬焊墊接合之第2金屬焊墊、以及連接於第2金屬焊墊之第2電路；以及絕緣膜，填充於貼合基板之外周部中之第1晶片構成部與第2晶片構成部之未貼合區域，且至少一部分包含選自由氮化矽及含氮碳化矽組成之群中之至少一種。

Description

半導體裝置及其製造方法
此處揭示之實施方式係關於一種半導體裝置及其製造方法。
為了謀求半導體裝置之高密度化或裝置面積之有效利用等，例如應用貼合製程，該貼合製程中，針對具有記憶胞之半導體基板與具有CMOS(complementary metal oxide semiconductor，互補金屬氧化物半導體)等周邊電路之半導體基板，將分別設置於各半導體基板之金屬焊墊彼此接合且進行貼合。於應用了貼合製程之半導體裝置及其製造方法中，要求抑制至少一個半導體基板於薄化時之碎屑或剝離等，提高半導體裝置之品質或製造良率。
實施方式提供一種能夠抑制由貼合製程引起之特性、品質、製造良率等降低之半導體裝置及其製造方法。
實施方式之半導體裝置實施方式之半導體裝置具備：貼合基板，具備第1晶片構成部以及貼合於上述第1晶片構成部之第2晶片構成部，上述第1晶片構成部具有設置於半導體基板之第1金屬焊墊、以及連接於上述第1金屬焊墊之第1電路，上述第2晶片構成部具有與上述第1金屬焊墊接合之第2金屬焊墊、以及連接於上述第2金屬焊墊之第2電路；以及絕緣膜，填充於上述貼合基板之外周部中之上述第1晶片構成部與上述第2晶片構成部之未貼合區域，且至少一部分包含選自由氮化矽及含氮碳化矽組成之群中之至少一種。
以下，參照圖式對實施方式之半導體裝置及其製造方法進行說明。再者，於各實施方式中，存在對實質上相同之構成部位標註相同之符號，並省略其說明一部分之情況。圖式係模式性之圖，存在厚度與平面尺寸之關係、各部之厚度比率等與實物不同之情況。於無特別明記之情形時，說明中之表示上下等方向之用語有時表示以下述第1半導體基板之金屬焊墊之形成面為上之情形時之相對性之方向，與以重力加速度方向為基準之現實中之方向不同。 (第1實施方式)
圖1及圖2係表示第1實施方式之半導體裝置1(1A)之一部分之剖視圖。圖1表示將構成貼合基板之2個半導體基板中之一個半導體基板利用背面研磨或藥液處理薄化之前階段之半導體裝置1A，圖2表示已將一個半導體基板利用背面研磨或藥液處理薄化之後階段之半導體裝置1A。
圖1所示之半導體裝置1A具備第1半導體基板2及第2半導體基板3。第1半導體基板2與第2半導體基板3貼合，形成貼合基板4。即，半導體裝置1A具備貼合基板4。符號S表示第1半導體基板2與第2半導體基板3之貼合面。貼合面S係為求方便而表示的，由於第1半導體基板2與第2半導體基板3一體化，故而存在能夠視認之接合界面並不存在之情況。但是，藉由對貼合基板4之剖面進行解析能夠判別第1半導體基板2與第2半導體基板3貼合。
第1半導體基板2具有複數個第1金屬焊墊5。於第1金屬焊墊5連接有第1配線層6。第1金屬焊墊5及第1配線層6嵌入至作為層間絕緣膜之第1絕緣層7內。第2半導體基板3具有複數個第2金屬焊墊8。於第2金屬焊墊8連接有第2配線層9。第2金屬焊墊8及第2配線層9嵌入至作為層間絕緣膜之第2絕緣層10內。此處，表示了於第1及第2金屬焊墊5、8連接有第1及第2配線層6、9之狀態，但亦可為第1及第2金屬焊墊5、8之一部分不連接於配線層之虛設焊墊。
第1半導體基板2具有於基板部分11上設置有第1電路(未圖示)之第1電路區域12，該第1電路包含例如CMOS等電晶體或受動元件等之周邊電路(未圖示)、及將該等周邊電路與第1金屬焊墊5之至少一部分連接之配線層。第2半導體基板3具有於基板部分13下設置有第2電路(未圖示)之第2電路區域14，該第2電路包含例如包含複數個圖像感測器之像素之像素陣列或包含複數個記憶胞之記憶胞陣列、源極線、複數條字元線、複數條位元線、連接於第2金屬焊墊8之至少一部分之配線層等。關於第1及第2電路區域12、14將於之後詳細敍述。第1半導體基板2例如構成控制電路晶片，第2半導體基板3例如構成陣列晶片。
第2半導體基板3如圖2所示，以至少殘存第2電路區域14之方式對貼合基板4實施背面研磨或藥液處理而使其薄化。此時，第2半導體基板3之基板部分13既可不殘存，亦可殘存。於圖2所示之半導體裝置1A中，具有第1金屬焊墊5或第1電路區域12之第1半導體基板2成為第1晶片構成部。又，具有第2金屬焊墊8或第2電路區域14、且去除了基板部分13之第2半導體基板3，換言之係去除了基板部分13之第2半導體基板3之殘存部分成為第2晶片構成部。
第1金屬焊墊5與第2金屬焊墊8有助於第1半導體基板2與第2半導體基板3之貼合。又，第1絕緣層7與第2絕緣層10亦有助於第1半導體基板2與第2半導體基板3之貼合。第1及第2金屬焊墊5、8使用銅或銅合金等，但亦可包括除了該等以外之金屬等導電性材料。第1及第2絕緣層7、10使用氧化矽(SiO)、氮化矽(SiN)、碳化矽(SiC)、氮氧化矽(SiON)、含氮碳化矽(SiCN)等無機絕緣材料，但亦可包括除了該等以外之絕緣材料。又，第1及第2絕緣層7、10亦可為將一種或複數種材料積層而成之構造。
藉由將露出於第1半導體基板2之第1金屬焊墊5之表面與露出於第2半導體基板3之第2金屬焊墊8之表面利用金屬間之元素擴散、范德華力、體積膨脹或熔融後再結晶化等方式直接接合，並且將露出於第1半導體基板2之第1絕緣層7之表面與露出於第2半導體基板3之第2絕緣層10之表面利用絕緣物間之元素擴散、范德華力、脫水縮合或聚合物化等化學反應等方式直接接合，而將第1半導體基板2與第2半導體基板3貼合。
於將第1半導體基板2與第2半導體基板3貼合時，第1及第2半導體基板2、3為了使第1及第2金屬焊墊5、8露出之表面平坦化，例如利用化學機械研磨(CMP：Chemical Mechanical Polishing)來加工。於已對第1及第2半導體基板2、3之表面利用CMP加工之情形時，存在導致外周之角部具有弧度之情況。若將此種第1半導體基板2與第2半導體基板3貼合，則存在由於基於角部之弧度而使表面後退從而導致貼合基板4之外周部產生未貼合區域15之情況。
於貼合基板4之外周部存在未貼合區域15之情形時，存在形成第1及第2金屬焊墊5、8之銅等金屬材料擴散而污染半導體裝置1A之情況。圖3係表示半導體裝置1A中之第1及第2金屬焊墊5、8間之接合狀態之一例之剖視圖。於圖3中，符號16為障壁金屬層。如圖3所示，若於第1金屬焊墊5與第2金屬焊墊8之間產生位置偏移，則金屬焊墊5、8之表面會於貼合面S露出。可能會由於銅等金屬材料自此種金屬焊墊5、8之露出表面擴散而產生污染。又，於未貼合區域到達金屬焊墊部為止之情形時，成為金屬表面露出之狀態，從而金屬材料之污染可能會自此處向基板本身或製造裝置擴散。該等情況會導致半導體裝置1A之電特性降低。
於第1實施方式之半導體裝置1A中，向產生於貼合基板4之外周部之未貼合區域15填充絕緣膜17。絕緣膜17抑制對第1及第2電路區域12、14之電特性之影響，而且包含能夠於低溫(例如450℃以下)下成膜之選自氮化矽(SiN)及含氮碳化矽(SiCN)之至少一種。SiN或SiCN由於作為銅(Cu)等金屬材料之擴散障壁發揮功能，故而能夠抑制由來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染引起之電特性降低等。絕緣膜17並不限定於由一種材料形成，亦可為複數種材料之混合膜或積層膜。再者，SiN或SiCN於以特別低溫製膜之情形時，對未貼合區域15之填充性可能較差。針對此種情況，有效的是例如修整未貼合區域15或絕緣膜17之一部分(第2、第3及第5實施方式)，或者併用包含SiN或SiCN之絕緣膜17與填充性優異之絕緣材料(第4實施方式)。
關於在外周部存在未貼合區域15之貼合基板4，若進行對例如第2半導體基板3之背面進行研削之所謂背面研磨，則會導致產生碎屑或剝離而使半導體裝置1A之品質或製造良率降低。針對此種情況，藉由於未貼合區域15填充絕緣膜17，能夠抑制背面研磨時之碎屑或剝離。又，於未貼合區域15到達金屬焊墊部為止之情形時，成為金屬表面露出之狀態，從而金屬材料之污染可能會自此處向基板本身或製造裝置擴散。對此，藉由於未貼合區域15填充絕緣膜17，能夠抑制於背面研磨或藥液處理時、及其以後之製造製程裝置中金屬材料污染基板或製造裝置。因此，能夠提高半導體裝置1A之品質或製造良率。又，考慮藉由以將未貼合區域15整體去除之方式對貼合基板4之外周部進行修整，來抑制背面研磨等時之不良。但是，由於修整區域完全將未貼合區域去除，故而存在導致元件形成區域變小之問題。對此，藉由於未貼合區域15填充絕緣膜17，即便於不需要修整或另外進行修整之情形時，亦能夠縮小修整區域，故而能夠擴大元件形成區域。
第1實施方式之半導體裝置1A例如按照以下方式製造。參照圖4A至圖4D對半導體裝置1A之製造步驟進行說明。首先，如圖4A所示，準備第1金屬焊墊5及第1絕緣層7之表面露出之第1半導體基板2、與第2金屬焊墊8及第2絕緣層10之表面露出之第2半導體基板3。第1及第2半導體基板2、3之表面分別藉由CMP而平坦化。此時，存在第1及第2半導體基板2、3之第1及第2絕緣層7、10之角部藉由CMP而具有弧度，而導致第1及第2半導體基板2、3之外周部之表面後退之情況。
接下來，如圖4B所示，將第1金屬焊墊5及第1絕緣層7之表面露出之第1半導體基板2、與第2金屬焊墊8及第2絕緣層10之表面露出之第2半導體基板3貼合。貼合製程係利用先前公知之條件實施。例如，利用機械性壓力將第1半導體基板2與第2半導體基板3貼合。藉此，使第1絕緣層7與第2絕緣層10接合而一體化。然後，將第1半導體基板2及第2半導體基板3以例如400℃之溫度退火。藉此，將第1金屬焊墊5與第2金屬焊墊8接合，並將該等第1及第2金屬焊墊5、8間電性地連接並且一體化。
如此一來，製作將第1半導體基板2與第2半導體基板3貼合而成之貼合基板4。此時，由於基於產生於上述第1及第2半導體基板2、3之外周部之弧度而產生了表面之後退，故而於貼合基板4之外周部形成第1半導體基板2與第2半導體基板3未貼合之未貼合區域15。未貼合區域15如上所述會導致來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料產生擴散及污染，又會導致背面研磨時產生碎屑或剝離。因此，如圖4C所示，於未貼合區域15填充絕緣膜17。
向未貼合區域15填充絕緣膜17之步驟例如藉由將如上所述之絕緣材料利用外周CVD(Chemical Vapor Deposition，化學氣相沈積/化學蒸鍍)成膜來實施。亦可將包含絕緣材料之塗佈液利用塗佈法成膜，藉此來填充絕緣膜17。又，亦可利用外周CVD或外周塗佈等將絕緣材料填充於未貼合區域15，並且將絕緣材料回流。存在藉由填充絕緣材料且將絕緣材料回流，能夠提高絕緣膜17向未貼合區域15之填充性之情況。
如上所述，藉由於產生於貼合基板4之外周部之未貼合區域15填充包含SiN或SiCN之絕緣膜17，能夠抑制由來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染引起之電特性降低等。又，藉由於產生於貼合基板4之外周部之未貼合區域15填充絕緣膜17，能夠抑制由未貼合區域15引起之背面研磨時之碎屑或剝離。因此，如圖4D所示，不對貼合基板4之外周部進行修整，例如對第2半導體基板3之背面(與形成有第2金屬焊墊8之面為相反側之面)進行背面研磨或藥液處理，能夠將第2半導體基板3之厚度薄化至所期望之厚度為止。根據此種半導體裝置1A及其製造方法，不僅能夠提高半導體裝置1A之製造良率，而且能夠提高半導體裝置1A之特性、品質、可靠性等。進而，由於有效地利用貼合基板4之面積，故而能夠降低由半導體裝置1A製作之半導體晶片之製造成本。 (第2實施方式)
接下來，參照圖5對第2實施方式之半導體裝置1B進行說明。圖5所示之半導體裝置1B與第1實施方式相同，具備將第1半導體基板2與第2半導體基板3貼合而製作之貼合基板4。又，第1半導體基板2及第2半導體基板3之具體構成亦與第1實施方式相同。貼合基板4與第1實施方式相同，具有位於外周部之未貼合區域15。
第2實施方式之半導體裝置1B與第1實施方式之半導體裝置1A之差異在於，以自第2半導體基板3側起殘存第1半導體基板2之至少一部分之方式、或自第1半導體基板2側起殘存第2半導體基板3之至少一部分之方式修整貼合基板4之外周部之後，於未貼合區域15填充絕緣膜17。絕緣膜17由與第1實施方式相同之絕緣材料形成。絕緣膜17並不限定於由一種材料形成，亦可為複數種材料之混合膜或積層膜。包含SiN或SiCN之絕緣膜17能夠以低溫成膜，但是，向未貼合區域15之填充性可能較差。針對此種情況，有效的是對貼合基板4之外周部進行修整，減少填充絕緣膜17之未貼合區域15之容積。再者，修整係例如以自第2半導體基板3側到達第1半導體基板2之一部分之方式實施，關於第1半導體基板2之未貼合區域15，亦將與設置於第2半導體基板3之外周部分之切口部18對向之部分切除一部分。
即，於貼合基板4之外周部，以將第2半導體基板3之外周部分之未貼合區域15之一部分切除之方式設置有切口部18。切口部18於填充絕緣膜17之前形成。切口部18係以到達第1半導體基板2之一部分之方式，將未貼合區域15之一部分切除，且將第2半導體基板3之外周部分切除。因此，於貼合基板4之外周部，設置有階差形狀之切口部18，該切口部18具有使第2半導體基板3之側面及第1半導體基板2之側面之一部分平坦化之階差面、與藉由將第1半導體基板2之一部分平坦地切除而形成之水平剖面。未貼合區域15之一部分藉由切口部18被去除。於此種切口部18及未貼合區域15之殘存部分形成並填充絕緣膜17。
藉由對貼合基板4之外周部進行修整而形成切口部18，能夠提高絕緣膜17向未貼合區域15內部之填充性。於第2實施方式中，雖然對貼合基板4之外周部進行修整，但是無須以將未貼合區域15全部去除之方式進行修整。貼合基板4之外周部之修整只要以可提高絕緣膜17之填充性之程度實施即可。因此，與將未貼合區域15全部去除相比，不極端減少貼合基板4中之元件形成面積，能夠有效地利用貼合基板4中之元件形成區域。再者，第2實施方式之半導體裝置1B與第1實施方式之圖2所示之半導體裝置1A相同，以至少殘存第2電路區域14之方式對貼合基板4實施背面研磨或藥液處理而使其薄化。
由貼合基板4之外周部之修整帶來之絕緣膜17之填充性之提高效果不限於使用包含SiN或SiCN之絕緣膜17時有效，於使用其他絕緣材料時亦有效。即，為了抑制背面研磨時之碎屑或剝離，可應用各種絕緣材料。於此種情形時，用來將未貼合區域15之一部分去除之貼合基板4之外周部之修整亦有效。下述第3及第5實施方式亦相同。作為此種情形時之絕緣膜，能夠使用氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、含氮碳化矽(SiCN)、氧化鋁(AlO)等無機絕緣材料。亦可將包含硼(B)、磷(P)、氟(F)、碳(C)等雜質之氧化矽、即所謂摻雜玻璃應用於絕緣膜。於使用摻雜玻璃之情形時，於成膜後進行低溫(例如450℃以下)回流於提高填充性之方面亦有效。
第2實施方式之半導體裝置1B例如按照以下方式製造。參照圖6A至圖6D對半導體裝置1B之製造步驟進行說明。如圖6A所示，將第1金屬焊墊5及第1絕緣層7之表面露出之第1半導體基板2、與第2金屬焊墊8及第1絕緣層10之表面露出之第2半導體基板3貼合。直至貼合為止之步驟與第1實施方式相同地進行。於貼合基板4之外周部形成第1半導體基板2與第2半導體基板3未貼合之未貼合區域15。
接下來，如圖6B所示，以自第2半導體基板3側起殘存第1半導體基板2之至少一部分之方式修整貼合基板4之外周部而形成切口部18。修整步驟例如藉由利用旋轉刮刀等進行機械研削來實施。切口部18以僅將未貼合區域15之一部分去除之方式形成。因此，不會極端減少貼合基板4中之元件形成面積。然後，如圖6C所示，藉由於未貼合區域15填充絕緣材料，且將切口部18中之第1及第2半導體基板2、3之側面或第1半導體基板2之水平剖面利用絕緣材料覆蓋來形成絕緣膜17。絕緣材料之填充及形成步驟與第1實施方式中之絕緣膜17之形成步驟相同地實施。然後，如圖6D所示，例如能夠對第2半導體基板3之背面進行背面研磨或藥液處理，使第2半導體基板3之厚度薄化至所期望之厚度為止。再者，修整亦可按照自第1半導體基板2側起殘存第2半導體基板3之至少一部分之方式來實施。
如上所述，藉由於貼合基板4之外周部形成切口部18之後於未貼合區域15填充絕緣膜17，能夠提高絕緣膜17向未貼合區域15之填充性。因此，能夠更有效地抑制由未貼合區域15引起之來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染所致之電特性降低，又能夠更有效地抑制背面研磨時之碎屑或剝離。又，貼合基板4之外周部之修整只要以可提高絕緣膜17之填充性之程度實施即可，故而不會極端減少貼合基板4中之元件形成面積。因此，能夠有效地利用貼合基板4中之元件形成區域。而且，根據第2實施方式之半導體裝置1B及其製造方法，與第1實施方式相同，能夠提高半導體裝置1B之製造良率，並且能夠提高半導體裝置1B之電特性、品質、可靠性等。進而，由於能夠有效地利用貼合基板4之面積，故而能夠降低由半導體裝置1B製作之半導體晶片之製造成本。 (第3實施方式)
接下來，參照圖7對第3實施方式之半導體裝置1C進行說明。圖7所示之半導體裝置1C相對於第1實施方式之半導體裝置1A，具有藉由將填充於未貼合區域15之絕緣膜17之一部分及貼合基板4之外周部修整而形成之切口部18。切口部18之形狀與第2實施方式大致相同。即，切口部18係以到達第1半導體基板2之一部分之方式，將絕緣膜17之一部分切除，且將第2半導體基板3之外周部分切除。於貼合基板4之外周部，設置有階差形狀之切口部18，該切口部18具有使第2半導體基板3之側面、填充於未貼合區域15之絕緣膜17、及第1半導體基板2之側面之一部分平坦化之階差面與藉由將第1半導體基板2之一部分平坦地切除而形成之水平剖面。再者，修整亦可按照自第1半導體基板2側起殘存第2半導體基板之至少一部分之方式實施。絕緣膜17並不限定於由一種材料形成，亦可為複數種材料之混合膜或積層膜。
於第3實施方式之半導體裝置1C中，係於將絕緣膜17填充於未貼合區域15之後進行貼合基板4之外周部之修整及利用修整形成切口部18。藉由於將絕緣膜17填充於未貼合區域15之後進行修整，從而於例如將SiN或SiCN以特別低溫成膜作為絕緣膜17時，即便於未貼合區域15產生絕緣膜17未填充之部分，即於未貼合區域15之外周側產生絕緣膜17未填充部分，亦能夠藉由修整來將此種未填充部分去除。因此，能夠更有效地抑制由未貼合區域15引起之來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染所致之電特性降低，又能夠更有效地抑制背面研磨時之碎屑或剝離。再者，第3實施方式之半導體裝置1C與第1實施方式之圖2所示之半導體裝置1A相同地，以至少殘存第2電路區域14之方式對貼合基板4實施背面研磨或藥液處理而薄化。 (第4實施方式)
接下來，參照圖8對第4實施方式之半導體裝置1D進行說明。圖8所示之半導體裝置1D除了絕緣膜之構造不同以外，具有與第1實施方式之半導體裝置1A相同之構成。第4實施方式之半導體裝置1D中之絕緣膜17具有：第1絕緣膜19，其沿著露出於位於貼合基板4之外周部之未貼合區域15之第1及第2半導體基板2、3之表面而形成，且覆蓋該等表面；以及第2絕緣膜20，其填充於作為第1絕緣膜19之未填充部分之未貼合區域15。第1絕緣膜19包含選自SiN及SiCN之至少一種。
即，於SiN或SiCN以特別低溫成膜時，向未貼合區域15之填充性可能較差。於第4實施方式之半導體裝置1D中，將露出於未貼合區域15之第1及第2半導體基板2、3之表面利用包含SiN或SiCN之第1絕緣膜19來覆蓋。第1絕緣膜19以能夠覆蓋露出於未貼合區域15之第1及第2半導體基板2、3之表面之範圍形成。於形成第1絕緣膜19之後殘存之未貼合區域15，填充包含填充性優異之氧化矽(SiO)、包含B、P、F、C等雜質之氧化矽(摻雜玻璃)、氮氧化矽(SiON)等之第2絕緣膜20。藉此，藉由使用包含SiN或SiCN之第1絕緣膜19，能夠提高絕緣膜17向未貼合區域15之填充性。尤其，使用摻雜玻璃作為第2絕緣膜20，於成膜中或成膜後進行低溫回流於提高絕緣膜17向未貼合區域15之填充性之方面非常有效。又，第1及第2絕緣膜19、20並不限定為一種，亦可將複數種材料混合或積層而形成。
第4實施方式之半導體裝置1D如圖9所示，亦可於對貼合基板4之外周部進行修整而形成切口部18之後，將2層構造之絕緣膜17填充於未貼合區域15。於該情形時，於第2實施方式所示之製造步驟中，除了作為絕緣膜17依次形成第1絕緣膜19及第2絕緣膜20以外，能夠應用相同之製造步驟。第2絕緣膜20並不限定為一種，亦可將複數種材料混合或積層而形成。又，於第4實施方式之半導體裝置1D中，亦與第3實施方式相同，亦可於形成第1及第2絕緣膜19、20之後，對填充於未貼合區域15之絕緣膜17之一部分及貼合基板4之外周部進行修整。 (第5實施方式)
接下來，參照圖10A至圖10E、圖11、及圖12A至圖12B對第5實施方式之半導體裝置之製造步驟進行說明。第5實施方式之製造步驟與第1至第4實施方式之製造步驟之差異在於，於對第1半導體基板2及第2半導體基板3之至少一者之外周部進行修整之後，將第1半導體基板2與第2半導體基板3貼合。基於圖10A至圖10E對第5實施方式之半導體裝置1E之製造步驟具體地進行說明。
如圖10A所示，準備第2半導體基板3。第2半導體基板3具有與第1實施方式相同之構成。雖然圖10A中未表示，但是準備與第1實施方式相同之第1半導體基板2。然後，如圖10B所示，對第2半導體基板3之外周部進行修整而形成切口部18。第2半導體基板3之外周部分例如以將第2半導體基板3之第2絕緣層10及第2電路區域14之外周側之一部分去除且將第2半導體基板3之基板部分13之外周側中之厚度方向之一部分及面方向之一部分去除之方式被修整。修整步驟例如藉由利用旋轉刮刀等機械地研削來實施。
接下來，如圖10C所示，將外周部分具有切口部(修整部)18之第2半導體基板3與第1半導體基板2貼合。半導體基板2、3之貼合步驟與第1實施方式相同地實施。即，將第1半導體基板2與外周部分具有切口部18之第2半導體基板3利用機械性壓力來貼合。藉此，將第1絕緣層7與第2絕緣層10接合而一體化。再者，此處，第1半導體基板2之未貼合區域15於與設置於第2半導體基板3之外周部分之切口部18對向之部分中，不具有切口部。
然後，將第1半導體基板2及第2半導體基板3例如以400℃之溫度進行退火。藉此，第1金屬焊墊5與第2金屬焊墊8接合，該等第1及第2金屬焊墊5、8間電性地連接並且一體化，獲得貼合基板4。由於第2半導體基板3具有設置於外周部分之切口部18，故而貼合基板4之外周部中之第1半導體基板2與第2半導體基板3之未貼合區域15之間隙擴大。
即，由於未貼合區域15之開口部位擴大，並且未貼合區域15之容積擴大，故而絕緣膜17向未貼合區域15之填充性提高。對此種未貼合區域15，如圖10D所示，填充絕緣膜17。絕緣膜17由與第1至第4實施方式相同之絕緣材料形成。絕緣膜17並不限定於由一種材料形成，亦可為複數種材料之混合膜或積層膜。包含SiN或SiCN之絕緣膜17能夠以低溫成膜，但是，向未貼合區域15之填充性可能較差。針對此種情況，藉由擴大貼合基板4之外周部中之未貼合區域15之開口部位，並且擴大未貼合區域15之容積，來提高絕緣膜17向未貼合區域15之填充性。
絕緣材料之填充及形成步驟與第1至第4實施方式中之絕緣膜17之形成步驟相同地實施。絕緣膜17對貼合基板4之外周部之填充性之提高效果並不限定於使用包含SiN或SiCN之絕緣膜17時有效，於使用其他絕緣材料時亦有效。即，為了抑制背面研磨時之碎屑或剝離，可應用各種絕緣材料。於此種情形時，貼合前之第2半導體基板3之外周部分側之修整亦有效。作為此種情形時之絕緣膜，能夠使用SiO、SiN、SiON、SiCN、AlO等無機絕緣材料。亦可將包含B、P、F、C等雜質之氧化矽、即所謂摻雜玻璃應用於絕緣膜。如圖10E所示，例如對第2半導體基板3之背面進行背面研磨或藥液處理，將第2半導體基板3之厚度薄化至所期望之厚度為止。
如上所述，藉由將預先修整了外周部分之第2半導體基板3與第1半導體基板2貼合而製作貼合基板4，能夠提高絕緣膜17向未貼合區域15之填充性。因此，能夠更有效地抑制由未貼合區域15引起之來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染所致之電特性降低，又能夠更有效地抑制背面研磨時之碎屑或剝離。進而，由於第2半導體基板3之外周部分之修整只要以可提高絕緣膜17之填充性之程度實施即可，故而不會極端減少貼合基板4中之元件形成面積。因此，能夠有效地利用貼合基板4中之元件形成區域。而且，根據第5實施方式之製造方法，與第1實施方式相同，能夠提高半導體裝置1E之製造良率，並且能夠提高半導體裝置1E之電特性、品質、可靠性等。進而，由於能夠有效地利用貼合基板4之面積，故而能夠降低由半導體裝置1E製作之半導體晶片之製造成本。
於第5實施方式之半導體裝置1E之製造步驟中，貼合步驟之前之修整並不限定於對第2半導體基板3之修整。如圖11所示，亦可對第1半導體基板2之外周部分與第2半導體基板3之外周部分這兩者進行修整，而分別形成切口部18。於該情形時，將具有切口部18之第1半導體基板2與具有切口部18之第2半導體基板貼合。貼合步驟與上述步驟相同地實施。進而，亦可僅對第1半導體基板2之外周部分進行修整，而形成切口部18。
於第5實施方式之半導體裝置1E之製造步驟中，填充於貼合基板4之外周部之未貼合區域15之絕緣膜17並不限定於包含SiN或SiCN之絕緣物。如圖12A及圖12B所示，絕緣膜17與第4實施方式之半導體裝置1D相同，亦可具有：第1絕緣膜19，其沿著露出於未貼合區域15之第1及第2半導體基板2、3之表面而形成；以及第2絕緣膜20，其填充於第1絕緣膜19之未填充部分。具體來說，如圖12A所示，以覆蓋露出於貼合基板4之未貼合區域15之第1及第2半導體基板2、3之表面之方式形成第1絕緣膜19。然後，於作為第1絕緣膜19之未填充部分之未貼合區域15填充第2絕緣膜20。第1及第2絕緣膜19、20與第4實施方式相同地形成。然後，如圖12B所示，例如對第2半導體基板3之背面進行背面研磨或藥液處理，將第2半導體基板3之厚度薄化至所期望之厚度為止。
第1絕緣膜19包含選自SiN及SiCN之至少一種。藉由利用作為此種銅(Cu)等金屬材料之擴散障壁發揮功能之第1絕緣膜19覆蓋露出於貼合基板4之未貼合區域15之第1及第2半導體基板2、3之表面，能夠抑制由來自第1及第2金屬焊墊5、8之露出表面之銅等金屬材料之擴散及污染引起之電特性降低等。但是，SiN或SiCN於以特別低溫製膜之情形時，向未貼合區域15之填充性可能較差。針對此種情況，例如藉由於第1絕緣膜19之未填充部分填充第2絕緣膜20，能夠提高絕緣膜17對未貼合區域15之填充性。第2絕緣膜20較佳為包含填充性優異之SiO、包含B、P、F、C等雜質之SiO(摻雜玻璃)、SiON等。尤其，使用摻雜玻璃作為第2絕緣膜20且於成膜中或成膜後進行低溫回流於提高絕緣膜17向未貼合區域15之填充性之方面非常有效。第1及第2絕緣膜19、20並不限定為一種，亦可將複數種材料混合或積層而形成。 (第6實施方式)
接下來，參照圖13，對使用上述各實施方式之半導體裝置1(1A、1B、1C、1D、1E)製作之半導體晶片之一例進行說明。圖13所示之半導體晶片21具備：控制電路晶片22，其包括具有第1電路區域之第1半導體基板2之一部分；以及陣列晶片23，其包括具有第2電路區域之第2半導體基板3之一部分。此種半導體晶片21藉由將各實施方式之半導體裝置1沿著各晶片區域切斷並單片化來製作。因此，控制電路晶片22與陣列晶片23貼合。
陣列晶片23具備包含複數個記憶胞之記憶胞陣列24、記憶胞陣列24上之絕緣膜25、以及記憶胞陣列24下之層間絕緣膜26。電路晶片22設置於陣列晶片23下。符號S表示陣列晶片23與控制電路晶片22之貼合面。控制電路晶片22具備層間絕緣膜27以及層間絕緣膜27下之基板28。基板28例如為矽基板等半導體基板。絕緣膜25、26、27例如為氧化矽膜、氮化矽膜、氮氧化矽膜等，亦可為將一種或複數種材料混合或積層而成之構造。
圖13表示了與基板28之表面平行且相互垂直之X方向及Y方向、以及與基板28之表面垂直之Z方向。此處，將+Z方向作為上方向，將-Z方向作為下方向。例如，於陣列晶片23中作為第2電路區域發揮功能之記憶胞陣列24位於基板28之上方，基板28位於記憶胞陣列24之下方。-Z方向既可與重力方向一致，亦可不與重力方向一致。
陣列晶片23具備複數條字元線WL、源極線BG、位元線BL以及省略了圖示之選擇閘極，作為記憶胞陣列24內之電極層。圖13中包含了記憶胞陣列24之階梯構造部。貫通字元線WL之柱狀部CL之一端與源極線BG電性地連接，另一端與位元線BL電性地連接，且於柱狀部CL與字元線WL之交叉部形成有記憶胞。
控制電路晶片22具備複數個電晶體29。各電晶體29具備：閘極電極30，其介隔閘極絕緣膜設置於基板28上；以及未圖示之源極擴散層及汲極擴散層，其等設置於基板28內。控制電路晶片22進而具備：複數個插塞31，其等設置於該等電晶體29之源極擴散層或汲極擴散層上；配線層32，其設置於該等插塞31上，且包含複數條配線；以及配線層33，其設置於配線層32上，且包含複數條配線。控制電路晶片22進而具備：複數個通孔插塞34，其等設置於配線層33上；以及複數個金屬焊墊5，其等於絕緣膜27內設置於通孔插塞34上。以上所述之具有第1電路區域之控制電路晶片22作為控制陣列晶片23之控制電路(邏輯電路)發揮功能。
陣列晶片23具備：複數個金屬焊墊8，其等於絕緣膜26內設置於金屬焊墊5上；複數個通孔插塞35，其等設置於金屬焊墊8上；以及配線層36，其設置於通孔插塞35上，且包含複數條配線。各字元線WL或各位元線BL與配線層36內之對應之配線電性地連接。陣列晶片23進而具備：通孔插塞37，其設置於絕緣膜26內或絕緣膜25內，且設置於配線層36上；以及金屬焊墊38，其設置於絕緣膜25上或通孔插塞37上。
金屬焊墊38作為圖13所示之半導體晶片21之外部連接焊墊發揮功能，且能夠經由接合線、焊錫球、金屬凸塊等而連接於安裝基板或其他裝置。陣列晶片23進而具備形成於絕緣膜25及金屬焊墊38上之鈍化膜39。鈍化膜39具有使金屬焊墊38之上表面露出之開口部P，開口部P例如係為了將接合線連接於金屬焊墊38而使用。
再者，上述各實施方式之各個構成能夠組合後應用，又亦能夠將一部分替換。此處，對本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施方式能以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、替換、變更等。該等實施方式或其變化包含於發明之範圍或主旨中，同時包含於申請專利範圍所記載之發明及其均等之範圍中。 [相關申請案]
本申請案享有以日本專利申請案2019-170519號(申請日：2019年9月19日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1A:半導體裝置 1B:半導體裝置 1C:半導體裝置 1D:半導體裝置 1E:半導體裝置 2:第1半導體基板 3:第2半導體基板 4:貼合基板 5:第1金屬焊墊 6:第1配線層 7:第1絕緣層 8:第2金屬焊墊 9:第2配線層 10:第2絕緣層 11:基板部分 12:第1電路區域 13:基板部分 14:第2電路區域 15:未貼合區域 16:障壁金屬層 17:絕緣膜 18:切口部 19:第1絕緣膜 20:第2絕緣膜 21:半導體晶片 22:控制電路晶片 23:陣列晶片 24:記憶胞陣列 25:絕緣膜 26:層間絕緣膜 27:層間絕緣膜 28:基板 29:電晶體 30:閘極電極 31:插塞 32:配線層 33:配線層 34:通孔插塞 35:通孔插塞 36:配線層 37:通孔插塞 38:金屬焊墊 39:鈍化膜 BG:源極線 BL:位元線 CL:柱狀部 P:開口部 S:貼合面 WL:字元線
圖1係表示第1實施方式之半導體裝置之剖視圖。 圖2係表示第1實施方式之半導體裝置之最終構造之剖視圖。 圖3係表示第1實施方式之半導體裝置中之金屬焊墊間之接合狀態之一例之剖視圖。 圖4A至圖4D係表示第1實施方式之半導體裝置之製造步驟之剖視圖。 圖5係表示第2實施方式之半導體裝置之剖視圖。 圖6A至圖6D係表示第2實施方式之半導體裝置之製造步驟之剖視圖。 圖7係表示第3實施方式之半導體裝置之剖視圖。 圖8係表示第4實施方式之半導體裝置之剖視圖。 圖9係表示第4實施方式之半導體裝置之變化例之剖視圖。 圖10A至圖10E係表示第5實施方式之半導體裝置之製造步驟之剖視圖。 圖11係表示第5實施方式之半導體裝置之製造步驟之第1變化例之剖視圖。 圖12A及圖12B係表示第5實施方式之半導體裝置之製造步驟之第2變化例之剖視圖。 圖13係表示使用實施方式之半導體裝置之半導體晶片之構成例之剖視圖。
1A:半導體裝置
2:第1半導體基板
3:第2半導體基板
4:貼合基板
5:第1金屬焊墊
6:第1配線層
7:第1絕緣層
8:第2金屬焊墊
9:第2配線層
10:第2絕緣層
11:基板部分
12:第1電路區域
14:第2電路區域
15:未貼合區域
17:絕緣膜
S:貼合面

Claims (20)

  1. 一種半導體裝置，其具備： 貼合基板，其具備第1晶片構成部以及貼合於上述第1晶片構成部之第2晶片構成部，上述第1晶片構成部具有設置於半導體基板之第1金屬焊墊、以及連接於上述第1金屬焊墊之至少一部分之第1電路，上述第2晶片構成部具有與上述第1金屬焊墊接合之第2金屬焊墊、以及連接於上述第2金屬焊墊之至少一部分之第2電路；以及 絕緣膜，其填充於上述貼合基板之外周部中之上述第1晶片構成部與上述第2晶片構成部之未貼合區域，且至少一部分包含選自由氮化矽及含氮碳化矽組成之群中之至少一種。
  2. 如請求項1之半導體裝置，其中上述絕緣膜具有：第1絕緣膜，其填充於沿著露出於上述未貼合區域之上述第1及第2晶片構成部之表面之上述未貼合區域之第1部分，且包含選自由氮化矽及含氮碳化矽組成之群中之至少一種；以及第2絕緣膜，其填充於上述第1部分以外之上述未貼合區域之第2部分，且包含選自由氧化矽及氮氧化矽組成之群中之至少一種。
  3. 如請求項2之半導體裝置，其中上述第2絕緣膜包含摻雜著選自由硼、磷、氟、及碳組成之群中之至少一種之上述氧化矽。
  4. 如請求項1之半導體裝置，其中上述貼合基板具有以將上述外周部中之上述未貼合區域之一部分切除之方式設置之切口部， 上述絕緣膜至少填充於一部分被切除之上述未貼合區域之其餘部。
  5. 如請求項4之半導體裝置，其中上述切口部具有階差形狀， 上述絕緣膜進而沿著上述切口部之階差形狀設置。
  6. 如請求項5之半導體裝置，其中上述絕緣膜具有：第1絕緣膜，其沿著上述切口部之上述階差形狀及上述切口部之表面設置，且包含選自由氮化矽及含氮碳化矽組成之群中之至少一種；以及第2絕緣膜，其沿著上述階差部之階差形狀設置於上述第1絕緣膜上，且包含選自由氧化矽及氮氧化矽組成之群中之至少一種。
  7. 如請求項1之半導體裝置，其中上述第2晶片構成部為具有上述第2電路之記憶胞陣列晶片，上述第2電路具備複數個記憶胞、以及將上述複數個記憶胞連接於上述第2金屬焊墊之至少一部分之第2配線層， 上述第1晶片構成部為具有上述第1電路且控制上述記憶胞陣列晶片之控制電路晶片，上述第1電路具備複數個電晶體、以及將上述複數個電晶體連接於上述第1金屬焊墊之至少一部分之第1配線層。
  8. 一種半導體裝置，其具備： 貼合基板，其具備第1晶片構成部以及貼合於上述第1晶片構成部之第2晶片構成部，上述第1晶片構成部具有設置於半導體基板之第1金屬焊墊、以及連接於上述第1金屬焊墊之至少一部分之第1電路，上述第2晶片構成部具有與上述第1金屬焊墊接合之第2金屬焊墊、以及連接於上述第2金屬焊墊之至少一部分之第2電路，上述貼合基板具有其外周部中之上述第1晶片構成部與上述第2晶片構成部之未貼合區域、以及以將至少上述第2晶片構成部之上述未貼合區域之一部分切除之方式設置之切口部；以及 絕緣膜，其至少填充於一部分被切除之上述未貼合區域之其餘部。
  9. 如請求項8之半導體裝置，其中上述絕緣膜進而以覆蓋上述未貼合區域之一部分被切除之上述貼合基板之殘存部分之表面之方式設置。
  10. 如請求項8之半導體裝置，其中上述貼合基板中，進而與設置於上述第2晶片構成部之上述切口部對向地切除上述第1晶片構成部之未貼合區域之一部分。
  11. 如請求項8之半導體裝置，其中上述貼合基板中，並未與設置於上述第2晶片構成部之上述切口部對向地切除上述第1晶片構成部之未貼合區域之一部分。
  12. 如請求項8之半導體裝置，其中上述絕緣膜包含選自由氧化矽、氮化矽、氮氧化矽、含氮碳化矽、及氧化鋁組成之群中之至少一種。
  13. 如請求項8之半導體裝置，其中上述第2晶片構成部為具有上述第2電路之記憶胞陣列晶片，上述第2電路具備複數個記憶胞、以及將上述複數個記憶胞連接於上述第2金屬焊墊之至少一部分之第2配線層， 上述第1晶片構成部為具有上述第1電路且控制上述記憶胞陣列晶片之控制電路晶片，上述第1電路具備複數個電晶體、以及將上述複數個電晶體連接於上述第1金屬焊墊之至少一部分之第1配線層。
  14. 一種半導體裝置之製造方法，具備如下步驟： 準備第1晶片構成部件以及第2晶片構成部件，上述第1晶片構成部件具有第1半導體基板、配置於上述第1半導體基板之第1金屬焊墊、以及連接於上述第1金屬焊墊之至少一部分之第1電路，上述第2晶片構成部件具有第2半導體基板、配置於上述第2半導體基板之第2金屬焊墊、以及連接於上述第2金屬焊墊之至少一部分之第2電路； 藉由以將上述第1金屬焊墊與上述第2金屬焊墊連接之方式，將第1晶片構成部件與第2晶片構成部件貼合，來製作於外周部具有上述第1晶片構成部件與上述第2晶片構成部件之未貼合區域之貼合基板；以及 於上述貼合基板之上述未貼合區域，填充至少一部分包含選自由氮化矽及含氮碳化矽組成之群中之至少一種之絕緣膜。
  15. 如請求項14之半導體裝置之製造方法，其中上述絕緣膜之填充步驟具備如下步驟：於沿著露出於上述未貼合區域之上述第1及第2晶片構成部之表面之上述未貼合區域之第1部分，填充包含選自由氮化矽及含氮碳化矽組成之群中之至少一種之第1絕緣膜；以及，於上述第1部分以外之上述未貼合區域之第2部分，填充包含選自由氧化矽及氮氧化矽組成之群中之至少一種之第2絕緣膜。
  16. 如請求項15之半導體裝置之製造方法，其中填充上述第2絕緣膜之步驟具備如下步驟：將摻雜著選自由硼、磷、氟、及碳組成之群中之至少一種之上述氧化矽予以成膜作為上述第2絕緣膜之步驟，以及將上述氧化矽回流之步驟。
  17. 如請求項14之半導體裝置之製造方法，其進而具備如下步驟：藉由將填充上述絕緣膜之前之上述貼合基板中之上述第1晶片構成部件及上述第2晶片構成部件之至少一者之上述未貼合區域之一部分切除，形成切口部， 上述絕緣膜至少填充於一部分被切除之上述未貼合區域之其餘部。
  18. 如請求項14之半導體裝置之製造方法，其進而具備如下步驟：於填充上述絕緣膜之後，藉由將上述第1晶片構成部件及上述第2晶片構成部件之至少一者之上述未貼合區域之一部分及上述絕緣膜之一部分切除，形成切口部。
  19. 如請求項14之半導體裝置之製造方法，其中準備上述第1晶片構成部件以及第2晶片構成部件之步驟具有如下步驟：藉由將上述第1晶片構成部件及上述第2晶片構成部件之至少一者之外周部分切除，形成切口部， 製作上述貼合基板之步驟中，將至少一者具有上述切口部之第1晶片構成部件與第2晶片構成部件貼合。
  20. 如請求項14之半導體裝置之製造方法，其進而具備如下步驟：將上述第2晶片構成部件中之上述第2半導體基板之至少一部分去除。
TW109129741A 2019-09-19 2020-08-31 半導體裝置及其製造方法 TWI760831B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019170519A JP2021048303A (ja) 2019-09-19 2019-09-19 半導体装置
JP2019-170519 2019-09-19

Publications (2)

Publication Number Publication Date
TW202125751A TW202125751A (zh) 2021-07-01
TWI760831B true TWI760831B (zh) 2022-04-11

Family

ID=74878751

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109129741A TWI760831B (zh) 2019-09-19 2020-08-31 半導體裝置及其製造方法

Country Status (4)

Country Link
US (2) US11621239B2 (zh)
JP (1) JP2021048303A (zh)
CN (1) CN112530881B (zh)
TW (1) TWI760831B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220344150A1 (en) * 2021-04-21 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked wafer structure and method for forming the same
JP2023140754A (ja) * 2022-03-23 2023-10-05 キオクシア株式会社 半導体記憶装置
FR3142040A1 (fr) * 2022-11-16 2024-05-17 Stmicroelectronics (Crolles 2) Sas Assemblage de plaques de circuits intégrés

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015040784A1 (ja) * 2013-09-17 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US20160133788A1 (en) * 2014-11-06 2016-05-12 Samsung Electronics Co., Ltd. Semiconductor light-emitting devices and semiconductor light-emitting device packages
WO2019131965A1 (ja) * 2017-12-27 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2678218B2 (ja) * 1991-08-07 1997-11-17 株式会社日立製作所 貼りあわせ基体とその製造方法
JPH05304062A (ja) * 1992-04-27 1993-11-16 Rohm Co Ltd 接合ウェーハ及びその製造方法
US8119500B2 (en) * 2007-04-25 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer bonding
JP5279775B2 (ja) 2010-08-25 2013-09-04 株式会社東芝 半導体装置の製造方法
JP2012174937A (ja) 2011-02-22 2012-09-10 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器
JP5548173B2 (ja) * 2011-08-31 2014-07-16 株式会社東芝 半導体基板及びその製造方法
WO2013108657A1 (ja) * 2012-01-17 2013-07-25 ソニー株式会社 半導体装置の製造方法
US9768089B2 (en) * 2013-03-13 2017-09-19 Globalfoundries Singapore Pte. Ltd. Wafer stack protection seal
JP5921473B2 (ja) 2013-03-21 2016-05-24 株式会社東芝 半導体装置の製造方法
JP2019160833A (ja) * 2018-03-07 2019-09-19 東芝メモリ株式会社 半導体装置
US10734285B2 (en) * 2018-06-28 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding support structure (and related process) for wafer stacking
CN110476209B (zh) * 2019-06-28 2020-11-17 长江存储科技有限责任公司 三维存储器件中的存储器内计算

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015040784A1 (ja) * 2013-09-17 2015-03-26 パナソニックＩｐマネジメント株式会社 半導体装置及びその製造方法
US20160133788A1 (en) * 2014-11-06 2016-05-12 Samsung Electronics Co., Ltd. Semiconductor light-emitting devices and semiconductor light-emitting device packages
WO2019131965A1 (ja) * 2017-12-27 2019-07-04 ソニーセミコンダクタソリューションズ株式会社 撮像素子

Also Published As

Publication number Publication date
TW202125751A (zh) 2021-07-01
CN112530881B (zh) 2024-02-27
CN112530881A (zh) 2021-03-19
US11621239B2 (en) 2023-04-04
US20210091024A1 (en) 2021-03-25
US20230130044A1 (en) 2023-04-27
JP2021048303A (ja) 2021-03-25

Similar Documents

Publication Publication Date Title
TWI768158B (zh) 半導體結構、形成其的方法及用於半導體的裝置
KR102285215B1 (ko) 멀티-티어 3d 집적용 다이 적층
TWI760831B (zh) 半導體裝置及其製造方法
TWI556349B (zh) 半導體裝置的結構及其製造方法
TWI776616B (zh) 半導體裝置及其製造方法
TWI750576B (zh) 半導體裝置及其製造方法
US8907493B2 (en) Semiconductor device and method of manufacturing the same
US8481425B2 (en) Method for fabricating through-silicon via structure
TW201344818A (zh) 半導體裝置封裝結構及其製造方法
US11594514B2 (en) Semiconductor device and method of manufacturing the same
JP2020145233A (ja) 半導体装置およびその製造方法
TWI782400B (zh) 半導體裝置及其製造方法
TW202135240A (zh) 半導體裝置及其製造方法
TW202133369A (zh) 半導體裝置及其製造方法
US8822336B2 (en) Through-silicon via forming method
TWI808340B (zh) 半導體記憶裝置及其製造方法
JP5960549B2 (ja) 半導体装置の製造方法
US11387167B2 (en) Semiconductor structure and manufacturing method for the same
JP2022095359A (ja) 半導体装置およびその製造方法
JP2020150226A (ja) 半導体装置およびその製造方法
TWI459507B (zh) 一種製作矽貫通電極的方法
JP2023177154A (ja) 半導体装置およびその製造方法
TW202312366A (zh) 半導體裝置及其製造方法
JP2021044502A (ja) 半導体装置およびその製造方法