TWI459507B - 一種製作矽貫通電極的方法 - Google Patents

Description

一種製作矽貫通電極的方法

本發明是關於一種製作矽貫通電極(through-silicon via,TSV)的方法，尤指一種於製作矽貫通電極時同時維持層間介電層厚度的製作方法。

矽貫通電極(TSV)技術是一種新穎的半導體技術。矽貫通電極技術主要在於解決晶片間互連的問題，屬於一種新的三度空間立體封裝技術。當紅的矽貫通電極技術藉由三度空間的堆疊、經由矽貫通電極創造出更符合輕、薄、短、小之市場需求產品，提供微機電系統(MEMS)、光電及電子元件等晶圓級封裝所需之封裝製程技術。

矽貫通電極技術是在晶圓上以蝕刻或雷射的方式鑽孔，再將導電材料如銅、多晶矽、鎢等填入導孔(Via)形成導電的通道(即連接內、外部的接合線路)。最後則將晶圓或晶粒薄化再加以堆疊、結合(bonding)，而成為三度空間的堆疊積體電路(3D IC)。如此一來，就可以去除打線連結(wire bonding)方式。而改以蝕刻或雷射的方式鑽孔(Via)並導通電極，不僅省去打線空間，也縮小了電路板的使用面積與封裝件的體積。由於採用矽貫通電極技術的構裝內部接合距離，即為薄化後之晶圓或晶粒的厚度，相較於採取打線連結的傳統堆疊封裝，三度空間堆疊積體電路的內部連接路徑更短，相對可使晶片間的傳輸速度更快、雜訊更小、效能更佳。尤其在中央處裡器(CPU)與快取記憶體，以及記憶卡應用中的資料傳輸上，更能突顯矽貫通電極技術的短距離內部接合路徑所帶來的效能優勢。此外，三度空間堆疊積體電路的封裝尺寸等同於晶粒尺寸。在強調多功能、小尺寸的可攜式電子產品領域，三度空間堆疊積體電路的小型化特性更是市場導入的首要因素。

目前廣泛製作矽貫通電極的製程主要先於一半導體基底表面完成所需的金氧半導體電晶體，例如一互補型金氧半導體電晶體，然後形成貫穿層間介電層並連接金氧半導體電晶體的接觸插塞。接著在層間介電層與半導體基底中作出填有隔離用之介電層與導電用之銅金屬的矽貫通電極。在形成接觸插塞及矽貫通電極的過程當中需要多道化學機械研磨，每一道化學機械研磨製程係用以研磨不同的材料。

需注意的是，一般以化學機械研磨進行的研磨製程需倚靠不同的移除率來將研磨製程停止於某個特定的材料層。由於層間介電層與覆蓋於其上用來隔離矽貫通電極的介電層都屬相同性質的介電材料，因此在以化學機械研磨製程分別去除這兩個材料層的時候容易因相同移除率而無法有效停止研磨步驟。在此條件下，層間介電層的厚度將會變得難以控制，且在大部分情況下容易流失過多的層間介電層而造成層間介電層厚度不足的問題。

因此本發明是揭露一種製作矽貫通電極的方法，以改良目前製程中容易導致層間介電層過度流失的問題。

本發明較佳實施例是揭露一種製作矽貫通電極的方法，包含有下列步驟：提供一半導體基底；形成至少一金氧半導體電晶體於該半導體基底表面；形成一介電層於該半導體基底上，並覆蓋於該金氧半導體電晶體上；於該介電層中形成連接該金氧半導體電晶體的接觸插塞開口；形成一第一導電層於該介電層上並填入該接觸插塞開口中；進行一蝕刻製程，於該導電層、該介電層及該半導體基底中形成一穿矽導孔；填入一第二導電層於該穿矽導孔中並覆蓋部分該第一導電層表面；以及進行一平坦化製程，以去除部分該第二導電層直到該第一導電層表面。

請參照第1圖至第6圖，第1圖至第6圖為本發明較佳實施例製作一矽貫通電極之方法示意圖。如第1圖所示，首先提供一半導體基底12，例如一由單晶矽(monocrystalline silicon)、砷化鎵(gallium arsenide,GaAs)或其他習知技藝所熟知之半導體材質所構成的基底。然後依據標準金氧半導體電晶體製程於半導體基底12表面形成至少一金氧半導體電晶體14，例如一P型金氧半導體(PMOS)電晶體、N型金氧半導體(NMOS)電晶體或互補型金氧半導體(CMOS)電晶體，或其他各式半導體元件。其中金氧半導體電晶體14可各具有閘極、側壁子、輕摻雜源極汲極、源極/汲極區域及矽化金屬層等標準電晶體結構，在此不另加贅述。

然後形成一厚度為數千埃如約3000埃的層間介電層16並覆蓋整個金氧半導體電晶體14。層間介電層16較佳由四乙基氧矽烷(tetraethylorthosilicate,TEOS)及磷矽玻璃(phosphosilicate glass,PSG)所構成的複合材料層所構成，但不侷限於此。層間介電層16亦可為BPSG、低介電係數(low-k)材料所構成，且層間介電層16與金氧半導體電晶體14之間可選擇性地置入應力材料如提供拉伸應力或伸張應力的氮化矽材料、蝕刻停止層如氮化矽材料、襯層如薄氧化層、或上述者之組合。

接著進行一圖案轉移製程，例如先利用一圖案化光阻層(圖未示)當作遮罩於層間介電層16中蝕刻出至少一接觸洞18，然後形成一由鎢所構成的導電材料在層間介電層16表面並填滿接觸洞18，使填滿接觸洞18的導電材料連接金氧 半導體電晶體14並於層間介電層16上形成一導電層20，如第2圖所示。其中，在形成導電層20之前亦可先選擇性形成一由鉭(Ta)、氮化鉭(tantalum,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合所構成之黏著層(adhesive layer)。導電層20之導電材料可為W以外的其他導電材料如鋁、銅、或其合金。

如第3圖所示，隨後進行另一圖案轉移製程，例如形成另一圖案化光阻層(圖未示)在導電層20表面，然後以此圖案化光阻層當作遮罩進行單次或多次蝕刻製程，以於導電層20、層間介電層16以及半導體基底12中形成一穿矽導孔22。

如第4圖所示，隨後形成一絕緣層24在穿矽導孔22的側壁與底部並同時覆蓋導電層20表面。絕緣層24較佳作為後續矽貫通電極與半導體基底12之間的隔絕，使矽貫通電極與半導體基底12不至直接導通。在本實施例中，絕緣層24可包含氧化物或氮化物等絕緣材料，且可由單層或複合材料層所組成。

接著依序以化學氣相沈積(chemical vapor deposition,CVD)形成一阻障層26與一晶種層28於絕緣層24表面，然後再以電鍍製程形成一由銅所構成的金屬層30於晶種層28表面並填滿整個穿矽導孔22。其中阻障層26可由鉭(Ta)、氮化鉭(tantalum,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合所構 成，其可用來防止金屬層30中的銅離子向外遷移(migration)而擴散至絕緣層24內，而晶種層28則是與金屬層30中的銅離子附著於絕緣層24上，以利後續之銅電鍍製程。應瞭解，金屬層30可為銅以外的其他導電材料，且晶種層28為選擇性存在且其材料會隨著金屬層30而改變。

如第5圖所示，接著利用導電層20當作停止層來進行一平坦化製程，例如以化學機械研磨製程去除部分設於導電層20表面的金屬層30、晶種層28、阻障層26以及絕緣層24，使填充於穿矽導孔22中的金屬層30表面與導電層20齊平並同時暴露出導電層20表面。隨後如第6圖所示，進行另一平坦化製程，例如再以化學機械研磨完全去除導電層20並暴露出設於其下的層間介電層16與設於接觸洞18中的導電材料，以於層間介電層16中同時形成接觸插塞34與本發明較佳實施例的矽貫通電極32。此外，亦可於導電層20上選擇性形成一具有與導電層20不同移除率的停止層，此實施例也屬本發明所涵蓋的範圍。

值得注意的是，本發明主要在形成穿矽導孔22前先保留層間介電層16表面的鎢導電層20，然後於後續研磨銅金屬層30的時候先將研磨製程停止在鎢導電層20表面，接著再以另一道研磨製程以現場(in-situ)或非現場方式去除剩餘的鎢導電層20。由於鎢導電層20與設於其下方的層間介電層 16在研磨過程中會分別具有不同的移除率，因此以化學機械研磨製程來去除導電層20的時候可有效控制研磨終點(end point)並進而控制層間介電層16的厚度，使研磨的過程中不至流失過多的層間介電層16而導致厚度不足的問題。

最後於去除導電層20後進行半導體晶片的後段(back-end-of-the-line,BEOL)製程，例如可在層間介電層16與矽貫通電極32上另形成複數個介電層(圖未示)並搭配金屬內連線與接觸墊製程，以完成複數個連接接觸插塞34的金屬內連線結構與接觸墊。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12‧‧‧半導體基底

14‧‧‧金氧半導體電晶體

16‧‧‧層間介電層

18‧‧‧接觸洞

20‧‧‧導電層

22‧‧‧穿矽導孔

24‧‧‧絕緣層

26‧‧‧阻障層

28‧‧‧晶種層

30‧‧‧金屬層

32‧‧‧矽貫通電極

34‧‧‧接觸插塞

第1圖至第6圖為本發明較佳實施例製作一矽實通電極之方法示意圖。

12．．．半導體基底

14．．．金氧半導體電晶體

16．．．層間介電層

18．．．接觸洞

22．．．穿矽導孔

24．．．絕緣層

26．．．阻障層

28．．．晶種層

30．．．金屬層

32．．．矽貫通電極

34．．．接觸插塞

Claims (12)

1. 一種製作矽貫通電極的方法，包含：提供一半導體基底；形成至少一半導體元件於該半導體基底表面；形成一介電層於該半導體基底上，並覆蓋該半導體元件，且該介電層中具有至少一接觸洞；形成一第一導電層於該介電層上並填滿該接觸洞；進行一蝕刻製程，於該第一導電層、該介電層及該半導體基底中形成一穿矽導孔；填入一第二導電層於該穿矽導孔中並覆蓋部分該第一導電層表面；以及進行一第一平坦化製程，以去除部分該第二導電層直到該第一導電層表面。
2. 如申請專利範圍第1項所述之方法，其中填入該第二導電層之前另包含形成一絕緣層於該第一導電層表面與該穿矽導孔之側壁及底部。
3. 如申請專利範圍第2項所述之方法，其中該第一平坦化製程另包含去除部分該第二導電層及部分該絕緣層直至該第一導電層表面。
4. 如申請專利範圍第2項所述之方法，其中填入該第二導電層之前另包含形成一阻障層於該絕緣層表面。
5. 如申請專利範圍第4項所述之方法，其中該阻障層選自鉭(Ta)、氮化鉭(tantalum,TaN)、鈦(Ti)、氮化鈦(TiN)或其組合。
6. 如申請專利範圍第4項所述之方法，其中填入該第二導電層之前另包含形成一晶種層於該阻障層表面。
7. 如申請專利範圍第1項所述之方法，其中該第一平坦化製程包含一化學機械研磨製程。
8. 如申請專利範圍第1項所述之方法，其中進行該第一平坦化製程之後另包含進行一第二平坦化製程以去除該第一導電層，以於該接觸洞中形成一接觸插塞連接該半導體元件。
9. 如申請專利範圍第8項所述之方法，其中該第二平坦化製程包含一化學機械研磨製程。
10. 如申請專利範圍第8項所述之方法，其中該第一導電層及該接觸插塞包含鎢。
11. 如申請專利範圍第1項所述之方法，其中該第二導電層包含銅。
12. 如申請專利範圍第1項所述之方法，其中該半導體元件包含互補型金氧半導體電晶體。