TWI759538B - 半導體封裝及其製造方法 - Google Patents

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TWI759538B
TWI759538B TW107131357A TW107131357A TWI759538B TW I759538 B TWI759538 B TW I759538B TW 107131357 A TW107131357 A TW 107131357A TW 107131357 A TW107131357 A TW 107131357A TW I759538 B TWI759538 B TW I759538B
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孫永訓
崔楨煥
玄錫勳
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南韓商三星電子股份有限公司
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Abstract

一種半導體封裝，包括第一層，所述第一層包括第一半導體晶片及第一穿孔；第一重佈層，設置於第一層的表面上且包括第一—第一佈線及第二—第一佈線；以及第二層，包括第二半導體晶片且堆疊於第一層上。第一半導體晶片包括第一—第一緩衝器，且第一—第一緩衝器電性連接於第一—第一佈線與第二—第一佈線之間。

Description

半導體封裝及其製造方法 [相關申請交叉參考]
本申請案主張2017年12月20日在韓國智慧財產局申請的韓國專利申請案第10-2017-0175641號之優先權，所述韓國專利申請案的揭露內容以全文引用的方式併入本文中。
符合本發明概念的實例實施例的設備及方法是關於一種半導體封裝，且更特定言之是關於一種使用扇出型封裝技術的半導體封裝。
電子產品要求高容量資料處理同時減小其體積。因此，增加此類電子產品中使用的半導體裝置的積體程度的需求也是日亦增長。由於半導體封裝的厚度，因此難以藉由線接合製程堆疊超過四層。
近來，已研究且研發出能夠增加積體程度且改進單位成本的面板級封裝(Panel Level Package；PLP)及晶圓級封裝(Wafer Level Package；WLP)技術。然而，在具有堆疊結構的扇出型封裝 的情況下，由於多個層之間的負載增大而限制堆疊的數量。
實例實施例提供一種半導體封裝，所述半導體封裝應用扇出型封裝技術且包括能夠減少多層之間的負載的堆疊結構。實例實施例提供一種製造半導體封裝的方法。
根據實例實施例，提供一種半導體封裝，其可包括：第一層，包括第一半導體晶片及第一穿孔；第一重佈層，設置於第一層的表面上，且包括第一─第一佈線及第二─第一佈線；以及第二層，包括第二半導體晶片，且堆疊於第一層上。第一半導體晶片可包括第一─第一緩衝器，且可將第一─第一緩衝器電性連接於第一─第一佈線與第二─第一佈線之間。
根據實例實施例，提供一種半導體封裝，其可包括多個層。所述層中的兩層或多於兩層可包括彼此絕緣的相應半導體晶片及分別設置於半導體晶片上的重佈層。每一半導體晶片可包括兩個或多於兩個墊，所述墊藉由對應重佈層中包括的多個佈線而彼此連接，所述墊的其中一者為對應半導體晶片的輸入/輸出墊。設置於兩層或多於兩層當中的第一層上的第一重佈層中所包括的第一─第一佈線可連接至外部輸入/輸出端子。第一重佈層可更包括第二─第一佈線，所述第二─第一佈線連接至包括在第一層中的第一半導體晶片的輸入/輸出墊，及至少一緩衝器，所述緩衝器藉由設置在第一─第一佈線與第二─第一佈線之間，連接第一─第一佈線與第二─第一佈線。
根據實例實施例，提供一種半導體封裝，其可包括垂直堆 疊的多個層。所述層中的兩層或多於兩層可包括彼此絕緣的相應半導體晶片以及分別設置於半導體晶片上的重佈層。相應層中的每一者可包括多個佈線及連接佈線的相同數量的緩衝器，且佈線可連接至對應層的對應半導體晶片中所包括的墊。
根據實例實施例，提供一種製造半導體封裝的方法，所述方法可包括：形成包括第一穿孔及包括第一─第一緩衝器的第一半導體晶片的第一層；在第一層的表面上形成包括第一─第一佈線及第二─第一佈線的第一重佈層；堆疊第二層於第一層上，所述第二層包括第二穿孔及第二半導體晶片；以及接合電性連接至第一─第一佈線的外部連接端子。第一─第一緩衝器可電性連接於第一─第一佈線與第二─第一佈線之間。
根據實例實施例的半導體封裝，藉由第一層中的半導體晶片的緩衝器，將半導體封裝的內部及外部負載分離，相較於半導體晶片的外部連接端子與輸入/輸出墊之間不存在緩衝器時的情況，可使得負載分散或減少。
另外，不同於線接合封裝結構，半導體封裝具有穿孔的層壓結構，且由於負載藉由半導體晶片的緩衝器分散或減少，因此多重堆疊是可能的且不增大負載。
另外，可針對每一層恰當地設計穿孔的位置及重佈層的佈線結構，不使用或者使用半導體晶片中的緩衝器，且因此可構成所需電路。
另外，可針對每一層調節穿過半導體晶片的輸入/輸出墊的緩衝器的數量，以便可減少每一層的延遲差值。
應理解，前述之一般描述及以下詳細描述兩者皆為例示 性及解釋性的，且意欲提供如所主張的本發明的其他解釋。
100、200、300、400:半導體封裝
110、120、130、210、220、230、310、320、330、410:半導體晶片
111、211:第一墊
112、212:第二墊
113、213:第三墊
1000:電子系統
1010:控制單元
1020:輸入單元
1030:輸出單元
1040:儲存單元
1050:通信單元
1060:其他操作單元
A:部分
AC1:第一接收部分
AD:額外層
BP_V:凸塊
D1:第一方向
D2:第二方向
D3:第三方向
F1:第一表面
GV_b、GV_c、GV_d:凹槽
IL1:第一絕緣層
IL2:第二絕緣層
L1:第一層
L2:第二層
L3:第三層
LB_1、LB_2、LB_3:緩衝器
LB1_1:第一─第一緩衝器
LB1_2:第一─第二緩衝器
LB1_3:第一─第三緩衝器
LB2_1:第二─第一緩衝器
LB2_2:第二─第二緩衝器
LB2_3:第二─第三緩衝器
LB3_1:第三─第一緩衝器
LB3_2:第三─第二緩衝器
LB3_3:第三─第三緩衝器
LB4_1:第四─第一緩衝器
LB4_2:第四─第二緩衝器
LB4_3:第四─第三緩衝器
LB5_1:第五─第一緩衝器
LB5_2:第五─第二緩衝器
LB5_3:第五─第三緩衝器
LB6_1:第六─第一緩衝器
LB6_2:第六─第二緩衝器
LB6_3:第六─第三緩衝器
MD:模製層
PNL1:第一面板
PNL2:第二面板
PNL3:第三面板
PNL4:第四面板
RD1_1:第一─第一佈線
RD1_2:第一─第二佈線
RD1_3:第一─第三佈線
RD2_1:第二─第一佈線
RD2_2:第二─第二佈線
RD2_3:第二─第三佈線
RD3_1:第三─第一佈線
RD3_2:第三─第二佈線
RD3_3:第三─第三佈線
RD4_1:第四─第一佈線
RD4_2:第四─第二佈線
RD4_3:第四─第三佈線
RDL1:第一重佈層
RDL2:第二重佈層
RDL3:第三重佈層
RDL4:第四重佈層
S100、S110、S120、S200、S210、S220、S230、S300、S310、S320、S330、S400:步驟
SB、SB':外部連接端子/焊球
TPV1:第一面板穿孔
TPV2:第二面板穿孔
TPV3:第三面板穿孔
TPV4:第四面板穿孔
TPV5:第五面板穿孔
WDV_b、WDV_c、WDV_d:突出部
自結合隨附圖式獲取的以下實施方式將更清楚地理解實例實施例。圖1至圖15表示如本文中所描述的非限制性實例實施例。
圖1是顯示根據實例實施例的半導體封裝100的剖面圖。
圖2A、圖2B以及圖2C分別是根據實例實施例的包括第一半導體晶片110的圖1的半導體封裝100的第一層L1的一部分的平面圖及剖面圖。
圖3顯示根據實例實施例的圖1的半導體封裝100的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。
圖4是分別地顯示根據實例實施例的圖3中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
圖5A至圖5E是顯示根據實例實施例的圖1的半導體封裝100的「A」部分的各種實施例的放大剖面圖。
圖6顯示根據實例實施例的半導體封裝的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。
圖7是分別地顯示根據實例實施例的圖6中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
圖8顯示根據實例實施例的半導體封裝的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。
圖9是分別地顯示根據實例實施例的圖8中的第一重佈層 RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
圖10是顯示根據實例實施例的半導體封裝200的剖面圖。
圖11A、圖11B以及圖11C分別是根據實例實施例的包括第一半導體晶片210的圖10的半導體封裝200的第一層L1的一部分的平面圖及剖面圖。
圖12顯示根據實例實施例的圖10的半導體封裝200的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。
圖13是分別地顯示根據實例實施例的圖12中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
圖14是顯示根據實例實施例的半導體封裝300的剖面圖。
圖15顯示根據實例實施例的圖14的半導體封裝300的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。
圖16是分別地顯示根據實例實施例的圖15中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
圖17是顯示根據實例實施例的半導體封裝400的剖面圖。
圖18是示意性地顯示包括根據實例實施例的半導體封裝的電子系統的框圖。
圖19是顯示一種製造根據實例實施例的半導體封裝的方法的流程圖。
圖20A、圖20B、圖20C以及圖20D是顯示一種製造根據實例實施例的圖1的半導體封裝100的方法的剖面圖。
圖21A、圖21B、圖21C以及圖21D是說明一種根據實例實 施例的圖10的半導體封裝200的製造方法的剖面圖。
圖22A、圖22B、圖22C以及圖22D是顯示一種根據實例實施例的圖17的半導體封裝300的製造方法的剖面圖。
下文中將參考隨附圖式更全面地描述本發明概念的各種實例實施例。然而，本發明概念可以許多不同形式體現，且不應被理解為限於本文所闡述的實例實施例。實情為，提供這些實例實施例使得本說明書將為透徹且完整的，且將向所屬領域中具通常知識者充分傳達本發明概念之範疇。在圖式中，為了清楚起見，可能會放大層及區域的大小及相對大小。
應理解，儘管本文中術語第一、第二、第三、第一─第一、第二─第一、第一─第二、第二─第二、第一─第三、第二─第三等等可用於描述不同元件、組件、區域、層及/或部分，但這些元件、組件、區域、層及/或部分不應受這些術語限制。這些術語僅用於區分一個元件、組件、區域、層或部分與另一區域、層或部分。因此，在不脫離本發明概念之教示的情況下，下文論述的第一元件、組件、區域、層或部分可被稱為第二元件、組件、區域、層或部分。
應理解，當元件或層被稱作「越過另一元件或層」、「在另一元件或層上方」、「在另一元件或層上」、「連接至另一元件或層」或「耦接至另一元件或層」時，所述元件或層可直接地越過其他元件或層、在其他元件或層上方、在其他元件或層的上、連接或耦接至其他元件或層或可存在***元件或層。相比之下，當一元件被稱 為「直接地越過另一元件或層」、「在另一元件或層的正上方」、「直接在另一元件或層上」、「直接連接至另一元件或層」或「直接地耦接至另一元件或層」時，不存在***元件或層。類似數字貫穿全文表示類似元件。如本文所用，術語「及/或」包括相關所列項中的任一者以及一或多者的所有組合。
為了易於描述，本文中可使用空間相對術語，例如「在......下面(beneath)」、「在......下方(below)」、「下部的(lower)」、「在......上方(above)」、「上部的(upper)」以及類似者，來描述如圖中所顯示的一個元件或特徵與另一元件或特徵的關係。應理解，空間相對術語意欲涵蓋裝置在使用或操作中除圖式中所描繪的定向外的不同定向。舉例而言，若圖中的裝置翻轉，則描述為「在」其他元件或特徵「下方」或「下面」的元件將定向「在」其他元件或特徵「上方」。因此，術語「在......下方」可涵蓋在......上方以及在......下方的定向兩者。裝置可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞相應地進行解釋。
圖1是顯示根據實例實施例的半導體封裝100的剖面圖。圖2A、圖2B以及圖2C分別是根據實例實施例的包括第一半導體晶片110的圖1的半導體封裝100的第一層L1的一部分的平面圖及剖面圖。
參考圖1及圖2A至圖2C，半導體封裝100可包括第一層L1、第一重佈層RDL1、第二層L2、第二重佈層RDL2、第三層L3、第三重佈層RDL3以及外部連接端子SB。
第一層L1可包括至少一第一半導體晶片110、至少一第 一面板穿孔(Through Panel Via；TPV，TPV1)及具有第一接收部分AC1的第一面板PNL1，而第一半導體晶片110接收於第一接收部分AC1之中。
第二層L2可包括至少一第二半導體晶片120、至少一第二面板穿孔(Through Panel Via；TPV，TPV2)及具有第二接收部分的第二面板PNL2，而第二半導體晶片120接收於第二接收部分之中。
第三層L3可包括至少一第三半導體晶片130、至少一第三面板穿孔(Through Panel Via；TPV，TPV3)及具有第三接收部分的第三面板PNL3，而第三半導體晶片130接收於第三接收部分之中。
第一面板PNL1可具有沿第一方向D1及垂直於第一方向D1的第二方向D2上延伸的上部表面及下部表面。接收第一半導體晶片110的第一接收部分AC1可形成於第一面板PNL1的上部表面。
第二面板PNL2可沿垂直於第一方向D1及第二方向D2的第三方向D3上堆疊於第一面板PNL1上。第二接收部分可形成於第二面板PNL2的上部表面處。
第三面板PNL3可沿第三方向D3上堆疊於第二面板PNL2上。第三接收部分可形成於第三面板PNL3的上部表面處。
在實例實施例中，第一面板PNL1、第二面板PNL2以及第三面板PNL3中的每一者可包括絕緣基板。絕緣基板可包括絕緣材料，例如矽、玻璃、陶瓷、塑料或聚合物。第一面板PNL1、第二面板PNL2以及第三面板PNL3中的每一者可形成為平板形 狀，或可具有不同形狀，例如圓形形狀或多邊形形狀。
第一半導體晶片110可接收於第一接收部分AC1處，且可包括可形成於第一半導體晶片110的第一表面F1上的第一墊111、第二墊112以及第三墊113。
第一墊111、第二墊112以及第三墊113可包括金屬。舉例而言，第一墊111、第二墊112以及第三墊113可為藉由電鍍製程形成的電鍍墊，且可包括Au、Ni/Au或Ni/Pd/Au。
第一半導體晶片110可更包括第一─第一緩衝器LB1_1及第二─第一緩衝器LB2_1。
第一─第一緩衝器LB1_1的一端可電性連接至第一墊111，且第一─第一緩衝器LB1_1的另一端可電性連接至第二墊112。因此，第一─第一緩衝器LB1_1電性連接於第一墊111與第二墊112之間，且第一─第一緩衝器LB1_1可分離半導體封裝100內部的負載與半導體封裝100外部的負載。第一─第一緩衝器LB1_1可為雙向緩衝器。
第二─第一緩衝器LB2_1的一端可電性連接至第二墊112，且第二─第一緩衝器LB2_1的另一端可電性連接至第一墊111。因此，第二─第一緩衝器LB2_1電性連接於第二墊112與第一墊111之間。第二─第一緩衝器LB2_1可為雙向緩衝器。
在本實例實施例中，並不使用第一半導體晶片110的第二─第一緩衝器LB2_1。然而，在以與第一半導體晶片110相同的製程製造的第二半導體晶片120中，可使用第二緩衝器LB2_2替代第一緩衝器LB1_2，如稍後將論述的圖4中所繪示。因此，根據半導體封裝100的設計，可藉由使用重佈層的佈線及TPV來選 擇第一緩衝器LB1_1及第二緩衝器LB2_1當中的必需緩衝器。
第二半導體晶片120可接收於第二接收部分之中，且可包括第一墊、第二墊以及第三墊。第一墊、第二墊以及第三墊可形成於第二半導體晶片120的第一表面上。第一墊至第三墊可包括金屬。
第二半導體晶片120可更包括第一─第二緩衝器LB1_2及第二─第二緩衝器LB2_2。
第一─第二緩衝器LB1_2的一端可電性連接至第一墊，且第一─第二緩衝器LB1_2的另一端可電性連接至第二墊。因此，第一─第二緩衝器LB1_2電性連接於第一墊與第二墊之間。第一─第二緩衝器LB1_2可為雙向緩衝器。
第二─第二緩衝器LB2_2的一端可電性連接至第二墊，且第二─第二緩衝器LB2_2的另一端可電性連接至第一墊。因此，第二─第二緩衝器LB2_2電性連接於第二墊與第一墊之間。第二─第二緩衝器LB2_2可為雙向緩衝器。
在本實例實施例中，並未使用第二半導體晶片120的第一─第二緩衝器LB1_2及第二─第二緩衝器LB2_2。然而，可以相同製程製造第一半導體晶片110及第二半導體晶片120。根據半導體封裝100的設計，可藉由使用重佈層的佈線及TPV從第一緩衝器LB1_2及第二緩衝器LB2_2當中(或其中無一者)來選擇必需緩衝器。
第三半導體晶片130可接收於第三接收部分之中，且可包括第一墊、第二墊以及第三墊。第一墊、第二墊以及第三墊可形成於第三半導體晶片130的第一表面上。第一墊至第三墊可包括 金屬。
第三半導體晶片130可更包括第一─第三緩衝器LB1_3以及第二─第三緩衝器LB2_3。
第一─第三緩衝器LB1_3的一端可電性連接至第一墊，且第一─第三緩衝器LB1_3的另一端可電性連接至第二墊。因此，第一─第三緩衝器LB1_3電性連接於第一墊與第二墊之間。第一─第三緩衝器LB1_3可為雙向緩衝器。
第二─第三緩衝器LB2_3的一端可電性連接至第二墊，且第二─第三緩衝器LB2_3的另一端可電性連接至第一墊。因此，第二─第三緩衝器LB2_3電性連接於第二墊與第一墊之間。第二─第三緩衝器LB2_3可為雙向緩衝器。
在本實例實施例中，並未使用第二半導體晶片120的第一─第二緩衝器LB1_2以及第二─第二緩衝器LB2_2。然而，可以相同製程製造第一半導體晶片110及第二半導體晶片120。根據半導體封裝的設計，可藉由使用重佈層的佈線及TPV從第一緩衝器LB1_2及第二緩衝器LB2_2當中(或其中無一者)來選擇必需緩衝器。
第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130中的每一者可為例如揮發性記憶體(volatile memory)。更特定言之，揮發性記憶體可為動態隨機存取記憶體(dynamic random access memory；DRAM)、靜態隨機存取記憶體(static random access memory；SRAM)、SDRAM、記憶體匯流排DRAM(rambus DRAM；RDRAM)以及其類似者，但不限於此。另外，第一半導體晶片110可為邏輯晶片(logic chip)，且可為例如控制記 憶體晶片的控制器。
另外，第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130中的每一者可為非揮發性記憶體(nonvolatile memory)。更特定言之，非揮發性記憶體可為電子抹除式可複寫唯讀記憶體(EEPROM)、快閃記憶體(flash memory)、相變隨機存取記憶體(phase-change RAM；PRAM)、電阻式隨機存取記憶體(resistive RAM；RRAM)、鐵電式隨機存取記憶體(ferroelectric RAM；FeRAM)、磁性隨機存取記憶體(magnetic RAM；MRAM)、聚合物隨機存取記憶體(polymer RAM；PoRAM)、奈米浮動式記憶體(nano floating memory；NFGM)、分子電子記憶體裝置(molecular electronics memory device)、絕緣體電阻變化記憶體(insulator resistance change memory)以及其類似者，但不限於此。
第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130可為相同半導體晶片或不同半導體晶片。另外，當第一層L1、第二層L2以及第三層L3的其中一者包括多個第一半導體晶片110、第二半導體晶片120及/或第三半導體晶片130時，這些半導體晶片中的一些可為相同半導體晶片，而其他的這些半導體晶片可為不同半導體晶片。多個第一半導體晶片110、第二半導體晶片120或第三半導體晶片130可沿第一方向D1及第二方向D2上彼此鄰接或接觸地設置於第一層L1、第二層L2以及第三層L3的其中一者中。
第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3分別地利用重佈製程可堆疊於第一層L1、第二層L2以及第三層L3上。
第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3分別地在第一層L1、第二層L2以及第三層L3上形成重佈圖案，使得可將半導體晶片110、半導體晶片120以及半導體晶片130的輸入/輸出端子微型化且可增加輸入/輸出端子的數量。因此，可實施扇出型結構。另外，第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3分別地在第一層L1、第二層L2以及第三層L3上形成重佈圖案，以實現扇出型結構，使得有利於高效能且高速信號處理的半導體封裝100可以實現。第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3中的每一者可包括導電佈線及適當地絕緣佈線的絕緣層。
重佈層RDL1可設置於第一層L1與第二層L2之間。重佈層RDL1可包括第一─第一佈線RD1_1及第二─第一佈線RD2_1。第一─第一佈線RD1_1及第二─第一RD2_1可包括導電材料。導電材料可包括金屬，例如銅(Cu)、銅合金、鋁(Al)或鋁合金。
第一─第一佈線RD1_1可電性連接至第一半導體晶片110的第一墊111及第一TPV TPV1。第二─第一佈線RD2_1可電性連接至第一半導體晶片110的第二墊112及第三墊113。另外，第二─第一佈線RD2_1可電性連接至第二層L2的第二TPV TPV2。
儘管未詳細繪示，但可以各種方式將第一─第一佈線RD1_1及第一墊111連接至彼此。
舉例而言，第一墊111及第一─第一佈線RD1_1可以物理性或電性連接。在一些實例實施例中，第一墊111的上部表面 可與第一─第一佈線RD1_1的下部表面接觸。在一些實例實施例中，第一墊111及第一─第一佈線RD1_1藉由設置在其間的一或多個凸塊(未繪示)可電性連接。舉例而言，凸塊可包括Cu、Au、Ni、Al、Ag或包括這些金屬中的至少一者的合金。在一些實例實施例中，可藉由形成於第一─第一佈線RD1_1的表面及第一墊111的表面中的至少一者上的突出部及凹槽的組合將其連接。
根據本實例實施例的半導體封裝100可使用TPV及重佈層且無需線接合來電性連接晶片。因此，其不限於堆疊層的數量且可具有較薄厚度。
第二重佈層RDL2可包括第一─第二佈線RD1_2及第二─第二佈線RD2_2。第三重佈層RDL3可包括第一─第三佈線RD1_3及第二─第三佈線RD2_3。第二重佈層RDL2及第三重佈層RDL3的詳細連接關係將稍後描述於圖3的描述中。第二重佈層RDL2及第三重佈層RDL3亦可以與第一重佈層RDL1類似的方式形成。
第一TPV TPV1可沿第三方向D3上穿過第一層L1的第一面板PNL1，且可與外部連接端子SB及第一重佈層RDL1的第一─第一佈線RD1_1連接。
在一些實例實施例中，第一TPV TPV1可包括銅(Cu)及鎢(W)中的至少一者。舉例而言，第一TPV TPV1可為選自由銅(Cu)、銅錫(copper tin；CuSn)、銅鎂(CuMg)、銅鎳(CuNi)、銅鋅(CuZn)、銅鉛(CuPd)、銅金(CuAu)、銅錸(copper rhenium；CuRe)、銅鎢(CuW)以及鎢(W)合金所組成的群組中的至少一者，但不限於此。舉例而言，第一TPV TPV1可經由無電電鍍、電 鍍、濺鍍或列印製程形成。
第二TPV TPV2可沿第三方向D3上穿過第二層L2的第二面板PNL2，且可電性連接至第一重佈層RDL1及第二重佈層RDL2。第三TPV TPV3可沿第三方向D3上穿過第三層L3的第三面板PNL3，且可電性連接至第二重佈層RDL2及第三重佈層RDL3。第二TPV TPV2及第三TPV3與重佈層之間的詳細連接關係將稍後描述於圖3及圖4的描述中。第二TPV TPV2及第三TPV TPV3亦可以類似於第一TPV TPV1的方式形成。
外部連接端子SB是外部輸入/輸出端子，且可為焊球。外部連接端子SB可設置在半導體封裝100下。外部連接端子SB可電性連接至第一TPV TPV1。
經由外部連接端子SB可將半導體封裝100電性連接至外部。
在本實例實施例中，將半導體封裝100實施為面板級扇出型封裝，但可將其實施為晶圓級封裝WLP作為扇出型封裝和面板級扇出型封裝。在此情況下，每層的面板可為晶圓，且TPV可為矽穿孔(through silicon via；TSV)。
儘管圖式中未繪示，但額外層可另外堆疊於第三層L3上。在一些實例實施例中，額外層可更包括例如電容器或電感器的裝置。另外，額外層可包括與第一層L1至第三層L3相同或類似的結構，使得半導體封裝100可更括額外的半導體晶片。
圖3顯示圖1的半導體封裝100的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。圖4是分別地顯示圖3中的第一重佈層RDL1、第二重佈層RDL2以及第 三重佈層RDL3的平面圖。
參考圖1至圖4，外部連接端子SB可電性連接至第一TPV TPV1。第一TPV TPV1可電性連接至第一重佈層RDL1的第一─第一佈線RD1_1。第一─第一佈線RD1_1可電性連接至第一半導體晶片110的第一─第一緩衝器LB1_1。第一─第一緩衝器LB1_1可電性連接至第二─第一佈線RD2_1。第二─第一佈線RD2_1可電性連接至第三墊113，所述第三墊是第一半導體晶片110的輸入/輸出墊。
第二─第一佈線RD2_1可電性連接至第二TPV TPV2。第二TPV TPV2可電性連接至第二重佈層RDL2的第二─第二佈線RD2_2。第二─第二佈線RD2_2可電性連接至第二半導體晶片120的第三墊，所述第三墊是輸入/輸出墊。
第二─第二佈線RD2_2可電性連接至第三TPV TPV3。第三TPV TPV3可電性連接至第三重佈層RDL3的第二─第三佈線RD2_3。第二─第三佈線RD2_3可電性連接至第三半導體晶片130的第三墊，所述第三墊是輸入/輸出墊。
此處，第一TPV TPV1及第二TPV TPV2可設置於以第一方向D1及第二方向D2形成的平面上的不同位置處以避免彼此重疊。因此，第一層L1及第二層L2的元件(半導體晶片、重佈層以及面板)可使用相同製程以相同方式形成，且接著所需結構可藉由層壓所述層同時改變TPV的位置而形成。
圖4顯示經由外部連接端子SB輸入的信號在第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3中的流向。藉由第一半導體晶片110的第一─第一緩衝器LB1_1，半導體封裝 100的內部的負載與外部的負載分離，使得相較於外部連接端子SB與第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130的輸入/輸出墊之間不存在緩衝器時的情況，施加於半導體封裝100的全部負載可分散或減少。
在本實施例中，由於只有作為第一層L1的緩衝器的第一─第一緩衝器LB1_1運作，因此藉由第一─第一緩衝器LB1_1重新驅動的信號由所有半導體晶片共用。因此，若堆疊N個層，則最大負載可為N(最大N個負載)。
第一─第一緩衝器LB1_1可為雙向緩衝器，使得在讀取/寫入的情況下，半導體封裝100可類似地運作。
圖5A至圖5E是顯示圖1的半導體封裝100的「A」部分的各種實例實施例的放大剖面圖。
參考圖1至圖5A，第一TPV TPV1及第一重佈層RDL1可以電性/物理性彼此連接，且第一重佈層RDL1及第二TPV TPV2可以電性/物理性彼此連接。舉例而言，第一TPV TPV1的上部表面可接觸第一重佈層RDL1的下部表面。在一些實例實施例中，第一TPV TPV1的上部表面可形成與第一重佈層RDL1的下部表面實質上相同的平面。
另外，第二TPV TPV2的下部表面可接觸第一重佈層RDL1的上部表面。在一些實例實施例中，第二TPV TPV2的下部表面可形成與第一重佈層RDL1的上部表面實質上相同的平面。
參考圖1及圖5B，凸塊BP_V可置放於第一重佈層RDL1與第二TPV TPV2之間。在圖5B中，顯示一個凸塊，但凸塊的數量不限於此。舉例而言，凸塊BP_V可包括Cu、Au、Ni、Al、Ag 或包括這些金屬中的至少一者的合金。因此，藉由凸塊BP_V，第一重佈層RDL1及第二TPV TPV2彼此可電性連接。凸塊BP_V的剖面可為，例如圓形，但不限於此。
參考圖1及圖5C，第二TPV TPV2可包括朝著第一重佈層RDL1突出的突出部WDV_b。另外，第一重佈層RDL1可包括與突出部WDV_b組合的凹槽GV_b。在一些實例實施例中，突出部WDV_b及凹槽GV_b的剖面形狀可為矩形。在圖5C至圖5E中，逐個地繪示與突出部嚙合的突出部及凹槽，但突出部及凹槽的數量不限於此。
參考圖1及圖5D，第二TPV TPV2可包括朝著第一重佈層RDL1突出的突出部WDV_c。另外，第一重佈層RDL1可包括與突出部WDV_c組合的凹槽GV_c。在一些實例實施例中，突出部WDV_c的下部表面可具有朝著第一重佈層RDL1的凸出輪廓。換言之，第一重佈層RDL1可包括凹槽GV_c，所述凹槽具有帶有朝向第二TPV TPV2的凹入輪廓的下部表面以與具有凸出輪廓的突出部WDV_c嚙合。
參考圖1及圖5E，第二TPV TPV2可包括朝著第一重佈層RDL1突出的突出部WDV_d。另外，第一重佈層RDL1可包括與突出部WDV_d組合的凹槽GV_d。在一些實例實施例中，突出部WDV_d及凹槽GV_d的剖面形狀可為三角形。
如圖5A至圖5E中所述，堆疊第一層L1的元件及第二層L2的元件從而形成半導體封裝100。儘管僅描述第一TPV TPV1及第二TPV TPV2以及第一重佈層RDL1的堆疊關係，但相應結構可以類似方式堆疊於第二TPV TPV2、第三TPV TPV3、第二重 佈層RDL2以及第三重佈層RDL3之間。
圖6顯示根據實例實施例的半導體封裝的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。圖7是分別地顯示圖6中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
參考圖1、圖6以及圖7，除重佈層與TPV的連接關係以外，半導體封裝可與圖1至圖4的半導體封裝實質上相同。因此，將省略重複描述。
外部連接端子SB可電性連接至第一TPV TPV1。第一TPV TPV1可電性連接至第一重佈層RDL1的第一─第一佈線RD1_1。第一─第一佈線RD1_1可電性連接至第一半導體晶片110的第一─第一緩衝器LB1_1。第一─第一緩衝器LB1_1可電性連接至第二─第一佈線RD2_1。第二─第一佈線RD2_1可電性連接至第一半導體晶片110的第三墊113，所述第三墊是輸入/輸出墊。
第二─第一佈線RD2_1可電性連接至第二TPV TPV2。第二TPV TPV2可電性連接至第二重佈層RDL2的第二─第二佈線RD2_2。第一─第二佈線RD1_2可電性連接至第二半導體晶片120的第二─第二緩衝器LB2_2。第二─第二佈線RD2_2可電性連接至第二半導體晶片120的第三墊，所述第三墊是輸入/輸出墊。第二─第二緩衝器LB2_2可電性連接至第一─第二佈線RD1_2。
第一─第二佈線RD1_2可電性連接至第三TPV TPV3。第三TPV TPV3可電性連接至第三重佈層RDL3的第一─第三佈線RD1_3。第一─第三佈線RD1_3可電性連接至第三半導體晶片130的第一─第三緩衝器LB1_3。第一─第三緩衝器LB1_3可電 性連接至第二─第三佈線RD2_3。第二─第三佈線RD2_3可電性連接至第三半導體晶片130的第三墊，所述第三墊是輸入/輸出墊。
圖7顯示經由外部連接端子SB輸入的信號在第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3中的的流向。半導體封裝的內部的負載與外部的負載藉由第一半導體晶片110的第一─第一緩衝器LB1_1分離，第一層的負載與第二以及較高層的負載藉由第二─第二緩衝器LB2_2分離，且第二層的負載與第三以及較高層的負載藉由第一─第三緩衝器LB1_3分離，使得相較於外部連接端子SB與第一半導體晶片110、第二半導體晶片120以及第三130的輸入/輸出墊之間不存在緩衝器時的情況，半導體封裝的全部負載可分散或減少。
在本實施例中，由於每層中的緩衝器中的每一者運作，因此即使堆疊N個層，最大負載可為1(最大1個負載)。
第一─第一緩衝器LB1_1可為雙向緩衝器，使得在讀取/寫入的情況下，半導體封裝可類似地運作。
圖8顯示根據實例實施例的半導體封裝的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。圖9是分別地顯示圖8中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
參考圖1、圖8以及圖9，除重佈層與TPV的連接關係以及每一半導體晶片的緩衝器的數量以外，半導體封裝可與圖1至圖4的半導體封裝實質上相同。因此，將省略重複描述。
第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130中的每一者可包括第一至第六緩衝器。第一重佈層 RDL1、第二重佈層RDL2以及第三重佈層RDL3可分別地包括第一至第四佈線。另外，第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130中的每一者可更包括用於連接第一至第六緩衝器至重佈層的佈線的墊。
外部連接端子SB可電性連接至第一TPV TPV1。第一TPV TPV1可電性連接至第一重佈層RDL1的第一─第一佈線RD1_1。第一─第一佈線RD1_1可電性連接至第一半導體晶片110的第一─第一緩衝器LB1_1。第一─第一緩衝器LB1_1可電性連接至第二─第一佈線RD2_1。第二─第一佈線RD2_1可電性連接至第四─第一緩衝器LB4_1。第四─第一緩衝器LB4_1可電性連接至第三─第一佈線RD3_1。第三─第一佈線RD3_1可電性連接至第五─第一緩衝器LB5_1。第五─第一緩衝器LB5_1可電性連接至第四─第一佈線RD4_1。第四─第一佈線RD4_1可電性連接至第三墊113，所述第三墊是第一半導體晶片110的輸入/輸出墊。
第二─第一佈線RD2_1可電性連接至第二TPV TPV2。第二TPV TPV2可電性連接至第二重佈層RDL2的第二─第二佈線RD2_2。第二─第二佈線RD2_2可電性連接至第二半導體晶片120的第二─第二緩衝器LB2_2及第四─第二緩衝器LB4_2。第二─第二緩衝器LB2_2可電性連接至第一─第二佈線RD1_2。第四─第二緩衝器LB4_2可電性連接至第三─第二佈線RD3_2。第三─第二佈線RD3_2可電性連接至第五─第二緩衝器LB5_2。第五─第二緩衝器LB5_2可電性連接至第四─第二佈線RD4_2。第四─第二佈線RD4_2可電性連接至第二半導體晶片120的第三墊，所述第三墊是輸入/輸出墊。
第一─第二佈線RD1_2可電性連接至第三TPV TPV3。第三TPV TPV3可電性連接至第三重佈層RDL3的第一─第三佈線RD1_3。第一─第三佈線RD1_3可電性連接至第三半導體晶片130的第五─第三緩衝器LB5_3。第五─第三緩衝器LB5_3可電性連接至第四─第三佈線RD4_3。第四─第三佈線RD4_3可電性連接至第三半導體晶片130的第三墊，所述第三墊是輸入/輸出墊。
圖9顯示經由外部連接端子SB輸入的信號在第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3中的流向。半導體封裝的內部的負載與外部的負載藉由第一半導體晶片110的第一─第一緩衝器LB1_1分離，第一層的負載與第二以及較高層的負載藉由第二─第二緩衝器LB2_2分離，且第二層的負載與第三以及較高層的負載藉由第一─第三緩衝器LB1_3分離，使得相較於外部連接端子SB與第一半導體晶片110、第二半導體晶片120以及第三130的輸入/輸出墊之間不存在緩衝器時的情況，半導體封裝的全部負載可分散或減少。
另外，由於每一重佈層中的緩衝器的數量相同或通過至第一半導體晶片110、第二半導體晶片120以及第三半導體晶片130中的每一者的輸入/輸出墊的緩衝器的數量等於三個，因此可解決由於緩衝器的數量不同所導致的延遲問題。在此實施例中，例示每一層包括三個緩衝器的三層堆疊結構。然而，半導體晶片及重佈層可經設計從而使每一層包括N個緩衝器，進而可獲得相同效果。
圖10是顯示根據實例實施例的半導體封裝200的剖面圖。圖11A、圖11B以及圖11C分別是根據例示性實施例的包括 第一半導體晶片210的圖10的半導體封裝200的第一層L1的一部分的平面圖及剖面圖。圖12顯示根據例示性實施例的圖10的半導體封裝200的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。圖13是分別地顯示根據例示性實施例的圖12中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
參考圖10至圖13，除了外部連接端子SB以及第一層L1、第二層L2以及第三層L3的位置變成倒置以外，半導體封裝200與圖1至圖4的半導體封裝100實質上相同。因此，將省略重複描述。
半導體封裝200可包括第一重佈層RDL1、第一層L1、第二重佈層RDL2、第二層L2、第三重佈層RDL3、第三層L3以及外部連接端子SB。
第一重佈層RDL1可設置於外部連接端子SB上。第一層L1可設置於第一重佈層RDL1上。第二重佈層RDL2可設置於第一層L1上。第二層L2可設置於第二重佈層RDL2上。第三重佈層RDL3可設置於第二層L2上。第三層L3可設置於第三重佈層RDL3上。
第一半導體晶片210可包括緩衝器LB_1。第二半導體晶片220可包括緩衝器LB_2。第三半導體晶片230可包括緩衝器LB_3。亦即，半導體晶片中的每一者可包括一個緩衝器。緩衝器可以是雙向緩衝器。
外部連接端子SB可電性連接至第一重佈層RDL1的第一─第一佈線RD1_1。第一─第一佈線RD1_1可電性連接至緩衝器 LB_1。緩衝器LB_1可電性連接至第二─第一佈線RD2_1。第二─第一佈線RD2_1可電性連接至第一TPV TPV1及第一半導體晶片210的第三墊213，所述第三墊是輸入/輸出墊。
第一TPV TPV1可電性連接至第二重佈層RDL2的第二─第二佈線RD2_2。第二─第二佈線RD2_2可電性連接至第二TPV TPV2。第二─第二佈線RD2_2可電性連接至第二半導體晶片220的第三墊，所述第三墊是輸入/輸出墊。
第二TPV TPV2可電性連接至第三重佈層RDL3的第二─第三佈線RD2_3。第二─第三佈線RD2_3可電性連接至第三半導體晶片230的第三墊，所述第三墊是輸入/輸出墊。
根據本實施例，不同於圖1至4的半導體封裝100，由於外部連接端子SB直接連接至第一重佈層RDL1，因此相同電路設置僅有一個緩衝器可被實現。因此，簡化半導體封裝200的結構，且可簡化製造製程。
圖14是顯示根據實例實施例的半導體封裝300的剖面圖。圖15顯示圖14的半導體封裝300的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3之間的連接關係。圖16是分別地顯示圖15中的第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3的平面圖。
參考圖14至圖16，除第一層L1、第二層L2以及第三層L3是以倒置方式交替地配置以外，半導體封裝300與圖10至圖13的半導體封裝200實質上相同。因此，將省略重複描述。
半導體封裝300可包括第一重佈層RDL1、第一層L1、第二層L2、第二重佈層RDL2、第三重佈層RDL3、第三層L3以 及外部連接端子SB。
第一重佈層RDL1可設置於外部連接端子SB上。第一層L1可設置於第一重佈層RDL1上。第二層L2可設置於第一層L1上。第二重佈層RDL2可設置於第二層L2上。第三重佈層RDL3可設置於第二重佈層RDL2上。第三層L3可設置於第三重佈層RDL3上。
第一半導體晶片310可包括緩衝器LB_1。第二半導體晶片320可包括緩衝器LB_2。第三半導體晶片330可包括緩衝器LB_3。亦即，半導體晶片中的每一者可包括一個緩衝器。緩衝器可以是雙向緩衝器。
外部連接端子SB可電性連接至第一重佈層RDL1的第一─第一佈線RD1_1。第一─第一佈線RD1_1可電性連接至緩衝器LB_1。緩衝器LB_1可電性連接至第二─第一佈線RD2_1。第二─第一佈線RD2_1可電性連接至第一TPV TPV1及第一半導體晶片310的第三墊，所述第三墊是輸入/輸出墊。
第一TPV TPV1可電性及物理性直接連接至第二TPV TPV2。第二TPV TPV2可電性連接至第二重佈層RDL2的第一─第二佈線RD1_2。第一─第二佈線RD1_2可電性連接至緩衝器LB_2。緩衝器LB_2可電性連接至第二─第二佈線RD2_2。第二─第二佈線RD2_2可電性連接至第三重佈層RDL3的第一─第三佈線RD1_3。此處，由於第二─第二佈線RD2_2與第一─第三佈線RD1_3面向彼此，因此其可彼此連接而無需額外TPV。第二─第二佈線RD2_2可電性連接至第二半導體晶片320的第三墊，所述第三墊是輸入/輸出墊。
第一─第三佈線RD1_3可電性連接至緩衝器LB_3。緩衝器LB_3可電性連接至第二─第三佈線RD2_3。第二─第三佈線RD2_3可電性連接至第三半導體晶片330的第三墊，所述第三墊是輸入/輸出墊。
根據本實施例，不同於圖6及圖7的半導體封裝100，由於第一層、第二層以及第三層替代地倒置，因此相同電路設置僅有一個緩衝器可被實現。因此，簡化半導體封裝300的結構，且可簡化製造製程。另外，由於TPV及半導體晶片的位置及重佈層的佈線結構在第一層、第二層以及第三層中彼此相同，因此可使用相同製程製造。因此，可減少製造成本。
圖17是顯示根據實例實施例的半導體封裝400的剖面圖。
參考圖17，半導體封裝400可更包括焊球SB以及焊球SB'、第四面板PNL4以及沿第三方向D3上堆疊於第四面板PNL4上的第四重佈層RDL4、經由墊來電性連接至第四重佈層RDL4的第四半導體晶片410以及覆蓋第四半導體晶片410的模製層MD。另外，半導體封裝400可更包括穿過模製層MD電性連接至第四重佈層RDL4及焊球SB的第四TPV TPV4，及穿過第四面板PNL4電性連接至第四重佈層RDL4及焊球SB'的第五TPV TPV5。
圖17中所繪示的半導體封裝400可為圖6至圖16中所描述的半導體封裝以及圖1至圖4中所描述的半導體封裝100。將省略其詳細描述。
模製層MD可模塑第四半導體晶片410。第四TPV TPV4的至少一部分可自模製層MD暴露於外部。模製層MD可包括聚 合物層，例如樹脂。模製層MD可包括例如環氧基模製化合物(epoxy molding compound；EMC)。
第四半導體晶片410可為記憶體晶片或邏輯晶片。舉例而言，當第一至第三半導體晶片(參看圖1中的110、120以及130)是記憶體晶片時，第四半導體晶片410可包括用於控制第一至第三半導體晶片的記憶體控制器。半導體封裝400可包括例如系統單晶片(system on chip；SoC)或系統級封裝(system in package；SIP)。
半導體封裝400可更包括第一絕緣層IL1、第二絕緣層IL2以及形成於第一絕緣層IL1與第二絕緣層IL2之間的額外層AD。在一些實例實施例中，額外層AD可包括例如電容器(capacitor)或電感器(inductor)的裝置。可替代地，額外層AD可包括額外半導體晶片，包括與第一層至第三層相同或類似的結構(參看圖1中的L1至L3)。
圖18是示意性地顯示包括根據實例實施例的半導體封裝的電子系統的框圖。
參考圖18，電子系統1000可包括控制單元1010、輸入單元1020、輸出單元1030以及儲存單元1040，且可更包括通信單元1050及/或其他操作單元1060。
控制單元1010可共同控制電子系統1000以及組件中的每一者。控制單元1010可為中央處理單元(central processing unit；CPU)或中央控制單元。輸入單元1020可將電子命令信號發送至控制單元1010。輸入單元1020可包括鍵盤、小鍵盤、滑鼠、觸控板、影像辨識器例如掃描儀或各種輸入感測器。輸出單元1030可 自控制單元1010接收電子信號，並且輸出經電子系統1000處理的結果。輸出單元1030可包括監視器、列印機、光束投射器或各種機械裝置。
儲存單元1040可為用於臨時或永久地儲存待處理或控制單元1010已經處理的電子信號的組件。儲存單元1040可物理性或電性連接或耦接至控制單元1010。通信單元1050可自控制單元1010接收電子命令信號，且將電子信號發送至其他電子系統或自其他電子系統接收電子信號。其他操作單元1060可根據控制單元1010的命令執行物理或機械操作。
在實例實施例中，控制單元1010、輸入單元1020、輸出單元1030、儲存單元1040、通信單元1050以及其他操作單元1060中的至少一者可包括圖1至圖13中所揭露的半導體封裝。因此，可減小電子系統1000的體積，且可降低讀取/寫入負載。
圖19是顯示一種製造根據實例實施例的半導體封裝的方法的流程圖。圖20A、圖20B、圖20C以及圖20D是顯示一種製造圖1的半導體封裝100的方法的剖面圖。
參考圖19以及圖20A至圖20D，製造半導體封裝的方法可包括形成第一層S100、堆疊第二層S200、堆疊第三層S300以及連接外部連接端子S400。步驟S100可包括配置晶粒及穿孔於第一層中S110以及形成第一重佈層S120。步驟S200可包括配置晶粒及穿孔於第二層中S210、形成第二重佈層S220以及將堆疊第二層於第一層上S230。步驟S300可包括配置晶粒及通孔於第三層中S310、形成第三重佈層S320以及堆疊第三層於第二層上S330。
半導體晶片110、半導體晶片120以及半導體晶片130及TPV TPV1、TPV TPV2以及TPV TPV3可分別地設置於第一面板PNL1、第二面板PNL2以及第三面板PNL3上，以形成第一層L1、第二層L2以及第三層L3(S110、S210、S310)。舉例而言，第一面板PNL1、第二面板PNL2以及第三面板PNL3中的每一者可為不同面板的部分或可為相同面板中所包括的不同部分。
在一些實例實施例中，第一層L1、第二層L2及/或第三層L3可基於晶圓級封裝(WLP)製程形成。另外，在一些實例實施例中，第一層L1、第二層L2及/或第三層L3可基於面板級封裝(PLP)製程形成。
在本實施例中，TPV TPV1、TPV TPV2以及TPV TPV3配置於第一面板PNL1、第二面板PNL2以及第三面板PNL3中，但其不限於此。亦即，例如，TPV可不形成於第三面板PNL3中。
在本實施例中，第一接收部分AC1可經由第一面板PNL1的模腔產生製程(cavity creation process)形成。第一接收部分AC1形成以後，第一半導體晶片110可設置於第一接收部分AC1中。第一半導體晶片110可具有第一表面F1，在所述第一表面F1上暴露第一墊至第三墊。
且接著，第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3可分別地形成於第一層L1、第二層L2以及第三層L3上(S120、S220以及S320)。舉例而言，第一重佈層RDL1、第二重佈層RDL2以及第三重佈層RDL3可經由各種沈積製程例如濺鍍、電解電鍍、無電電鍍或列印來形成。
且接著，已形成有第二重佈層RDL2於其上的第二層L2 可堆疊於第一重佈層RDL1上(S230)，且第三層L3可堆疊於第二重佈層RDL2上(S330)。
且接著，可藉由將作為外部連接端子SB的焊球接合至第一TPV TPV1來製造半導體封裝100。(S400)
圖21A、圖21B、圖21C以及圖21D是顯示一種製造圖10的半導體封裝200的方法的剖面圖。
參考圖21A至圖21D，除接合外部接觸端子SB的位置及第一層L1、第二層L2以及第三層L3堆疊的方向以外，製造半導體封裝200的方法實質上與圖19及圖20A至圖20D的方法相同。因此，將省略重複描述。
已形成有第二重佈層RDL2於其上的第二層L2可堆疊於已形成有第一重佈層RDL1於其上的第一層L1上(S230)，且第三層L3可堆疊於第二層L2上。(S330)
作為外部連接端子SB的焊球可接合至第一重佈層RDL1。(S400)
圖22A、圖22B、圖22C以及圖22D是顯示一種製造圖17的半導體封裝300的方法的剖面圖。
參考圖22A至圖22D，除第二層L2的堆疊方向以外，製造半導體封裝200的方法實質上與圖21A至圖21D的方法相同。因此，將省略重複描述。
已形成有第二重佈層RDL2於其上的第二層L2可堆疊於已形成有第一重佈層RDL1於其上的第一層L1上(S230)，且接著第三層L3可堆疊於第二層L2上。(S330)
作為外部連接端子SB的焊球可接合至第一重佈層 RDL1。(S400)
根據實例實施例的半導體封裝，藉由第一層中的半導體晶片的緩衝器，半導體封裝的內部的負載與外部的負載分離，使得相較於外部連接端子與半導體晶片的輸入/輸出墊之間不存在緩衝器時的情況，施加於半導體封裝的負載可分散或減少。
另外，不同於線接合封裝結構，半導體封裝具有穿孔的層壓結構，且由於負載藉由半導體晶片的緩衝器而分散或減少，因此多重堆疊是可能的且不增大負載。
另外，可針對每一層恰當地設計穿孔的位置及重佈層的佈線結構，不使用或使用半導體晶片中的緩衝器，且因此可構成所需電路。
另外，可針對每一層調節穿過半導體晶片的輸入/輸出墊的緩衝器的數量，以便可減少每一層的延遲差值。
本發明可適用於包括系統單晶片及記憶體裝置的各種裝置及系統。因此，本發明可應用於行動電話、智慧型電話、個人數位助理(personal digital assistant；PDA)、便攜式媒體播放器(portable media player；PMP)、數位相機、攝錄影機、個人電腦(personal computer；PC)、伺服器電腦、工作站、筆記型電腦、數位電視(digital television；TV)、機上盒(set-top box)、音樂播放機、物聯網(Internet of Things；IoT)裝置、虛擬實境(virtual reality；VR)裝置、增強實境(augmented reality；AR)裝置以及其類似者。
前述內容顯示實例實施例，且不解釋為限制性的。儘管已描述若干實例實施例，但在本領域中具通常知識者將易於瞭解，在不實質上脫離本發明概念的新穎教示以及優點的情況下，許多修 改在實例實施例中是可能的。因此，所有此等修改意欲包括於如申請專利範圍中所界定的實例實施例的範疇內。
LB1_1‧‧‧第一－第一緩衝器
LB1_2‧‧‧第一－第二緩衝器
LB1_3‧‧‧第一－第三緩衝器
LB2_1‧‧‧第二－第一緩衝器
LB2_2‧‧‧第二－第二緩衝器
LB2_3‧‧‧第二－第三緩衝器
RD1_1‧‧‧第一－第一佈線
RD1_2‧‧‧第一－第二佈線
RD1_3‧‧‧第一－第三佈線
RD2_1‧‧‧第二－第一佈線
RD2_2‧‧‧第二－第二佈線
RD2_3‧‧‧第二－第三佈線
RDL1‧‧‧第一重佈層
RDL2‧‧‧第二重佈層
RDL3‧‧‧第三重佈層

Claims (19)

  1. 一種半導體封裝，包括：第一層，包括第一半導體晶片及第一穿孔；第一重佈層，設置於所述第一層的表面上，且包括第一─第一佈線及第二─第一佈線；第二層，包括第二半導體晶片，且堆疊於所述第一層上；以及第二重佈層，設置於所述第二層上且包括第一─第二佈線及第二─第二佈線，其中所述第一半導體晶片包括第一─第一緩衝器，且所述第一─第一緩衝器電性連接於所述第一─第一佈線與所述第二─第一佈線之間，其中所述第一穿孔電性連接至所述第一─第一佈線以及外部連接端子，所述外部連接端子是輸入/輸出端子，所述第一穿孔直接設置在所述第一─第一佈線與所述所述外部連接端子之間，其中所述第一半導體晶片包括第一─第一墊以及第二─第一墊，其中所述第一─第一緩衝器直接連接於所述第一─第一墊與所述第二─第一墊之間，其中所述第一─第一佈線直接連接至所述第一─第一墊，且所述第二─第一佈線直接連接至所述第二─第一墊，其中所述第二層更包括第二穿孔，且其中所述第二穿孔直接連接至所述第一重佈層的所述第二─第一佈線及所述第二重佈層的所述第二─第二佈線。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶片更包括第三─第一墊，且其中所述第二─第一佈線更連接至所述第三─第一墊。
  3. 如申請專利範圍第2項所述的半導體封裝，其中所述第一重佈層設置於所述第一層與所述第二層之間。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶片更包括第二─第一緩衝器，且其中所述第二─第一緩衝器電性連接於所述第二─第一佈線與所述第一─第一佈線之間。
  5. 如申請專利範圍第4項所述的半導體封裝，其中所述第一重佈層更包括第三─第一佈線，其中所述第一半導體晶片更包括第三─第一緩衝器，且其中所述第三─第一緩衝器電性連接於所述第二─第一佈線與所述第三─第一佈線之間。
  6. 如申請專利範圍第2項所述的半導體封裝，其中所述第一層更包括第一面板，所述第一面板形成有用於接收所述第一半導體晶片的第一接收部分，且其中所述第一穿孔是穿過所述第一面板的面板穿孔(through panel via；TPV)。
  7. 如申請專利範圍第1項所述的半導體封裝，其中所述第一層設置於所述第一重佈層與所述第二層之間，且所述外部連接端子設置於所述第一重佈層上，且所述第一重佈層設置於所述外部連接端子與所述第一層之間。
  8. 如申請專利範圍第7項所述的半導體封裝，其中所述第 一─第一佈線電性連接至所述第二─第一佈線，且其中所述第二─第一佈線電性連接至所述第一穿孔。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述第二半導體晶片包括第一─第二緩衝器、第一─第二墊、第二─第二墊以及第三─第二墊，其中所述第一─第二緩衝器電性連接於所述第一─第二墊與所述第二─第二墊之間，其中所述第一─第二佈線電性連接至所述第一─第二墊，且所述第二─第二佈線電性連接至所述第二─第二墊及所述第三─第二墊，以及其中所述第一穿孔電性連接至所述第二─第二佈線，以及其中所述第二重佈層設置於所述第一層與所述第二層之間。
  10. 如申請專利範圍第8項所述的半導體封裝，其中所述第二半導體晶片包括第一─第二緩衝器、第一─第二墊、第二─第二墊以及第三─第二墊，其中所述第一─第二緩衝器電性連接於所述第一─第二墊與所述第二─第二墊之間，其中所述第一─第二佈線電性連接至所述第一─第二墊，且所述第二─第二佈線電性連接至所述第二─第二墊及所述第三─第二墊，其中所述第一穿孔電性連接至所述第二穿孔，且所述第二穿孔電性連接至所述第一─第二佈線，且其中所述第二層設置於所述第二重佈層與所述第一層之間。
  11. 如申請專利範圍第10項所述的半導體封裝，其中所述 第一穿孔直接連接至所述第二穿孔。
  12. 如申請專利範圍第1項所述的半導體封裝，更包括：面板，設置於所述外部連接端子與所述第一層之間；第三半導體晶片，設置於所述面板上；以及模製層，覆蓋所述第三半導體晶片，且其中所述第三半導體晶片包括用於控制所述第一及第二半導體晶片的記憶體控制器。
  13. 如申請專利範圍第1項所述的半導體封裝，其中所述第一穿孔及所述第二穿孔位於平面上的不同位置處以不彼此重疊。
  14. 如申請專利範圍第1項所述的半導體封裝，其中所述第一─第一緩衝器是雙向緩衝器。
  15. 如申請專利範圍第1項所述的半導體封裝，其中所述第一層的所述第一半導體晶片與所述第二層的所述第二半導體晶片實質上相同。
  16. 如申請專利範圍第1項所述的半導體封裝，其中所述第一層更包括第一面板，所述第一面板具有接收所述第一半導體晶片的第一接收部分，且其中所述第一穿孔是穿過所述第一面板的面板穿孔(TPV)或矽穿孔(through silicon via；TSV)。
  17. 一種半導體封裝，包括多個層，其中所述多個層中的兩層或多於兩層包括彼此絕緣的相應半導體晶片及分別地設置於所述半導體晶片上的重佈層，其中每一半導體晶片包括兩個或多於兩個墊，所述墊藉由對 應重佈層中所包括的多個佈線彼此連接，所述兩個或多於兩個墊的其中一者為對應半導體晶片的輸入/輸出墊，且所述兩個或多於兩個墊分別直接連接至所述多個佈線中的佈線，其中設置於所述多個層當中的第一層上的第一重佈層中所包括的第一─第一佈線經設置為連接至外部輸入/輸出端子，其中所述第一層包括穿過所述第一層的第一穿孔，所述第一穿孔電性連接至第一─第一佈線層以及所述外部輸入/輸出端子，並直接設置於所述第一─第一佈線與所述外部輸入/輸出端子之間，且其中所述第一重佈層更包括第二─第一佈線以及至少一緩衝器，所述第二─第一佈線直接連接至所述第一層中所包括的第一半導體晶片的所述輸入/輸出墊，所述至少一緩衝器藉由直接設置在所述第一─第一佈線與所述第二─第一佈線之間連接所述第一─第一佈線與所述第二─第一佈線，其中所述多個層當中的第二層包括穿過所述第二層的第二穿孔，以直接連接所述第一重佈層中的所述第一─第一佈線及所述第二─第一佈線的其中一者至第二重佈層中所包括的第二─第二佈線，所述第二重佈層設置於所述第二層上且直接連接至第二半導體晶片的所述輸入/輸出墊。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述第二重佈層更包括第一─第二佈線及至少一緩衝器，其藉由設置在所述第一─第二佈線與所述第二─第二佈線之間連接所述第一─第二佈線與所述第二─第二佈線。
  19. 一種半導體封裝，包括垂直地堆疊的多個層， 其中所述多個層中的兩層或多於兩層包括彼此絕緣的相應半導體晶片以及分別地設置於所述半導體晶片上的重佈層，其中相應所述層中的每一者包括多個佈線及連接所述多個佈線的相同數量的緩衝器，所述緩衝器分別直接設置在包括在所述多個層中的層中的所述多個佈線中的兩條佈線之間，其中所述多個佈線連接至對應層的對應半導體晶片中所包括的墊，其中包括在設置在所述多個層中的第一層上的第一重佈層中的第一─第一佈線被配置成為連接到外部輸入/輸出端子，且其中所述第一層包括穿過所述第一層的第一穿孔，所述第一穿孔電性連接至第一─第一佈線層以及所述外部輸入/輸出端子，且所述第一穿孔直接設置於所述第一─第一佈線層與所述外部輸入/輸出端子之間，其中所述第一重佈層更包括第二─第一佈線以及至少一緩衝器，所述至少一緩衝器藉由直接設置在所述第一─第一佈線與所述第二─第一佈線之間連接所述第一─第一佈線與所述第二─第一佈線，其中包括在設置在所述多個層中的第二層上的第二重佈層中的第二─第二佈線被配置成為連接到所述第二─第一佈線，且其中所述第二層包括穿過所述第二層的第二穿孔，所述第二穿孔電性連接至第二─第一佈線層以及所述第二─第一佈線，且所述第二穿孔直接設置在所述第二─第一佈線與第二─第二佈線之間。
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