TWI750118B - 時脈管理電路系統、系統單晶片以及時脈管理方法 - Google Patents

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Abstract

在一個實施例中，一種時脈管理電路系統包括：第一主 時脈控制器，用以基於所接收第一時脈請求而經由第一通道提供第一命令至第一從時脈控制器。所述時脈管理電路系統亦包括：所述第一從時脈控制器，用以基於所述第一命令而控制輸出第一時脈訊號。

Description

時脈管理電路系統、系統單晶片以及時脈管理 方法
本發明概念是有關於一種系統單晶片(system on chip，SoC)，且更具體而言是有關於一種包含有時脈管理單元的SoC及/或所述SoC的操作方法。
[相關申請案的交叉參考]
本申請案主張於2015年5月26日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0073091號的權利，所述韓國專利申請案的揭露內容全文併入本案供參考。
系統單晶片(SoC)是用於將多個複雜的多功能系統整合於單個晶片中的半導體技術。SoC中所設置的智慧財產(在下文中稱作IP)可被設計成經由系統匯流排而有效地連接至彼此。
就SoC而言，可提供時脈訊號至包含IP的各種功能性區塊，且時脈訊號的輸出可基於所述SoC的運作狀態而根據閘控操 作(gating operation)來控制。舉例而言，互連系統可被形成為包括各種功能性區塊(例如，IP、異步橋接器(asynchronous bridge)、多工器等)。SoC可包括時脈管理單元(clock management unit，CMU)，所述時脈管理單元管理被提供至互連系統的時脈訊號。由於時脈訊號是有關於所述互連系統的總體效能(包括SoC的速度及功率消耗)，因此需要高效的時脈閘控來管理所述時脈訊號。
至少一個實施例是有關於一種時脈管理電路系統。
在一個實施例中，所述時脈管理電路系統包括：第一主時脈控制器，用以基於所接收第一時脈請求而經由第一通道提供第一命令至第一從時脈控制器。所述時脈管理電路系統亦包括：所述第一從時脈控制器，用以基於所述第一命令而控制輸出第一時脈訊號。
至少一個實施例是有關於一種系統單晶片。
在一個實施例中，所述系統單晶片包括：至少第一硬體組件及第二硬體組件；以及時脈管理電路系統，用以分別控制供應第一時脈及第二時脈至所述第一硬體組件及所述第二硬體組件。所述時脈管理電路系統包括第一從時脈控制器及第一主時脈控制器。所述第一主時脈控制器用以控制所述第一從時脈控制器的運作並用以控制供應所述第一時脈。所述第一從時脈控制器用以控制供應所述第二時脈。
至少一個實施例是有關於一種時脈管理方法。
在一個實施例中，所述方法包括：接收時脈請求；基於所接收第一時脈請求而經由第一通道供應第一命令至第一從時脈控制器，所述第一從時脈控制器用以基於所述第一命令而控制輸出第一時脈；自所述第一從時脈控制器接收確認，所述確認指示所述第一時脈的輸出；以及基於所述確認而供應第二時脈。
100:系統單晶片(SoC)
110:互連系統
120:時脈管理裝置/時脈管理單元(CMU)
121:主時脈控制器
122_1:第一從時脈控制器
122_2:第二從時脈控制器
122_n:第n從時脈控制器
200:系統單晶片(SoC)
201:中央處理單元(CPU)
202:互連系統
210:時脈管理單元(CMU)
211:主時脈控制器
211_1:主時脈控制器/管理器
211_2:主時脈控制器
212:第一從時脈控制器
212_1:管理器
213:第二從時脈控制器
214:第三從時脈控制器
221:第一IP
222:第二IP
230:異步橋接器
240:多工器/AXI多工器
250:匯流排
300:系統單晶片(SoC)
310:時脈管理單元(CMU)
311:主時脈控制器
312:第一從時脈控制器
313:第二從時脈控制器
314:第三從時脈控制器
321:第一IP
322:第二IP
330:異步橋接器
340:多工器
350:匯流排
400:系統單晶片(SoC)
410:時脈管理單元(CMU)
411:主時脈控制器
412:第一從時脈控制器
413:第二從時脈控制器
414:第三從時脈控制器
421:第一IP
422:第二IP
430:異步橋接器
440:多工器
450:匯流排
500:系統單晶片(SoC)
510:時脈管理單元(CMU)
511:主時脈控制器
512:第一從時脈控制器
513:第二從時脈控制器
514:第三從時脈控制器
521:第一IP
522:第二IP
530:異步橋接器
540:多工器
550:匯流排
600:系統單晶片(SoC)
610:時脈管理單元(CMU)
611:第一主時脈控制器
612:第二主時脈控制器
613:第三主時脈控制器
614:第一從時脈控制器
615:第二從時脈控制器
621:第一異步橋接器
622:第二異步橋接器
623:第三異步橋接器
630:匯流排
640:記憶體控制器
650:記憶體
700A、700B:系統單晶片(SoC)
711:中央處理單元(CPU)
712:溫度感測器
713:第一互連系統
714:第一時脈管理單元(CMU)
715:第m互連系統
716:第m時脈管理單元(CMU)
721:中央處理單元(CPU)
722:時脈產生器
723:時脈管理單元(CMU)
724:隨機存取記憶體(RAM)
725:唯讀記憶體(ROM)
726:記憶體控制單元
800:系統單晶片(SoC)
810:功率管理單元(PMU)
811:主功率控制器(MPC)
812、813:從功率控制器(SPC)
821:主功能性區塊
822:從功能性區塊
900:半導體系統
901:系統單晶片(SoC)
910:天線
920:射頻(RF)收發器
930:輸入裝置
940:顯示器
1000:半導體系統
1100:系統單晶片(SoC)
1200:記憶體控制器
1300:非揮發性記憶體裝置
1400:主機
1500:記憶體裝置
2222:IP處理器
2224:或閘
A、B、C:時脈源
ACK On/Off:時脈確認
Ack On/Off:功率確認
ACK_On:時脈確認
Act_clk:時脈賦能訊號
CH1:第一通道
CH2:第二通道
CHn:第n通道
CLK:時脈訊號/第一時脈訊號
CLKs:時脈訊號
CLK1:時脈訊號
CLK2_1、CLK2_2、CLK2_n:時脈訊號
CLK Ctrl:時脈控制單元
CLK Gate:閘單元
CLK_IN:參考時脈訊號
CLK On/Off:時脈接通/斷開命令
CLK_On:時脈接通命令
CLK_OUT:運作時脈訊號
CLKREQ:時脈請求訊號
Ctrl1:第一控制訊號
Ctrlm:第m控制訊號
Ctrl[1：m]:時脈控制訊號
G:閘單元
GCLK:時脈訊號
MCC:主時脈控制器
MCC_BLK:主時脈控制器區塊
Power_in:輸入功率
Power_out:輸出功率
Pwr On/Off:功率接通/斷開命令
Req:時脈請求/功率請求
Res:請求響應
S11~S16:操作
S21~S25:操作
SCC:時脈控制器
SCC BLK、SCC_BLK:從時脈控制器區塊
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的示例性實施例，在附圖中：圖1是根據本發明概念的示例性實施例的系統單晶片(SoC)的方塊圖。
圖2是圖1所示時脈管理單元的方塊圖。
圖3A及圖3B是根據本發明概念的示例性實施例的SoC的方塊圖。
圖4是根據本發明概念的示例性實施例，圖3所示主時脈控制器及從時脈控制器的方塊圖。
圖5是根據本發明概念的示例性實施例，用於闡述圖4所示時脈管理單元的運作的波形圖。
圖6是根據本發明概念的示例性實施例，自圖3所示時脈管理單元輸出的時脈訊號的波形圖。
圖7是根據本發明概念的示例性實施例，用於闡述由時脈管 理單元所使用的訊號的方塊圖。
圖8是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖9A是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖9B說明第二IP的實例。
圖10是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖11是根據本發明概念的示例性實施例，SoC的操作方法的流程圖。
圖12是根據本發明概念的另一示例性實施例，SoC的操作方法的流程圖。
圖13是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖14是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖15是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖16是根據本發明概念的另一示例性實施例的SoC的方塊圖。
圖17是根據本發明概念的示例性實施例，包括SoC的半導體系統的方塊圖。
圖18是根據本發明概念的另一示例性實施例，包括SoC的半 導體系統的方塊圖。
本文中揭露本發明概念的詳細示例性實施例。然而，本文中所揭露的具體結構及功能性細節僅為代表性的以用於闡述本發明概念的示例性實施例。然而，本發明概念的示例性實施例可實施為諸多替代形式，而不應被視為僅限於本文中所述實施例。
因此，儘管本發明概念的示例性實施例能夠具有各種潤飾及替代形式，然而在圖式中以實例的方式示出了本發明概念的實施例並將在本文中對其予以詳細闡述。然而，應理解，本文並非旨在將本發明概念的示例性實施例限制於所揭露的特定形式，而是相反，本發明概念的示例性實施例將涵蓋落於本發明概念的示例性實施例的範圍內的所有潤飾、等效形式、及替代形式。在圖式說明通篇中，相同的編號指代相同的元件。
應理解，儘管本文中可能使用「第一」、「第二」等用語來闡述各種元件，然而該些元件不應受該些用語限制。該些用語僅用於區分各個元件。舉例而言，在不背離本發明概念的示例性實施例的範圍的條件下，第一元件可被稱為第二元件，且類似地，第二元件可被稱為第一元件。本文所用用語「及/或(and/or)」包含相關列出項其中一或多個項的任意及所有組合。
應理解，當稱一元件「連接」至或「耦合」至另一元件時，所述元件可直接連接至或直接耦合至所述另一元件、抑或可 存在中間元件。相比之下，當稱一元件「直接連接」至或「直接耦合」至另一元件時，則不存在中間元件。用於闡述各元件之間關係的其他詞語應以相同的方式加以解釋(例如，「位於…之間」相對於「直接位於…之間」、「鄰近」相對於「直接鄰近」等)。
本文所用術語僅用於闡述特定實施例，而並非旨在限制本發明概念的示例性實施例。除非上下文中另外清楚地指明，否則在本文中所使用的單數形式「一(a/an)」及「所述(the)」旨在亦包括複數形式。更應理解，當在本文中使用用語「包括(comprises/comprising)」、「包含(includes及/或including)」時，是指明所陳述特徵、整數、步驟、操作、元件及/或組件的存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
亦應注意，在某些替代實施方案中，所述功能/動作可不以圖中所述次序發生。舉例而言，視所涉及的功能性/動作而定，被接連地示出的兩個圖可實際上被實質上同時執行，或可在某些時候以相反的次序執行。
在本文中，參照本發明概念的理想化實施例(及中間結構)的示意性說明來闡述本發明概念的示例性實施例。由此，預期會因例如製造技術及/或容差而導致偏離圖示形狀。因此，本發明概念的示例性實施例不應被視為僅限於本文中所示區的特定形狀，而是應包含由例如製造所造成的形狀偏差。
圖1是根據本發明概念的示例性實施例的系統單晶片 (SoC)100的方塊圖。
參照圖1，根據本發明概念的示例性實施例的SoC 100可包括一或多個互連系統110及時脈管理裝置120，時脈管理裝置120用以管理被提供至所述一或多個互連系統10的時脈訊號CLK。時脈管理裝置120可被定義為單元。因此，時脈管理裝置120可被稱作時脈管理單元(CMU)120。SoC 100可在半導體系統中實行各種功能。舉例而言，SoC 100可為應用處理器。
互連系統110中的每一者可包括各種功能性區塊。舉例而言，互連系統110可包括用於SoC 100中所實行的資料通訊的各種功能性區塊。互連系統110可包括主智慧財產(IP)及/或從IP。此外，互連系統110可包括各種功能性區塊，例如用於各IP之間的資料通訊的多工器及異步橋接器。所述SoC可被製造成單個晶片並被實作為封裝。
此外，根據本發明概念的示例性實施例的互連系統110可更包括其他各種功能性區塊。舉例而言，互連系統110可包括系統匯流排的至少一部分。此外，當SoC 100具有階層式匯流排結構(hierarchical bus structure)時，互連系統110可包括區域資料匯流排的至少一部分。根據某些示例性實施例，所述系統匯流排及所述區域資料匯流排中的每一者可被定義為功能性區塊。
SoC 100可包括各種類型的IP。所述IP的實例可包括處理單元或處理器、包含於處理單元中的多個核心、多格式編解碼器(multi-format codec，MFC)、視訊模組(例如，照相機介面)、 聯合圖像專家群組(Joint Photographic Experts Group，JPEG)處理器、視訊處理器、混波器、3D圖形核心(3D graphic core)、音訊系統、驅動機、顯示驅動機、揮發性記憶體裝置、非揮發性記憶體、記憶體控制器、輸入及輸出介面區塊、以及快取記憶體。
所述IP可被分類成主IP及從IP。主IP能夠直接自從IP請求資料通訊，而從IP可基於處理單元的控制而實行資料通訊。舉例而言，某些IP可具有主功能及從功能二者。根據某些示例性實施例，互連系統110可包括一或多個主IP或者可包括一或多個從IP。作為另一選擇，互連系統110可包括主IP及從IP二者。
圖1說明其中互連系統110不包括系統匯流排的情形、其中互連系統110包括系統匯流排的一部分的情形、以及其中互連系統110包括用於經由系統匯流排而提供資料的功能性區塊及用於經由所述系統匯流排而接收資料的功能性區塊的情形。然而，如上所述，根據本發明概念的示例性實施例的互連系統110可以各種方式進行定義。
CMU 120可提供時脈訊號CLK至互連系統110。圖1中示出其中一個CMU 120被安置成與一個互連系統110對應的實例，但本發明概念的示例性實施例未必僅限於此。舉例而言，CMU 120可提供時脈訊號CLK至互連系統110的某些功能性區塊，或者可提供時脈訊號CLK至二或更多個互連系統110。此外，被提供至互連系統110中的每一者的時脈訊號由同一參考符號來指示，但CMU 120中的每一者可提供具有不同訊號特性的時脈訊號 CLK。
就連接技術而言，廣泛使用基於系統匯流排的連接方法。舉例而言，就標準匯流排規範而言，可使用高階RISC機器(Advanced RISC Machine，ARM)的高階微控制器匯流排架構(Advanced Microcontroller Bus Architecture，AMBA)協定。AMBA協定的匯流排類型可包括高階高效能匯流排(Advanced High-Performance Bus，AHB)、高階周邊匯流排(Advanced Peripheral Bus，APB)、高階可擴展介面(Advanced eXtensible Interface，AXI)、AXI4、及AXI一致性擴展(AXI Coherency Extension，ACE)。在上述匯流排類型中，AXI是各IP之間的介面協定且提供多重傑出的的位址功能及資料交插(data interleaving)功能。此外，例如以下等其他類型的協定亦可用於系統匯流排：索尼克公司(SONIC Inc.)的u網路(uNetwork)、或國際商業機器公司(IBM)的核心連接(CoreConnect)、開放式核心協定國際同盟(OCP-IP)的開放式核心協定(Open Core Protocol)。
CMU 120中的每一者可產生一或多個時脈訊號CLK。根據示例性實施例，當時脈訊號CLK被提供至互連系統110中所包括的n個功能性區塊中的每一者時，CMU 120可產生n個時脈訊號CLK並提供所述n個時脈訊號至互連系統110。所述n個時脈訊號CLK可具有不同的訊號特性。
此外，CMU 120可慮及互連系統110的配置而被實作為 硬體。舉例而言，CMU 120的內部配置可慮及互連系統110的主/從配置而進行設計。CMU 120可包括主時脈控制器(圖中未示出)及從時脈控制器(圖中未示出)且可產生時脈訊號CLK，時脈訊號CLK藉由順序操作控制而被提供至互連系統110。
根據示例性實施例，所述主時脈控制器可經由硬體而自IP接收時脈請求或可經由軟體而自包含於SoC 100中的處理單元或處理器(圖中未示出)接收時脈請求。主時脈控制器可因應於所述時脈請求而控制一或多個從時脈控制器。時脈訊號CLK-其由主時脈控制器及/或從時脈控制器產生-可被提供至互連系統110。
根據本發明概念的示例性實施例，CMU 120是基於互連系統110的配置而實作且所述時脈訊號是藉由硬體來管理。因此，相較於基於軟體的管理，可降低發生錯誤的機率。此外，相較於其中所述時脈訊號是藉由軟體寫碼方法而接通或斷開的情形，可恰當地在所需時間點處將所述時脈訊號接通或斷開，藉此達成減少潛時(latency)。此外，可藉由對產生所述時脈訊號的閘單元的結構進行簡化來降低功率消耗。
此外，由於用於驅動SoC 100的作業系統(operating system，OS)及韌體無需具有複雜的程序來針對多個功能性區塊接通或斷開時脈訊號，因此軟體碼的數目以及CPU的負載可相應地減少。
圖2是圖1所示CMU 120的方塊圖。
參照圖2，CMU 120可包括一個主時脈控制器121及n個從時脈控制器122_1至122_n。主時脈控制器121及所述n個從時脈控制器122_1至122_n中的每一者可經由用於彼此通訊的一或多個通道而連接至彼此。舉例而言，主時脈控制器121可經由第一通道CH1而連接至第一從時脈控制器122_1，可經由第二通道CH2而連接至第二從時脈控制器122_2，且可經由第n通道CHn而連接至第n從時脈控制器122_n。主時脈控制器121及所述n個從時脈控制器122_1至122_n中的每一者可基於全交握(full handshake)方法而彼此通訊。
由於主時脈控制器121與從時脈控制器122_1至122_n之間的通訊是基於全交握方法而實行，因此通道CH1至CHn中的每一者可包括用於傳送各種類型的訊號的內部通道。舉例而言，第一通道CH1可包括命令傳遞通道及響應傳遞通道。根據示例性實施例，第一通道CH1可以組合邏輯胞元來實作，藉此使潛時最小化。第二通道CH2至第n通道CHn亦可以與第一通道CH1相同或類似的方式實作。
根據示例性實施例，全交握方法可包括ARM的Q通道介面規範或P通道介面規範。此外，可藉由各種介面方法來實行全交握方法。舉例而言，可使用異步通訊通道，例如LPI。
主時脈控制器121可因應於時脈請求Req而控制從時脈控制器122_1至122_n。主時脈控制器121可因應於時脈請求Req而提供時脈接通/斷開命令CLK On/Off至從時脈控制器122_1至 122_n。從時脈控制器122_1至122_n中的每一者可因應於時脈接通/斷開命令CLK On/Off而實行時脈閘控並提供時脈確認ACK On/Off至主時脈控制器121。若被提供至主時脈控制器121的時脈請求Req是用於為對應功能性區塊提供時脈訊號CLK1的請求，則主時脈控制器121為從時脈控制器122_1至122_n提供時脈接通命令CLK On，且從時脈控制器122_1至122_n可為主時脈控制器121提供指示時脈訊號CLK2_1至CLK2_n已被輸出的時脈確認ACK On。
舉例而言，主時脈控制器121可因應於時脈請求Req而為第一從時脈控制器122_1提供時脈接通/斷開命令CLK On/Off。第一從時脈控制器122_1可因應於時脈接通/斷開命令CLK On/Off而實行時脈閘控並為主時脈控制器121提供指示所述時脈閘控已完成的時脈確認ACK On/Off。
當主時脈控制器121自第一從時脈控制器122_1接收到時脈確認ACK On/Off時，主時脈控制器121可為第二從時脈控制器122_2提供時脈接通/斷開命令CLK On/Off。第二從時脈控制器122_2可因應於時脈接通/斷開命令CLK On/Off而實行時脈閘控並為主時脈控制器121提供時脈確認ACK On/Off。
類似地，主時脈控制器121可為其他從時脈控制器122_3至122_n提供時脈接通/斷開命令CLK On/Off。此外，主時脈控制器121可自所述其他從時脈控制器122_3至122_n依序接收時脈確認ACK On/Off。
根據示例性實施例，從時脈控制器122_1至122_n輸出時脈訊號CLK2_1至CLK2_n的次序可以各種方式進行設定。舉例而言，在第n從時脈控制器122_n輸出時脈訊號CLK2_n之後，第一從時脈控制器122_1可輸出時脈訊號CLK2_1。作為另一選擇，在從時脈控制器122_1至122_n中的某些從時脈控制器輸出時脈訊號之後，主時脈控制器121可輸出時脈訊號CLK1。在從時脈控制器122_1至122_n中的所有者分別輸出時脈訊號CLK2_1至CLK2_n之後，主時脈控制器121可輸出時脈訊號CLK1。
主時脈控制器121可在各種時間點處對時脈訊號CLK1進行賦能或去能。若時脈請求Req是用於提供時脈訊號CLK1至功能性區塊的請求，則主時脈控制器121可在自從時脈控制器122_1至122_n接收到時脈確認ACK On/Off之後輸出時脈訊號CLK1。以此種方式，所述功能性區塊(例如，主IP)-其將實行資料通訊-可在互連系統完成針對所有功能性區塊的時脈設定之後接收時脈訊號CLK1。
此外，若時脈請求Req是用於阻止提供時脈訊號CLK1至所述功能性區塊的請求，則主時脈控制器121可在阻止時脈訊號CLK1的輸出之後提供時脈接通/斷開命令CLK On/Off。以此種方式，在用於已完成資料通訊的功能性區塊(例如，主IP)的時脈訊號CLK1被去能之後，對用於其他功能性區塊的時脈訊號CLK2_1至CLK2_n進行去能。對用於其他功能性區塊的時脈訊號CLK2_1至CLK2_n進行去能的次序可以各種方式進行設定。
另一方面，CMU 120中所包括的時脈控制器中的每一者可包含與時脈處理有關的各種功能。舉例而言，所述時脈控制器中的每一者可包括各種類型的電路，所述各種類型的電路用以接收源時脈(source clock)並處理所接收源時脈以產生在功能性區塊中所使用的運作時脈。根據示例性實施例，時脈控制器中的每一者可包括選自振盪器、鎖相迴路(phase-locked loop)、多工器、分割器、及閘中的至少一者。作為另一選擇，時脈控制器中的每一者可包括用以處理其他類型的訊號的單元。上述選擇及變型是設計選擇問題。
為便於說明，以相同的參考符號CLK來表示自主時脈控制器及從時脈控制器輸出的時脈訊號，但所述時脈訊號的特性可如上所述以各種方式變化。
圖3A及圖3B是根據本發明概念的示例性實施例的SoC 200的方塊圖。如圖3A中所示，SoC 200可包括CMU 210及各種功能性區塊或硬體組件。在圖3A中，示出第一IP 221及第二IP 222、異步橋接器230、多工器240、及匯流排250作為自CMU 210接收時脈訊號CLK的功能性區塊或硬體組件。
異步橋接器230可被提供用以使用不同的運作頻率而在功能性區塊之間交換資料。多工器240可支援選自基於各種協定的匯流排類型中的匯流排。在圖3A中，示出AXI多工器240作為多工器240。匯流排250可對應於系統匯流排或其他匯流排(例如，區域匯流排)。若匯流排250對應於區域匯流排，則來自第一 IP 221及第二IP 222的訊號可經由匯流排250而被提供至系統匯流排(圖中未示出)。
第一IP 221及第二IP 222中的至少某些、異步橋接器230、多工器240、及匯流排250可構成上述互連系統。此外，CMU 210可包括主時脈控制器211及第一從時脈控制器212至第三從時脈控制器214，以對應於所述互連系統。此外，為便於說明，單獨示出實行時脈閘控的閘單元，但閘單元G可設置於對應時脈控制器內。另一方面，閘單元G可以各種方式實作且可包括例如一或多個邏輯裝置(圖中未示出)。根據示例性實施例，時脈訊號CLK的賦能或去能可基於訊號處理使用例如正反器(flip flop)或及閘(AND gate)等邏輯裝置來控制。
圖3A說明其中CMU 210包括僅一個主時脈控制器211的情形的實例。在此種情形中，主時脈控制器211可連接至第一IP 221及第二IP 222二者。然而，圖3A說明其中來自主時脈控制器211的時脈訊號CLK被提供至第二IP 222的實例。根據另一示例性實施例，如圖3B中所示，CMU 210可包括分別與第一IP 221及第二IP 222對應的兩個主時脈控制器211_1及211_2。為便於說明，在圖3B中示出包括多個從時脈控制器的從時脈控制器區塊SCC BLK。主時脈控制器211_1及211_2中的每一者可經由單獨的通道而與從時脈控制器區塊SCC BLK通訊。
再次參照圖3A，設置於互連系統中的功能性區塊可被劃分成主功能性區塊及從功能性區塊。在設置於互連系統中的功能 性區塊中，產生資料訊務的功能性區塊(例如，主IP及/或從IP)可對應於主功能性區塊。位於所述資料訊務流下游的其他功能性區塊可對應於從功能性區塊。亦即，資料流的方向可被稱作下游，且與資料流的方向相反的方向可被稱作上游。
作為另一實例，資料訊務實質上於此開始的功能區塊可對應於主功能性區塊。在圖3A中，異步橋接器230被定義為從功能性區塊。然而，資料訊務可開始於自第二IP 222向下游提供資料至多工器240的過程中。因此，異步橋接器230可被定義為主功能性區塊。此外，設置於互連系統中的功能性區塊可根據各種定義方法而被劃分成主功能性區塊及從功能性區塊。
另一方面，可藉由硬體對應於互連系統的配置來設計CMU 210中所設置的多個時脈控制器中的每一者。舉例而言，可對應於互連系統的功能性區塊來定義CMU 210的主時脈控制器及從時脈控制器。舉例而言，如圖3A或圖3B中所示，提供時脈訊號CLK至第一IP 221及第二IP 222的時脈控制器可對應於主時脈控制器211，且其他時脈控制器可對應於從時脈控制器212、213及214。
若運作時脈被提供至第二IP 222，則當時脈請求(圖中未示出)被提供至CMU 210(例如由主機、CPU等提供)時，主時脈控制器211提供時脈接通/斷開命令CLK On/Off至第三從時脈控制器214。時脈接通/斷開命令CLK On/Off可包括關於指示輸出時脈訊號CLK至功能性區塊的資訊的時脈。第三從時脈控制器 214可因應於時脈接通/斷開CLK On/Off而實行時脈閘控、為匯流排250提供時脈訊號CLK、並為主時脈控制器211提供指示時脈閘控已完成的時脈確認ACK On/Off。
類似地，主時脈控制器211可為第二從時脈控制器213依序提供時脈接通/斷開命令CLK On/Off，且第二從時脈控制器213可為多工器240提供時脈訊號CLK。此外，第二從時脈控制器213可為主時脈控制器211提供時脈確認ACK On/Off。
此外，主時脈控制器211可為第一從時脈控制器212依序提供時脈接通/斷開命令CLK On/Off，且第一從時脈控制器212可為異步橋接器230提供時脈訊號CLK。此外，第一從時脈控制器212可為主時脈控制器211提供時脈確認ACK On/Off。
當主時脈控制器211自從時脈控制器212至214中的所有者接收時脈確認ACK On/Off時，主時脈控制器121可藉由對設置於主時脈控制器211中的閘單元G進行控制來實行時脈閘控。因此，時脈訊號CLK可被提供至第二IP 222。
根據示例性實施例，主時脈控制器211可基於交握方法而經由通道與從時脈控制器212至214通訊。主時脈控制器211可檢查從時脈控制器212至214中的每一者是否正常輸出時脈訊號CLK。在互連系統的時脈設定完成之後，可提供時脈訊號CLK至第二IP 222，並因此提高所述互連系統的運作穩定性。
圖4是根據本發明概念的示例性實施例，圖3所示主時脈控制器211及從時脈控制器212的方塊圖。為闡述CMU 210的 運作，在圖4中示出主功能性區塊及從功能性區塊二者。在圖4中示出一個主功能性區塊及一個從功能性區塊，但在實踐中，圖4所示區塊可對應於多個主功能性區塊及多個從功能性區塊。
參照圖3及圖4，由於CMU 210包括一或多個主時脈控制器211及一或多個從時脈控制器212至214，因此可定義主時脈控制器區塊MCC_BLK及從時脈控制器區塊SCC_BLK。圖4所示從時脈控制器區塊SCC_BLK可包括圖3所示的第一從時脈控制器212至第三從時脈控制器214。舉例而言，控制從時脈控制器的總體運作的管理器212_1可包含於所述從時脈控制器中的僅一者中。管理器212_1可設置於從時脈控制器212至214中的每一者中。
主時脈控制器211可包括控制時脈管理的總體運作的管理器211_1。此外，主時脈控制器211可包括時脈源A，時脈源A包括用於閘控控制的一或多個閘單元(CLK Gate)及時脈控制單元(CLK Ctrl)。類似地，從時脈控制器212至214中的每一者可包括時脈源B及時脈源C，時脈源B及時脈源C各自包括閘單元及時脈控制單元。所述時脈閘控單元可為簡單閘結構，例如用於自時脈控制單元接收時脈源訊號及賦能訊號的閘。時脈控制單元可為被設計成用於實作所需狀態機器(state machine)的硬體電路。如將理解，用於實作狀態機器的硬體電路是眾所習知的，且是設計選擇問題。
如上所述，時脈源A、B、及C中的每一者中可包含有與 時脈訊號處理有關的各種功能。根據示例性實施例，時脈源A、B、及C中的每一者可包括選自振盪器、鎖相迴路、多工器、分割器、及閘中的至少一者。如將易於理解，時脈源是眾所習知的，且其結構是設計選擇問題。
另一方面，主功能性區塊及從功能性區塊中的每一者可包括用以與CMU 210通訊的介面(I/F)。根據另一示例性實施例，所述從功能性區塊可不包括用以與CMU 210通訊的介面(I/F)。為接收時脈訊號CLK，主功能性區塊可經由所述介面而傳送時脈請求至主時脈控制器211。主時脈控制器211的管理器211_1可因應於所述時脈請求而提供時脈接通/斷開命令CLK On/Off至從時脈控制器212至214。從時脈控制器212至214的時脈源B及C可對時脈訊號CLK進行賦能並輸出時脈CLK，指示時脈CLK的輸出的資訊(例如，時脈確認)可被提供至主時脈控制器211的管理器211_1。
根據示例性實施例，從時脈控制器212至214的時脈源B及C中的每一者可為從時脈控制器區塊SCC_BLK的管理器212_1提供指示時脈訊號CLK已被賦能的資訊。此外，從功能性區塊的介面可更包括與主時脈控制器211的管理器211_1進行通訊的功能。
圖5是根據本發明概念的示例性實施例，用於闡述圖4所示CMU 210的運作的波形圖。具體而言，圖5說明第二IP 222與CMU 210之間的介面訊號傳送(interface signalling)及主時脈 控制器MCC與從時脈控制器SCC之間的介面訊號傳送的實例。
參照圖5，當經賦能時脈請求Req被提供至主時脈控制器MCC時，主時脈控制器MCC對時脈接通命令CLK_On進行賦能(或產生時脈接通命令CLK_On)並提供經賦能時脈接通命令CLK_On至從時脈控制器SCC。從時脈控制器SCC輸出時脈訊號CLK，對指示時脈訊號CLK的輸出的時脈確認ACK_On進行賦能，並提供經賦能時脈確認ACK_On至主時脈控制器MCC。
主時脈控制器MCC因應於時脈確認ACK_On而對用於控制閘單元的時脈賦能訊號Act_clk進行賦能，並輸出時脈訊號CLK至第二IP 222。此外，因應於時脈請求Req，主時脈控制器MCC可視需要而提供請求響應Res，請求響應Res指示已完成提供時脈訊號CLK。以與圖5中所示者相同的方式對該些賦能訊號進行去能。
圖6是根據本發明概念的示例性實施例，自圖3所示CMU 210輸出的時脈訊號的波形圖。具體而言，圖6是針對當時脈訊號CLK被提供至第二IP 222時的情形的波形圖。
參照圖3及圖6，主時脈控制器211依序提供時脈接通/斷開命令CLK On/Off至從時脈控制器212至214。作為實例，由於第三從時脈控制器214首先實行時脈閘控，因此時脈訊號CLK首先被提供至匯流排250。隨後，第二從時脈控制器213提供時脈訊號CLK至多工器240，且第一從時脈控制器212提供時脈訊號CLK至異步橋接器230。最後，主時脈控制器211提供時脈訊號 CLK至第二IP 222。
由於CMU 210的時脈控制器是藉由硬體而控制，因此時脈訊號CLK的接通/斷開處理的延時及提供時脈訊號CLK至第二IP 222的潛時可減少。
另一方面，圖6中示出其中時脈訊號CLK以自第三從時脈控制器214至第一從時脈控制器212的次序依序輸出的實例，但本發明概念未必僅限於此。從時脈控制器212、213及214輸出時脈訊號CLK的次序可以各種方式變化。在從時脈控制器212、213及214中的所有者輸出時脈訊號CLK之後，主時脈控制器211可輸出時脈訊號CLK。
作為另一實例，若時脈訊號CLK被阻止提供至第二IP 222，則主時脈控制器211可因應於時脈請求而首先對第一時脈訊號CLK進行去能。接著，從時脈控制器212、213及214可以任意次序對時脈訊號CLK進行去能。
此外，儘管圖6及圖3A示出相同的時脈CLK被供應至不同的組件，然而在替代實施例中，不同的時脈訊號可被供應至不同的組件。
圖7是根據本發明概念的示例性實施例，用於闡述CMU 210中所使用的訊號的方塊圖。
參照圖7，SoC 200可包括CMU 210、中央處理單元(central processing unit，CPU)201、及互連系統202。此外，互連系統202可包括圖3中所示的功能性區塊中的至少某些功能性 區塊。CMU 210可經由軟體而自CPU 201接收時脈請求Req，經由硬體而自互連系統202接收時脈請求Req，並基於交握通訊方法而在設置於CMU 210中的多個時脈控制器之間實行時脈訊號CLK的控制操作。CMU 210可提供一或多個所產生時脈訊號CLK至互連系統202。
CPU 201可藉由執行各種碼而經由軟體來控制SoC 200的總體運作。舉例而言，CPU 201可實行控制操作以提供時脈訊號CLK至IP。CMU 210可為CPU 201提供請求響應Res，請求響應Res指示時脈訊號CLK已被提供至互連系統202的每一功能性區塊。藉由接收請求響應Res，CPU 201可確定出互連系統202的時脈設定已完成並可基於確定結果來控制IP。
圖8是根據本發明概念的另一示例性實施例的SoC 300的方塊圖。
參照圖8，SoC 300可包括CMU 310及各種功能性區塊。在圖8中，示出第一IP 321及第二IP 322、異步橋接器330、多工器340、及匯流排350作為自CMU 310接收時脈訊號CLK的功能性區塊。由於構成圖8中的互連系統的所述多個功能性區塊的運作相同於或類似於上述實施例中所述者，因此將不再對其予以贅述。
CMU 310可包括一或多個主時脈控制器及一或多個從時脈控制器。根據示例性實施例，CMU 310可包括主時脈控制器311及第一從時脈控制器312至第三從時脈控制器314。主時脈控制器 311及從時脈控制器312至314中的每一者可經由通道而連接至彼此並基於交握方法而彼此通訊。此外，構成所述互連系統的功能性區塊中的至少一者可連接至主時脈控制器311或從時脈控制器312至314。在圖8中，第二IP 322及主時脈控制器311可經由單獨的通道而連接至彼此並彼此通訊。
根據圖8中所示的示例性實施例，被提供至主時脈控制器311的時脈請求Req可由第二IP 322產生，且第二IP 322可經由硬體而提供時脈請求Req至主時脈控制器311。亦即，第二IP 322及CMU 310可藉由個別協定而實行通訊。因此，CMU 310可基於完全使用硬體的方法(fully hardware method)來控制。在此種情形中，時脈閘控可經由硬體來控制，而無需使用軟體。
如上所述，接收到時脈請求Req的主時脈控制器311可依序與所述多個從時脈控制器312至314進行通訊。舉例而言，主時脈控制器311可提供時脈接通/斷開命令CLK On/Off至從時脈控制器312至314中的每一者，並可自從時脈控制器312至314中的每一者接收時脈確認ACK On/Off。
圖9A是根據本發明概念的另一示例性實施例的SoC 400的方塊圖。
參照圖9A，SoC 400可包括CMU 410，且包括第一IP 421及第二IP 422、異步橋接器430、多工器440、及匯流排450作為自CMU 410接收時脈訊號CLK的功能性區塊。由於CMU 410的運作及構成圖9A中的互連系統的所述多個功能性區塊的運作可 相同於或可類似於上述實施例中所述者，因此將不再對其予以贅述。
根據圖9A所示的示例性實施例，構成所述互連系統的所述多個功能性區塊可經由單獨的通道而連接至CMU 410。此外，功能性區塊中的每一者可包括用以產生時脈請求Req的單元。舉例而言，所述功能性區塊中的每一者中可設置有控制單元，例如狀態機器。
第二IP 422可連接至主時脈控制器411，以提供時脈請求Req至主時脈控制器411。類似地，異步橋接器430可連接至第一從時脈控制器412，以提供時脈請求Req至第一從時脈控制器412。多工器440可連接至第二從時脈控制器413，以提供時脈請求Req至第二從時脈控制器413。此外，匯流排450可連接至第三從時脈控制器414，以提供時脈請求Req至第三從時脈控制器414。
主時脈控制器411及第一從時脈控制器412至第三從時脈控制器414中的每一者可因應於時脈請求Req而產生時脈訊號CLK。根據示例性實施例，第一從時脈控制器412至第三從時脈控制器414中的每一者可產生時脈訊號CLK並提供時脈確認ACK On/Off至主時脈控制器411。第二IP 422可在時脈訊號CLK被全部提供至構成互連系統的其他功能性區塊之後接收時脈訊號CLK。根據示例性實施例，在自第一從時脈控制器412至第三從時脈控制器414接收到時脈確認ACK On/Off之後，主時脈控制器 411可實行時脈閘控，以提供時脈訊號CLK至第二IP 422。
CMU 410可依據圖9A所示示例性實施例中所示的配置而根據各種方法運作。舉例而言，主時脈控制器411可因應於時脈請求Req而提供時脈接通/斷開命令CLK On/Off至第一從時脈控制器412至第三從時脈控制器414。另一方面，由於第一從時脈控制器412至第三從時脈控制器414中的每一者自對應功能性區塊接收到時脈請求Req，因此可忽略自主時脈控制器411提供的時脈接通/斷開命令CLK On/Off。
作為另一選擇，即使當時脈訊號CLK因應於時脈斷開命令而被阻止提供至第二IP 422時，其他功能性區塊中的至少某些亦可維持對時脈訊號CLK的接收。匯流排450可包括用於在其中暫時儲存資料的空間(例如，FIFO)。即使當第二IP 422的運作完成時，匯流排450亦維持在運作狀態。在此時，第三從時脈控制器414可忽略自主時脈控制器411提供的時脈斷開命令，並提供時脈訊號CLK至匯流排450。根據示例性實施例，第三從時脈控制器414可因應於自匯流排450提供的時脈請求(例如，時脈斷開命令)而阻止時脈訊號CLK的輸出。
可以各種方式來實作使用圖8及圖9A中所示功能性區塊與時脈控制器之間的通道的通訊方法。舉例而言，可使用ARM的Q通道介面規範或P通道介面規範作為全交握方法。
圖9B說明圖9A中的第二IP的實例。如圖所示，第二IP包括一或多個IP處理器2222。IP處理器2222根據功能性而藉由 選擇性地執行來產生時脈請求訊號。如先前所述，第二IP可為例如照相機介面。當照相機介面被啟用時，IP處理器2222可產生時脈請求訊號。或閘(OR gate)2224可接收自IP處理器2222輸出的時脈請求，並可接收外部時脈請求訊號(例如，外部事件、中斷、匯流排訊號、喚醒訊號等)。或閘2224的輸出充當用於CMU的時脈請求訊號CLKREQ。
圖10是根據本發明概念的另一示例性實施例的SoC 500的方塊圖。具體而言，圖10說明其中用於主時脈控制器511與功能性區塊之間的通訊的訊號被提供至從時脈控制器512至514的實例。
參照圖10，SoC 500可包括CMU 510，且包括第一IP 521及第二IP 522、異步橋接器530、多工器540、及匯流排550作為自CMU 510接收時脈訊號CLK的功能性區塊。由於CMU 510的運作及構成圖10中的互連系統的所述多個功能性區塊的運作相同或實質上類似於上述實施例，因此將不再對其予以贅述。
如上所述，主時脈控制器511可經由通道而與第一從時脈控制器512至第三從時脈控制器514通訊。此外，如圖10中所示，構成所述互連系統的功能性區塊可經由單獨的通道而與對應時脈控制器通訊。根據另一示例性實施例，可移除安置於圖10中的功能性區塊與從時脈控制器512至514之間的通道。
構成所述互連系統的各功能性區塊中的一者(例如第二IP 522)可經由單獨的通道而連接至主時脈控制器511，並可經由 相同的通道或不同的通道而連接至從時脈控制器。根據示例性實施例，第二IP 522可連接至第一從時脈控制器512至第三從時脈控制器514。來自第二IP 522的時脈請求Req可經由所述通道而被提供至主時脈控制器511。此外，時脈請求Req可被提供至第一從時脈控制器512至第三從時脈控制器514。
當自第二IP 522接收到時脈請求Req時，第一從時脈控制器512至第三從時脈控制器514中的每一者可確定第二IP 522將接收時脈訊號CLK。第一從時脈控制器512至第三從時脈控制器514中的每一者可因應於時脈請求Req而實行時脈閘控，產生時脈訊號CLK，並提供時脈訊號CLK至對應功能性區塊。以與上述實施例相同或類似的方式，產生時脈訊號的操作(或時脈訊號CLK被提供至功能性區塊的時序)可被控制成依序實行。舉例而言，在第三從時脈控制器514實行時脈閘控之後，第二從時脈控制器513實行時脈閘控，且接著第一從時脈控制器512可實行時脈閘控。
第一從時脈控制器512至第三從時脈控制器514中的每一者可提供時脈確認ACK On/Off至主時脈控制器511。當接收到時脈確認ACK On/Off時，主時脈控制器511可實行時脈閘控以提供時脈訊號CLK至第二IP 522。
圖11是根據本發明概念的示例性實施例，SoC的操作方法的流程圖。
可以與示例性實施例相同或類似的方式將CMU提供至 SoC，以控制對包括一或多個功能性區塊的互連系統進行的時脈供應。可根據互連系統的配置針對CMU中所設置的多個時脈控制器來定義主時脈控制器及從時脈控制器。此外，主時脈控制器可經由單獨的通道而與一或多個從時脈控制器通訊，且所述主時脈控制器可經由所述通道而對一或多個從時脈控制器的時脈閘控作出指令。
如圖11中所示，在操作S11中，主時脈控制器MCC可經由軟體或硬體而接收時脈請求。主時脈控制器MCC可因應於時脈請求而提供時脈接通/斷開命令，所述時脈接通/斷開命令對一或多個從時脈控制器SCC的時脈閘控作出指令。在操作S12中，若所接收時脈請求是用於提供時脈訊號至包含於互連系統中的IP的請求，則主時脈控制器MCC可提供時脈接通命令至所述一或多個從時脈控制器SCC。
若CMU中設置有多個從時脈控制器SCC，則主時脈控制器MCC可依序提供時脈接通/斷開命令至所述多個從時脈控制器SCC。在操作S13中，當主時脈控制器MCC提供時脈接通命令至一個從時脈控制器(例如，第一從時脈控制器)時，第一從時脈控制器SCC可藉由因應於時脈接通命令而實行時脈閘控來對時脈訊號進行賦能。在操作S14中，第一從時脈控制器SCC可輸出時脈確認且主時脈控制器MCC可接收所述時脈確認。
在操作S15中，在設置於CMU中的從時脈控制器SCC中的所有者對時脈訊號進行賦能時，主時脈控制器MCC可判斷時 脈設定是否已完成。當在操作S15中確定出所述時脈設定尚未完成時，主時脈控制器MCC可提供時脈接通命令至尚未對時脈訊號進行賦能的另一從時脈控制器(例如，第二從時脈控制器)。舉例而言，第二從時脈控制器SCC可因應於時脈接通命令而對時脈訊號進行賦能，並輸出時脈確認。主時脈控制器MCC可接收時脈確認，判斷時脈設定是否已完成，並重複提供時脈接通命令且重複接收時脈確認。
在操作S16中，當在操作S15中確定出時脈設定已完成時，主時脈控制器MCC可實行時脈閘控以產生時脈訊號。以此種方式，由主時脈控制器MCC及從時脈控制器SCC所產生的時脈訊號可被提供至互連系統的對應功能性區塊。
圖12是根據本發明概念的另一示例性實施例，SoC的操作方法的流程圖。
可根據互連系統的配置針對CMU中所設置的多個時脈控制器來定義主時脈控制器及從時脈控制器。構成互連系統的多個功能性區塊與CMU中所設置的多個時脈控制器可經由單獨的通道而彼此通訊。可基於交握方法而以與上述示例性實施例相同或類似的方式實行所述通訊。為便於說明，以下將闡述與CMU中所設置的從時脈控制器中的一者有關的操作。
參照圖12，在操作S21中，主時脈控制器MCC可經由軟體或硬體而接收時脈請求。舉例而言，主時脈控制器MCC可藉由硬體而自互連系統的經由第一通道來連接的第一功能性區塊 (例如，IP)接收時脈請求。在操作S22中，從時脈控制器SCC可自互連系統的經由第二通道來連接的第二功能性區塊(例如，異步橋接器、多工器、匯流排等)接收時脈請求。
主時脈控制器MCC可經由單獨的通道而連接至從時脈控制器SCC。舉例而言，主時脈控制器MCC可經由第三通道而連接至從時脈控制器SCC。在操作S23中，主時脈控制器MCC可因應於時脈請求的接收而產生用於控制從時脈控制器SCC的一或多個控制訊號。舉例而言，主時脈控制器MCC可提供時脈接通命令至從時脈控制器SCC。
由於上述操作，從時脈控制器SCC可接收到請求進行時脈閘控的二或更多個訊號。在操作S24中，從時脈控制器SCC可基於所接收訊號而實行時脈閘控。舉例而言，從時脈控制器SCC可基於時脈請求及時脈接通命令中較早被接收到的一者而實行時脈閘控。作為另一選擇，從時脈控制器SCC可基於選自時脈請求及時脈接通命令中的一者而實行時脈閘控。根據另一示例性實施例，時脈請求及時脈接通命令中的每一者可更包含關於時脈閘控的額外資訊(例如，優先權資訊等)，且從時脈控制器SCC可被控制成基於所述額外資訊而實行時脈閘控。
在操作S25中，從時脈控制器SCC可為互連系統的功能性區塊提供基於時脈閘控而產生的時脈訊號，且從時脈控制器SCC可提供時脈確認至主時脈控制器MCC。由於上述操作，從時脈控制器SCC可被單獨地控制，而無論主時脈控制器MCC的控 制如何。
圖13是根據本發明概念的另一示例性實施例的SoC 600的方塊圖。
參照圖13，SoC 600可包括CMU 610及各種功能性區塊。在圖13中，示出一或多個異步橋接器(例如，第一異步橋接器至第三異步橋接器)621至623、匯流排630、及記憶體控制器640作為自CMU 610接收時脈訊號CLK的功能性區塊。記憶體650可為SoC 600中包含於互連系統中的功能性區塊或安置於所述互連系統之外的功能性區塊。根據另一示例性實施例，記憶體650可為安置於SoC 600之外的記憶體裝置。由於圖13中安置於互連系統與CMU 610之間的通道的具體運作及安置於CMU 610的各時脈控制器之間的通道的具體運作相同於或實質上類似於上述示例性實施例中所述者，因此將不再對其予以贅述。
互連系統中所設置的對應於CMU 610的功能性區塊可被劃分成主功能性區塊及從功能性區塊。在上述示例性實施例中，說明瞭其中將所述功能性區塊中的IP設定為主功能性區塊的實例，但可以各種方式設定主功能性區塊及從功能性區塊。
舉例而言，當資料經由系統匯流排而傳送並接收時產生訊務，且其中已開始訊務的功能性區塊可被設定為主功能性區塊。來自IP的資料可被提供至異步橋接器，以轉換時脈域(clock domain)。在實踐中，所述異步橋接器可對應於其中已開始訊務的功能性區塊。如圖13中所示，第一異步橋接器621、第二異步橋 接器622、及第三異步橋接器623可對應於主功能性區塊。
可基於所述互連系統的配置來設計CMU 610的內部配置。舉例而言，CMU 610可包括與第一異步橋接器621、第二異步橋接器622、及第三異步橋接器623對應的第一主時脈控制器611、第二主時脈控制器612、及第三主時脈控制器613。此外，CMU 610可包括與互連系統的從功能性區塊對應的針對匯流排630及記憶體控制器640的第一從時脈控制器614及第二從時脈控制器615。
根據示例性實施例，第一異步橋接器621、第二異步橋接器622、及第三異步橋接器623中的每一者可連接至IP(圖中未示出)。當所述IP中的一者被賦能時，時脈訊號CLK可被提供至與經賦能IP對應的異步橋接器，且時脈訊號CLK可被阻止提供至其他異步橋接器。在下文中，將闡述其中時脈訊號CLK被提供至第一異步橋接器621的實例。
當第一異步橋接器621及第一主時脈控制器611經由通道而連接至彼此時，第一異步橋接器621可經由硬體而提供時脈請求Req至第一主時脈控制器611。另一方面，就第二異步橋接器622及第三異步橋接器623而言，可維持在時脈斷開狀態。
接收到時脈請求Req的第一主時脈控制器611可依序提供時脈接通/斷開命令CLK On/Off至與匯流排630對應的從時脈控制器614及615。此外，第一從時脈控制器614可在提供時脈訊號CLK至匯流排630的同時提供時脈確認ACK On/Off至主時脈 控制器611。此外，第二從時脈控制器615可在提供時脈訊號CLK至記憶體控制器640的同時提供時脈確認ACK On/Off至主時脈控制器611。當主時脈控制器611自第一從時脈控制器614及第二從時脈控制器615接收到時脈確認ACK On/Off時，主時脈控制器611可實行時脈閘控以提供時脈訊號CLK至第一異步橋接器621。
儘管圖13中未示出，然而單獨的通道可以與上述示例性實施例相同或類似的方式進一步安置於CMU 610與互連系統的功能性區塊(例如，匯流排630及記憶體控制器640)之間。根據示例性實施例，第一從時脈控制器614可經由單獨的通道而連接至匯流排630。此外，根據示例性實施例，來自第一異步橋接器621的時脈請求Req可被直接提供至第一從時脈控制器614及第二從時脈控制器615。
圖14是根據本發明概念的另一示例性實施例的SoC 700A的方塊圖。參照圖14，SoC 700A可包括CPU 711、溫度感測器712、m個互連系統713及715、及CMU 714及716。CPU 711可控制SoC 700A的總體運作。溫度感測器712可偵測SoC 700A的內部溫度並產生溫度偵測結果。圖14中示出了其中互連系統對應於CMU進行排列的實例，但互連系統及CMU的排列可以各種方式變化。
被提供至SoC 700A中所設置的每一功能性區塊的時脈訊號CLK可根據SoC 700A的內部溫度進行調整。根據示例性實施例，SoC 700A的內部溫度可根據SoC 700A的功能性區塊的運 作頻率而升高或降低。為保護SoC 700A的內部元件，可根據所述溫度偵測結果來調整時脈訊號CLK的頻率。
CPU 711可基於所述溫度偵測結果來控制SoC 700A中的功能性區塊的運作頻率。根據示例性實施例，CPU 711可基於所述溫度偵測結果而輸出時脈控制訊號Ctrl[1：m]。時脈控制訊號Ctrl[1：m]可被提供至SoC 700A的CMU 714及716。舉例而言，第一CMU 714可接收第一控制訊號Ctrl1並基於第一控制訊號Ctrl1來調整被提供至第一互連系統713的時脈訊號CLK的頻率。當SoC 700A的內部溫度升高時，頻率降低的時脈訊號CLK可被提供至第一互連系統713。當SoC 700A的內部溫度降低時，頻率提高的時脈訊號CLK可被提供至第一互連系統713。類似地，第m CMU 716可接收第m控制訊號Ctrlm並基於第m控制訊號Ctrlm來調整被提供至第m互連系統715的時脈訊號CLK的頻率。
圖14中所示的互連系統713及715以及對應的CMU 714及716可包括與以上示例性實施例中所述者相同或類似的元件。舉例而言，可根據互連系統713及715的配置而在CMU 714及716中定義主時脈控制器及從時脈控制器。此外，由於所述主時脈控制器與所述從時脈控制器藉由硬體而經由通道彼此通訊，因此可控制時脈閘控。此外，由於互連系統713及715的功能性區塊與CMU 714及716藉由硬體而經由通道彼此通訊，因此可控制時脈閘控。
圖15是根據本發明概念的另一示例性實施例的SoC 700B的方塊圖。
參照圖15，SoC 700B可包括CPU 721、時脈產生器722、CMU 723、隨機存取記憶體(random access memory，RAM)724、唯讀記憶體(read-only memory，ROM)725、及記憶體控制單元726。振盪器可安置於SoC 700B之外，以提供振盪訊號至SoC 700B。然而，此僅為實例。根據本發明概念的示例性實施例的SoC 700B可包括各種其他功能性區塊，且所述振盪器可設置於SoC 700B內。圖15所示的SoC 700B可作為應用處理器而設置於半導體系統中。
CPU 721、時脈產生器722、RAM 724、ROM 725、及記憶體控制單元726可對應於上述示例性實施例的功能性區塊。此外，上述示例性實施例的互連系統可包括SoC 700B中所設置的一或多個功能性區塊。圖15中示出一個CMU 723，但SoC 700B中可設置有與SoC 700B的功能性區塊(或互連系統)對應的多個CMU。
時脈產生器722可藉由使用自振盪器輸出的訊號來產生具有參考頻率的參考時脈訊號CLK_IN。CMU 723可接收參考時脈訊號CLK_IN，產生具有所需的(或，作為另一選擇預定的)頻率的運作時脈訊號CLK_OUT，並提供所述運作時脈訊號CLK_OUT至每一功能性區塊。根據上述示例性實施例，CMU 723可包括一或多個主時脈控制器及一或多個從時脈控制器。主時脈控制器及從時脈控制器中的每一者可藉由使用參考時脈訊號CLK 而產生運作時脈訊號CLK_OUT。此外，根據上述示例性實施例，由於包含於CMU 723中的主時脈控制器及從時脈控制器可經由通道或相應通道而連接至彼此，因此可藉由硬體來實行對時脈訊號的管理。此外，由於設置於CMU 723中的主時脈控制器的功能性區塊及從時脈控制器的功能性區塊經由通道或相應通道而連接至彼此，因此可藉由軟體來實行時脈請求及請求響應。
CPU 721可處理或執行RAM 724中所儲存的碼及/或資料。舉例而言，CPU 721可因應於自CMU 723輸出的運作時脈而處理或執行所述碼及/或資料。CPU 721可被實作為多核心處理器。所述多核心處理器可為具有二或更多個獨立實質處理器的單個計算組件，且所述處理器中的每一者可讀取並執行程式指令。由於多核心處理器能夠同步驅動多個加速器，因此包含所述多核心處理器的資料處理系統能夠執行多級加速。
RAM 724可暫時儲存程式碼、資料、或指令。舉例而言，內部記憶體或外部記憶體(圖中未示出)中所儲存的程式碼及/或資料可根據CPU或ROM 725中所儲存的啟動碼(booting code)的控制而暫時儲存於RAM 724中。記憶體控制單元726是用於與所述內部記憶體或外部記憶體介接的區塊。記憶體控制單元726可控制記憶體的總體運作，或可控制主機與所述記憶體之間的資料交換。
圖16是根據本發明概念的另一示例性實施例的SoC 800的方塊圖。
具體而言，圖16說明其中SoC 800包括用以管理被提供至功能性區塊的功率的功率管理單元(power management unit，PMU)810的實例。可以與上述示例性實施例中用於管理時脈訊號的CMU相同或類似的方式將PMU 810設計成管理SoC 800中所使用的功率。
SoC 800可包括PMU 810及多個功能性區塊821及822。功能性區塊821及822可被劃分成主功能性區塊821及從功能性區塊822。就主功能性區塊821的運作而言，功率被提供至主功能性區塊821，且功率被提供至與主功能性區塊821的運作相關的一或多個從功能性區塊822。與上述示例性實施例類似，主功能性區塊821及從功能性區塊822可構成一個互連系統。
PMU 810可對應於所述互連系統進行設置。PMU 810可包括主功率控制器(master power controller，MPC)811及一或多個從功率控制器(slave power controller，SPC)812及813。PMU 810可經由一或多個通道而與互連系統的功能性區塊通訊。圖16中示出其中主功能性區塊821基於交握方法而經由通道與MPC 811通訊的實例。
MPC 811可經由相應通道而與SPC 812及813中的每一者通訊。PMU 810可接收輸入功率Power_in，並藉由將輸入功率Power_in調整成適合於每一功能性區塊的功率而產生輸出功率Power_out。此外，PMU 810可因應於功率請求Req而允許或阻止提供功率至主功能性區塊821及從功能性區塊822。MPC 811可基 於CPU(圖中未示出)的碼處理而藉由軟體以與上述示例性實施例相同或類似的方式來接收功率請求Req，或可以與上述示例性實施例相同或類似的方式藉由硬體而自主功能性區塊821接收功率請求Req。主功能性區塊821可提供功率接通/斷開命令Pwr On/Off至SPC 812及813，並可自SPC 812及813接收功率確認Ack On/Off。
圖17是根據本發明概念的示例性實施例的半導體系統900的方塊圖。
參照圖17，半導體系統900可包括SoC 901、天線910、射頻(radio frequency，RF)收發器920、輸入裝置930、及顯示器940。SoC 901可為根據上述示例性實施例的SoC中的任意一者。RF收發器920可經由天線910而傳送並接收RF訊號。舉例而言，RF收發器920可將經由天線910而接收到的RF訊號轉換成能夠在SoC 901中處理的訊號。因此，SoC 901可處理自RF收發器920輸出的訊號並將所述經處理訊號傳送至顯示器940。此外，RF收發器920可將自SoC 901輸出的訊號轉換成RF訊號並經由天線910而輸出所述RF訊號至外部裝置。輸入裝置930是用以接收欲被用於控制SoC 901的運作的控制訊號或欲由SoC 901所處理的資料的裝置。輸入裝置903的實例可包括例如觸摸板(touch pad)或電腦滑鼠等指向裝置(pointing device)、小鍵盤(keypad)、及鍵盤。
圖18是根據本發明概念的另一示例性實施例的半導體系 統1000的方塊圖。
參照圖18，半導體系統1000可為例如固態驅動機(solid state drive，SSD)等資料處理器。半導體系統1000可包括：多個記憶體裝置1500；記憶體控制器1200，用以控制記憶體裝置1500的資料處理操作；非揮發性記憶體裝置1300，例如DRAM；以及SoC 1100，用以控制對在記憶體控制器1200與非揮發性記憶體裝置1300中的主機1400之間交換的資料的儲存。SoC 1100可如所述為以上示例性實施例中的任一者。因此，SoC 1100可包括與互連系統的配置對應的CMU(及/或PMU)。因此，所述CMU可包括主時脈控制器及從時脈控制器。
根據本發明概念的示例性實施例，由於所述CMU的主/從時脈控制器是基於所述互連系統的主/從配置而設計，因此可針對互連系統實行高效的時脈管理。
此外，根據本發明概念的示例性實施例，由於時脈訊號的輸出是根據基於硬體的方法來控制，因此相較於對所述時脈訊號的基於軟體的管理，可降低發生錯誤的機率且亦減少對所述時脈訊號進行賦能的潛時。
此外，根據本發明概念的示例性實施例，由於OS及韌體的程序減少，因此可減少軟體碼的數目。此外，可藉由對用於控制時脈訊號的閘結構進行簡化來降低功率消耗。
儘管已參照本發明概念的示例性實施例具體示出並闡述了本發明概念，然而將理解，可作出形式及細節上的各種變化， 而此並不背離以下申請專利範圍的精神及範圍。
100:系統單晶片(SoC)
110:互連系統
120:時脈管理裝置/時脈管理單元(CMU)
CLK:時脈訊號/第一時脈訊號

Claims (19)

  1. 一種時脈管理電路系統，包括：第一主時脈控制器，用以基於第一時脈請求而經由第一通道提供第一命令至第一從時脈控制器且經由第二通道提供第二命令至第二從時脈控制器；所述第一從時脈控制器，用以基於所述第一命令而控制第一時脈訊號的輸出；以及所述第二從時脈控制器，用以基於所述第二命令而控制第二時脈訊號的輸出，其中所述第一主時脈控制器更用以在自所述第一從時脈控制器接收到第一確認之後，經由所述第二通道提供所述第二命令至所述第二從時脈控制器，以及所述第一主時脈控制器用以在接收指示所述第一從時脈控制器已完成針對所述第一時脈訊號的輸出的控制操作的所述第一確認、以及指示所述第二從時脈控制器已完成針對所述第二時脈訊號的輸出的控制操作的第二確認之後，實行時脈閘控操作。
  2. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一主時脈控制器用以自處理器接收所述第一時脈請求。
  3. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一主時脈控制器用以經由第三通道自硬體組件接收所述第一時脈請求。
  4. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一從時脈控制器用以因應於輸出所述第一時脈訊號而經由所述第一通道發送所述第一確認至所述第一主時脈控制器；以及所述第一主時脈控制器用以在接收到所述第一確認之後輸出第三時脈訊號。
  5. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一從時脈控制器用以自硬體組件接收第二時脈請求並用以基於所述第一命令及所述第二時脈請求而控制產生所述第一時脈訊號。
  6. 如申請專利範圍第5項所述的時脈管理電路系統，其中所述第一從時脈控制器用以基於所述第一命令及所述第二時脈請求中較早被接收到的一者而控制產生所述第一時脈訊號。
  7. 如申請專利範圍第5項所述的時脈管理電路系統，其中所述第一從時脈控制器用以基於所述第一命令及所述第二時脈請求中所選的一者而控制產生所述第一時脈訊號。
  8. 如申請專利範圍第5項所述的時脈管理電路系統，其中所述第一從時脈控制器用以基於所述第一命令及所述第二時脈請求中的至少一者中所包含的額外資訊而控制產生所述第一時脈訊號。
  9. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一從時脈控制器用以接收所述第一時脈請求，且所述第一 從時脈控制器用以因應於所述第一時脈請求及所述第一命令中的至少一者而控制產生所述第一時脈訊號。
  10. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一主時脈控制器用以藉由控制何時輸出所述第一命令及所述第二命令而控制所述第一時脈訊號及所述第二時脈訊號被輸出的順序。
  11. 如申請專利範圍第10項所述的時脈管理電路系統，其中所述第一從時脈控制器用以因應於輸出所述第一時脈訊號而經由所述第一通道發送所述第一確認至所述第一主時脈控制器；所述第二從時脈控制器用以因應於輸出所述第二時脈訊號而經由所述第二通道發送所述第二確認至所述第一主時脈控制器；且所述第一主時脈控制器用以在接收到所述第一確認及所述第二確認後控制輸出第三時脈訊號。
  12. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一從時脈控制器用以經由第三通道自第一硬體組件接收第二時脈請求，且用以基於所述第一命令及所述第二時脈請求而控制產生所述第一時脈訊號；且所述第二從時脈控制器用以經由第四通道自第二硬體組件接收第三時脈請求，且用以基於所述第二命令及所述第三時脈請求而控制產生所述第二時脈訊號。
  13. 如申請專利範圍第1項所述的時脈管理電路系統，其中所述第一從時脈控制器用以接收所述第一時脈請求，且所述第一從時脈控制器用以因應於所述第一時脈請求及所述第一命令中的至少一者而控制產生所述第一時脈訊號；且所述第二從時脈控制器用以接收所述第一時脈請求，且所述第二從時脈控制器用以因應於所述第一時脈請求及所述第二命令中的至少一者而控制產生所述第二時脈訊號。
  14. 一種系統單晶片，包括：至少第一硬體組件及第二硬體組件；以及時脈管理電路系統，用以分別控制供應第一時脈及第二時脈至所述第一硬體組件及所述第二硬體組件，所述時脈管理電路系統包括第一從時脈控制器、第二從時脈控制器及第一主時脈控制器，所述第一主時脈控制器用以(1)基於第一時脈請求經由第一通道提供第一命令至所述第一從時脈控制器且經由第二通道提供第二命令至所述第二從時脈控制器、(2)基於所述第一命令控制所述第一從時脈控制器的操作以控制供應所述第一時脈、以及(3)基於所述第二命令控制所述第二從時脈控制器的操作以控制供應所述第二時脈，其中所述第一主時脈控制器更用以在自所述第一從時脈控制器接收到第一確認之後，控制所述第二從時脈控制器，以及所述第一主時脈控制器用以在接收指示所述第一從時脈控制器已完成針對所述第一時脈訊號的供應的控制操作的所述第一確 認、以及指示所述第二從時脈控制器已完成針對所述第二時脈訊號的供應的控制操作的第二確認之後，實行時脈閘控操作。
  15. 如申請專利範圍第14項所述的系統單晶片，其中所述第二硬體組件位於與所述第一硬體組件的通訊路徑上；且所述第一主時脈控制器更用以控制所述第一從時脈控制器在所述第一主時脈控制器供應所述第一時脈之前供應所述第二時脈。
  16. 如申請專利範圍第15項所述的系統單晶片，更包括：第三硬體組件；以及其中所述第二從時脈控制器用以控制供應第三時脈至所述第三硬體組件。
  17. 如申請專利範圍第16項所述的系統單晶片，其中所述第二硬體組件及所述第三硬體組件位於與所述第一硬體組件的所述通訊路徑上；且所述第一主時脈控制器用以控制所述第一從時脈控制器及所述第二從時脈控制器在所述第一主時脈控制器供應所述第一時脈之前供應所述第二時脈及所述第三時脈，且基於所述第二硬體組件及所述第三硬體組件沿所述通訊路徑的次序而依序供應所述第二時脈及所述第三時脈。
  18. 如申請專利範圍第16項所述的系統單晶片，其中所述第一主時脈控制器用以經由所述第一通道而發送所述第 一命令至所述第一從時脈控制器，且用以經由所述第二通道而發送所述第二命令至所述第二從時脈控制器。
  19. 一種時脈管理方法，包括：由第一主時脈控制器提供第一時脈請求至第一從時脈控制器；基於所述第一主時脈控制器提供的所述第一時脈請求而經由第一通道供應第一命令至所述第一從時脈控制器，所述第一從時脈控制器用以基於所述第一命令而控制輸出第一時脈；自所述第一從時脈控制器接收第一確認，所述第一確認指示所述第一時脈的輸出；在接收所述第一確認之後，基於所述第一主時脈控制器提供的所述第一時脈請求而經由第二通道供應第二命令至第二從時脈控制器；基於所述第二命令而控制輸出第二時脈；在接收指示所述第一從時脈控制器已完成針對所述第一時脈訊號的輸出的控制操作的所述第一確認、以及指示所述第二從時脈控制器已完成針對所述第二時脈訊號的輸出的控制操作的第二確認之後，由所述第一主時脈控制器實行時脈閘控操作。
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