TWI749629B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI749629B
TWI749629B TW109123157A TW109123157A TWI749629B TW I749629 B TWI749629 B TW I749629B TW 109123157 A TW109123157 A TW 109123157A TW 109123157 A TW109123157 A TW 109123157A TW I749629 B TWI749629 B TW I749629B
Authority
TW
Taiwan
Prior art keywords
voltage
aforementioned
program
memory
sequence
Prior art date
Application number
TW109123157A
Other languages
English (en)
Other versions
TW202111715A (zh
Inventor
遠藤真人
有薗大介
原田佳和
Original Assignee
日商鎧俠股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202111715A publication Critical patent/TW202111715A/zh
Application granted granted Critical
Publication of TWI749629B publication Critical patent/TWI749629B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

半導體記憶裝置是具備：記憶體電晶體、字元線及周邊電路。周邊電路是按照寫入指令的輸入，當寫入指令為對應於記憶體電晶體的從第n1次到第n2次的寫入指令時，實行第1寫入順序，該第1寫入順序是實行1次以上將第1程式電壓轉送至字元線的第1程式動作。又，周邊電路是當寫入指令為對應於記憶體電晶體的從第n2+1次到第n3次的寫入指令時，實行第2寫入順序，該第2寫入順序是實行1次以上將第2程式電壓轉送至字元線的第2程式動作。又，第2寫入順序的第k次的第2程式動作的第2程式電壓是比第1寫入順序的第k次的第1程式動作的第1程式電壓更小。

Description

半導體記憶裝置
本實施形態是關於半導體記憶裝置。 關聯申請案的引用 本申請案是以2019年9月2日申請的日本專利申請號碼2019-159655的優先權的權益為基礎，且在此引用其內容全體。
具備記憶體電晶體(memory transistor)及被連接至記憶體電晶體的閘極電極的字元線以及被連接至字元線的周邊電路之半導體記憶裝置為人所知。
一個實施形態是在於提供長壽命且高速的半導體記憶裝置。
一實施形態的半導體記憶裝置，係具備： 記憶體電晶體； 被連接至記憶體電晶體的閘極電極的字元線； 被連接至字元線的周邊電路；及 被連接至周邊電路，可使用於資料的輸出入的複數的電極。 周邊電路，係按照經由複數的電極的寫入指令的輸入，當寫入指令為從對應於記憶體電晶體的第n1(n1為自然數)次到第n2(n2為比n1大的自然數)次的寫入指令時，實行第1寫入順序，該第1寫入順序係實行1次或複數次將第1程式電壓轉送至字元線的第1程式動作。 又，周邊電路，係按照經由複數的電極的寫入指令的輸入，當寫入指令為從對應於記憶體電晶體的第n2+1次到第n3(n3為比n2大的自然數)次的寫入指令時，實行第2寫入順序，該第2寫入順序係實行1次或複數次將第2程式電壓轉送至字元線的第2程式動作。 又，第2寫入順序的第k(k為自然數)次的第2程式動作的第2程式電壓，係比第1寫入順序的第k次的第1程式動作的第1程式電壓更小。
一實施形態的半導體記憶裝置，係具備： 記憶體電晶體； 被連接至記憶體電晶體的閘極電極的字元線； 被連接至字元線的周邊電路；及 被連接至周邊電路，可使用於資料的輸出入的複數的電極。 周邊電路，係實行第1寫入順序，該第1寫入順序係按照經由複數的電極的第1寫入指令的輸入，實行1次或複數次將第1程式電壓轉送至字元線的第1程式動作。 又，周邊電路，係實行第2寫入順序，該第2寫入順序係按照經由複數的電極的第2寫入指令的輸入，實行1次或複數次將第2程式電壓轉送至字元線的第2程式動作， 又，第2寫入順序的第k(k為自然數)次的第2程式動作的第2程式電壓，係比第1寫入順序的第k次的第1程式動作的第1程式電壓更小。
若根據上述的構成，可提供長壽命且高速的半導體記憶裝置。
其次，參照圖面來詳細說明實施形態的半導體記憶裝置。另外，以下的實施形態究竟只是一例，並非是以限定本發明的意圖來表示者。
又，本說明書中，稱「半導體記憶裝置」時，有意思記憶體晶粒的情況，亦有意思記憶晶片(memory chip)、記憶卡、SSD等的包含控制晶粒的記憶系統(memory system)的情況。又，亦有意思智慧型手機、平板終端裝置、個人電腦等的包含主電腦的構成的情況。
又，本說明書中，稱第1構成「被電性連接」至第2構成的情況，第1構成是被直接連接至第2構成，或第1構成亦可經由配線、半導體構件或電晶體等來連接至第2構成。例如，將3個電晶體串聯地連接時，即使第2個的電晶體為OFF狀態，第1個的電晶體也是被「電性連接」至第3個的電晶體。
又，本說明書中，稱第1構成「被連接至」第2構成及第3構成「之間」的情況，有意思第1構成、第2構成及第3構成為串聯地連接，且第1構成被設在第2構成及第3構成的電流路徑的情況。
又，本說明書中，稱電路等使2條的配線等「導通」的情況，例如，此電路等包含電晶體等，此電晶體等被設在2條的配線之間的電流路徑，此電晶體等成為ON狀態的情況。
[第1實施形態] [記憶系統10] 圖1是表示第1實施形態的記憶系統10的構成的模式性的方塊圖。
記憶系統10是按照從主電腦20發送的訊號來進行使用者資料的讀出、寫入、消去等。記憶系統10是例如記憶晶片、記憶卡、SSD或其他可記憶使用者資料的系統。記憶系統10是具備：記憶使用者資料的複數的記憶體晶粒MD、及被連接至該等複數的記憶體晶粒MD及主電腦20的控制晶粒CD。控制晶粒CD是例如具備處理器、RAM、ROM、ECC電路等，進行邏輯位址與物理位址的變換、位元錯誤檢測/訂正、損耗平均技術(wear levelling)等的處理。
圖2是表示第1實施形態的記憶體晶粒MD的構成的模式性的方塊圖。圖3~圖6是表示記憶體晶粒MD的一部分的構成的模式性的電路圖。
如圖2所示般，記憶體晶粒MD是具備：記憶資料的記憶格陣列MCA，及被連接至記憶格陣列MCA的周邊電路PC。
[記憶格陣列MCA] 記憶格陣列MCA是具備複數的記憶體區塊MB。該等複數的記憶體區塊MB是如圖3所示般，分別具備複數的字串(string)單元SU。該等複數的字串單元SU是分別具備複數的記憶體字串(memory string)MS。該等複數的記憶體字串MS的一端是分別經由位元線BL來連接至周邊電路PC。又，該等複數的記憶體字串MS的另一端是分別經由共通的源極線SL來連接至周邊電路PC。
記憶體字串MS是具備：被串聯連接至位元線BL及源極線SL之間的汲極選擇電晶體STD、複數的記憶格MC、及源極選擇電晶體STS。以下，有將汲極選擇電晶體STD及源極選擇電晶體STS簡稱為選擇電晶體(STD、STS)的情形。
本實施形態的記憶格MC是具備作為通道區域機能的半導體層、包含電荷蓄積膜的閘極絕緣膜、及閘極電極的場效型的電晶體(記憶體電晶體)。記憶格MC的臨界值電壓是按照電荷蓄積膜中的電荷量而變化。記憶格MC是記憶1位元或複數位元的資料。另外，對應於1個記憶體字串MS的複數的記憶格MC的閘極電極是分別連接字元線WL。該等字元線WL是分別共通地被連接至1個記憶體區塊MB中的全部的記憶體字串MS。
選擇電晶體(STD、STS)是具備作為通道區域機能的半導體層、閘極絕緣膜及閘極電極的場效型的電晶體。選擇電晶體(STD、STS)的閘極電極是分別連接選擇閘極線(SGD、SGS)。汲極選擇線SGD是對應於字串單元SU而設，被共通地連接至1個字串單元SU中的全部的記憶體字串MS。源極選擇線SGS是被共通地連接至1個記憶體區塊MB中的全部的記憶體字串MS。
[周邊電路PC] 周邊電路PC是如圖2所示般，具備：感測放大器模組SAM、列解碼器RD、驅動器DRV、電壓產生電路VG、位址解碼器ADD(圖3)及定序器SQC。又，周邊電路PC是具備：位址暫存器ADR、指令暫存器CMR及狀態(status)暫存器STR。又，周邊電路PC是具備：輸出入控制電路I/O及邏輯電路CTR。
感測放大器模組SAM是具備：對應於複數的位元線BL的複數的感測放大器單元。感測放大器單元是具備：被連接至位元線BL的感測放大器、被連接至感測放大器的資料匯流排、及被連接至資料匯流排的複數的閂鎖電路。感測放大器是具備：被連接至資料匯流排及接地端子之間的感測電晶體。感測電晶體是例如按照流動於位元線BL的電流來將資料匯流排的電荷放電。感測電晶體的閘極電極是經由感測節點及箝位電晶體來連接至位元線BL。又，感測放大器是具備：按照被閂鎖於感測放大器單元內的閂鎖電路的值來將位元線BL選擇性地連接至第1電壓供給線或第2電壓供給線的解碼電路。
列解碼器(row decoder)RD是例如圖3所示般，具備對應於記憶體區塊MB的複數的區塊選擇部31。該等複數的區塊選擇部31是分別具備對應於字元線WL及選擇閘極線(SGD、SGS)的複數的區塊選擇電晶體32。區塊選擇電晶體32是例如場效型的耐壓電晶體。區塊選擇電晶體32的一端是分別電性連接至對應的字元線WL或選擇閘極線(SGD、SGS)。另一端是分別電性連接至配線CG。閘極電極是共通地被連接至對應的區塊選擇線36。
驅動器DRV是具備對應於字元線WL及選擇閘極線(SGD、SGS)的複數的電壓選擇部33。該等複數的電壓選擇部33是分別具備複數的電壓選擇電晶體34。電壓選擇電晶體34是例如場效型的耐壓電晶體。電壓選擇電晶體34的一端是分別經由配線CG及列解碼器RD來電性連接至對應的字元線WL或選擇閘極線(SGD、SGS)。另一端是分別電性連接至對應的動作電壓輸出端子351。閘極電極是分別連接至對應的電壓選擇線37。
電壓產生電路VG是具備複數的動作電壓產生單元35。該等複數的動作電壓產生單元35是例如被連接至電源電壓供給端子VCC ，VSS 。又，該等複數的動作電壓產生單元35是分別按照來自定序器SQC的控制訊號，對於記憶格陣列MCA的讀出動作、寫入動作及消去動作時，依次產生被施加於位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS)的動作電壓，輸出至複數的動作電壓輸出端子351。
位址解碼器ADD是具備複數的區塊選擇線36及複數的電壓選擇線37。例如，位址解碼器ADD是按照來自定序器SQC的控制訊號，依次參照位址暫存器ADR(圖2)的位址資料，將此位址資料解碼，而將對應於位址資料的預定的區塊選擇線36及電壓選擇線37設為“H”狀態，且將除此以外的區塊選擇線36及電壓選擇線37設為“L”狀態。
定序器SQC是將被保持於指令暫存器CMR(圖2)的指令CMD依次解碼，將內部控制訊號輸出至感測放大器模組SAM、列解碼器RD、驅動器DRV及電壓產生電路VG。又，定序器SQR是適當將表示本身的狀態的狀態資料輸出至狀態暫存器STR(圖2)。例如，寫入順序(write sequence)或消去順序的實行時，以表示寫入順序或消去順序是否正常地結束的資訊作為狀態資料輸出。
輸出入控制電路I/O是具備：資料輸出入端子I/O0~I/O7、被連接至該等資料輸出入端子I/O0~I/O7的位移暫存器、及被連接至此位移暫存器的FIFO緩衝器。輸出入控制電路I/O是按照來自邏輯電路CTR的內部控制訊號，將從資料輸出入端子I/O0~I/O7輸入的資料予以輸出至感測放大器模組SAM內的閂鎖電路XDL、位址暫存器ADR或指令暫存器CMR。並且，將從閂鎖電路XDL或狀態暫存器STR輸入的資料予以輸出至資料輸出入端子I/O0~I/O7。
邏輯電路CTR是經由外部控制端子/CEn，CLE，ALE，/WE，/RE來從控制晶粒CD接收外部控制訊號，對應於此，將內部控制訊號輸出至輸出入控制電路I/O。
圖4~圖6是表示動作電壓產生單元35的構成的模式性的等效電路圖。
動作電壓產生單元35是如圖4所示般，具備：將電壓VOUT 輸出至動作電壓輸出端子351的昇壓電路35a、被連接至動作電壓輸出端子351的分壓電路35b、及按照從分壓電路35b輸出的電壓VOUT ´與參照電壓VREF 的大小關係來將反餽訊號FB輸出至昇壓電路35a的比較器35c。
昇壓電路35a是如圖5所示般，具備：被交替地連接至電源電壓輸入端子352及動作電壓輸出端子351之間的複數的電晶體353a，353b。電源電壓輸入端子352是被連接至電源電壓供給端子VCC ，供給電源電壓。被串聯地連接的複數的電晶體353a，353b的閘極電極是被連接至各者的汲極電極及電容器354。又，昇壓電路35a是具備：輸出時鐘訊號CLK及反餽訊號FB的邏輯和的AND電路355、將AND電路355的輸出訊號昇壓而輸出的電平移位器356a、將AND電路355的輸出訊號的反轉訊號昇壓而輸出的電平移位器356b。電平移位器356a的輸出訊號是經由電容器354來連接至電晶體353a的閘極電極。電平移位器356b的輸出訊號是經由電容器354來連接至電晶體353b的閘極電極。
反餽訊號FB為“H”狀態時，從AND電路355是輸出時鐘訊號CLK。伴隨於此，從動作電壓輸出端子351移送電子至電源電壓輸入端子352，動作電壓輸出端子351的電壓會增大。另一方面，反餽訊號FB為“L”狀態時，從AND電路355是不輸出時鐘訊號CLK。因此，動作電壓輸出端子351的電壓是不增大。
分壓電路35b(圖4)是具備：被連接至動作電壓輸出端子351及分壓端子357之間的電阻元件358、及被串聯地連接至分壓端子357及電源電壓供給端子VSS 之間的可變電阻元件359。可變電阻元件359的電阻值是可按照動作電壓控制訊號VCTRL 來調整。因此，從分壓端子357輸出的電壓VOUT ´的大小是可按照動作電壓控制訊號VCTRL 來調整。
可變電阻元件359是如圖6所示般，具備：被並聯地連接至分壓端子357及電源電壓供給端子VSS 之間的複數的電流路徑360。該等複數的電流路徑360是分別具備被串聯地連接的電阻元件361及電晶體362。被設在各電流路徑360的電阻元件361的電阻值是亦可為彼此相異的大小。被設在各電流路徑360的電晶體362的閘極電極是分別輸入動作電壓控制訊號VCTRL 的不同的位元。又，可變電阻元件359是亦可具有不含電晶體362的電流路徑363。
比較器35c(圖4)是輸出反餽訊號FB。反餽訊號FB是例如分壓端子357的電壓VOUT ´比參照電壓VREF 大時，成為“L”狀態。又，反餽訊號FB是例如當電壓VOUT ´比參照電壓VREF 小時，成為“H”狀態。
[構成例] 其次，參照圖7~圖10來說明有關本實施形態的半導體記憶裝置的構成例。圖7是本實施形態的半導體記憶裝置的模式性的平面圖。圖8是以圖7的A所示的部分的模式性的擴大圖。圖9是以B-B´線切斷圖8所示的構造，在箭號的方向看的模式性的剖面圖。圖10是圖9的模式性的擴大圖。另外，圖7~圖10是表示模式性的構成，具體的構成是可適當變更。並且，在圖7~圖10中，一部分的構成會被省略。
如圖7所示般，本實施形態的半導體記憶裝置是具備半導體基板100。圖示的例子，在半導體基板100是設有排列於X方向的2個記憶格陣列MCA。並且，在沿著記憶格陣列MCA的X方向的兩端部而延伸於Y方向的區域是設有列解碼器RD。而且，在沿著記憶格陣列MCA的Y方向的端部而延伸於X方向的區域是設有感測放大器模組SAM。在設有感測放大器模組SAM的區域的X方向的兩端部附近的區域是設有驅動器DRV。而且，在該等的區域的外側的區域是設有電壓產生電路VG、定序器SQC、輸出入控制電路I/O及邏輯電路CTR。
記憶格陣列MCA是具備排列於Y方向的複數的記憶體區塊MB。在本實施形態中，在複數的記憶體區塊MB所含的記憶格MC中，例如記錄4值(2位元)、8值(3位元)、16值(4位元)等的多值的資料。但，在一部分的記憶體區塊MB所含的記憶格MC是記錄2值的資料。如此的記憶格MC是例如暫時性地將作為多值的資料記錄的使用者資料等作為2值的資料記錄的緩衝器記憶體，或作為記錄被使用在記憶體晶粒MD的內部或外部的動作的參數等的ROM區域等利用。
記憶體區塊MB是如圖8所示般，具備排列於Y方向的2個副區塊構造SB。並且，在Y方向相鄰的2個副區塊構造SB之間是設有延伸於X方向的區塊間構造ST。在2個記憶體區塊MB所含的字元線WL是隔著區塊間構造ST來被電性絕緣。
副區塊構造SB是具備：排列於Y方向的2個字串單元SU、及被設在該等2個字串單元SU之間的副區塊間絕緣層SHE。
字串單元SU是如圖9所舉例表示般，具備：被設在半導體基板100的上方的複數的導電層110、複數的半導體層120、及分別被設在複數的導電層110與複數的半導體層120之間的複數的閘極絕緣膜130。
半導體基板100是例如含P型的雜質的單結晶矽(Si)等的半導體基板。在半導體基板100的表面的一部分是設有含磷(P)等的N型的雜質的N型阱。並且，在N型阱的表面的一部分是設有含硼(B)等的P型的雜質的P型阱。
導電層110是延伸於X方向的大略板狀的導電層，在Z方向複數排列。導電層110是例如亦可包含氮化鈦(TiN)及鎢(W)的層疊膜等，或亦可包含含磷或硼等的雜質的多結晶矽等。並且，在導電層110之間是設有氧化矽(SiO2 )等的絕緣層111。
複數的導電層110之中，位於最下層的一個或複數的導電層110是作為源極選擇線SGS(圖3)及連接於此的複數的源極選擇電晶體STS的閘極電極機能。又，比此更位於上方的複數的導電層110是作為字元線WL(圖3)及連接於此的複數的記憶格MC(圖3)的閘極電極機能。又，比此更位於上方的一個或複數的導電層110是作為汲極選擇線SGD及連接於此的複數的汲極選擇電晶體STD(圖3)的閘極電極機能。
半導體層120是如圖8所舉例表示般，在X方向及Y方向複數配設。半導體層120是例如無摻雜的多結晶矽(Si)等的半導體膜。半導體層120是例如圖9所舉例表示般，具有大略圓筒狀的形狀，在中心部分是設有氧化矽等的絕緣膜121。又，半導體層120的外周面是分別藉由導電層110來包圍。半導體層120的下端部是經由無摻雜的單結晶矽等的半導體層122來連接至半導體基板100的P型阱。半導體層122是經由氧化矽等的絕緣層123來與導電層110對向。半導體層120上端部是經由含磷(P)等的N型的雜質的半導體層124、接點(contact)Ch及Cb來連接至位元線BL。半導體層120是分別作為在1個記憶體字串MS(圖3)所含的複數的記憶格MC及汲極選擇電晶體STD的通道區域機能。半導體層122是作為源極選擇電晶體STS的一部分的通道區域機能。
閘極絕緣膜130是例如圖10所示般，具備：被層疊於半導體層120及導電層110之間的隧道絕緣膜131、電荷蓄積膜132、及區塊絕緣膜133。隧道絕緣膜131及區塊絕緣膜133是例如氧化矽等的絕緣膜。電荷蓄積膜132是例如氮化矽(SiN)等的可蓄積電荷的膜。隧道絕緣膜131、電荷蓄積膜132及區塊絕緣膜133是具有大略圓筒狀的形狀，沿著半導體層120的外周面來延伸於Z方向。
另外，在圖10是表示閘極絕緣膜130具備氮化矽等的電荷蓄積膜132的例子，但閘極絕緣膜130是亦可具備例如含N型或P型的雜質的多結晶矽等的浮動閘極。
區塊間構造ST是例如圖9所示般，包含：延伸於Z方向的導電層LI、及被設在此導電層LI與複數的導電層110之間的絕緣層SW。
導電層LI是延伸於Z方向及X方向的大略板狀的導電層，作為源極線SL的一部分機能。導電層LI是亦可例如包含氮化鈦(TiN)及鎢(W)的層疊膜等，或亦可包含含磷或硼等的雜質的多結晶矽等，或亦可包含矽化物等。絕緣層SW是例如氧化矽(SiO2 )等的絕緣層。
[記憶格MC的臨界值電壓] 其次，參照圖11說明有關記憶格MC的臨界值電壓。圖11(a)是用以說明有關記錄多值的資料的記憶格MC的臨界值電壓的模式性的柱狀圖。橫軸是表示字元線WL的電壓，縱軸是表示記憶格MC的數量。圖11(b)是記錄多值的資料的記憶格MC的臨界值電壓及被記錄於記憶格MC的資料的一例。圖11(c)是記錄多值的資料的記憶格MC的臨界值電壓及被記錄於記憶格MC的資料的其他的例子。圖11(d)是用以說明有關記錄2值的資料的記憶格MC的臨界值電壓的模式性的柱狀圖。
如上述般，記憶格陣列MCA是具備複數的記憶格MC。在該等複數的記憶格MC進行寫入順序(write sequence)時，該等記憶格MC的臨界值電壓是被控制成複數種的狀態(state)。
在圖11(a)是表示被控制成8種的狀態的記憶格MC的臨界值電壓的分佈。例如，被控制成A狀態的記憶格MC的臨界值電壓是比圖11(a)的讀出電壓VCGAR 及驗證電壓VVFYA 大，比讀出電壓VCGBR 及驗證電壓VVFYB 小。又，全部的記憶格MC的臨界值電壓是比圖11(a)的讀出通過電壓VREAD 小。
圖11(a)的例子是藉由將記憶格MC調整成8種的狀態，在各記憶格MC記錄3位元的資料。
例如，Er狀態是對應於最低的臨界值電壓(消去狀態的記憶格MC的臨界值電壓)。在對應於Er狀態的記憶格MC是例如分配資料“111”。
又，A狀態是對應於比對應於上述Er狀態的臨界值電壓更高的臨界值電壓。在對應於A狀態的記憶格MC是例如分配資料“101”。
又，B狀態是對應於比對應於上述A狀態的臨界值電壓更高的臨界值電壓。在對應於B狀態的記憶格MC是例如分配資料“001”。
以下同樣，圖中的C狀態~G狀態是對應於比對應於B狀態~F狀態的臨界值電壓更高的臨界值電壓。在對應於該等的分佈的記憶格MC是例如分配資料“011”，“010”，“110”，“100”，“000”。
另外，如圖11(b)所舉例表示般的分配的情況，下位位元的資料是可依據1個讀出電壓VCGDR 來判別，中位位元的資料是可依據3個讀出電壓VCGAR ，VCGCR ，VCGFR 來判別，上位位元的資料是可依據3個讀出電壓VCGBR ，VCGER ，VCGGR 來判別。有將如此的資料的分配稱為1-3-3碼的情況。
另外，記錄於記憶格MC的資料的位元數、狀態數、對於各狀態的資料的分配等是可適當變更。
例如，如圖11(c)所舉例表示般的分配的情況，下位位元的資料是可依據1個讀出電壓VCGDR 來判別，中位位元的資料是可依據2個讀出電壓VCGBR ，VCGFR 來判別，上位位元的資料是可依據3個讀出電壓VCGAR ，VCGCR ，VCGER ，VCGGR 來判別。有將如此的資料的分配稱為1-2-4碼的情況。
在圖11(d)是表示被控制成2種的狀態的記憶格MC的臨界值電壓的分佈。例如，被控制成上位狀態的記憶格MC的臨界值電壓是比圖11(d)的讀出電壓VCGSR 及驗證電壓VVFYS 大，比讀出通過電壓VREAD ´小。
圖11(d)的例子是藉由將記憶格MC調整成2種的狀態，在各記憶格MC記錄1位元的資料。
例如，下位狀態是對應於低的臨界值電壓(消去狀態的記憶格MC的臨界值電壓)。在對應於下位狀態的記憶格MC是例如分配資料“1”。
又，上位狀態是對應於高的臨界值電壓(寫入狀態的記憶格MC的臨界值電壓)。在對應於上位狀態的記憶格MC是例如分配資料“0”。
[讀出動作] 其次，參照圖11及圖12說明有關本實施形態的半導體記憶裝置的讀出動作。圖12是用以說明有關讀出動作的模式性的剖面圖。另外，在以下的說明中，說明有關按照圖11(b)的1-3-3碼來分配資料至記錄多值的資料的記憶格MC的例子。
對於記錄多值的資料的記憶格MC的下位位元的讀出時，例如圖12所示般，使在選擇頁P所含的複數的選擇記憶格MC選擇性地與位元線BL及源極線SL導通。例如，將ON電壓VON 供給至對應於選擇頁P的汲極選擇線SGD及源極選擇線SGS，將選擇電晶體(STD、STS)設為ON狀態。又，將OFF電壓VOFF 供給至除此以外的汲極選擇線SGD及源極選擇線SGS，將選擇電晶體(STD、STS)設為OFF狀態。又，將讀出通過電壓VREAD 供給至對應於非選擇頁的非選擇字元線WL，將被連接至非選擇字元線WL的全部的記憶格MC設為ON狀態。
又，如圖12所示般，將讀出電壓VCGDR 供給至對應於選擇頁P的選擇字元線WL。藉此，對應於圖11(a)的Er狀態~C狀態的記憶格MC是成為ON狀態，對應於D狀態~G狀態的記憶格MC是成為OFF狀態。
又，藉由感測放大器模組SAM(圖2)來檢測出選擇記憶格MC的ON狀態/OFF狀態。
然後，將藉由感測放大器模組SAM所檢測出的資料輸出。例如，經由閂鎖電路XDL、匯流排DB及輸出入控制電路I/O來將藉由感測放大器模組SAM所檢測出的資料轉送至控制晶粒CD。控制晶粒CD是對於此資料進行位元錯誤檢測/訂正等之後，轉送至主電腦20。
對於記錄多值的資料的記憶格MC的中位位元的讀出時，例如，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，例如，將讀出電壓VCGAR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。同樣，將讀出電壓VCGCR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。同樣，將讀出電壓VCGFR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。其次，在被閂鎖的資料間進行排他性邏輯和等的運算處理，算出選擇記憶格MC的中位位元的資料。然後，輸出被算出的資料。
對於記錄多值的資料的記憶格MC的上位位元的讀出時，例如，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，例如，將讀出電壓VCGBR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。同樣，將讀出電壓VCGER 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。同樣，將讀出電壓VCGGR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料閂鎖。其次，在被閂鎖的資料間進行排他性邏輯和等的運算處理，算出選擇記憶格MC的上位位元的資料。然後，輸出被算出的資料。
對於記錄2值的資料的記憶格MC的讀出時，例如，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，例如，將讀出電壓VCGSR 供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，輸出被檢測出的資料。
[寫入順序] 其次，參照圖13~圖16，說明有關半導體記憶裝置的寫入順序。寫入順序是包含程式動作及驗證動作。圖13是用以說明有關寫入順序的模式性的流程圖。圖14是用以說明有關程式動作的模式性的剖面圖。圖15是用以說明有關驗證動作的模式性的剖面圖。圖16是表示寫入順序時被供給至選擇字元線WL的電壓的模式性的圖表。
在步驟S101，將迴路(loop)次數n設定成1。迴路次數n是被記錄於暫存器等。
在步驟S102中，進行程式動作。
程式動作時，例如，將不同的電壓供給至被連接至進行臨界值電壓的調整的記憶格MC的位元線BL，及被連接至不進行臨界值電壓的調整的記憶格MC的位元線BL。
又，如圖14所示般，使進行臨界值電壓的調整的記憶格MC選擇性地與位元線BL導通。例如，將ON電壓VON ´供給至對應於選擇頁P的汲極選擇線SGD，將OFF電壓VOFF 供給至除此以外的汲極選擇線SGD。ON電壓VON ´是例如亦可比圖12的ON電壓VON 小。藉此，對應於被供給接地電壓的位元線BL的汲極選擇電晶體STD是成為ON狀態，對應於被供給程式禁止電壓的位元線BL的汲極選擇電晶體STD是成為OFF狀態。並且，將寫入通過電壓VPASS 供給至對應於非選擇頁的非選擇字元線WL。寫入通過電壓VPASS 是例如比圖12的讀出通過電壓VREAD 大。
又，如圖14所示般，將程式電壓VPGM 供給至選擇字元線WL。程式電壓VPGM 是比寫入通過電壓VPASS 更大。藉此，電子會被蓄積於所望的記憶格MC的電荷蓄積膜132(圖10)，記憶格MC的臨界值電壓會增大。
在步驟S103(圖13)，進行驗證動作。驗證動作時，例如圖15所示般，與讀出動作同樣地，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，例如，將驗證電壓VVFYA ，VVFYB ，VVFYC ，VVFYD ，VVFYE ，VVFYF 或VVFYG (圖11(a))供給至選擇字元線WL，檢測出選擇記憶格MC的ON狀態/OFF狀態，將閂鎖電路SDL的資料轉送至閂鎖電路XDL。
另外，例如圖16(a)所示般，在對於記錄多值的資料的記憶格MC的1次的驗證動作中，亦可將彼此相異的大小的複數的驗證電壓依次供給至選擇字元線WL。例如，在選擇頁P中含有對應於A狀態~C狀態的複數的記憶格MC的情況等，在1次的驗證動作中，亦可實行下述的動作。例如，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，將驗證電壓VVFYA 供給至選擇字元線WL，檢測出對應於A狀態的選擇記憶格MC的ON狀態/OFF狀態而閂鎖。其次，將驗證電壓VVFYB 供給至選擇字元線WL，檢測出對應於B狀態的選擇記憶格MC的ON狀態/OFF狀態而閂鎖。其次，將驗證電壓VVFYC 供給至選擇字元線WL，檢測出對應於C狀態的選擇記憶格MC的ON狀態/OFF狀態而閂鎖。然後，將被閂鎖的資料轉送至閂鎖電路XDL。
另一方面，例如圖16(b)所示般，在對於記錄2值的資料的記憶格MC的1次的驗證動作中，僅一種的驗證電壓會被供給至選擇字元線WL。例如，使選擇記憶格MC選擇性地與位元線BL及源極線SL導通。其次，將驗證電壓VVFYS 供給至選擇字元線WL，檢測出對應於上位狀態的選擇記憶格MC的ON狀態/OFF狀態，將被檢測出的資料轉送至閂鎖電路XDL。
在步驟S104(圖13)，判定驗證動作的結果。例如，在被保持於閂鎖電路XDL的資料中含有一定以上“L”的情況等是判定成驗證FAIL，前進至步驟S105。另一方面，在被保持於閂鎖電路XDL的資料中未含有一定以上“L”的情況等是判定成驗證PASS，前進至步驟S107。
在步驟S105，判定迴路次數n是否到達預定的次數N。未到達時，前進至步驟S106。到達時，前進至步驟S108。
在步驟S106，對迴路次數n加算1，前進至步驟S102。並且，在步驟S106，例如圖16所示般，對程式電壓VPGM 加算預定的電壓ΔV。
在步驟S107，將寫入順序正常地結束的意旨的狀態資料儲存於狀態暫存器STR(圖2)，輸出至控制晶粒CD(圖1)，結束寫入順序。
在步驟S108，將寫入順序未正常地結束的意旨的狀態資料儲存於狀態暫存器STR(圖2)，輸出至控制晶粒CD(圖1)，結束寫入順序。
[記憶格MC的特性的變化] 圖17是用以說明有關記憶格MC的特性的變化的模式性的圖表。橫軸是表示寫入順序及消去順序的實行次數(以下有稱為「寫入/消去次數」等的情況)。縱軸是表示1次的寫入順序時被蓄積於記憶格MC的電荷蓄積膜132(圖10)的電子的電荷量(通過隧道絕緣膜131(圖10)的電子的電荷量)。
若如上述般對於記憶格MC實行程式動作，則電子會被蓄積於記憶格MC的電荷蓄積膜132，記憶格MC的臨界值電壓會增大。又，若對於記憶格MC實行消去順序，則電子會從記憶格MC的電荷蓄積膜132抽出，記憶格MC的臨界值電壓會減少。
然而，程式動作時，有時電子的一部分會被捕捉於隧道絕緣膜131、電荷蓄積膜132或該等的界面中的深的捕捉準位。如此的電子是有即使實行消去順序也不被抽出的情況。因此，若對於記憶格MC重複進行寫入順序及消去順序，則有如此的電子蓄積於電荷蓄積膜132中的情況。
如此的情況，例如在往記憶格MC的寫入/消去次數比較少的階段，為了使記憶格MC的臨界值增大至所望的大小，有需要比較多的次數量供給程式電壓，使比較多的電子蓄積於記憶格MC的電荷蓄積膜132的情況。另一方面，例如在往記憶格MC的寫入/消去次數比較多的階段，為了使記憶格MC的臨界值增大至所望的大小，有只要比較少的次數量供給程式電壓，使比較少的電子蓄積於記憶格MC的電荷蓄積膜132即可的情況。
如此的情況，例如圖17所示般，隨著寫入/消去次數，1次的寫入順序時需要蓄積於記憶格MC的電荷蓄積膜132的電子的電荷量會減少。
在此，為了謀求記憶格MC的長壽命化，最好將1次的寫入順序時被蓄積於記憶格MC的電荷蓄積膜132的電子的量壓到必要最小限度。為此，例如，可思考將程式電壓VPGM 的初期值及增加量ΔV(參照圖16)的大小設定成小。如此的情況，例如圖18所示般，在1次供給程式電壓VPGM 時，被蓄積於電荷蓄積膜132的電荷量Δq的大小成為小。因此，寫入/消去次數增大的同時寫入順序的程式動作的次數會減少，可使被蓄積於記憶格MC的電荷蓄積膜132的電子的量接近必要最小限度的量。
然而，在圖18所示般的形態中，一度的寫入順序的程式動作的次數會增大，有寫入順序的實行時間增大的情況。由於在記錄多值的資料的記憶格MC中也有記憶格MC的臨界值電壓被細調的情況，因此與圖18所示般的控制也有比較合的情況。可是，在記錄2值的資料的記憶格MC中有被要求高速的動作的情況，有難以適用圖18所示般的控制的情況。
於是，例如，亦可思考，有關記錄多值的資料的記憶格MC是進行圖18所示般的控制，有關記錄2值的資料的記憶格MC是比較擴大設定程式電壓VPGM 的初期值及增加量ΔV。
然而，如此的情況，如圖19所示般有，寫入/消去次數增大的同時，1次的寫入順序時通過記憶格MC的隧道絕緣膜131的電子的量與必要最小限度的量的差會增大，對於記憶格MC的寫入/消去次數的最大值nA01 會減少的情況。
[程式電壓VPGM 的調整] 在本實施形態中是監視對於記憶格MC的寫入/消去次數，寫入/消去次數增大的同時使程式電壓VPGM 的初期值及增加量ΔV的至少一方減少。例如，在對於記憶格MC的寫入/消去次數為0次~nA11 次(nA11 是自然數)的情況，及nA11 次~nA12 次(nA12 是自然數)的情況，以及nA12 次~nA13 次(nA13 是自然數)的情況，將程式電壓VPGM 的初期值及增加量ΔV的至少一方設為不同的大小。
若根據如此的方法，則如圖20所示般，在一次的程式動作中被蓄積於電荷蓄積膜132的電子的電荷量會慢慢地減少成Δq1 、Δq2 (＜Δq1 )、Δq3 (＜Δq2 )。藉此，可不使一次的寫入順序的程式動作的次數增大，使通過記憶格MC的隧道絕緣膜131的電子的量接近必要最小限度的量。藉此，可提供長壽命且高速的半導體記憶裝置。
另外，如此的方法是可適用於記錄多值的資料的記憶格MC及記錄2值的資料的記憶格MC的雙方。然而，如上述般，在記錄2值的資料的記憶格MC中是有被要求高速的動作的情況，有在一次的程式動作中比較多的電子被蓄積於記憶格MC的電荷蓄積膜132的情況。因此，可思考藉由寫入/消去次數增大的同時使程式電壓VPGM 的初期值及增加量ΔV的至少一方減少，可使通過記憶格MC的隧道絕緣膜131的電子的量接近必要最小限度的量，而更有效地實現記憶格MC的長壽命化及高速動作。
其次，說明有關用以實現如此的方法的更具體的方法。
為了實現上述方法，例如圖21所示般，可在控制晶粒CD設置寫入/消去次數記憶部41及指令記憶部42。如此的情況，寫入/消去次數記憶部41是例如被設在控制晶粒CD內的ROM。又，可在各記憶體晶粒MD設置參數記憶部43。如此的情況，參數記憶部43是例如可設在記憶格陣列MCA(圖7)中的ROM區域。
圖21所示的例子，從控制晶粒CD發送寫入順序實行用的指令至記憶體晶粒MD時，控制晶粒CD內的CPU會參照寫入/消去次數記憶部41來取得寫入/消去次數。並且，參照指令記憶部42，取得對應於被取得的寫入/消去次數的指令CMD1、指令CMD2或指令CMD3。而且，將取得的指令發送至記憶體晶粒MD。記憶體晶粒MD是參照參數記憶部43，取得程式電壓VPGM 的初期值及增加量ΔV，作為對應於指令CMD1、指令CMD2或指令CMD3的參數。又，按照該等的參數來算出程式電壓VPGM ，作為動作電壓控制訊號VCTRL (圖4、圖6)輸入至預定的動作電壓產生單元35。
寫入/消去次數記憶部41是例如圖22所示般，亦可按每個藉由控制晶粒CD所控制的複數的記憶體晶粒MD(記憶體晶粒MD0，MD1，MD2…)，記憶記憶格MC的寫入/消去次數的最小值、最大值或其間的值(平均值等)n0 ，n1 ，n2 ，…。又，寫入/消去次數記憶部41是例如圖23所示般，亦可按每個藉由控制晶粒CD所控制的複數的記憶體晶粒MD0，MD1，MD2…中含的複數的記憶體區塊MB(記憶體區塊MB0，MB1，MB2…)，記憶記憶格MC的寫入/消去次數的最小值、最大值或其間的值(平均值等)n00 ，n01 ，n02 ，…。此情況，寫入/消去次數記憶部41是亦可與被使用於損耗平均技術的記憶部共通。又，寫入/消去次數記憶部41是例如圖24所示般，亦可按每個藉由控制晶粒CD所控制的複數的記憶體晶粒MD0，MD1，MD2…中含的複數的記憶體區塊MB(記憶體區塊MB0，MB1，MB2…)中含的複數的字元線WL(字元線WL0，WL1，WL2…)，記憶記憶格MC的寫入/消去次數的最小值、最大值或其間的值(平均值等)n000 ，n001 ，n002 ，…。又，寫入/消去次數記憶部41是亦可將藉由控制晶粒CD所控制的全部的記憶格MC的寫入/消去次數的最小值、最大值或其間的值(平均值等)設為一個值記憶。
指令記憶部42是例如圖25所示般，亦可按每個記憶格MC的寫入/消去次數的範圍，記憶發送至記憶體晶粒MD的指令CMD(CMD1，CMD2，CMD3)。在圖25舉例表示的指令記憶部42是對應於記憶格MC的寫入/消去次數為0次~nA11 次的情況，記憶指令CMD1，對應於記憶格MC的寫入/消去次數為nA11 +1次~nA12 次的情況，記憶指令CMD2，對應於記憶格MC的寫入/消去次數為nA12 +1次~nA13 次的情況，記憶指令CMD3。
參數記憶部43是例如圖26所示般，亦可按每個從控制晶粒CD發送的指令CMD1，CMD2，CMD3，記憶程式電壓VPGM 的初期值(VPGM1 ，VPGM2 ，VPGM3 )。又，參數記憶部43是例如圖27所示般，按每個從控制晶粒CD發送的指令CMD1，CMD2，CMD3，記憶程式電壓VPGM 的初期值(VPGM1 ，VPGM2 ，VPGM3 )及增加量ΔV(ΔV1 ，ΔV2 ，ΔV3 )。又，雖圖示省略，但參數記憶部43是亦可按每個從控制晶粒CD發送的指令CMD1，CMD2，CMD3，記憶程式電壓VPGM 的增加量ΔV(ΔV1 ，ΔV2 ，ΔV3 )。另外，程式電壓VPGM 的初期值VPGM1 是比初期值VPGM2 更大，初期值VPGM2 是比初期值VPGM3 更大。又，程式電壓VPGM 的增加量ΔV1 是比增加量ΔV2 更大，增加量ΔV2 是比增加量ΔV3 更大。但，亦可依程式電壓VPGM 的初期值VPGM1 ，VPGM2 ，VPGM3 的大小，增加量ΔV1 比增加量ΔV2 更小，增加量ΔV2 比增加量ΔV3 更小。
又，參數記憶部43是例如圖28所示般，亦可按每個從控制晶粒CD發送的指令CMD1，CMD2，CMD3及包含選擇記憶格MC的字元線WL，記憶程式電壓VPGM 的初期值(VPGM11 ，VPGM12 ，VPGM13 ，VPGM21 ，VPGM22 ，VPGM23 ，VPGM31 ，VPGM32 ，VPGM33 )及增加量ΔV(ΔV11 ，ΔV12 ，ΔV13 ，ΔV21 ，ΔV22 ，ΔV23 ，ΔV31 ，ΔV32 ，ΔV33 )的至少一方。另外，程式電壓VPGM 的初期值VPGM11 ，VPGM12 ，VPGM13 是比初期值VPGM21 ，VPGM22 ，VPGM23 更大。又，初期值VPGM21 ，VPGM22 ，VPGM23 是比初期值VPGM31 ，VPGM32 ，VPGM33 更大。又，程式電壓VPGM 的增加量ΔV11 ，ΔV12 ，ΔV13 是比增加量ΔV21 ，ΔV22 ，ΔV23 更大。又，增加量ΔV21 ，ΔV22 ，ΔV23 是比增加量ΔV31 ，ΔV32 ，ΔV33 更大。
另外，以上般的方法只不過是舉例表示者，具體的方法等是可適當調整。
例如圖29所示的例子，在控制晶粒CD未設寫入/消去次數記憶部41，在記憶體晶粒MD設有寫入/消去次數記憶部41及參數記憶部44。如此的情況，寫入/消去次數記憶部41及參數記憶部44是例如可設在記憶格陣列MCA(圖7)中的ROM區域。
圖29所示的例子，實行寫入順序時，記憶體晶粒MD是參照寫入/消去次數記憶部41，取得寫入/消去次數。又，參照參數記憶部44，取得程式電壓VPGM 的初期值及增加量ΔV，作為對應於被取得的寫入/消去次數的參數。並且，按照該等的參數來算出程式電壓VPGM ，作為動作電壓控制訊號VCTRL (圖4、圖6)輸入至預定的動作電壓產生單元35。
參數記憶部44是例如圖30所示般，亦可按每個記憶格MC的寫入/消去次數的範圍，記憶程式電壓VPGM 的初期值(VPGM1 ，VPGM2 ，VPGM3 )及增加量ΔV(ΔV1 ，ΔV2 ，ΔV3 )的至少一方。又，參數記憶部44是例如參照圖28說明般，亦可按每個記憶格MC的寫入/消去次數的範圍及包含選擇記憶格MC的字元線WL，記憶程式電壓VPGM 的初期值及增加量ΔV的至少一方。
又，例如圖31所示的例子，在控制晶粒CD及記憶體晶粒MD是不設寫入/消去次數記憶部41，在主電腦20設置寫入/消去次數記憶部41及指令記憶部45。並且，在控制晶粒CD是設有指令記憶部46。而且，在記憶體晶粒MD是設有參數記憶部43。
圖31所示的例子，從主電腦20發送寫入順序實行用的指令至控制晶粒CD時，主電腦20內的CPU等是參照寫入/消去次數記憶部41，取得寫入/消去次數。又，參照指令記憶部45，取得對應於被取得的寫入/消去次數的指令Cmd1、指令Cmd2或指令Cmd3。並且，取得的指令發送至控制晶粒CD。控制晶粒CD內的CPU等是參照寫入/消去次數記憶部41，取得對應於指令Cmd1、指令Cmd2或指令Cmd3的指令CMD1、指令CMD2或指令CMD3。並且，將取得的指令發送至記憶體晶粒MD。記憶體晶粒MD是參照參數記憶部43，取得程式電壓VPGM 的初期值及增加量ΔV，作為對應於指令CMD1、指令CMD2或指令CMD3的參數。又，按照該等的參數來算出程式電壓VPGM ，作為動作電壓控制訊號VCTRL (圖4、圖6)輸入至預定的動作電壓產生單元35。
指令記憶部45是例如圖32所舉例表示般，與指令記憶部42大致同樣地構成。但，指令記憶部42是記憶被發送至記憶體晶粒MD的指令CMD1，CMD2，CMD3，相對的，指令記憶部45是記憶被發送至控制晶粒CD的指令Cmd1，Cmd2，Cmd3。
指令記憶部46是例如圖33所舉例表示般，將被發送至控制晶粒CD的指令Cmd1，Cmd2，Cmd3與被發送至記憶體晶粒MD的指令CMD1，CMD2，CMD3建立對應而記憶。
[其他的實施形態] 以上，說明有關實施形態的半導體記憶裝置。但，以上的說明究竟只是舉例表示者，上述的構成或方法等是可適當調整。
例如，在上述的例子中，按照對於記憶格MC的寫入/消去次數的增大，使程式電壓VPGM 的初期值及增加量ΔV的至少一方減少。然而，為了提供長壽命且高速的半導體記憶裝置，只要不使一次的寫入順序的程式動作的次數增大，使通過記憶格MC的隧道絕緣膜131的電子的量接近必要最小限度的量即可。因此，怎麼樣按照寫入/消去次數的增大來調整程式電壓VPGM ，是可適當調整。例如，在1次的寫入順序中實行最大m(m為自然數)次的程式動作時，只要使寫入順序的第1次~第m次的程式動作的程式電壓的平均值按照寫入/消去次數的增大而減少即可。如此的方法是例如亦可藉由調整在寫入順序所含的複數的程式動作之中，至少1次的程式動作的程式電壓VPGM 來實現。
並且，在上述的例子中，如參照圖2等說明般，舉具備串聯地連接記憶格陣列MCA的複數的記憶格MC的所謂NAND型的快閃記憶體為例。然而，上述般的方法是只要記憶格為具備對應於電荷蓄積膜132的構成(氮化矽等的電荷蓄積膜、多結晶矽等的浮動閘極、或其他的可蓄積電荷的構成)者便可適用，NAND型的快閃記憶體以外也可適用。例如，NOR型的快閃記憶體等也可適用。又，上述般的方法是只要為具有隨著寫入/消去次數的增大而必要的程式電壓(或對應於此的寫入電壓等)減少的性質的記憶體便可適用，未具備對應於電荷蓄積膜132的構成者也可適用。
[其他] 說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等新穎的實施形態是亦可以其他各種的形態實施，可在不脫離發明的主旨的範圍進行各種的省略、置換、變更。該等實施形態或其變形為發明的範圍及主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
10:記憶系統 20:主電腦 31:區塊選擇部 32:區塊選擇電晶體 33:電壓選擇部 34:電壓選擇電晶體 35a:昇壓電路 35b:分壓電路 35c:比較器 36:區塊選擇線 37:電壓選擇線 41:寫入/消去次數記憶部 42,43,44,45,46:指令記憶部 100:半導體基板 110:導電層 120:半導體層 121:絕緣膜 122:半導體層 123:絕緣層 124:半導體層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:區塊絕緣膜 351:動作電壓輸出端子 352:電源電壓輸入端子 353a,353b:電晶體 354:電容器 355:AND電路 356a,356b:電平移位器 357:分壓端子 358:電阻元件 359:可變電阻元件 360:電流路徑 361:電阻元件 362:電晶體 363:電流路徑 MD:記憶體晶粒 CD:控制晶粒 MCA:記憶格陣列 MB:記憶體區塊 SU:字串單元 MS:記憶體字串 BL:位元線 SL:源極線 PC:周邊電路 STD:汲極選擇電晶體 MC:記憶格 STS:源極選擇電晶體 WL:字元線 SGD:汲極選擇線 SGS:源極選擇線 SAM:感測放大器模組 RD:列解碼器 DRV:驅動器 VG:電壓產生電路 ADD:位址解碼器 SQC:定序器 ADR:位址暫存器 CMR:指令暫存器 STR:狀態暫存器 I/O:輸出入控制電路 CTR:邏輯電路 CG:配線 XDL:閂鎖電路 FB:反餽訊號 CLK:時鐘訊號 VCTRL :動作電壓控制訊號 VOUT ´:電壓 ST:區塊間構造 LI:導電層 SW:絕緣層
[圖1]是表示記憶系統10的構成的模式性的方塊圖。 [圖2]是表示記憶體晶粒MD的構成的模式性的方塊圖。 [圖3]是表示記憶格陣列MCA的構成的模式性的電路圖。 [圖4]是表示動作電壓產生單元35的構成的模式性的等效電路圖。 [圖5]是表示動作電壓產生單元35的構成的模式性的等效電路圖。 [圖6]是表示動作電壓產生單元35的構成的模式性的等效電路圖。 [圖7]是表示記憶體晶粒MD的構成的模式性的平面圖。 [圖8]是表示記憶格陣列MCA的構成的模式性的平面圖。 [圖9]是表示記憶格陣列MCA的構成的模式性的剖面圖。 [圖10]是表示記憶格MC的構成的模式性的剖面圖。 [圖11]是用以說明有關被記錄於記憶格MC的資料的模式性的圖。 [圖12]是用以說明有關讀出動作的模式性的剖面圖。 [圖13]是用以說明有關寫入順序的模式性的流程圖。 [圖14]是用以說明有關程式動作的模式性的剖面圖。 [圖15]是用以說明有關驗證動作的模式性的剖面圖。 [圖16]是表示寫入順序時被供給至選擇字元線WL的電壓的模式性的圖表。 [圖17]是用以說明有關記憶格MC的特性的變化的模式性的圖表。 [圖18]是用以說明有關寫入順序時被供給至記憶格MC的電子的電荷量的模式性的圖表。 [圖19]是用以說明有關寫入順序時被供給至記憶格MC的電子的電荷量的模式性的圖表。 [圖20]是用以說明有關寫入順序時被供給至記憶格MC的電子的電荷量的模式性的圖表。 [圖21]是表示第1實施形態的半導體記憶裝置的構成的模式性的方塊圖。 [圖22]是表示寫入/消去次數記憶部41的構成例的模式性的圖。 [圖23]是表示寫入/消去次數記憶部41的構成例的模式性的圖。 [圖24]是表示寫入/消去次數記憶部41的構成例的模式性的圖。 [圖25]是表示指令記憶部42的構成例的模式性的圖。 [圖26]是表示參數記憶部43的構成例的模式性的圖。 [圖27]是表示參數記憶部43的構成例的模式性的圖。 [圖28]是表示參數記憶部43的構成例的模式性的圖。 [圖29]是表示變形例的半導體記憶裝置的構成的模式性的方塊圖。 [圖30]是表示參數記憶部44的構成例的模式性的圖。 [圖31]是表示變形例的半導體記憶裝置的構成的模式性的方塊圖。 [圖32]是表示指令記憶部45的構成例的模式性的圖。 [圖33]是表示指令記憶部46的構成例的模式性的圖。

Claims (12)

  1. 一種半導體記憶裝置，其特徵係具備：記憶體電晶體；被連接至前述記憶體電晶體的閘極電極的字元線；被連接至前述字元線的周邊電路；及被連接至前述周邊電路，可使用於資料的輸出入的複數的電極，前述周邊電路，係按照經由前述複數的電極的寫入指令的輸入，當前述寫入指令為從對應於前述記憶體電晶體的第n1(n1為自然數)次到第n2(n2為比n1大的自然數)次的寫入指令時，實行第1寫入順序，該第1寫入順序係實行1次或複數次將第1程式電壓轉送至前述字元線的第1程式動作，當前述寫入指令為從對應於前述記憶體電晶體的第n2+1次到第n3(n3為比n2大的自然數)次的寫入指令時，實行第2寫入順序，該第2寫入順序係實行1次或複數次將第2程式電壓轉送至前述字元線的第2程式動作，前述第2寫入順序的第k(k為自然數)次的前述第2程式動作的前述第2程式電壓，係比前述第1寫入順序的第k次的前述第1程式動作的前述第1程式電壓更小。
  2. 一種半導體記憶裝置，其特徵係具備：記憶體電晶體；被連接至前述記憶體電晶體的閘極電極的字元線；被連接至前述字元線的周邊電路；及 被連接至前述周邊電路，可使用於資料的輸出入的複數的電極，前述周邊電路，係實行：第1寫入順序，其係按照經由前述複數的電極的第1寫入指令的輸入，實行1次或複數次將第1程式電壓轉送至前述字元線的第1程式動作，第2寫入順序，其係按照經由前述複數的電極的第2寫入指令的輸入，實行1次或複數次將第2程式電壓轉送至前述字元線的第2程式動作，前述第2寫入順序的第k(k為自然數)次的前述第2程式動作的前述第2程式電壓，係比前述第1寫入順序的第k次的前述第1程式動作的前述第1程式電壓更小。
  3. 一種半導體記憶裝置，其特徵係具備：具有閘極電極的記憶體電晶體；被連接至前述記憶體電晶體的前述閘極電極的前述字元線；被連接至前述字元線的周邊電路；及被連接至前述周邊電路，被構成為接收資料輸入進行資料輸出的複數的電極，回應經由前述複數的電極的寫入指令，前述周邊電路係：當前述寫入指令為第n1~n2個(n2為比n1大的自然數)的前述寫入指令的1個時，至少實行1次包含對前述字元線施加程式電壓的第1程式動作的第1寫入順序， 當前述寫入指令為第n2+1個~第n3個(n3為比n2大的自然數)的前述寫入指令的1個時，至少實行1次包含對前述字元線施加前述程式電壓的第2程式動作的第2寫入順序，在此，在前述第1寫入順序中，第1差電壓，係設為第1程式電壓與第2程式電壓的差時，前述第1程式電壓係在第k個的前述第1程式動作被施加於前述字元線的電壓，前述第2程式電壓係在第(K+1)個的前述第1程式動作被施加於前述字元線的電壓，在前述第2寫入順序中，第2差電壓，係設為第3程式電壓與第4程式電壓的差時，前述第3程式電壓係在前述第k個的前述第2程式動作被施加於前述字元線的電壓，前述第4程式電壓係在前述第(K+1)個的前述第2程式動作被施加於字元線的電壓，比第1差電壓更小。
  4. 如請求項3記載的半導體記憶裝置，其中，前述第1程式電壓係比前述第3程式電壓更大。
  5. 如請求項1或2記載的半導體記憶裝置，其中，在前述第1寫入順序及前述第2寫入順序的至少一方，實行最大m(m為自然數)次的第1程式動作或第2程式動作時，前述第2寫入順序的第1次~第m次的前述第2程式動作的前述第2程式電壓的平均值，係比前述第1寫入順序的第1次~第m次的前述第1程式動作的前述第1程式電壓的平均值更小。
  6. 如請求項1至3中的任一項所記載的半導體記憶裝置，其中，前述周邊電路係：在前述第1寫入順序中，實行1次或複數次將第1驗證電壓轉送至前述字元線的第1驗證動作，在前述第2寫入順序中，實行1次或複數次將第2驗證電壓轉送至前述字元線的第2驗證動作，在前述第1驗證動作中，僅1種類的第1驗證電壓被供給至前述字元線，在前述第2驗證動作中，僅1種類的第2驗證電壓被供給至前述字元線。
  7. 請求項6記載的半導體記憶裝置，其中，前述第2驗證電壓係與前述第1驗證電壓大略相等。
  8. 請求項6記載的半導體記憶裝置，其中，前述記憶體電晶體為單級單元。
  9. 如請求項1至3中的任一項所記載的半導體記憶裝置，其中，具備：記憶晶片；被連接至前述記憶晶片的控制器晶片；及被連接至前述控制器晶片的控制裝置，前述記憶晶片係具備複數的記憶體區塊及前述周邊電路，前述複數的記憶體區塊係具備複數的前述記憶體電晶體及複數的前述字元線，前述複數的記憶晶片、前述控制器晶片及前述控制裝置的至少一個係具備第1記憶部， 前述第1記憶部係記憶前述第1寫入順序的實行次數。
  10. 如請求項1至3中的任一項所記載的半導體記憶裝置，其中，具備：記憶晶片；被連接至前述記憶晶片的控制器晶片；及被連接至前述控制器晶片的控制裝置，前述記憶晶片係具備複數的記憶體區塊及前述周邊電路，前述複數的記憶體區塊係具備複數的前述記憶體電晶體及複數的前述字元線，前述複數的記憶晶片、前述控制器晶片及前述控制裝置的至少一個係具備第1記憶部，前述第1記憶部係記憶消去順序的實行次數。
  11. 如請求項1至3中的任一項所記載的半導體記憶裝置，其中，具備：記憶晶片；被連接至前述記憶晶片的控制器晶片；及被連接至前述控制器晶片的控制裝置，前述記憶晶片係具備複數的記憶體區塊及前述周邊電路，前述複數的記憶體區塊係具備複數的前述記憶體電晶體及複數的前述字元線，前述複數的記憶晶片、前述控制器晶片及前述控制裝置的至少一個係具備第1記憶部，前述第1記憶部係記憶前述第1寫入順序、前述第2寫入順序或消去順序的實行次數的最小值、最大值或其間的 值的至少一個。
  12. 一種半導體記憶裝置的動作方法，其特徵為：接收用以對於記憶體電晶體實行第1寫入順序及第2寫入順序的寫入指令，當前述寫入指令為第n1~n2個(n2為比n1大的自然數)的前述寫入指令的1個時，至少實行1次第1寫入順序，該第1寫入順序係包含對被連接至前述記憶體電晶體的閘極的字元線施加第1程式電壓的第1程式動作，當前述寫入指令為第n2+1個~第n3個(n3為比n2大的自然數)的前述寫入指令的1個時，至少實行1次第2寫入順序，該第2寫入順序係包含對前述字元線施加第2程式電壓的第2程式動作，在此，從前述第2寫入順序的前述第2程式動作的第1個算起第k個(k為自然數)的前述第2程式電壓，係比從前述第1寫入順序的前述第1程式動作的第1個算起第k個的前述第1程式電壓更小。
TW109123157A 2019-09-02 2020-07-09 半導體記憶裝置 TWI749629B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019-159655 2019-09-02
JP2019159655A JP7258697B2 (ja) 2019-09-02 2019-09-02 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW202111715A TW202111715A (zh) 2021-03-16
TWI749629B true TWI749629B (zh) 2021-12-11

Family

ID=74680138

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109123157A TWI749629B (zh) 2019-09-02 2020-07-09 半導體記憶裝置

Country Status (4)

Country Link
US (1) US11101008B2 (zh)
JP (1) JP7258697B2 (zh)
CN (1) CN112447217B (zh)
TW (1) TWI749629B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806492B (zh) * 2021-04-13 2023-06-21 新加坡商新加坡優尼山帝斯電子私人有限公司 半導體元件記憶裝置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210078099A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 반도체 메모리 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101584003A (zh) * 2006-10-10 2009-11-18 桑迪士克股份有限公司 非易失性存储器编程操作中的可变编程电压增量值
US8045375B2 (en) * 2008-10-24 2011-10-25 Sandisk Technologies Inc. Programming non-volatile memory with high resolution variable initial programming pulse
US8363467B2 (en) * 2004-04-15 2013-01-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device having non-selected word lines adjacent to selected word lines being charged at different timing for program disturb control
TWI582778B (zh) * 2011-12-09 2017-05-11 Toshiba Kk Nonvolatile semiconductor memory device

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3595691B2 (ja) 1998-08-25 2004-12-02 株式会社東芝 不揮発性半導体記憶装置
JP4901348B2 (ja) 2006-07-20 2012-03-21 株式会社東芝 半導体記憶装置およびその制御方法
KR20110018753A (ko) 2009-08-18 2011-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
JP5364750B2 (ja) 2011-03-25 2013-12-11 株式会社東芝 メモリシステム、及び不揮発性メモリデバイスの制御方法
JP2012203953A (ja) 2011-03-25 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置
KR20130034919A (ko) * 2011-09-29 2013-04-08 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20130047400A (ko) * 2011-10-31 2013-05-08 삼성전자주식회사 불휘발성 메모리 및 그것의 제어 방법
US8750045B2 (en) * 2012-07-27 2014-06-10 Sandisk Technologies Inc. Experience count dependent program algorithm for flash memory
US9190142B2 (en) 2014-03-12 2015-11-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
JP2015176309A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP2015176622A (ja) * 2014-03-14 2015-10-05 株式会社東芝 不揮発性半導体記憶装置
KR20160005840A (ko) * 2014-07-07 2016-01-18 에스케이하이닉스 주식회사 반도체 장치
US20160062656A1 (en) 2014-08-28 2016-03-03 Freescale Semiconductor, Inc. Command Set Extension for Non-Volatile Memory
US9355714B2 (en) * 2014-09-10 2016-05-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
KR102333738B1 (ko) * 2015-02-03 2021-12-01 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR102384959B1 (ko) * 2015-10-30 2022-04-11 에스케이하이닉스 주식회사 저장 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
KR102340328B1 (ko) * 2016-01-07 2021-12-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US10372543B2 (en) * 2016-03-04 2019-08-06 Toshiba Memory Corporation Memory system
US10338825B2 (en) * 2016-03-31 2019-07-02 EMC IP Holding Company LLC Managing SSD wear rate in hybrid storage arrays
US10031845B2 (en) * 2016-04-01 2018-07-24 Intel Corporation Method and apparatus for processing sequential writes to a block group of physical blocks in a memory device
JP2018005961A (ja) 2016-07-01 2018-01-11 東芝メモリ株式会社 記憶装置
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102683414B1 (ko) * 2017-01-26 2024-07-10 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
US10410692B2 (en) * 2017-02-28 2019-09-10 SK Hynix Inc. Memory device and method of operating the same
JP2018147535A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
JP2018163723A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 メモリデバイス及びメモリシステム
JP2018163727A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
KR102389433B1 (ko) * 2017-10-18 2022-04-25 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102477267B1 (ko) * 2017-11-14 2022-12-13 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10438656B2 (en) * 2017-12-18 2019-10-08 Intel Corporation System and method for performing a concurrent multiple page read of a memory array
JP2019117679A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体記憶装置
KR20190094964A (ko) * 2018-02-06 2019-08-14 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102485411B1 (ko) * 2018-03-02 2023-01-06 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR102524916B1 (ko) * 2018-03-13 2023-04-26 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10922221B2 (en) * 2018-03-28 2021-02-16 Micron Technology, Inc. Memory management
KR102429458B1 (ko) * 2018-04-03 2022-08-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US10482984B2 (en) * 2018-04-13 2019-11-19 Sandisk Technologies Llc Ramp down sensing between program voltage and verify voltage in memory device
KR102603916B1 (ko) * 2018-04-25 2023-11-21 삼성전자주식회사 불휘발성 메모리 장치 및 제어기를 포함하는 스토리지 장치
JP2019200826A (ja) * 2018-05-14 2019-11-21 東芝メモリ株式会社 半導体記憶装置
KR102442337B1 (ko) * 2018-05-14 2022-09-13 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법
KR102583810B1 (ko) * 2018-05-15 2023-10-05 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10509747B2 (en) * 2018-05-17 2019-12-17 Seagate Technology Llc Memory access operation suspend/resume
US10522232B2 (en) * 2018-05-18 2019-12-31 Sandisk Technologies Llc Memory device with vpass step to reduce hot carrier injection type of program disturb
KR102501778B1 (ko) * 2018-06-20 2023-02-21 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10643721B2 (en) * 2018-06-21 2020-05-05 Sandisk Technologies Llc Interleaved program and verify in non-volatile memory
US10636503B2 (en) * 2018-08-21 2020-04-28 Sandisk Technologies Llc Alteration of sensing time in memory cells
KR20200022179A (ko) * 2018-08-22 2020-03-03 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
US10658054B2 (en) * 2018-08-22 2020-05-19 International Business Machines Corporation Methods for read threshold voltage shifting in non-volatile memory
US10741256B2 (en) * 2018-09-18 2020-08-11 Western Digital Technologies, Inc. Data storage systems and methods for improved recovery after a write abort event
US10665300B1 (en) * 2018-11-12 2020-05-26 Micron Technology, Inc. Apparatus and methods for discharging control gates after performing an access operation on a memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363467B2 (en) * 2004-04-15 2013-01-29 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device having non-selected word lines adjacent to selected word lines being charged at different timing for program disturb control
CN101584003A (zh) * 2006-10-10 2009-11-18 桑迪士克股份有限公司 非易失性存储器编程操作中的可变编程电压增量值
US8045375B2 (en) * 2008-10-24 2011-10-25 Sandisk Technologies Inc. Programming non-volatile memory with high resolution variable initial programming pulse
TWI582778B (zh) * 2011-12-09 2017-05-11 Toshiba Kk Nonvolatile semiconductor memory device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806492B (zh) * 2021-04-13 2023-06-21 新加坡商新加坡優尼山帝斯電子私人有限公司 半導體元件記憶裝置

Also Published As

Publication number Publication date
CN112447217A (zh) 2021-03-05
CN112447217B (zh) 2024-01-02
TW202111715A (zh) 2021-03-16
JP7258697B2 (ja) 2023-04-17
US11101008B2 (en) 2021-08-24
JP2021039805A (ja) 2021-03-11
US20210065823A1 (en) 2021-03-04

Similar Documents

Publication Publication Date Title
JP4886434B2 (ja) 不揮発性半導体記憶装置
US11158381B2 (en) Non-volatile memory device and operating method thereof
JP5111882B2 (ja) 不揮発性半導体記憶装置
KR101434399B1 (ko) 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
CN109785892B (zh) 包括字线缺陷检测电路的存储器器件
US10553283B2 (en) Semiconductor storage device
TWI700698B (zh) 半導體記憶裝置
KR101634264B1 (ko) 플래시 메모리의 적응적 알고리즘을 위한 방법, 장치, 및 제작물
CN111798904A (zh) 非易失性存储器装置、其操作方法和存储器***
TWI749629B (zh) 半導體記憶裝置
US20200381068A1 (en) Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
US10964377B2 (en) Semiconductor storage device
KR101435889B1 (ko) 공통 소스 라인 전압을 제어하는 플래시 메모리 장치,그것의 프로그램 검증 방법, 그리고 그것을 포함하는메모리 시스템
US20230138601A1 (en) Memory device and operation method thereof
US10803958B2 (en) Non-volatile memory device and a method of operating the same
US20230017909A1 (en) Semiconductor storage device and system
US11200952B2 (en) Non-volatile memory device
KR102336919B1 (ko) 서브블록 메모리 동작을 위한 피크 및 평균 전류 감소
CN111696593B (zh) 半导体存储装置
CN114496037A (zh) 非易失性存储器设备、存储设备以及存储设备的操作方法
US20230215501A1 (en) Operation method of memory device, and operation method of memory controller controlling memory device
US20220013184A1 (en) Memory device with conditional skip of verify operation during write and operating method thereof
JP2023122783A (ja) 半導体記憶装置
CN116825155A (zh) 半导体存储装置
US8498162B2 (en) Method, apparatus, and manufacture for flash memory write algorithm for fast bits