JP5364750B2 - メモリシステム、及び不揮発性メモリデバイスの制御方法 - Google Patents

Description

本発明の実施形態は、メモリシステムに関する。

ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）やメモリカードなどのメモリシステムには、書き込み処理を行う前に消去処理が必要なＮＡＮＤ型フラッシュメモリデバイスを複数含むものがある。ＮＡＮＤ型フラッシュメモリデバイスに対するデータの書き込み処理／消去処理は、基板−制御ゲート間に高電圧を印加することにより、浮遊ゲートに電子を注入／放出させる。ＮＡＮＤ型フラッシュメモリデバイスに対するデータの書き込み処理／消去処理を多数回行うと、浮遊ゲート周りのゲート絶縁膜が劣化し、ＮＡＮＤ型フラッシュメモリデバイス（不揮発性メモリデバイス）の信頼性が低下する傾向にある。

特開２００８−２７５１１号公報

１つの実施形態は、例えば、不揮発性メモリデバイスの信頼性を改善できるメモリシステムを提供することを目的とする。

１つの実施形態によれば、不揮発性メモリデバイスとモニタ部と変更部とを備えたことを特徴とするメモリシステムが提供される。不揮発性メモリデバイスは、データを記憶する。モニタ部は、前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタする。変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更する。

第１の実施形態にかかるメモリシステムのハードウェア構成を示す図。 第１の実施形態における不揮発性メモリデバイスの回路構成及び動作を示す図。 第１の実施形態におけるドライブ制御回路の構成を示す図。 第１の実施形態における不揮発性メモリデバイスの機能構成を示す図。 第１の実施形態にかかるメモリシステムの機能構成を示す図。 第１の実施形態における変更情報のデータ構造を示す図。 第１の実施形態における変更情報のデータ構造を示す図。 第１の実施形態における変更情報のデータ構造を示す図。 第１の実施形態における変更情報のデータ構造を示す図。 第１の実施形態における書き込み処理の動作を示す図。 第１の実施形態の第１の変形例における変更情報のデータ構造を示す図。 第１の実施形態の第１の変形例における書き込み処理の動作を示す図。 第１の実施形態の第２の変形例における書き込み処理の動作を示す図。 第１の実施形態の第３の変形例における変更情報のデータ構造を示す図。 第１の実施形態の第３の変形例における書き込み処理の動作を示す図。 第２の実施形態にかかるメモリシステムの機能構成を示す図。 第３の実施形態にかかるメモリシステムの機能構成を示す図。 第３の実施形態における変更情報のデータ構造を示す図。 第３の実施形態における消去処理の動作を示す図。 第３の実施形態の第１の変形例における消去処理の動作を示す図。 第３の実施形態の第２の変形例における消去処理の動作を示す図。 第３の実施形態の第２の変形例における消去処理の動作を示す図。 第４の実施形態にかかるメモリシステムの機能構成を示す図。 第４の実施形態の第１の変形例における変更情報のデータ構造を示す図。 第４の実施形態の第１の変形例における書き込み処理の動作を示す図。 第４の実施形態の第１の変形例による効果を説明するための図。 第４の実施形態の第２の変形例における変更情報のデータ構造を示す図。 第４の実施形態の第２の変形例における書き込み処理の動作を示す図。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施形態）
本実施形態では、不揮発性メモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリデバイス）を複数有したメモリシステム（例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ））において、不揮発性メモリデバイスの劣化度合いを判定するため、不揮発性メモリデバイスに対するデータの書き込み処理や消去処理による不揮発性メモリデバイスの特性（例えば、書き込み処理や消去処理のループ回数）をモニタする。

不揮発性メモリデバイスの特性をモニタした後、モニタ結果と予め設定しておいた閾値とを比較し、この比較結果に基づいて、不揮発性メモリデバイス内の各ブロックの劣化度合いを判定する。さらに、劣化度合いの判定結果に応じて、書き込み処理における書き込み開始電圧を変更する。ここでの書き込み開始電圧は、書き込みが成功したと判定（ベリファイ）されるまで書き込み電圧を増加させながら書き込み動作とベリファイ動作とが交互に繰り返される書き込み処理における最初の書き込み動作で用いられる電圧である。また、書き込み開始電圧は、書き込み処理に要する時間が目標値に一致するように変更される。

以下、メモリシステムがＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である場合について図面を用いて具体的に説明するが、本実施形態はメモリシステムが例えばメモリカードである場合等にも同様に適用可能である。

まず、図１〜図４を参照して、メモリシステムの構成やＮＡＮＤ型フラッシュメモリデバイス（以下、ＮＡＮＤデバイスと略す）の構成などについて説明し、その後、図５〜図１０を参照して、本実施の形態の特徴の１つであるメモリシステムの構成や動作などについて説明する。

図１は、メモリシステムとしてのＳＳＤ１００Ａの構成例を示すブロック図である。ＳＳＤ１００Ａは、ホスト装置（以下、ホストと略す）１と接続するためのホスト接続インタフェース（後述のホストＩ／Ｆ４０）を備えている。図１では、ホストＩ／Ｆ４０がＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）２などのメモリ接続インタフェースである場合を示している。ＳＳＤ１００Ａは、ＡＴＡ Ｉ／Ｆ２（ホストＩ／Ｆ４０）を介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト１と接続され、ホスト１の外部メモリとして機能する。また、ＳＳＤ１００Ａは、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）などの通信インタフェース３を介して、デバッグ用／製造検査用機器２００との間でデータを送受信することができる。

ＳＳＤ１００Ａは、複数のＮＡＮＤデバイスを含む不揮発性半導体メモリとしてのＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）２０と、コントローラとしてのドライブ制御回路４と、揮発性半導体メモリとしてのＤＲＡＭ３０と、電源回路５と、状態表示用のＬＥＤ６と、ドライブ内部の温度を検出する温度センサ７と、フューズ８とを備えている。

電源回路５は、ホスト１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ１００Ａ内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路４に供給する。

フューズ８は、ホスト１側の電源回路とＳＳＤ１００Ａ内部の電源回路５との間に設けられている。外部電源回路から過電流が供給された場合、フューズ８が切断され、内部回路の誤動作を防止する。

ＮＡＮＤメモリ２０は、例えば４並列動作を行う４つの並列動作要素２０ａ〜２０ｄを有し、４つの並列動作要素２０ａ〜２０ｄは、４つのチャネル（ｃｈ０〜ｃｈ３）によってドライブ制御回路４に接続されている。各並列動作要素２０ａ〜２０ｄは、バンクインターリーブが可能な複数のバンク（すなわち、複数のＮＡＮＤデバイス）によって構成されている。すなわち、各並列動作要素は、例えば４バンク（Ｂａｎｋ０〜Ｂａｎｋ３）すなわち４つのＮＡＮＤデバイスによって構成されており、各バンク（各ＮＡＮＤデバイス）は、複数のＮＡＮＤメモリチップ、例えば２つのメモリチップ（Ｃｈｉｐ０、Ｃｈｉｐ１）により構成されている。

各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン０、プレーン１の２つの領域（Ｄｉｓｔｒｉｃｔ）に分割されている。プレーン０およびプレーン１は、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等）を備えており、倍速モードを使用することにより、同時に消去／書き込み／読み出しを行うことが可能である。

このように、ＮＡＮＤメモリ２０の各ＮＡＮＤメモリチップは、複数のチャネルによる並列動作、複数のバンク（すなわち、複数のＮＡＮＤデバイス）によるバンクインターリーブ動作、同一バンク内（同一ＮＡＮＤデバイス内）の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、２つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。

ＤＲＡＭ３０は、ホスト１とＮＡＮＤメモリ２０との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。ＤＲＡＭ３０の作業領域用メモリに記憶される内容は、例えばＮＡＮＤメモリ２０に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブル（スナップショット）、あるいは管理テーブルの変更差分であるログ情報などがある。

なお、ＤＲＡＭ３０の代わりに、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをＮＡＮＤメモリ２０に退避させる動作の一部又は全部を省略することができる。

ドライブ制御回路４は、ホスト１とＮＡＮＤメモリ２０との間でＤＲＡＭ３０を介してデータ転送制御を行うとともに、ＳＳＤ１００Ａ内の各構成要素を制御する。また、ドライブ制御回路４は、状態表示用ＬＥＤ６にステータス表示用信号を供給するとともに、電源回路５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路４内及びＳＳＤ１００Ａ内の各部に供給する機能も有している。

各ＮＡＮＤメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。

図２（ａ）は、ＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは、０以上の整数）。各ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタ（メモリセルとも言う）ＭＣＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）により構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＣＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＣＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

また、メモリセルトランジスタＭＣＴは、浮遊ゲート電極を有する構造に限らず、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＣＴについても同様に、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルトランジスタＭＣＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＣＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。

各ＮＡＮＤストリングにおいて、最も選択ゲート線ＳＧＤ側に位置するメモリセルトランジスタＭＣＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＣＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＣＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｑは、物理ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＣＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＣＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＣＴは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

図２（ｂ）は、例えば、１個のメモリセルトランジスタＭＣＴに２ビットの記憶を行う４値データ記憶方式での閾値分布を示す模式図である。４値データ記憶方式は、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”の何れか１つをメモリセルトランジスタＭＣＴに保持可能である。

４値データ“ｘｙ”は、メモリセルトランジスタＭＣＴの閾値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルトランジスタＭＣＴの閾値電圧が例えば負とされた消去状態である。尚、データの割り当て規則はこれに限らない。また、１個のメモリセルトランジスタＭＣＴに３ビット以上の記憶を行う構成であってもよい。

下位ページの書き込み動作において、データ“１１”（消去状態）のメモリセルトランジスタＭＣＴに対して選択的に、下位ビットデータ“ｙ”を書き込むことによって、データ“１０”が書き込まれる。上位ページの書き込み前のデータ“１０”の閾値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”の閾値分布の中間程度に位置しており、上位ページの書き込み後の閾値分布よりブロードであってもよい。上位ページの書き込み動作において、データ“１１”のメモリセルと、データ“１０”のメモリセルに対して、それぞれ選択的に上位ビットデータ“ｘ”が書き込まれることにより、データ“０１”及びデータ“００”が書き込まれる。擬似ＳＬＣモードは、下位ページのみを使用して書き込みを行う。下位ページの書き込みは、上位ページの書き込みに比べて高速である。

図３は、ドライブ制御回路４のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路４は、データアクセス用バス１０１、第１の回路制御用バス１０２、及び第２の回路制御用バス１０３を備えている。第１の回路制御用バス１０２には、ドライブ制御回路４全体を制御するプロセッサ１０４が接続されている。第１の回路制御用バス１０２には、ブートＲＯＭ１０５がＲＯＭコントローラ１０６を介して接続されている。ブートＲＯＭ１０５には、ＮＡＮＤメモリ２０に記憶された各管理プログラム（ＦＷ：ファームウエア）をブートするブート用プログラムが格納されている。

また、第１の回路制御用バス１０２には、クロックコントローラ１０７が接続されている。このクロックコントローラ１０７は、図１に示した電源回路５からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を各部に供給する。

第２の回路制御用バス１０３は、第１の回路制御用バス１０２に接続されている。第２の回路制御用バス１０３には、図１に示した温度センサ７からのデータを受けるためのＩ2Ｃ回路１０８、状態表示用ＬＥＤ６にステータス表示用信号を供給するパラレルＩＯ（ＰＩＯ）回路１０９、ＲＳ２３２Ｃ Ｉ／Ｆ３を制御するシリアルＩＯ（ＳＩＯ）回路１１０が接続されている。

ＡＴＡインタフェースコントローラ（ＡＴＡコントローラ）１１１、第２のＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ）回路１１２、ＮＡＮＤ用のコントローラであるコントローラ１１３、及びＤＲＡＭコントローラ１１４は、データアクセス用バス１０１と第１の回路制御用バス１０２との両方に接続されている。ＡＴＡコントローラ１１１は、ＡＴＡインタフェース２（図１参照）を介してホスト１との間でデータを送受信する。データアクセス用バス１０１には、データ作業領域およびファームウェア展開領域として使用されるＳＲＡＭ１１５がＳＲＡＭコントローラ１１６を介して接続されている。ＮＡＮＤメモリ２０に記憶されているファームウェアは起動時、ブートＲＯＭ１０５に記憶されたブート用プログラムによってＳＲＡＭ１１５に転送される。

コントローラ１１３は、ＮＡＮＤ Ｉ／Ｆ１１７、第１のＥＣＣ回路１１８、及びＤＭＡ転送制御用のＤＭＡコントローラ１１９を備えている。ＮＡＮＤ Ｉ／Ｆ１１７は、ＮＡＮＤメモリ２０とのインタフェース処理を行う。ＤＭＡ転送制御用ＤＭＡコントローラ１１９は、ＮＡＮＤメモリ２０とＤＲＡＭ３０間のアクセス制御を行う。第１のＥＣＣ回路１１８は第２の訂正符号のエンコードを行い、また、第１の誤り訂正符合のエンコード及びデコードを行う。第２のＥＣＣ回路１１２は、第２の誤り訂正符号のデコードを行う。第１の誤り訂正符号、第２の誤り訂正符号は、例えば、ハミング符号、ＢＣＨ（Ｂｏｓｅ Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ）符号、ＲＳ(Ｒｅｅｄ Ｓｏｌｏｍｏｎ)符号、或いはＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ）符号等であり、第２の誤り訂正符号の訂正能力は、第１の誤り訂正符号の訂正能力よりも高いとする。

図１に示したように、ＮＡＮＤメモリ２０において、４つの並列動作要素２０ａ〜２０ｄは各複数ビットの４つのチャネルを介して、ドライブ制御回路４内部のコントローラ１１３に並列接続されており、４つの並列動作要素２０ａ〜２０ｄを並列動作させることが可能である。また、各チャネルのＮＡＮＤメモリ２０は、バンクインターリーブが可能な４つのバンク（すなわち、４つのＮＡＮＤデバイス）に分割されており、各メモリチップのプレーン０およびプレーン１に対しても、同時にアクセスを行うことが可能である。したがって、１チャネルに付き、最大８つの物理ブロック（４バンク×２プレーン）を、ほぼ同時に制御することが可能である。すなわち、最大８つの物理ブロックに対して同時に書き込みなどの処理を実行することが可能である。

図４は、図１に示す１つのＮＡＮＤメモリチップ（ＮＡＮＤ型フラッシュメモリ）の一例を示す機能ブロック図である。

メモリセルアレイ２０１は、複数のビット線と複数のワード線と共通ソース線とを含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に（複数行及び複数列を構成するように）配置されている。このメモリセルアレイ２０１には、ビット線を制御するためのビット線制御回路２０２とワード線を制御するためのワード線制御回路２０６とが接続されている。

ビット線制御回路２０２は、複数のビット線を介して複数列のメモリセルに接続されている。ビット線制御回路２０２は、ビット線を介してメモリセルのデータを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２０２には、カラムデコーダ２０３、データ入出力バッファ２０４が接続されている。

ビット線制御回路２０２内のデータ記憶回路はカラムデコーダ２０３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ２０４を介してデータ入出力端子２０５から外部へ出力される。データ入出力端子２０５は、メモリチップ外部のドライブ制御回路４に接続される。

このドライブ制御回路４は、データ入出力端子２０５から出力されたデータを受ける。さらに、ドライブ制御回路４は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ドライブ制御回路４からデータ入出力端子２０５に入力された書き込みデータは、データ入出力バッファ２０４を介して、カラムデコーダ２０３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは、制御信号及び制御電圧発生回路２０７に供給される。

ワード線制御回路２０６は、複数のワード線を介して複数行のメモリセルに接続されている。このワード線制御回路２０６は、メモリセルアレイ２０１のワード線を選択し、選択されたワード線を介して、読み出し、書き込みあるいは消去に必要な電圧をメモリセルに印加する。

メモリセルアレイ２０１、ビット線制御回路２０２、カラムデコーダ２０３、データ入出力バッファ２０４、及びワード線制御回路２０６は、制御信号及び制御電圧発生回路２０７に接続され、この制御信号及び制御電圧発生回路２０７によって制御される。

制御信号及び制御電圧発生回路２０７は、制御信号入力端子２０８に接続され、ドライブ制御回路４から制御信号入力端子２０８を介して入力されるＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）などの各種制御信号、及びドライブ制御回路４からデータ入出力端子２０５及びデータ入出力バッファ２０４を介して入力されるコマンドＣＭＤによって制御される。

この制御信号及び制御電圧発生回路２０７は、データの書き込み時にワード線やビット線に供給される電圧を発生するとともに、ウエルに供給される電圧を発生する。制御信号及び制御電圧発生回路２０７は、例えばチャージポンプ回路のような昇圧回路を含み、書き込み電圧や読み出し電圧、消去電圧を生成可能とされている。

さらに、制御信号及び制御電圧発生回路２０７は、後述するように、読み出し電圧のレベルを変更可能とされている。すなわち、制御信号及び制御電圧発生回路２０７は、制御信号入力端子２０８を介して入力される各種制御信号、データ入出力端子２０５及びデータ入出力バッファ２０４を介して入力されるコマンドＣＭＤを受けて、読み出し動作時にワード線に印加する電圧を＋方向、または−方向にシフトさせる機能を有している。

ビット線制御回路２０２、カラムデコーダ２０３、ワード線制御回路２０６、制御信号及び制御電圧発生回路２０７は、書き込み回路、及び読み出し回路を構成している。

メモリセルアレイ２０１は、本体データを格納するための記憶領域に加えて、ＥＣＣ(Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ)を記憶する記憶領域２０１−１を有している。

ＳＳＤ１００Ａでは、書き込み処理の回数や消去処理の回数が増えると、ＮＡＮＤメモリ２０が備えるメモリセルのゲート絶縁膜が劣化して、ゲート絶縁膜内に電子がトラップされやすくなる。このため、消去処理の際にゲート絶縁膜から電子を抜くには、消去処理の回数の増加に伴って高電圧で多くの印加回数が必要となる。また、ゲート絶縁膜に電子がトラップされることでセルの閾値が高く見えるので、少ない電圧印加回数で書き込みが終了する。このため、印加電圧の回数と実際のセルの劣化との間に相関関係を有するので、本実施の形態では、例えば、この相関関係を利用してＮＡＮＤメモリ２０の劣化度合いをモニタする。

つぎに、本実施の形態のＳＳＤ１００Ａの構成と動作について説明する。図５は、第１の実施の形態に係るメモリシステムとしてのＳＳＤの機能構成例を示す機能ブロック図である。ＳＳＤ１００Ａは、コントローラ１０Ａ（ドライブ制御回路４）、ＮＡＮＤメモリ２０、ＤＲＡＭ３０、及びホストＩ／Ｆ４０を備えている。

ＮＡＮＤメモリ２０は、ホスト１によって指定されたユーザデータを記憶したり、ＤＲＡＭ３０で管理される管理情報をバックアップ用に記憶したりする。ＮＡＮＤメモリ２０は、複数のメモリセルがマトリクス状に配列されたメモリセルアレイを有し、個々のメモリセルは上位ページおよび下位ページを使用して多値記憶が可能である。ＮＡＮＤメモリ２０は、複数のＮＡＮＤメモリチップによって構成され、各ＮＡＮＤメモリチップは、データ消去の単位である物理ブロックを複数配列して構成される。また、ＮＡＮＤメモリ２０では、物理ページごとにデータの書き込みおよびデータの読み出しが行われる。物理ブロックは、複数の物理ページによって構成されている。

物理ブロックアドレスは、物理ブロックに割り当てられた固定的なアドレスである。論理ブロックアドレスは、ホスト１から指定されるアドレスや、仮想的なブロックである論理ブロックに割り当てられる変更可能なアドレスである。論理ブロックとは、例えば、物理ブロックを複数組み合わせて構成される仮想的なブロックのことをいう。

ＤＲＡＭ３０は、データ転送用、管理情報記録用の記憶部として使用される。具体的には、データ転送用の記憶部（データ転送用キャッシュ領域）は、ホスト１から書込要求があったデータをＮＡＮＤメモリ２０に書込む前に一時的に保存したり、ホスト１から読出要求があったデータをＮＡＮＤメモリ２０から読出して一時的に保存したりするために使用される。また、管理情報記録用の記憶部としては、ＮＡＮＤメモリ２０に記憶されるデータの格納位置を管理するための管理情報（論理アドレスと物理アドレスとの対応など）、後述の書き込み回数Ｎｗおよび消去回数Ｎｅを物理ブロック単位に管理するための管理情報、後述の書き込み時間ＷＴおよび消去時間ＥＴを物理ブロック単位に管理するための管理情報、後述の書き込み時ループ回数Ｌｗおよび消去時ループ回数Ｌｅを物理ブロック単位に管理するための管理情報などを含む各種管理情報を格納するために使用される。

ＮＡＮＤメモリ２０には、書き込み／消去回数管理テーブル（図示せず）、書き込み／消去時間管理テーブル（図示せず）や書き込み／消去ループ回数管理テーブル（図示せず）が記憶されており、これらのテーブルはシステム起動時、ＮＡＮＤメモリ２０から読み出されて、ＤＲＡＭ３０に格納される。書き込み／消去回数管理テーブルは、書き込み処理の回数である書き込み回数Ｎｗと、消去処理の回数である消去回数Ｎｅを、物理ブロック単位（物理ブロックアドレス単位）に管理するためのテーブルであり、書き込み回数Ｎｗ、消去回数Ｎｅとしては、実際にモニタされた最新の積算回数が登録されている。書き込み／消去時間管理テーブルは、書き込み処理に要する書き込み時間ＷＴと、消去処理に要する消去時間ＥＴを、物理ブロック単位（物理ブロックアドレス単位）に管理するためのテーブルであり、書き込み時間ＷＴ、消去時間ＥＴとしては、実際にモニタされた最新の時間が登録されている。ループ回数管理テーブルは、書き込み時のループ回数である書き込み時ループ回数Ｌｗと、消去時のループ回数である消去時ループ回数Ｌｅとを、物理ブロック単位（物理ブロックアドレス単位）に管理するためのテーブルである。書き込み時ループ回数Ｌｗは、物理ブロック内で書き込み時ループ回数が最も小さいページのループ回数（最悪値）（最も経年変化が大きいページ）を当該物理ブロックの書き込み時ループ回数Ｌｗとして採用する。書き込み時ループ回数Ｌｗ、消去時ループ回数Ｌｅとしては、実際にモニタされた最新のループ回数が登録されている。

コントローラ１０Ａは、ホスト１とＮＡＮＤメモリ２０との間でＤＲＡＭ３０を介してデータ転送制御を行うとともに、ＳＳＤ１００Ａ内の各構成要素を制御するソフトウエアを有している。コントローラ１０ＡとＮＡＮＤメモリ２０との間は、コマンド、アドレス、データなどを入出力するためのコントロールＩ／Ｏ線（ＣｔｒｌＩ／Ｏ）によって接続され、また、ＮＡＮＤメモリ２０がレディ状態にあるかビジー状態にあるかを示すレディ／ビジー信号（Ｒｙ／Ｂｙ）がＮＡＮＤメモリ２０からコントローラ１０Ａに入力されている。コントローラ１０Ａは、機能的な構成要素であり、例えば、図３に示すプロセッサ１０４及びコントローラ１１３の少なくとも一方の少なくとも一部を含む。

コントローラ１０Ａは、読み書き制御部１１、モニタ部１２、及び変更部１３を有している。

読み書き制御部１１は、ＤＲＡＭ３０に格納された管理情報に基づいて、ＤＲＡＭ３０のキャッシュ領域を介してＮＡＮＤメモリ２０に対するデータの読み書き制御を行う。

モニタ部１２は、ＮＡＮＤデバイスに対するデータの書き込み処理及び消去処理によるＮＡＮＤデバイスの特性をモニタする。このモニタされるＮＡＮＤデバイスの特性は、例えば、書き込み処理の回数Ｎｗ、消去処理の回数Ｎｅ、書き込み処理に要する書き込み時間ＷＴ、消去処理に要する消去時間ＥＴ、書き込み処理における書き込み動作及びベリファイ動作の繰り返し回数（書き込み時ループ回数Ｌｗ）、及び消去処理における消去動作及びベリファイ動作の繰り返し回数（消去時ループ回数Ｌｅ）の少なくとも１つを含む。すなわち、モニタ部１２は、書き込み回数モニタ部１２１、消去回数モニタ部１２２、書き込み時間モニタ部１２３、消去時間モニタ部１２４、書き込み時ループ回数モニタ部１２５、及び消去時ループ回数モニタ部１２６の少なくとも１つを有する。以下では、モニタ部１２がこれらの全てを有する場合について例示的に説明する。

書き込み回数モニタ部１２１は、物理ページに対する書き込み処理の度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み回数Ｎｗを測定する。例えば、書き込み回数モニタ部１２１は、物理ページに対する書き込み処理が行われる度に書き込み処理が行われた旨の通知を受け、その物理ページの書き込み回数Ｎｗのカウント値をインクリメントする。書き込み回数モニタ部１２１は、インクリメントされた書き込み回数Ｎｗを上記の書き込み／消去回数管理テーブルの対応する物理ブロックのエントリに登録する。

消去回数モニタ部１２２は、ＮＡＮＤメモリ２０の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去回数Ｎｅのカウント値を測定する。例えば、消去回数モニタ部１２２は、物理ブロックに対する消去処理が行われる度に消去処理が行われた旨の通知を受け、その物理ブロックの消去回数Ｎｅのカウント値をインクリメントする。消去回数モニタ部１２２は、インクリメントされた消去回数Ｎｅを上記の書き込み／消去回数管理テーブルの対応する物理ブロックのエントリに登録する。

書き込み時間モニタ部１２３は、物理ページに対する書き込みの度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み時間ＷＴｐを測定する。すなわち、書き込み処理では、物理ページにデータを書き込む書き込み動作と、その書き込み動作によるデータの書き込みが成功したか否かを判定（ベリファイ）するベリファイ動作とが交互に繰り返し行われる。具体的には、書き込み処理では、プログラム開始電圧での書き込み動作が行われベリファイ動作が行われた後、書き込みが成功したと判定されるまで一定の増加幅で書き込み電圧を増加しながら書き込み動作とベリファイ動作とが繰り返し行われる（図１０参照）。そして、最初の書き込み動作が行われてから書き込みが成功したと判定されたベリファイ動作までの時間が書き込み時間ＷＴｐとして測定される。

書き込み処理では、コントロールＩ／Ｏ線を介して、書き込みを示すコマンド「８０ｈ」、アドレス、データ、コマンド「１０ｈ」が入力され、書き込み処理が実行される。書き込み処理の実行中は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がっている。書き込み処理が終了すると、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がり、コントロールＩ／Ｏ線を介して、コマンド「７０ｈ」が入力され、これに応答してステータス信号（正常終了／異常終了など）が出力されている。

書き込み時間モニタ部１２３は、書き込みコマンド「８０ｈ」を入力した後のレディ／ビジー信号（Ｒｙ／Ｂｙ）をモニタし、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がってからレディに立ち上がるまでの時間（ｔＰＲＯＧ）をページ書き込み時間ＷＴｐとして測定する。このようにして、書き込み時間モニタ部１２３は、各ページのページ書き込み時間ＷＴｐを測定し、測定した各ページのページ書き込み時間ＷＴｐを物理ブロック単位の書き込み時間ＷＴに変換する。物理ブロック単位の書き込み時間ＷＴを求める手法としては、下記のいずれかを採用する。

・物理ブロック内の各ページのページ書き込み時間ＷＴｐの平均値を求める。

・最もページ書き込み時間が短い（最も経年変化が大きいページ）ものを当該物理ブロックの書き込み時間ＷＴとして採用する。

・予め決めた所定の物理ページのページ書き込み時間を当該物理ブロックの書き込み時間ＷＴとして採用する。

書き込み時間モニタ部１２３は、導出した書き込み時間ＷＴを上記の書き込み／消去時間管理テーブルの対応する物理ブロックのエントリに登録する。

消去時間モニタ部１２４は、ＮＡＮＤメモリ２０の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去時間ＥＴを測定する。すなわち、消去処理では、物理ブロックのデータを消去する消去動作と、その消去動作によるデータの消去が成功したか否かを判定（ベリファイ）するベリファイ動作とが交互に繰り返し行われる。具体的には、消去処理では、消去開始電圧での消去動作が行われベリファイ動作が行われた後、消去が成功したと判定されるまで一定の増加幅で消去電圧を増加しながら消去動作とベリファイ動作とが繰り返し行われる（図１９（ａ）参照）。そして、最初の消去動作が行われてから消去が成功したと判定されたベリファイ動作までの時間が消去時間ＥＴとして測定される。

消去処理では、コントロールＩ／Ｏ線を介して、消去を示すコマンド「６０ｈ」、アドレス、コマンド「Ｄ０ｈ」が入力され、消去処理が実行される。消去処理の実行中は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がっている。消去処理が終了すると、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がり、コントロールＩ／Ｏ線を介して、コマンド「７０ｈ」が入力され、これに応答してステータス信号（正常終了／異常終了など）が出力されている。

消去時間モニタ部１２４は、消去コマンド「６０ｈ」を入力した後のレディ／ビジー信号（Ｒｙ／Ｂｙ）をモニタし、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がってからレディに立ち上がるまでの時間（ｔＢＥｒａｓｅ）を消去時間ＥＴとして測定し、測定した消去時間ＥＴを、上記の書き込み／消去時間管理テーブルの対応する物理ブロックのエントリに登録する。

書き込み時ループ回数モニタ部１２５は、物理ページに対する書き込みの度、もしくは予め決めた所定の周期、頻度で各物理ページの書き込み時のループ回数であるページ書き込み時ループ回数ＬｗｐをＮＡＮＤメモリ２０から取得する。すなわち、書き込み処理における書き込み動作及びベリファイ動作を１つのループとしてこのループが繰り返される回数が書き込み時ループ回数Ｌｗｐとして測定され、その測定結果が書き込み時ループ回数モニタ部１２５により取得される。

書き込み処理では、コントロールＩ／Ｏ線を介して、書き込みを示すコマンド「８０ｈ」、アドレス、データ、コマンド「１０ｈ」が入力され、書き込み処理が実行される。書き込み処理の実行中は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がっている。書き込み処理が終了すると、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がる。書き込み時ループ回数モニタ部１２５は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がったことを検知すると、コントロールＩ／Ｏ線を介して、コマンド「Ｌｏｏｐ Ｃｏｕｎｔ Ｃｏｍｍａｎｄ」を入力する。ＮＡＮＤメモリ２０は、「Ｌｏｏｐ Ｃｏｕｎｔ Ｃｏｍｍａｎｄ」に応答して、直前の書き込み処理に対するステータス信号（ページ書き込み時ループ回数Ｌｗｐおよび正常終了／異常終了など）を出力する。

ＮＡＮＤメモリ２０では、書き込みコマンド「８０ｈ」が入力された後のレディ／ビジー信号（Ｒｙ／Ｂｙ）をモニタし、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がってからレディに立ち上がるまでの間にＮＡＮＤメモリ２０のメモリセルに印加された電圧の回数をページ書き込み時ループ回数Ｌｗｐ（プログラムパルス回数）として測定し、測定したページ書き込み時ループ回数Ｌｗｐをステータス信号として書き込み時ループ回数モニタ部１２５に送る。

書き込み時ループ回数モニタ部１２５は、各ページの、ページ書き込み時ループ回数ＬｗｐをＮＡＮＤメモリ２０から受信し、受信した各ページの、ページ書き込み時ループ回数Ｌｗｐを物理ブロック単位の書き込み時ループ回数Ｌｗに変換する。物理ブロック単位の書き込み時ループ回数Ｌｗを求める手法としては、最もページ書き込み時ループ回数が小さい（最も経年変化が大きいページ）ものを当該物理ブロックの書き込み時ループ回数Ｌｗとして採用する。書き込み時ループ回数モニタ部１２５は、導出した書き込み時ループ回数Ｌｗを上記の書き込み／消去ループ回数管理テーブルの対応する物理ブロックのエントリに登録する。

消去時ループ回数モニタ部１２６は、ＮＡＮＤメモリ２０の物理ブロックの消去の度、もしくは予め決めた所定の周期、頻度で各物理ブロックの消去時ループ回数ＬｅをＮＡＮＤメモリ２０から取得する。すなわち、消去処理における消去動作及びベリファイ動作を１つのループとしてこのループが繰り返される回数が消去時ループ回数Ｌｅとして測定され、その測定結果が消去時ループ回数モニタ部１２６により取得される。

消去処理では、コントロールＩ／Ｏ線を介して、消去を示すコマンド「６０ｈ」、アドレス、コマンド「Ｄ０ｈ」が入力され、消去処理が実行される。消去処理の実行中は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がっている。消去処理の実行中には、ＮＡＮＤメモリ２０に所定の印加電圧が、印加電圧を少しずつ大きくしながら複数回に渡って入力される。消去処理が終了すると、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がる。消去時ループ回数モニタ部１２６は、レディ／ビジー信号（Ｒｙ／Ｂｙ）がレディに立ち上がったことを検知すると、コントロールＩ／Ｏ線を介して、コマンド「Ｌｏｏｐ Ｃｏｕｎｔ Ｃｏｍｍａｎｄ」を入力する。ＮＡＮＤメモリ２０は、「Ｌｏｏｐ Ｃｏｕｎｔ Ｃｏｍｍａｎｄ」に応答して、直前の消去処理に対するステータス信号（消去時ループ回数Ｌｅおよび正常終了／異常終了など）を出力する。

ＮＡＮＤメモリ２０では、消去コマンド「６０ｈ」が入力された後のレディ／ビジー信号（Ｒｙ／Ｂｙ）をモニタし、レディ／ビジー信号（Ｒｙ／Ｂｙ）がビジーに立ち下がってからレディに立ち上がるまでの間に、ＮＡＮＤメモリ２０のブロックに印加された電圧の回数を消去時ループ回数Ｌｅ（イレースパルス回数）として測定し、測定した消去時ループ回数Ｌｅをステータス信号として消去時ループ回数モニタ部１２６に送る。消去時ループ回数モニタ部１２６は、ＮＡＮＤメモリ２０からの消去時ループ回数Ｌｅを上記の書き込み／消去ループ回数管理テーブルの対応する物理ブロックのエントリに登録する。

変更部１３は、モニタ部１２によりモニタされた上記のようなＮＡＮＤデバイスの特性を所定の閾値と比較し、その比較結果と変更情報１３１とに応じて、ＮＡＮＤデバイスの各ブロックの劣化度合いを判定する。さらに、変更部１３は、劣化度合いの判定結果と変更情報１３１とに応じて、書き込み時間ＷＴが目標値に一致するように、書き込み処理における書き込み開始電圧を変更する。変更部１３は、これらの処理を、例えば物理ブロック単位で行う。

具体的には、変更部１３により参照される変更情報１３１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、劣化度合いから書き込み開始電圧を決定するための図９に示すテーブル１３１７とを含む。

図６（ａ）は、予め実験的に取得された、書き込み回数Ｎｗと劣化度合いとの関係を示すテーブル１３１１である。テーブル１３１１は、書き込み回数欄１３１１ａ及び劣化度合い欄１３１１ｂを有する。書き込み回数欄１３１１ａには、劣化度合いの判定に用いられる閾値Ｎｗ１、Ｎｗ２、・・・が記録されている。劣化度合い欄１３１１ｂには、ＮＡＮＤデバイスの経年劣化の進み具合がランク付け又は数値化された劣化度合いＤＬ１、ＤＬ２、・・・が記録されている。テーブル１３１１を参照することにより、書き込み回数モニタ部１２１によりモニタされた書き込み回数Ｎｗが閾値Ｎｗ１以上となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。

図６（ｂ）は、予め実験的に取得された、消去回数Ｎｅと劣化度合いとの関係を示すテーブル１３１２である。テーブル１３１２は、消去回数欄１３１２ａ及び劣化度合い欄１３１２ｂを有する。消去回数欄１３１２ａには、劣化度合いの判定に用いられる閾値Ｎｅ１、Ｎｅ２、・・・が記録されている。劣化度合い欄１３１２ｂには、ＮＡＮＤデバイスの経年劣化の進み具合がランク付け又は数値化された劣化度合いＤＬ１、ＤＬ２、・・・が記録されている。テーブル１３１２を参照することにより、消去回数モニタ部１２２によりモニタされた消去回数Ｎｅが閾値Ｎｅ１以上となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。

図７（ａ）は、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Ｖｗｓ０、ΔＶ０（図１０参照）にした場合について予め実験的に取得された、書き込み／消去回数と、ページ書き込み時間（ページプログラム時間）ｔＰｒｏｇとの関係を示すグラフである。このグラフは、多数の物理ページについての検証データの平均をとったものであり、このグラフによれば、書き込み時間ＷＴは、書き込み／消去回数が増加するにしたがって、徐々に減少している。したがって、書き込み時間ＷＴからブロックの劣化度合いがわかる。図７（ａ）に示す実験結果から取得されたテーブル１３１３は、書き込み時間の閾値ｔＰｒｏｇ１が、書き込み回数Ｎｗの閾値Ｎｗ１や消去回数Ｎｅの閾値Ｎｅ１に対応するものであることを示すものである。同様に、変更情報１３１には、後述の変更後の書き込み開始電圧Ｖｗｓ１、Ｖｗｓ２、・・・に対する予め実験的に取得された、書き込み／消去回数とページ書き込み時間ｔＰｒｏｇとの関係を示すグラフから取得されたテーブル（図示せず）も含まれる。すなわち、テーブル１３１１〜１３１３等を参照することにより、書き込み時間モニタ部１２３によりモニタされた書き込み時間ＷＴが閾値ｔＰｒｏｇ１以下となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。なお、変更情報１３１に含まれるのは、図７（ａ）に示す実験結果から取得されたテーブル１３１３である代わりに、図７（ａ）に示す実験結果そのものであってもよい。

図７（ｂ）は、消去開始電圧及び消去電圧の増加幅をそれぞれ初期値Ｖｅｓ０、ΔＶｅ０（図２２（ｂ）参照）にした場合について予め実験的に取得された、書き込み／消去回数と、消去時間ｔＢＥｒａｓｅとの関係を示すグラフである。このグラフは、多数の物理ブロックについての検証データの平均をとったものであり、このグラフによれば、消去時間ＥＴは、書き込み／消去回数が増加するにしたがって、徐々に増加している。したがって、消去時間ＥＴからブロックの劣化度合いがわかる。図７（ｂ）に示す実験結果から取得されたテーブル１３１４は、消去時間の閾値ｔＢＥｒａｓｅ１が、書き込み回数Ｎｗの閾値Ｎｗ１や消去回数Ｎｅの閾値Ｎｅ１に対応するものであることを示すものである。同様に、変更情報１３１には、後述の変更後の消去開始電圧Ｖｅｓ１、Ｖｅｓ２、・・・に対する予め実験的に取得された、書き込み／消去回数と消去時間ｔＢＥｒａｓｅとの関係を示すグラフから取得されたテーブル（図示せず）も含まれる。すなわち、テーブル１３１１、１３１２、１３１４等を参照することにより、消去時間モニタ部１２４によりモニタされた消去時間ＥＴが閾値ｔＢＥｒａｓｅ１以上となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。なお、変更情報１３１に含まれるのは、図７（ｂ）に示す実験結果から取得されたテーブル１３１４である代わりに、図７（ｂ）に示す実験結果そのものであってもよい。

図８（ａ）は、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Ｖｗｓ０、ΔＶ０（図１０参照）にした場合について予め実験的に取得された、書き込み／消去回数と、ページ書き込み時ループ回数Ｌｗｐとの関係を示すグラフである。このグラフは、多数の物理ページについての検証データの平均をとったものであり、このグラフによれば、ページ書き込み時ループ回数Ｌｗｐは、書き込み／消去回数が増加するにしたがって、徐々に減少している。したがって、ページ書き込み時ループ回数Ｌｗｐからブロックの劣化度合いがわかる。図８（ａ）に示す実験結果から取得されたテーブル１３１５は、ページ書き込み時ループ回数の閾値Ｌｗｐ１が、書き込み回数Ｎｗの閾値Ｎｗ１や消去回数Ｎｅの閾値Ｎｅ１に対応するものであることを示すものである。同様に、変更情報１３１には、後述の変更後の書き込み開始電圧Ｖｗｓ１、Ｖｗｓ２、・・・に対する予め実験的に取得された、書き込み／消去回数とページ書き込み時ループ回数Ｌｗｐとの関係を示すグラフから取得されたテーブル（図示せず）も含まれる。すなわち、テーブル１３１１、１３１２、１３１５等を参照することにより、書き込み時ループ回数モニタ部１２５によりモニタされた書き込み時ループ回数Ｌｗが閾値Ｌｗｐ１以下となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。なお、変更情報１３１に含まれるのは、図８（ａ）に示す実験結果から取得されたテーブル１３１５である代わりに、図８（ａ）に示す実験結果そのものであってもよい。

図８（ｂ）は、書き込み開始電圧及び書き込み電圧の増加幅をそれぞれ初期値Ｖｅｓ０、ΔＶｅ０（図２２（ｂ）参照）にした場合について予め実験的に取得された、書き込み／消去回数と、消去時ループ回数Ｌｅとの関係を示すグラフである。このグラフは、多数の物理ブロックについての検証データの平均をとったものであり、このグラフによれば、消去時ループ回数Ｌｅは、書き込み／消去回数が増加するにしたがって、徐々に増加している。したがって、消去時ループ回数Ｌｅからブロックの劣化度合いがわかる。図８（ｂ）に示す実験結果から取得されたテーブル１３１６は、消去時ループ回数の閾値Ｌｅ１が、書き込み回数Ｎｗの閾値Ｎｗ１や消去回数Ｎｅの閾値Ｎｅ１に対応するものであることを示すものである。同様に、変更情報１３１には、後述の変更後の書き込み開始電圧Ｖｗｓ１、Ｖｗｓ２、・・・に対する予め実験的に取得された、書き込み／消去回数と消去時ループ回数Ｌｅとの関係を示すグラフから取得されたテーブル（図示せず）も含まれる。すなわち、テーブル１３１１、１３１２、１３１６等を参照することにより、消去時ループ回数モニタ部１２６によりモニタされた消去時ループ回数Ｌｅが閾値Ｌｅ１以上となった場合に、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定できる。なお、変更情報１３１に含まれるのは、図８（ｂ）に示す実験結果から取得されたテーブル１３１６である代わりに、図８（ｂ）に示す実験結果そのものであってもよい。

図９は、劣化度合いから書き込み開始電圧を決定するためのテーブル１３１７である。テーブル１３１７は、劣化度合い欄１３１７ａ及び書き込み開始電圧欄１３１７ｂを有する。劣化度合い欄１３１７ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。書き込み開始電圧欄１３１７ｂは、変更すべきものとして予め実験的に決定された書き込み開始電圧の値Ｖｗｓ１、Ｖｗｓ２、・・・が記録されている。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ１は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Ｖｗｓ０より小さい値である。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ２は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、書き込み時間ＷＴ２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Ｖｗｓ０より小さい値である。また、変更すべき書き込み開始電圧の値Ｖｗｓ２は、変更すべき書き込み開始電圧の値Ｖｗｓ１より小さい値である。

変更部１３は、このような変更情報１３１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Ｖｗｓ０から値Ｖｗｓ１へ下げる。これに応じて、読み書き制御部１１は、図１０に示すように、書き込み開始電圧Ｖｗｓ１及び書き込み電圧の増加幅ΔＶ０を用いた書き込み処理を行う。これにより、書き込み時間ＷＴ１を目標値ＷＴ０に一致させることができる。

以上のように、第１の実施形態では、モニタ部１２が、ＮＡＮＤデバイスに対するデータの書き込み処理及び消去処理による特性をモニタし、変更部１３が、そのモニタ結果からＮＡＮＤデバイスの劣化度合いを判定する。そして、変更部１３は、ＮＡＮＤデバイスの劣化度合いが進むにつれて、書き込み処理における書き込み開始電圧の値を徐々に下げていく。これにより、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、書き込み処理時の書き込み不良（プログラムディスターブ）の発生を抑制できる。また、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に与えられるストレスを低減できることから、各メモリセル自体の劣化も抑制できるので、読み出し不良（リードディスターブ）の発生を抑制でき、データ保持特性（データリテンション）を向上できる。この結果、ＮＡＮＤデバイスの信頼性を改善できる。

また、第１の実施形態では、変更部１３が、劣化度合いの判定結果と変更情報１３１とに応じて、書き込み時間ＷＴが目標値ＷＴ０に一致するように、書き込み処理における書き込み開始電圧を変更する。すなわち、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

なお、第１の実施形態では、変更部１３による処理が例えば物理ブロック単位で行われるものとしたが、ＳＳＤ１００Ａにおいてデータ更新箇所を均等に分散させてブロック間の書き込み／消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、変更部１３による処理は、ＮＡＮＤチップ単位で行われてもよいし、ドライブ全体（メモリシステム全体）で行われてもよい。

（第１の実施形態の第１の変形例）
変更部１３は、書き込み処理における書き込み開始電圧を変更する代わりに、書き込み処理における書き込み電圧の増加幅を変更しても良い。すなわち、変更部１３は、劣化度合いの判定結果と変更情報１３１とに応じて、書き込み時間ＷＴが目標値に一致するように、書き込み処理における書き込み電圧の増加幅を変更してもよい。

具体的には、変更部１３により参照される変更情報１３１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、劣化度合いから書き込み電圧の増加幅を決定するための図１１に示すテーブル１３１８とを含み、図９に示すテーブル１３１７を含まない。

図１１は、劣化度合いから書き込み電圧の増加幅を決定するためのテーブル１３１８である。テーブル１３１８は、劣化度合い欄１３１８ａ及び書き込み電圧の増加幅欄１３１８ｂを有する。劣化度合い欄１３１８ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。書き込み電圧の増加幅欄１３１８ｂは、変更すべきものとして予め実験的に決定された書き込み電圧の増加幅の値ΔＶ１、ΔＶ２、・・・が記録されている。

例えば、変更すべき書き込み電圧の増加幅の値ΔＶ１は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ１１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値であり、書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。

例えば、変更すべき書き込み電圧の増加幅の値ΔＶ２は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、書き込み時間ＷＴ１２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値であり、書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。また、変更すべき書き込み電圧の増加幅の値ΔＶ２は、変更すべき書き込み電圧の増加幅の値ΔＶ１より小さい値である。

変更部１３は、このような変更情報１３１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理における書き込み電圧の増加幅の値を初期値ΔＶ０から値ΔＶ１へ下げる。これに応じて、読み書き制御部１１は、図１２に示すように、書き込み開始電圧Ｖｗｓ０及び書き込み電圧の増加幅ΔＶ１を用いた書き込み処理を行う。これにより、書き込み時間ＷＴ１１を目標値ＷＴ０に一致させることができる。

このように、第１の実施形態の第１の変形例によっても、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

（第１の実施形態の第２の変形例）
変更部１３は、書き込み処理における書き込み開始電圧と書き込み電圧の増加幅との両方を変更しても良い。すなわち、変更部１３は、劣化度合いの判定結果と変更情報１３１とに応じて、書き込み時間ＷＴが目標値に一致するように、書き込み開始電圧と書き込み電圧の増加幅との両方を変更してもよい。

具体的には、変更部１３により参照される変更情報１３１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、書き込み時間ＷＴを目標値に一致させるための図９に示すテーブル１３１７及び図１１に示すテーブル１３１８とを含む。すなわち、図９に示すテーブル１３１７及び図１１に示すテーブル１３１８の両者に記録された変更すべき値は、互いに、書き込み時間ＷＴが目標値に一致するように予め実験的に調整されている。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ１と変更すべき書き込み電圧の増加幅の値ΔＶ１との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ２１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Ｖｗｓ１と変更すべき書き込み電圧の増加幅の値ΔＶ１とは、それぞれ、書き込み開始電圧の初期値Ｖｗｓ０及び書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ２と変更すべき書き込み電圧の増加幅の値ΔＶ２との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、書き込み時間ＷＴ２２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Ｖｗｓ２と変更すべき書き込み電圧の増加幅の値ΔＶ２とは、それぞれ、書き込み開始電圧の初期値Ｖｗｓ０及び書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。さらに、変更すべき書き込み開始電圧の値Ｖｗｓ２と変更すべき書き込み電圧の増加幅の値ΔＶ２とは、それぞれ、変更すべき書き込み開始電圧の値Ｖｗｓ１及び変更すべき書き込み電圧の増加幅の値ΔＶ１より小さい値である。

変更部１３は、このような変更情報１３１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Ｖｗｓ０から値Ｖｗｓ１へ下げるとともに、書き込み電圧の増加幅の値を初期値ΔＶ０から値ΔＶ１へ下げる。これに応じて、読み書き制御部１１は、図１３に示すように、書き込み開始電圧Ｖｗｓ１及び書き込み電圧の増加幅ΔＶ１を用いた書き込み処理を行う。これにより、書き込み時間ＷＴ２１を目標値ＷＴ０に一致させることができる。

このように、第１の実施形態の第２の変形例によっても、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

（第１の実施形態の第３の変形例）
変更部１３は、書き込み処理における書き込み開始電圧及び書き込み電圧の増加幅の少なくとも一方に加えて、ベリファイ電圧を変更しても良い。以下では、変更部１３が書き込み開始電圧に加えてベリファイ電圧を変更する場合について例示的に説明するが、書き込み電圧の増加幅に加えてベリファイ電圧を変更する場合や、書き込み開始電圧及び書き込み電圧の増加幅の両方に加えてベリファイ電圧を変更する場合についても同様に適用できる。

具体的には、変更部１３により参照される変更情報１３１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、劣化度合いから書き込み開始電圧を決定するための図９に示すテーブル１３１７とに加えて、劣化度合いからベリファイ電圧を決定するための図１４に示すテーブル１３１９を含む。

図１４は、劣化度合いからベリファイ電圧を決定するためのテーブル１３１９である。テーブル１３１９は、劣化度合い欄１３１９ａ及びベリファイ電圧欄１３１９ｂを有する。劣化度合い欄１３１９ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。ベリファイ電圧欄１３１９ｂは、変更すべきものとして予め実験的に決定されたベリファイ電圧の値Ｖｖｆ１、Ｖｖｆ２、・・・が記録されている。

また、図９に示すテーブル１３１７及び図１４に示すテーブル１３１９の両者に記録された変更すべき値は、互いに、書き込み時間ＷＴが目標値に一致するように予め実験的に調整されている。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ１と変更すべきベリファイ電圧の値Ｖｖｆ１との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ３１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Ｖｗｓ１は、書き込み開始電圧の初期値Ｖｗｓ０より小さい値である。変更すべきベリファイ電圧の値Ｖｖｆ１は、ベリファイ電圧の値Ｖｖｆ１の初期値Ｖｖｆ０より大きい値である。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ２と変更すべきベリファイ電圧の値Ｖｖｆ２との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、書き込み時間ＷＴ３２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき書き込み開始電圧の値Ｖｗｓ１は書き込み開始電圧の初期値Ｖｗｓ０より小さい値である。変更すべきベリファイ電圧の値Ｖｖｆ１は、ベリファイ電圧の値Ｖｖｆ１の初期値Ｖｖｆ０より大きい値である。さらに、変更すべき書き込み開始電圧の値Ｖｗｓ２は、変更すべき書き込み開始電圧の値Ｖｗｓ１より小さい値である。変更すべきベリファイ電圧の値Ｖｖｆ２は、変更すべきベリファイ電圧の値Ｖｖｆ１より大きい値である。

変更部１３は、このような変更情報１３１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を初期値Ｖｗｓ０から値Ｖｗｓ１へ下げるとともに、ベリファイ電圧の値を初期値Ｖｖｆ０から値Ｖｖｆ１へ上げる。これに応じて、読み書き制御部１１は、図１５に示すように、書き込み開始電圧Ｖｗｓ１及び書き込み電圧の増加幅ΔＶ０を用いた書き込み動作とベリファイ電圧Ｖｖｆ１を用いたベリファイ動作とを含む書き込み処理を行う。これにより、書き込み時間ＷＴ３１を目標値ＷＴ０に一致させることができる。

このように、第１の実施形態の第３の変形例によっても、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

（第２の実施形態）
次に、第２の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第２の実施形態では、ＮＡＮＤデバイスの特性に応じて書き込み開始電圧の値を変更する際にフィードバック制御を行う。具体的には、図１６に示すように、ＳＳＤ１００Ｂのコントローラ１０Ｂは、演算部１４及び変更処理部１５を備える。

演算部１４は、モニタ部２１によりモニタされたＮＡＮＤデバイスの特性に応じて、書き込み時間ＷＴを目標値ＷＴ０に一致させるための、書き込み開始電圧の値の変更量を演算する。具体的には、演算部１４は、例えば、書き込み時間ＷＴの目標値ＷＴ０からの偏差と、その偏差をキャンセルさせるための書き込み開始電圧の変更量との関係を示す関数を有している。演算部１４は、書き込み時間モニタ部１２３から書き込み時間ＷＴのモニタ結果を受けて、書き込み時間ＷＴのモニタ結果の目標値ＷＴ０からの偏差ΔＷＴを演算する。演算部１４は、その偏差ΔＷＴを上記の関数に代入して、偏差ΔＷＴをキャンセルさせるための書き込み開始電圧の変更量を求めて変更処理部１５へ供給する。

変更処理部１５は、演算部１４により演算された変更量を用いて、書き込み処理における書き込み開始電圧の値を変更する。具体的には、変更処理部１５は、書き込み開始電圧の現在の値と、演算部１４により演算された変更量とから、変更すべき書き込み開始電圧の値を決定する。これにより、変更部１３は、例えば、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理における書き込み開始電圧の値を直前の値から値Ｖｗｓ１へ下げる。これに応じて、読み書き制御部１１は、図１０に示すように、書き込み開始電圧Ｖｗｓ１及び書き込み電圧の増加幅ΔＶ０を用いた書き込み処理を行う。これにより、書き込み時間ＷＴ１を目標値ＷＴ０に一致させることができる。

以上のように、第２の実施形態では、変更部１３は、ＮＡＮＤデバイスの劣化度合いが進むにつれて、書き込み処理における書き込み開始電圧の値を連続的に下げていく。これにより、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に与えられるストレスをさらに低減できるので、ＮＡＮＤデバイスの信頼性を効果的に改善できる。

また、第１の実施形態では、変更部１３が、劣化度合いの判定結果と変更情報１３１とに応じて、書き込み時間ＷＴが目標値ＷＴ０に一致するように、書き込み処理における書き込み開始電圧を連続的に変更する。すなわち、書き込み時間ＷＴを目標値ＷＴ０に連続的に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることがさらに容易である。

（第３の実施形態）
次に、第３の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第３の実施形態では、ＮＡＮＤデバイスの特性に応じて変更する対象が、消去処理における消去開始電圧の値である。具体的には、図１７に示すように、ＳＳＤ１００Ｃのコントローラ１０Ｃは、変更部１６を備える。

変更部１６は、モニタ部１２によりモニタされた上記のようなＮＡＮＤデバイスの特性を所定の閾値と比較し、その比較結果と変更情報１６１とに応じて、ＮＡＮＤデバイスの各ブロックの劣化度合いを判定する。さらに、変更部１６は、劣化度合いの判定結果と変更情報１６１とに応じて、消去時間ＥＴが目標値に一致するように、消去処理における消去開始電圧を変更する。変更部１６は、これらの処理を、例えば物理ブロック単位で行う。

具体的には、変更部１６により参照される変更情報１６１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、劣化度合いから消去開始電圧を決定するための図１８に示すテーブル１６１７とを含む。

図１８は、劣化度合いから消去開始電圧を決定するためのテーブル１６１７である。テーブル１６１７は、劣化度合い欄１６１７ａ及び消去開始電圧欄１６１７ｂを有する。劣化度合い欄１６１７ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。消去開始電圧欄１６１７ｂは、変更すべきものとして予め実験的に決定された消去開始電圧の値Ｖｅｓ１、Ｖｅｓ２、・・・が記録されている。

例えば、変更すべき消去開始電圧の値Ｖｅｓ１は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、消去時間ＥＴ１が目標値（初期値）ＥＴ０に一致するように実験的に決定された値であり、消去開始電圧の初期値Ｖｅｓ０より大きい値である。

例えば、変更すべき消去開始電圧の値Ｖｅｓ２は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、消去時間ＥＴ２が目標値（初期値）ＥＴ０に一致するように実験的に決定された値であり、書き込み開始電圧の初期値Ｖｅｓ０より大きい値である。また、変更すべき書き込み開始電圧の値Ｖｅｓ２は、変更すべき書き込み開始電圧の値Ｖｅｓ１より大きい値である。

変更部１６は、このような変更情報１６１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ｖｅｓ０から値Ｖｅｓ１へ上げる。これに応じて、読み書き制御部１１は、図１９（ｂ）に示すように、消去開始電圧Ｖｅｓ１及び消去電圧の増加幅ΔＶｅ０を用いた消去処理を行う。これにより、消去時間ＥＴ１を目標値ＥＴ０に一致させることができる。

ここで、仮に、劣化度合いに関わらずに、消去処理における消去開始電圧の値を初期値Ｖｅｓ０に維持した場合について考える。この場合、劣化のほとんどない例えば初期状態において、図１９（ａ）に示すように、消去開始電圧Ｖｅｓ０及び消去電圧の増加幅ΔＶｅ０を用いた消去処理では、消去時ループ回数が例えば６回であり、消去時間ＥＴ０で完了する。しかし、劣化が進んでくると、図１９（ｂ）に破線及び実線で示すように、消去開始電圧Ｖｅｓ１及び消去電圧の増加幅ΔＶｅ０を用いた消去処理では、消去時ループ回数が例えば１１回に増え、消去時間ＥＴ０’（＞ＥＴ０）が長くなる。これにより、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスが与えられ、ＮＡＮＤデバイスの信頼性が低下する傾向にある。

それに対して、第３の実施形態では、変更部１６が、ＮＡＮＤデバイスの劣化度合いが進むにつれて、消去処理における消去開始電圧の値を徐々に上げていく。これにより、消去時ループ回数及び消去時間を低減でき、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、ＮＡＮＤデバイスの信頼性を改善できる。

また、第３の実施形態では、変更部１６が、劣化度合いの判定結果と変更情報１６１とに応じて、消去時間ＥＴが目標値ＥＴ０に一致するように、消去処理における消去開始電圧を変更する。すなわち、消去時間ＥＴを目標値ＥＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

なお、第１の実施形態では、変更部１６による処理が例えば物理ブロック単位で行われるものとしたが、ＳＳＤ１００Ｃにおいてデータ更新箇所を均等に分散させてブロック間の書き込み／消去回数のばらつきを低減させるウェアレベリングと呼ばれる処理が行われている場合であれば、変更部１６による処理は、ＮＡＮＤチップ単位で行われてもよいし、ドライブ全体（メモリシステム全体）で行われてもよい。

（第３の実施形態の第１の変形例）
変更部１６は、劣化度合いの判定結果と変更情報１６１とに応じて、消去時間ＥＴが目標値より小さくなるように、消去処理における消去開始電圧を変更してもよい。

例えば、変更情報１６１のテーブル１６１７に記録された変更すべき消去開始電圧の値Ｖｅｓ１’、Ｖｅｓ２’、・・・は、消去時間ＥＴ１’が目標値（初期値）ＥＴ０より小さくなるように実験的に決定された値であってもよい。言い換えると、変更情報１６１のテーブル１６１７に記録された変更すべき消去開始電圧の値Ｖｅｓ１’、Ｖｅｓ２’、・・・は、消去時ループ回数が２回になるように実験的に決定された値であってもよい。変更部１６は、このような変更情報１６１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ｖｅｓ０から値Ｖｅｓ１’へ上げる。これに応じて、読み書き制御部１１は、図２０（ａ）に示すように、消去開始電圧Ｖｅｓ１’及び消去電圧の増加幅ΔＶｅ０（図１９（ｂ）参照）を用いた消去処理を行う。これにより、消去時間ＥＴ１’を目標値ＥＴ０より小さくすることができる。

あるいは、例えば、変更情報１６１のテーブル１６１７に記録された変更すべき消去開始電圧の値Ｖｅｓ１”、Ｖｅｓ２”、・・・は、消去時間ＥＴ１”が目標値（初期値）ＥＴ０よりさらに小さくなるように実験的に決定された値であってもよい。言い換えると、変更情報１６１のテーブル１６１７に記録された変更すべき消去開始電圧の値Ｖｅｓ１”、Ｖｅｓ２”、・・・は、消去時ループ回数が１回になるように実験的に決定された値であってもよい。変更部１６は、このような変更情報１６１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ｖｅｓ０から値Ｖｅｓ１”へ上げる。これに応じて、読み書き制御部１１は、図２０（ｂ）に示すように、消去開始電圧Ｖｅｓ１”及び消去電圧の増加幅ΔＶｅ０（図１９（ｂ）参照）を用いた消去処理を行う。これにより、消去時間ＥＴ１”を目標値ＥＴ０よりさらに小さくすることができる。

（第３の実施形態の第２の変形例）
変更部１６は、消去処理における消去開始電圧と消去電圧の増加幅との両方を変更しても良い。すなわち、変更部１６は、劣化度合いの判定結果と変更情報１６１とに応じて、消去時間ＥＴが目標値以下になるように、消去開始電圧と消去電圧の増加幅との両方を変更してもよい。以下では、消去時間ＥＴが目標値に一致するように変更する場合について例示的に説明するが、消去時間ＥＴが目標値より小さくなる場合についても適用できる。

具体的には、変更部１６により参照される変更情報１６１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、消去時間ＥＴを目標値に一致させるための図１８に示すテーブル１６１７及び図２１に示すテーブル１６１８とを含む。すなわち、図１８に示すテーブル１６１７及び図２１に示すテーブル１６１８の両者に記録された変更すべき値は、互いに、消去時間ＥＴが目標値に一致するように予め実験的に調整されている。

図２１は、劣化度合いから消去電圧の増加幅を決定するためのテーブル１６１８である。テーブル１６１８は、劣化度合い欄１６１８ａ及び消去電圧の増加幅欄１６１８ｂを有する。劣化度合い欄１６１８ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。消去電圧の増加幅欄１６１８ｂは、変更すべきものとして予め実験的に決定された消去電圧の増加幅の値ΔＶｅ１、ΔＶｅ２、・・・が記録されている。

例えば、変更すべき消去開始電圧の値Ｖｅｓ１と変更すべき消去電圧の増加幅の値ΔＶｅ１との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、消去時間ＥＴ１１が目標値（初期値）ＥＴ０に一致するように実験的に決定された値の組である。また、変更すべき消去開始電圧の値Ｖｅｓ１は、消去開始電圧の初期値Ｖｅｓ０より大きい値である。変更すべき消去電圧の増加幅の値ΔＶｅ１は、書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。

例えば、変更すべき書き込み開始電圧の値Ｖｗｓ２と変更すべき書き込み電圧の増加幅の値ΔＶ２との組は、ＮＡＮＤデバイスの劣化度合いがＤＬ２（＞ＤＬ１）に達したものと判定された際に、書き込み時間ＷＴ２２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき消去開始電圧の値Ｖｅｓ２は、消去開始電圧の初期値Ｖｅｓ０より大きい値である。変更すべき消去電圧の増加幅の値ΔＶｅ２は、書き込み電圧の増加幅の初期値ΔＶ０より小さい値である。さらに、変更すべき書き込み開始電圧の値Ｖｗｓ２は、変更すべき書き込み開始電圧の値Ｖｗｓ１より大きい値である。変更すべき書き込み電圧の増加幅の値ΔＶ２は、変更すべき書き込み電圧の増加幅の値ΔＶ１より小さい値である。

変更部１６は、このような変更情報１６１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、消去処理における消去開始電圧の値を初期値Ｖｅｓ０から値Ｖｅｓ１へ上げるとともに、消去電圧の増加幅の値を初期値ΔＶｅ０から値ΔＶｅ１へ下げる。これに応じて、読み書き制御部１１は、図２２（ｂ）に示すように、消去開始電圧Ｖｅｓ１及び消去電圧の増加幅ΔＶｅ１を用いた書き込み処理を行う。これにより、消去時間ＥＴ１１を目標値ＥＴ０（図２２（ａ）参照）に一致させることができる。

このように、第３の実施形態の第２の変形例によっても、ＮＡＮＤデバイス内の各メモリセルにおけるゲート絶縁膜に余分なストレスを与えないようにすることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、消去時間ＥＴを目標値ＥＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

（第４の実施形態）
次に、第４の実施形態にかかるメモリシステムについて説明する。以下では、第１の実施形態と異なる部分を中心に説明する。

第４の実施形態では、ＮＡＮＤデバイスの特性に応じて、書き込み処理におけるベリファイ動作を通常の方式からＱＰＷ（Ｑｕｉｃｋ Ｐａｓｓ Ｗｒｉｔｅ）方式に変更して行う。

具体的には、図２３に示すように、ＳＳＤ１００Ｄのコントローラ１０Ｄは、変更部１７を備える。変更部１７は、モニタ部１２によりモニタされた上記のようなＮＡＮＤデバイスの特性を所定の閾値と比較し、その比較結果と変更情報１７１とに応じて、ＮＡＮＤデバイスの各ブロックの劣化度合いを判定する。変更部１７により参照される変更情報１７１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６を含む。

そして、変更部１７は、劣化度合いの判定結果に応じて、書き込み処理におけるベリファイ動作を、通常の方式からＱＰＷ方式へ変更して行う。通常の方式では、ベリファイ動作を、ベリファイ電圧Ｖｖｆ０により１段階で行う（図１５参照）。一方、ＱＰＷ方式では、ベリファイ動作を、通常の方式のベリファイ電圧Ｖｖｆ０より低い第１のベリファイ電圧Ｖｖｆ１０と、通常の方式のベリファイ電圧Ｖｖｆ０と同様の第２のベリファイ電圧Ｖｖｆ２１とにより２段階で行う。

第１の段階では、まずビット線をハイレベルに充電し、ワード線に通常の方式のベリファイ電圧よりも低い第１のベリファイ電圧Ｖｖｆ１０を印加する。その後、選択ゲート線ＳＧＤ（図２（ａ）参照）をハイレベルにするとともに、充電されたビット線を放電させる。このとき、書き込み未完了のメモリセル（すなわち、図２６において閾値が破線で示すＶｖｆ１０より左側にあるメモリセル）に対応したビット線の電位がローレベルになるのに対して、ＱＰＷ中のメモリセル（すなわち、図２６において閾値が破線で示すＶｖｆ１０と実線で示すＶｖｆ２１との間にあるメモリセル）と書き込み完了のメモリセル（すなわち、図２６において閾値が実線で示すＶｖｆ２１より右側にあるメモリセル）とに対応したビット線の電位はハイレベルのままになる。これにより、第１の段階のベリファイが行われる。

第２の段階では、ワード線に通常の方式のベリファイ電圧と同様の第２のベリファイ電圧Ｖｖｆ２１を印加する。このとき、書き込み未完了のメモリセルとＱＰＷ中のメモリセルとに対応したビット線の電位はローレベルになるのに対して、書き込み完了のメモリセルに対応したビット線の電位はハイレベルのままになる。これにより、第２の段階のベリファイが行われる。

第１の段階のベリファイ結果と第２の段階のベリファイ結果とにより、ベリファイ対象のメモリセルが書き込み未完了、ＱＰＷ中、及び書き込み完了のいずれの状態にあるのかを把握することができる。すなわち、第１の段階及び第２の段階でのビット線の電位がともにローレベルであれば書き込み未完了であり、第１の段階及び第２の段階でのビット線の電位がそれぞれハイレベル及びローレベルであればＱＰＷ中であり、第１の段階及び第２の段階でのビット線の電位がともにハイレベルであれば書き込み完了である。

ベリファイ対象のメモリセルが書き込み未完了の場合、ビット線を例えば接地電圧（０Ｖ）として書き込み動作を行う。すなわち、図２８に二点鎖線で示すように、ｔ０以降の期間にビット線を接地電圧（０Ｖ）に維持する。また、ｔ０〜ｔ１の期間に選択ゲート線ＳＧＤを所定の電圧に充電し、ｔ１〜ｔ２の期間に選択ゲート線ＳＧＤを所定の電圧に保持し、ｔ２〜ｔ３の期間に選択ゲート線ＳＧＤを放電するとともに所定の電圧より低い電圧に充電し、ｔ３以降の期間に選択ゲート線ＳＧＤをその電圧に保持する。ｔ４以降の期間に選択ワード線を書き込み電圧Ｖｐｇｍに充電し、非選択ワード線を電圧Ｖｐａｓｓに充電する。

ベリファイ対象のメモリセルがＱＰＷ中の場合、ビット線を充電電圧Ｖ_ＢＬ０（＞０Ｖ）に充電して書き込み速度を抑えて書き込み動作を行う。すなわち、図２８に破線で示すように、ｔ４以降の期間にビット線を充電電圧Ｖ_ＢＬ０に充電する。また、ｔ４以降の期間に選択ワード線を書き込み電圧Ｖｐｇｍに充電し、非選択ワード線を電圧Ｖｐａｓｓに充電する。

ベリファイ対象のメモリセルが書き込み完了の場合、非書き込みセルとしてビット線を例えば電源電圧Ｖｄｄとして、次の書き込み動作を行わない。すなわち、図２８に一点鎖線で示すように、ｔ１以降にビット線を電源電圧Ｖｄｄに充電して電源電圧Ｖｄｄに保持する。また、ｔ４以降の期間に選択ワード線を書き込み電圧Ｖｐｇｍに充電し、非選択ワード線を電圧Ｖｐａｓｓに充電する。

以上のように、第４の実施形態では、変更部１７が、劣化度合いの判定結果に応じて、書き込み処理におけるベリファイ動作を、通常の方式からＱＰＷ方式へ変更して行う。すなわち、変更部１７は、ＮＡＮＤデバイスの劣化度合いが進んだことに応じて、書き込み処理におけるベリファイ動作を、通常の方式からＱＰＷ方式へ変更して行う。ＱＰＷ方式によれば、閾値が第２のベリファイ電圧Ｖｖｆ２１に近くなったメモリセル（すなわち、ＱＰＷ中のメモリセル）の書き込み速度を遅くできるので、ＮＡＮＤデバイスにおけるメモリセルの閾値分布（図２６に実線で示す分布）の幅を、通常の方式による閾値分布（図２６に一点鎖線で示す分布）の幅に比べて狭めることができる。これにより、ＮＡＮＤデバイスの信頼性を改善できる。

（第４の実施形態の第１の変形例）
変更部１７は、モニタ部１２によりモニタされたＮＡＮＤデバイスの特性に応じて、書き込み時間ＷＴが目標値に一致するように、ＱＰＷ方式のベリファイ動作における第１のベリファイ電圧のレベルを変更してもよい。

具体的には、変更部１７により参照される変更情報１７１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６に加えて、劣化度合いから第１のベリファイ電圧を決定するための図２４に示すテーブル１７１７を含む。

図２４は、劣化度合いから第１のベリファイ電圧を決定するためのテーブル１７１７である。テーブル１７１７は、劣化度合い欄１７１７ａ及び第１のベリファイ電圧欄１７１７ｂを有する。劣化度合い欄１７１７ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。第１のベリファイ電圧欄１７１７ｂは、変更すべきものとして予め実験的に決定された第１のベリファイ電圧の値Ｖｖｆ１１、Ｖｖｆ１２、・・・が記録されている。

また、図２４に示すテーブル１７１７に記録された変更すべき値は、書き込み時間ＷＴが目標値に一致するように予め実験的に調整されている。

例えば、変更すべき第１のベリファイ電圧の値Ｖｖｆ１１は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ４１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき第１のベリファイ電圧の値Ｖｖｆ１１は、第１のベリファイ電圧の初期値Ｖｖｆ１０より大きい値である。

例えば、変更すべき第１のベリファイ電圧の値Ｖｖｆ１２は、ＮＡＮＤデバイスの劣化度合いがＤＬ２に達したものと判定された際に、書き込み時間ＷＴ４２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべき第１のベリファイ電圧の値Ｖｖｆ１２は、第１のベリファイ電圧の初期値Ｖｖｆ１０より大きい値である。さらに、変更すべき第１のベリファイ電圧の値Ｖｖｆ１２は、変更すべき第１のベリファイ電圧の値Ｖｖｆ１１より大きい値である。

変更部１７は、このような変更情報１７１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理のベリファイ動作における第１のベリファイ電圧の値を初期値Ｖｖｆ１０から値Ｖｖｆ１１へ上げる。これに応じて、読み書き制御部１１は、図２５に示すように、第１のベリファイ電圧Ｖｖｆ１１と第２のベリファイ電圧Ｖｖｆ２１とを用いたベリファイ動作を含む書き込み処理を行う。これにより、書き込み時間ＷＴ４１を目標値ＷＴ０に一致させることができる。

このように、第４の実施形態の第１の変形例によっても、ＮＡＮＤデバイスにおけるメモリセルの閾値分布の幅を狭めることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

（第４の実施形態の第２の変形例）
変更部１７は、モニタ部１２によりモニタされたＮＡＮＤデバイスの特性に応じて、書き込み時間ＷＴが目標値に一致するように、ＱＰＷ方式のベリファイ動作におけるビット線の充電電圧を変更してもよい。

具体的には、変更部１７により参照される変更情報１７１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６に加えて、劣化度合いからビット線の充電電圧を決定するための図２７に示すテーブル１７１８を含む。

図２７は、劣化度合いからビット線の充電電圧を決定するためのテーブル１７１８である。テーブル１７１８は、劣化度合い欄１７１８ａ及びビット線の充電電圧欄１７１８ｂを有する。劣化度合い欄１７１８ａには、テーブル１３１１、１３１２の劣化度合い欄１３１１ｂ、１３１２ｂ（図６（ａ）、（ｂ）参照）に記録された劣化度合いに対応した劣化度合いが記録されている。ビット線の充電電圧欄１７１８ｂは、変更すべきものとして予め実験的に決定されたビット線の充電電圧の値Ｖ_ＢＬ１、Ｖ_ＢＬ２、・・・が記録されている。

また、図２７に示すテーブル１７１８に記録された変更すべき値は、書き込み時間ＷＴが目標値に一致するように予め実験的に調整されている。

例えば、変更すべきビット線の充電電圧の値Ｖ_ＢＬ１は、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定された際に、書き込み時間ＷＴ５１が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべきビット線の充電電圧の値Ｖ_ＢＬ１は、ビット線の充電電圧の初期値Ｖ_ＢＬ０より小さい値である（図２８参照）。

例えば、変更すべきビット線の充電電圧の値Ｖ_ＢＬ２は、ＮＡＮＤデバイスの劣化度合いがＤＬ２に達したものと判定された際に、書き込み時間ＷＴ５２が目標値（初期値）ＷＴ０に一致するように実験的に決定された値の組である。また、変更すべきビット線の充電電圧の値Ｖ_ＢＬ２は、ビット線の充電電圧の初期値Ｖ_ＢＬ０より小さい値である。さらに、変更すべきビット線の充電電圧の値Ｖ_ＢＬ２は、変更すべきビット線の充電電圧の値Ｖ_ＢＬ１より大きい値である。

変更部１７は、このような変更情報１７１を参照することにより、ＮＡＮＤデバイスの劣化度合いがＤＬ１に達したものと判定した場合に、書き込み処理のベリファイ動作におけるビット線の充電電圧の値を初期値Ｖ_ＢＬ０から値Ｖ_ＢＬ１へ下げる。これに応じて、読み書き制御部１１は、ビット線の充電電圧Ｖ_ＢＬ１を用いたベリファイ動作を含む書き込み処理を行う。これにより、書き込み時間ＷＴ５１を目標値ＷＴ０に一致させることができる。

このように、第４の実施形態の第２の変形例によっても、ＮＡＮＤデバイスにおけるメモリセルの閾値分布の幅を狭めることができるので、ＮＡＮＤデバイスの信頼性を改善できる。また、書き込み時間ＷＴを目標値ＷＴ０に一致させることができるので、ＮＡＮＤデバイスのパフォーマンスを一定にすることができる。

なお、第４の実施形態の第１の変形例と第２の変形例とを組み合わせても良い。具体的には、変更部１７により参照される変更情報１７１は、例えば、ＮＡＮＤデバイスの特性から劣化度合いを判定するための図６〜図８に示すテーブル１３１１〜１３１６と、書き込み時間ＷＴを目標値に一致させるための図２４に示すテーブル１７１７及び図２７に示すテーブル１７１８とを含む。すなわち、図２４に示すテーブル１７１７及び図２７に示すテーブル１７１８の両者に記録された変更すべき値は、互いに、書き込み時間ＷＴが目標値に一致するように予め実験的に調整されている。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ ホスト、１０Ａ，１０Ｂ、１０Ｃ、１０Ｄ コントローラ、１１ 読み書き制御部、１２ モニタ部、１３、１６、１７ 変更部、１４ 演算部、１５ 変更処理部、２０ ＮＡＮＤメモリ、３０ ＤＲＡＭ、１２１ 書き込み回数モニタ部、１２２ 消去回数モニタ部、１２３ 書き込み時間モニタ部、１２４ 消去時間モニタ部、１２５ 書き込み時ループ回数モニタ部、１２６ 消去時ループ回数モニタ部。

Claims (10)

1. データを記憶する複数のメモリセルを含む不揮発性メモリデバイスと、
   前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、
   前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更する変更部と、
   を備え、
   前記書き込み動作のとき、前記ベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
   前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、前記第２電圧を変更する
   ことを特徴とするメモリシステム。
2. 前記モニタされた前記不揮発性メモリデバイスの特性は、前記書き込み処理の回数、前記消去処理の回数、前記書き込み処理に要する時間、前記消去処理に要する時間、前記書き込み処理における書き込み動作及びベリファイ動作の繰り返し回数、及び前記消去処理における消去動作及びベリファイ動作の繰り返し回数の少なくとも１つを含む
   ことを特徴とする請求項１に記載のメモリシステム。
3. 前記変更部は、
   前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間を目標値に一致させるための、書き込み開始電圧の値及び書き込み電圧の増加幅の少なくとも一方の変更量を演算する演算部と、
   前記演算された変更量を用いて、前記書き込み処理における書き込み開始電圧の値及び書き込み電圧の増加幅の少なくとも一方を変更する変更処理部と、
   を有する
   ことを特徴とする請求項１又は２に記載のメモリシステム。
4. 前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、前記書き込み処理におけるベリファイ電圧をさらに変更する
   ことを特徴とする請求項１から３のいずれか１項に記載のメモリシステム。
5. データを記憶する複数のメモリセルを含む不揮発性メモリデバイスと、
   前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、
   前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記消去処理に要する時間が目標値以下になるように、前記消去処理における少なくとも消去開始電圧の値を変更する変更部と、
   を備え、
   書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における前記書き込み動作のとき、前記ベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
   前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する時間が目標値に一致するように、前記第２電圧を変更する
   ことを特徴とするメモリシステム。
6. データを記憶する複数のメモリセルを含む不揮発性メモリデバイスと、
   前記不揮発性メモリデバイスに対するデータの書き込み処理及び消去処理による前記不揮発性メモリデバイスの特性をモニタするモニタ部と、
   前記モニタされた前記不揮発性メモリデバイスの特性に応じて、書き込み動作とベリファイ動作とが交互に繰り返される前記書き込み処理における前記ベリファイ動作の方式を、第２のベリファイ電圧により行う第１の方式から前記第２のベリファイ電圧より低い第１のベリファイ電圧と前記第２のベリファイ電圧とにより２段階で行う第２の方式へ変更する変更部と、
   を備え、
   前記書き込み動作のとき、前記ベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
   前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記第２電圧を変更する
   ことを特徴とするメモリシステム。
7. 前記変更部は、前記モニタされた前記不揮発性メモリデバイスの特性に応じて、前記書き込み処理に要する書き込み時間が目標値に一致するように、前記第２の方式の前記ベリファイ動作における前記第１のベリファイ電圧のレベルとビット線の充電電圧との少なくとも一方を変更する
   ことを特徴とする請求項６に記載のメモリシステム。
8. データを記憶する不揮発性メモリデバイスの有する複数のメモリセルにデータの書き込みまたは消去を行う不揮発性メモリデバイスの制御方法であって、
   データ更新について前記不揮発性メモリデバイス内でウェアレベリングを行うとともに、前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、書き込み動作とベリファイ動作とが交互に繰り返される書き込み処理における書き込み開始電圧の値と書き込み電圧の増加幅との少なくとも一方を変更し、
   前記書き込み動作のとき、前記ベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
   前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、前記第２電圧を変更する
   ことを特徴とする不揮発性メモリデバイスの制御方法。
9. データを記憶する不揮発性メモリデバイスの有する複数のメモリセルにデータの書き込みまたは消去を行う不揮発性メモリデバイスの制御方法であって、
   前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、消去動作とベリファイ動作とが交互に繰り返される消去処理における消去開始電圧の値を変更し、
   書き込み動作と第２のベリファイ動作とが交互に繰り返される書き込み処理における前記書き込み動作のとき、前記第２のベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
   前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、前記第２電圧を変更する
   ことを特徴とする不揮発性メモリデバイスの制御方法。
10. データを記憶する不揮発性メモリデバイスの有する複数のメモリセルにデータの書き込みまたは消去を行う不揮発性メモリデバイスの制御方法であって、
    データ更新について前記不揮発性メモリデバイス内でウェアレベリングを行うとともに、前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、消去動作とベリファイ動作とが交互に繰り返される消去処理における消去開始電圧の値を変更し、
    書き込み動作と第２のベリファイ動作とが交互に繰り返される書き込み処理における前記書き込み動作のとき、前記第２のベリファイ動作の結果に応じて、第１書き込みセルに接続される第１ビット線に第１電圧を印加し、第２書き込みセルに接続される第２ビット線に前記第１電圧よりも高い第２電圧を印加し、非書き込みセルに接続される第３ビット線に前記第２電圧よりも高い第３電圧を印加し、
    前記不揮発性メモリデバイスに対するデータの書き込み／消去回数に応じて、前記第２電圧を変更することを特徴とする不揮発性メモリデバイスの制御方法。

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