JP4457426B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に微細なコンタクト接合を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】
近年のVLSIなどに見られるように、半導体装置の微細化、高集積化および高性能化が進展するに伴い、酸化シリコン(SiO2 )などからなる層間絶縁層のドライエッチングについても技術的要素がますます厳しくなっている。
例えば、MOS(Metal-Oxide-Semiconductor )トランジスタのゲート電極とソース・ドレイン拡散層へのコンタクトホールとの距離が短くなってきている。このため、コンタクトホール形成のためのリソグラフィー工程における合わせずれにより、ゲート電極とソース・ドレイン拡散層へのコンタクトとが短絡するという問題が生じてしまう。
【0003】
上記の問題を避けるために、ゲート電極上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆し、コンタクトがゲート電極に接触あるいは近接するのを防止し、コンタクトホールの位置合わせのためのマスク上の設計余裕を不要にできる自己整合コンタクト(Self Aligned Contact; 以下SACと略)技術が開発および提案され、現在までにSACに関する活発な研究がなされている。
【0004】
また、上記のSACと同様に、コンタクトホールとソース・ドレイン拡散層との合わせずれによりコンタクトが素子分離領域上に配置され、コンタクトホールの形成時に素子分離絶縁膜をエッチングしてしまうという問題がある。これを図面を参照して説明する。
図14(a)は、コンタクトホールを形成する工程の前における半導体装置の断面図である。
シリコン半導体基板10の素子分離用溝Tに埋め込まれたSTI(Shallow Trench Isolation)型素子分離絶縁膜21に分離された活性領域上に、酸化シリコンからなるゲート絶縁膜22が形成されており、その上層にポリシリコンからなる下層ゲート電極30aとタングステンシリサイドからなる上層ゲート電極31aからなるポリサイド構造のゲート電極32が形成されている。
ゲート電極32の側壁を被覆して例えば窒化シリコンからなり、LDD(Lightly Doped Drain )スペーサとなるサイドウォール絶縁膜24aが形成されており、ゲート電極32の両側部における半導体基板10中には、低濃度拡散層11と高濃度拡散層12からなるLDD構造のソース・ドレイン拡散層が形成されており、MOSトランジスタが構成されている。
【0005】
上記のトランジスタを被覆して全面に例えば酸化シリコンからなる層間絶縁膜26が形成されており、その上層に、コンタクトホールの開口パターンが転写されたレジスト膜RCHが形成されている。
ここで、フォトリソグラフィー工程における合わせずれなどにより、コンタクトホールの開口パターンの開口部がSTI素子分離絶縁膜21にかかっているものとする。
【0006】
上記の構造から、レジスト膜RCHをマスクとしてRIE(反応性イオンエッチング)などのエッチングを施すことにより、図14(b)に示すように、層間絶縁膜26にコンタクトホールCHが開口されるが、上記のようにコンタクトホールCHの開口パターンの開口部がSTI素子分離絶縁膜21にかかっていることから、コンタクトホールCH内における素子分離絶縁膜部分Xまでもエッチングされて、素子分離用溝Tにおけるシリコン半導体基板10の表面が露出してしまい、このコンタクトホールCH内に埋め込み電極などを形成した場合には接合リーク電流が増大してしまうという問題が発生する。
【0007】
上記のコンタクトホール内における素子分離絶縁膜部分までもエッチングされることを防止するために、ソース・ドレイン拡散層および素子分離絶縁膜上を例えば窒化シリコンからなるエッチングストッパ膜で被覆して保護する方法が開発されている。
図15(a)は、コンタクトホールを形成する工程の前における半導体装置の断面図である。
上記の半導体装置は、図14(a)に示す半導体装置に対して、トランジスタを被覆して全面に例えば窒化シリコンのエッチングストッパ膜25が形成されており、その上層に酸化シリコンの層間絶縁膜が形成されていることが異なっている。
【0008】
上記の構造に対してコンタクトホールを開口する場合には、レジスト膜RCHをマスクとしてRIE(反応性イオンエッチング)などのエッチングストッパ膜25でエッチングが遅くなるような条件のエッチングを施し、図15(b)に示すように、エッチングストッパ膜25上で一度エッチングを停止する。
【0009】
次に、図15(c)に示すように、エッチング条件を変えて、コンタクトホールCH内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールCH内のエッチングストッパ膜25を除去し、ソース・ドレイン拡散層を露出させる。
以降の工程としては、コンタクトホールCH内に埋め込み電極などを形成して所望の半導体装置を形成する。
【0010】
上記の半導体装置に製造方法によれば、コンタクトホール内における素子分離絶縁膜部分までもエッチングされることが防止され、接合リーク電流が増大してしまうという問題を回避することができる。
近年においては、集積度をさらに向上させるためにかそくてきにレイアウトが縮小されており、これに伴って上記のゲート電極に対して拡散層へのコンタクトをの自己整合的に形成することと、コンタクト形成時の素子分離絶縁膜エッチング防止を両立させることが必要となってくる。
【0011】
上記のゲート電極に対して拡散層へのコンタクトをの自己整合的に形成することと、コンタクト形成時の素子分離絶縁膜エッチング防止を両立させる半導体装置の製造方法について説明する。
まず、図16(a)に示すように、例えばCVD(Chemical Vapor Deposition )法によりシリコン半導体基板10上に窒化シリコンを堆積させ、活性領域として例えばDRAM(メモリ)部となる領域1とロジック部となる領域2を除く素子分離領域を開口するパターンの不図示のレジスト膜を形成し、RIE(反応性イオンエッチング)などのエッチングにより素子分離領域の窒化シリコンを除去して、素子分離用溝を形成するためのマスク層20を形成する。
ここで、領域1は以降の工程において複数のトランジスタのゲート電極の間隔が0.18μmとなるように、一方、領域2は0.24μmとなるように、それぞれゲート線幅0.13μmのゲート電極を形成する領域である。
【0012】
次に、図16(b)に示すように、マスク層20をマスクとしてRIEなどのエッチングを施し、半導体基板10に素子分離用溝Tを形成する。
【0013】
次に、図16(c)に示すように、例えば熱酸化法により素子分離用溝Tの内壁に不図示のトレンチ内壁保護膜を形成した後、例えば高密度プラズマCVD法により、トレンチ状の素子分離用溝Tを埋め込みながら全面に酸化シリコンを堆積させた後、CMP(Chemical Mechanical Polishing )法により、酸化シリコン膜の上面からマスク層20をストッパとして研磨し、素子分離絶縁膜21を形成する。
【0014】
次に、図17(d)に示すように、例えばホットリン酸などのウェットエッチングによりマスク層20を除去する。このとき、上記のCMP工程後のマスク層20の膜厚の分,素子分離絶縁膜21が半導体基板10表面から凸に突出する形状となる。
【0015】
次に、図17(e)に示すように、イオン注入によりウェルを形成した後、例えば熱酸化法により酸化シリコン層を数nmの膜厚で形成し、ゲート絶縁膜22とする。
次に、例えばCVD法によりゲート絶縁膜22の上層にポリシリコンを70nmの膜厚で堆積させ、下層ゲート電極用層30を形成する。
次に、例えばCVD法により窒化タングステンとタングステンをそれぞれ5nm,60nmの膜厚で積層させ、上層ゲート電極用層31を形成する。
次に、例えばCVD法により窒化シリコンを100nmの膜厚で堆積させ、オフセット絶縁膜23を形成する。
【0016】
次に、図17(f)に示すように、フォトリソグラフィー工程によりゲート電極のパターンにレジスト膜Rを形成し、レジスト膜RをマスクとしてRIEなどのエッチングを施し、上層ゲート電極用層31および下層ゲート電極用層30を順にパターン加工して、ポリシリコンの下層ゲート電極30aと、窒化タングステンおよびタングステンの積層体である上層ゲート電極31aとからなり、窒化シリコンのオフセット絶縁膜23a付きのゲート電極32を形成する。
ここで、上述のようにゲート電極32は、領域1においては複数のトランジスタのゲート電極の間隔b1 が0.18μmとなるように、一方、領域2においてはゲート電極の間隔b2 が0.24μmとなるように、それぞれ0.13μmのゲート線幅aのゲート電極を形成する。
このとき、薄膜のゲート絶縁膜22もゲート電極パターンに加工される。
【0017】
次に、図18(g)に示すように、ゲート電極32をマスクとして、リンあるいはホウ素などの導電性不純物D1をイオン注入し、ゲート電極32の両側部における半導体基板10の活性領域中に低濃度拡散層11を形成する。
【0018】
次に、図18(h)に示すように、例えばCVD法によりゲート電極32を被覆して窒化シリコンを全面に70nmの膜厚で堆積させ、サイドウォール絶縁膜用層24を形成する。
【0019】
次に、図18(i)に示すように、例えばRIEなどのエッチングによりエッチバックを行い、ゲート電極32の両側部におけるサイドウォール絶縁膜用層24を残してそれ以外を除去し、堆積時の膜厚とほぼ同じ70nmの膜厚を有し、LDDスペーサとなるサイドウォール絶縁膜24aを形成する。
従って、この時点で領域1におけるゲート電極32の間のサイドウォール絶縁膜24aの間隔は0.04μm、領域2においては0.10μmとなる。
【0020】
次に、図19(j)に示すように、サイドウォール絶縁膜24aをマスクとして導電性不純物D2をイオン注入し、ゲート電極32の両側部における半導体基板10の活性領域中に低濃度拡散層11と接続する高濃度拡散層12を形成する。これにより、LDD構造のソース・ドレイン拡散層が形成される。
【0021】
次に、図19(k)に示すように、例えばCVD法により、オフセット絶縁膜23a、サイドウォール絶縁膜24a、高濃度拡散層12の上層および素子分離絶縁膜21の上層を含めて全面に窒化シリコンを20nmの膜厚で堆積させ、エッチングストッパ膜25を形成する。
ここで、領域1においてはゲート電極32の間のサイドウォール絶縁膜24aの間がエッチングストッパ膜25により埋め込まれることになる。
【0022】
次に、図19(l)に示すように、例えばCVD法によりBPSGなどの酸化シリコンを堆積させ、リフロー、エッチバック、あるいはCMP法などにより平坦化して、層間絶縁膜26を形成する。
【0023】
次に、図20(m)に示すように、フォトリソグラフィー工程により、コンタクトホールの開口パターンのレジスト膜(不図示)を層間絶縁膜26の上層にパターン形成し、RIEあるいはプラズマエッチングなどのエッチングストッパ膜25でエッチングが遅くなるような条件のエッチングを施し、領域1において第1コンタクトホールCH1を、領域2において第2コンタクトホールCH2を開口する。エッチングは、エッチングストッパ膜25で一度停止する。
【0024】
次に、図20(n)に示すように、エッチング条件を変えて、コンタクトホールCH1,2内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールCH内のエッチングストッパ膜25を除去し、ソース・ドレイン拡散層を露出させる。
このように、エッチングストッパ膜で25がソース・ドレイン拡散層と素子分離絶縁膜の上層を被覆おり、エッチングを一度停止して、改めてソース・ドレイン拡散層領域を開口するので、コンタクト形成時の素子分離絶縁膜のエッチングを防止できる。
また、ゲート電極の上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆しているので、拡散層に対してコンタクトを自己整合的に開口し、開口パターンに合わせずれが生じても、コンタクトがゲート電極に接触あるいは近接するのを防止することができる。
【0025】
以降の工程としては、例えば、コンタクトホール内をタングステンで埋め込んでソース・ドレイン拡散層に接続するプラグを形成し、さらにその上層にアルミニウムなどの上層配線を形成して、所望の半導体装置に至る。
【0026】
【発明が解決しようとする課題】
しかしながら、上記の半導体装置の製造方法においては、コンタクトホール内に露出した窒化シリコンを選択的に除去するような条件のエッチングにより、コンタクトホールCH内のエッチングストッパ膜を除去する工程において、領域2においてはサイドウォール状のエッチングストッパ膜の一部25aが形成されて高濃度拡散層12に達するコンタクトホールが開口され、また、領域1においてもゲート電極32の間ではない領域では高濃度拡散層12に達するコンタクトホールが開口されるが、一方で、領域1におけるゲート電極32の間のサイドウォール絶縁膜24aの間の部分がエッチングストッパ膜25に埋め込まれてしまっていることから、図20(n)に示すように、コンタクトホール内に窒化シリコン膜25cが残されてしまい、開口不良となって、コンタクトの接触不良が発生してしまう。
【0027】
上記の問題を避けるために、LDDスペーサとなるサイドウォール絶縁膜の膜厚を薄くして、ゲート電極の間のサイドウォール絶縁膜の間を広げた場合、コンタクトホールの開口には問題がなくなるが、この場合にはLDDスペーサの幅を狭めることになり、即ち、LDD幅が狭くなってトランジスタの短チャネル効果が増大するという別の問題が発生する。
特に、ソース・ドレイン拡散層の自己整合的にシリサイド層を形成するサリサイドプロセスにおいては、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎ、高融点金属の拡散やシリサイド層に起因する応力により、トランジスタの短チャネル効果の増大、ゲート電極周辺部分の拡散層におけるリーク電流の増大を招いてしまう。
【0028】
本発明は上記の状況に鑑みてなされたものであり、従って本発明は、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させずに、自己整合的コンタクトホールを安定に開口することができる半導体装置の製造方法を提供することを目的とする。
【0037】
【課題を解決するための手段】
また、上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の第1領域と第2領域において、前記半導体基板に導電層を形成する工程と、前記第1領域と第2領域において、前記導電層の上層にオフセット絶縁膜を形成する工程と、前記第1領域と第2領域において、前記オフセット絶縁膜および前記導電層の側壁部にサイドウォール絶縁膜を形成する工程と、前記第1領域と第2領域において、前記オフセット絶縁膜、前記サイドウォール絶縁膜および前記半導体基板を被覆してエッチングストッパ膜を形成する工程と、前記第1領域において、前記サイドウォール絶縁膜および前記エッチングストッパ膜をマスクとして、前記半導体基板の上層部分の前記エッチングストッパ膜を透過させながら導電性不純物を導入し、前記半導体基板中に第1の濃度の導電性不純物を含有する第1不純物含有領域を形成する工程と、前記第2領域において、少なくとも前記サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜を残しながら、少なくとも前記半導体基板を被覆する部分の前記エッチングストッパ膜を除去する工程と、前記第2領域において、前記サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜をマスクとして導電性不純物を導入し、前記半導体基板中に第2の濃度の導電性不純物を含有する第2不純物含有領域を形成する工程と、前記第1領域および第2領域において、全面に絶縁膜を形成する工程と、前記第1領域および第2領域において、前記エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における前記絶縁膜を除去するエッチングにより、前記第1領域においては前記コンタクトホール開口領域内に前記エッチングストッパ膜を露出させ、前記第2領域においては前記コンタクトホール開口領域内に前記第2不純物含有領域を露出させるコンタクトホールを開口する工程と、前記第1領域において、前記コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して前記第1不純物含有領域を露出させるコンタクトホールを開口する工程とを有し、上記各工程を逐次的に実施する。
【0038】
上記の本発明の半導体装置の製造方法は、好適には、前記第1領域と第2領域において、前記オフセット絶縁膜を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記オフセット絶縁膜をマスクとして導電性不純物を導入し、前記半導体基板中に第1の濃度および第2の濃度よりも低濃度である第3の濃度の導電性不純物を含有する第3不純物含有領域を形成する工程をさらに有し、前記第1領域において、前記第1不純物含有領域を形成する工程においては、前記第3不純物含有領域に接続して形成し、前記第2領域において、前記第2不純物含有領域を形成する工程においては、前記第3不純物含有領域に接続して形成する。
【0039】
上記の本発明の半導体装置の製造方法は、好適には、前記第2領域において第2不純物含有領域を形成する工程の後、前記第1領域および第2領域において絶縁膜を形成する工程の前に、前記第2領域において、前記第2不純物含有領域の表層部に金属シリサイド層を形成する工程をさらに有し、前記第2領域において前記コンタクトホール開口領域内に前記第2不純物含有領域を露出させる工程においては、前記第2不純物含有領域の表層部に形成された金属シリサイド層を露出させる。
【0040】
上記の本発明の半導体装置の製造方法は、好適には、前記第1領域および第2領域において、前記導電層を形成する工程の前に、前記半導体基板の少なくとも前記第1領域と前記第2領域に分離する素子分離領域に素子分離絶縁膜を形成する工程をさらに有し、前記エッチングストッパ膜を形成する工程においては、前記素子分離絶縁膜をさらに被覆して形成する。さらに好適には、前記第1領域において前記コンタクトホールを開口する工程においては、前記コンタクトホール開口領域内に前記素子分離領域の一部が含まれるように形成する。
【0041】
上記の本発明の半導体装置の製造方法は、好適には、前記第1領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第1不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する。また、好適には、前記第2領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第2不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する。
【0042】
上記の本発明の半導体装置の製造方法は、好適には、前記第1領域および第2領域において、前記エッチングストッパ膜を窒化シリコン含有層により形成し、前記第1領域および第2領域において、前記絶縁膜を酸化シリコン含有層により形成する。さらに好適には、前記第1領域および第2領域において、前記オフセット絶縁膜および前記サイドウォール絶縁膜を窒化シリコン含有層により形成する。
【0043】
上記の本発明の半導体装置の製造方法は、好適には、前記素子分離絶縁膜を形成する工程が、前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝を絶縁体で埋め込む工程とを含む。さらに好適には、前記素子分離絶縁膜を酸化シリコン含有層により形成する。
【0044】
上記の本発明の半導体装置の製造方法は、半導体基板の素子分離領域に素子分離絶縁膜を形成し、素子分離絶縁膜で分離された第1領域と第2領域において、半導体基板に導電層を形成し、導電層の上層にオフセット絶縁膜を形成し、オフセット絶縁膜をマスクとして導電性不純物を導入し、半導体基板中に導電性不純物を第3の濃度で含有する第3不純物含有領域を形成し、オフセット絶縁膜および導電層の側壁部にサイドウォール絶縁膜を形成する。
次に、第1領域と第2領域において、オフセット絶縁膜、サイドウォール絶縁膜、半導体基板(第3不純物含有領域)および素子分離絶縁膜を被覆してエッチングストッパ膜を形成する。
次に、第1領域において、サイドウォール絶縁膜およびエッチングストッパ膜をマスクとして、半導体基板(第3不純物含有領域)の上層部分のエッチングストッパ膜を透過させながら導電性不純物を導入し、半導体基板中に導電性不純物を第3の濃度よりも高濃度の第1の濃度で含有して第3不純物含有領域に接続する第1不純物含有領域を形成する。
次に、第2領域において、少なくともサイドウォール絶縁膜の側壁部におけるエッチングストッパ膜を残しながら、少なくとも半導体基板(第3不純物含有領域)を被覆する部分のエッチングストッパ膜を除去し、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜をマスクとして導電性不純物を導入し、半導体基板中に導電性不純物を第3の濃度よりも高濃度の第2の濃度で含有して第3不純物含有領域に接続する第2不純物含有領域を形成する。
次に、第1領域および第2領域において、全面に絶縁膜を形成し、エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における絶縁膜を除去するエッチングにより、第1領域においては前記コンタクトホール開口領域内にエッチングストッパ膜を露出させ、第2領域においてはコンタクトホール開口領域内に第2不純物含有領域を露出させるコンタクトホールを開口する。
次に、第1領域において、コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して第1不純物含有領域を露出させるコンタクトホールを開口する。
【0045】
上記の本発明の半導体装置の製造方法によれば、第1領域において、サイドウォール絶縁膜およびエッチングストッパ膜をマスクとして、半導体基板(第3不純物含有領域)の上層部分のエッチングストッパ膜を透過させながら導電性不純物を導入して、第1不純物含有領域を形成する。
一方、第2領域においては、サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜を残しながら、半導体基板(第3不純物含有領域)を被覆する部分のエッチングストッパ膜を除去し、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜をマスクとして導電性不純物を導入して、第2不純物含有領域を形成する。
従って、第1領域においては、サイドウォール絶縁膜およびエッチングストッパ膜がLDDスペーサとしての機能を有するので、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができ、さらに、サイドウォール絶縁膜の膜厚を薄くすることが可能であるのでゲート電極の間のサイドウォール絶縁膜の間がエッチングストッパ膜に埋め込まれてしまうことを防止し、コンタクトホール内のエッチングストッパ膜を除去する工程において開口不良が発生することを抑制して自己整合的コンタクトホールを安定に開口することができる。
一方、第2領域においては、サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜がLDDスペーサとしての機能を有するので、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。さらに、半導体基板(第3不純物含有領域)を被覆する部分のエッチングストッパ膜を除去しているのでソース・ドレイン拡散層に自己整合的にシリサイド層を形成することができ、この場合でもサイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜により、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎることはなく、短チャネル効果を抑制し、ゲート電極周辺部分の拡散層におけるリーク電流の増大を抑制して形成することが可能である。
【0046】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
【0047】
第1実施形態
本実施形態にかかる半導体装置は、SACによるコンタクト接続を有する半導体装置であり、図1はその断面図である。
シリコン半導体基板10に、活性領域として例えばDRAM(メモリ)部である領域1とロジック部である領域2に分離する素子分離領域に、素子分離用溝Tが形成されており、例えば酸化シリコンからなる素子分離絶縁膜21が埋め込まれている。
【0048】
上記の領域1においては、半導体基板10の上層に、ゲート絶縁膜22を介してポリシリコンの下層ゲート電極30aと、窒化タングステンおよびタングステンの積層体である上層ゲート電極31aとからなり、窒化シリコンのオフセット絶縁膜23a付きのゲート電極32が形成されている。
また、ゲート電極32の両側部における半導体基板10中には、導電性不純物を低濃度に含有する低濃度拡散層11と高濃度に含有する高濃度拡散層12が形成されており、LDD(Lightly Doped Drain )構造のソース・ドレイン拡散層が形成されている。
ゲート電極32の両側部には、例えば窒化シリコンからなるサイドウォール絶縁膜24aが形成されており、その上層に領域1を全面に窒化シリコンのエッチングストッパ膜25が形成されている。サイドウォール絶縁膜24aとエッチングストッパ膜25の膜厚により、上記のソース・ドレイン拡散層のLDD幅が決定されている。
【0049】
エッチングストッパ膜25の上層にBPSG(ホウ素とリンを含有する酸化シリコン)などの酸化シリコン系の層間絶縁膜26が形成されている。
層間絶縁膜26およびエッチングストッパ膜25には、高濃度拡散層12に達する第1コンタクトホールCH1が開口されている。ゲート電極の間の領域に開口されている第1コンタクトホールCH1内においては、サイドウォール絶縁膜24aの側部にエッチングストッパ膜の一部25bが残されながら高濃度拡散層12に達する第1コンタクトホールCH1が開口されている。
第1コンタクトホールCH1の内壁を被覆して例えばチタンおよび窒化チタンの積層体である密着層33が形成され、その上層に第1コンタクトホール内を埋め込むようにして例えばタングステンからなるプラグ34aが形成され、さらにその上層に例えばアルミニウムからなる上層配線35が形成されている。
【0050】
次に、上記の半導体装置の製造方法について説明する。
まず、図2(a)に示すように、例えばCVD(Chemical Vapor Deposition )法によりシリコン半導体基板10上に窒化シリコンを堆積させ、活性領域として例えばDRAM(メモリ)部となる領域1とロジック部となる領域2を除く素子分離領域を開口するパターンの不図示のレジスト膜を形成し、RIE(反応性イオンエッチング)などのエッチングにより素子分離領域の窒化シリコンを除去して、素子分離用溝を形成するためのマスク層20を形成する。
ここで、領域1は以降の工程において複数のトランジスタのゲート電極の間隔が0.18μmとなるように、一方、領域2は0.24μmとなるように、それぞれゲート線幅0.13μmのゲート電極を形成する領域である。
【0051】
次に、図2(b)に示すように、マスク層20をマスクとしてRIEなどのエッチングを施し、半導体基板10に素子分離用溝Tを形成する。
【0052】
次に、図2(c)に示すように、例えば熱酸化法により素子分離用溝Tの内壁に不図示のトレンチ内壁保護膜を形成した後、例えば高密度プラズマCVD法により、トレンチ状の素子分離用溝Tを埋め込みながら全面に酸化シリコンを堆積させた後、CMP(Chemical Mechanical Polishing )法により、酸化シリコン膜の上面からマスク層20をストッパとして研磨し、素子分離絶縁膜21を形成する。
【0053】
次に、図3(d)に示すように、例えばホットリン酸などのウェットエッチングによりマスク層20を除去する。このとき、上記のCMP工程後のマスク層20の膜厚の分,素子分離絶縁膜21が半導体基板10表面から凸に突出する形状となる。
【0054】
次に、図3(e)に示すように、イオン注入によりウェルの形成あるいはチャネル不純物の導入を行った後、例えば熱酸化法により酸化シリコン層を数nm(例えば3nm)の膜厚で形成し、ゲート絶縁膜22とする。
次に、例えばCVD法によりゲート絶縁膜22の上層にポリシリコンを70nmの膜厚で堆積させ、下層ゲート電極用層30を形成する。
次に、例えばCVD法により窒化タングステンとタングステンをそれぞれ5nm,60nmの膜厚で積層させ、上層ゲート電極用層31を形成する。
次に、例えばCVD法により窒化シリコンを100nmの膜厚で堆積させ、オフセット絶縁膜23を形成する。
【0055】
次に、図3(f)に示すように、フォトリソグラフィー工程によりゲート電極のパターンにレジスト膜Rを形成し、レジスト膜RをマスクとしてRIEなどのエッチングを施し、上層ゲート電極用層31および下層ゲート電極用層30を順にパターン加工して、ポリシリコンの下層ゲート電極30aと、窒化タングステンおよびタングステンの積層体である上層ゲート電極31aとからなり、窒化シリコンのオフセット絶縁膜23a付きのゲート電極32を形成する。
ここで、上述のようにゲート電極32は、領域1においては複数のトランジスタのゲート電極の間隔b1 が0.18μmとなるように、一方、領域2においてはゲート電極の間隔b2 が0.24μmとなるように、それぞれ0.13μmのゲート線幅aのゲート電極を形成する。
このとき、薄膜のゲート絶縁膜22もゲート電極パターンに加工される。
【0056】
次に、図4(g)に示すように、ゲート電極32をマスクとして、例えばリンあるいはホウ素などの導電性不純物D1をイオン注入し、ゲート電極32の両側部における半導体基板10の活性領域中に低濃度拡散層11を形成する。
【0057】
次に、図4(h)に示すように、例えばCVD法によりゲート電極32を被覆して窒化シリコンを全面に50nmの膜厚で堆積させ、サイドウォール絶縁膜用層24を形成する。
【0058】
次に、図4(i)に示すように、例えばRIEなどのエッチングによりエッチバックを行い、ゲート電極32の両側部におけるサイドウォール絶縁膜用層24を残してそれ以外を除去し、堆積時の膜厚とほぼ同じ50nmの膜厚を有するサイドウォール絶縁膜24aを形成する。
従って、この時点で領域1におけるゲート電極32の間のサイドウォール絶縁膜24aの間隔は0.08μm、領域2においては0.14μmとなる。
【0059】
次に、図5(j)に示すように、例えばCVD法により、オフセット絶縁膜23a、サイドウォール絶縁膜24a、低濃度拡散層11の上層および素子分離絶縁膜21の上層を含めて全面に窒化シリコンを20nmの膜厚で堆積させ、エッチングストッパ膜25を形成する。
ここで、領域1においてはゲート電極32の間のサイドウォール絶縁膜24aの間がエッチングストッパ膜25により完全に埋め込まれることはなく、例えば0.04μmの間隙を有する。
【0060】
次に、図5(k)に示すように、領域2を保護して領域1を開口するレジスト膜R2を形成し、領域1においてサイドウォール絶縁膜24aおよびエッチングストッパ膜25をマスクとして低濃度拡散層11よりも高濃度となるように導電性不純物D2をイオン注入し、ゲート電極32の両側部における半導体基板10の活性領域中に低濃度拡散層11と接続する高濃度拡散層12を形成する。これにより、LDD構造のソース・ドレイン拡散層が形成される。
【0061】
次に、図5(l)に示すように、領域1を保護して領域2を開口するレジスト膜R3を形成し、領域2において例えばRIEなどのエッチングによりエッチバックを行い、サイドウォール絶縁膜24aの両側部におけるサイドウォール状のエッチングストッパ膜の一部25aを残してそれ以外を除去する。
【0062】
次に、図6(m)に示すように、領域2においてサイドウォール絶縁膜24aおよびエッチングストッパ膜の一部25aをマスクとして低濃度拡散層11よりも高濃度となるように導電性不純物D3をイオン注入し、ゲート電極32の両側部における半導体基板10の活性領域中に低濃度拡散層11と接続する高濃度拡散層12を形成する。これにより、領域2においてもLDD構造のソース・ドレイン拡散層が形成される。
次に、例えば窒素雰囲気中で1000℃、10秒のランプアニール処理を施し、領域1および領域2における低濃度拡散層11および高濃度拡散層12中の導電性不純物を活性化および拡散させる。
【0063】
次に、図6(n)に示すように、レジスト膜R3を除去した後、例えば基板温度450℃としてコバルトなどの金属を全面に10nmの膜厚で堆積させ、550℃、30秒のランプアニールを処理を施してコバルトなどの金属と基板のシリコンを反応させてシリサイド化し、硫酸過水により未反応のコバルトなどの金属を除去し、領域2の高濃度拡散層に対して自己整合的にコバルトシリサイド層などの金属シリサイド層13を形成する。
【0064】
次に、図6(o)に示すように、例えばCVD法によりBPSGなどの酸化シリコンを1200nmの膜厚で堆積させ、エッチバックあるいはCMP法などにより平坦化して、700nmの膜厚の層間絶縁膜26を形成する。また、リフローなどにより平坦化することもできる。
【0065】
次に、図7(p)に示すように、フォトリソグラフィー工程により、コンタクトホールの開口パターンのレジスト膜(不図示)を層間絶縁膜26の上層にパターン形成し、RIEあるいはプラズマエッチングなどのエッチングストッパ膜25でエッチングが遅くなるような条件(例えば窒化シリコンに対して酸化シリコンを20倍のエッチング速度で除去するような条件)で酸化シリコン900nm分の膜厚に相当するエッチングを施し、領域1においてエッチングストッパ膜25を露出させる第1コンタクトホールCH1を、領域2において金属シリサイド層13を露出させる第2コンタクトホールCH2を開口する。
ここで、エッチング条件としては、例えば(RFパワー:2kW、ガス流量:Ar/O2/C4F8=200/10/20sccm、圧力:5Pa)とする。
【0066】
次に、図7(q)に示すように、エッチング条件を変えて、例えば酸化シリコンに対して窒化シリコンを7倍のエッチング速度で除去するような条件で、窒化シリコン30nm分の膜厚に相当するエッチングにより、第1コンタクトホールCH1内に露出した窒化シリコン(エッチングストッパ膜25)を選択的に除去し、高濃度拡散層12を露出させる。
ここで、エッチング条件としては、例えば(RFパワー:500W、ガス流量:Ar/O2/CHF3=100/10/20sccm、圧力:5Pa)とする。
このように、エッチングストッパ膜で25がソース・ドレイン拡散層と素子分離絶縁膜の上層を被覆おり、エッチングを一度停止して、改めてソース・ドレイン拡散層領域を開口するので、コンタクト形成時の素子分離絶縁膜のエッチングを防止できる。
また、ゲート電極の上部および側壁を窒化シリコンなど、層間絶縁膜と異なる材料で被覆しているので、拡散層に対してコンタクトを自己整合的に開口し、開口パターンに合わせずれが生じても、コンタクトがゲート電極に接触あるいは近接するのを防止することができる。
【0067】
次に、図8(r)に示すように、例えば、コンタクトホール内をチタン、窒化チタンをそれぞれ20nm、50nmの膜厚で堆積させて密着層33を形成し、さらにCVD法によりタングステンを250nmの膜厚で堆積させてコンタクトホールCH1,2内を埋め込み、プラグ用層34を形成する。
【0068】
次に、図8(s)に示すように、例えばCMP法などによりコンタクトホールCH1,2の外部に堆積されたプラグ用層34および密着層33を除去し、コンタクトホールCH1,2の埋め込まれた密着層33およびプラグ34aを形成する。
【0069】
以降の工程としては、プラグ34aの上層にアルミニウムなどの導電性材料により上層配線35を形成して、図1に示す半導体装置とすることができる。
【0070】
上記の本実施形態の半導体装置の製造方法によれば、領域1において、サイドウォール絶縁膜24aおよびエッチングストッパ膜25をマスクとして導電性不純物D2をイオン注入するので、サイドウォール絶縁膜24aおよびエッチングストッパ膜25がLDDスペーサとしての機能を有し、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
【0071】
また、領域2においては、サイドウォール絶縁膜24aおよび当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜の一部25aをマスクとして導電性不純物D3をイオン注入するので、サイドウォール絶縁膜24aおよびエッチングストッパ膜の一部25aがLDDスペーサとしての機能を有し、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
さらに、高濃度拡散層に対して自己整合的にシリサイド層を形成する工程においては、領域1はエッチングストッパ膜で被覆されているのでシリサイド化は行われず、領域2においてソース・ドレイン拡散層の自己整合的にシリサイド層を形成することができる。この場合でもサイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部におけるエッチングストッパ膜により、シリサイド層がトランジスタのチャネル形成領域に近くなりすぎることはなく、短チャネル効果を抑制し、ゲート電極周辺部分の拡散層におけるリーク電流の増大を抑制して形成することが可能である。
【0072】
上記の半導体装置の製造方法により、より狭いゲート電極の間隔においてゲート電極間の拡散層にコンタクトを形成することが可能となり、設計ルールのさらなる縮小が可能で、集積度の向上および半導体装置の動作速度の高速化、低消費電力化および低コスト化が可能となる。
また、コンタクトのエッチングストッパ膜をサリサイドプロセスにおけるシリサイド化防止膜としても機能させることができ、工程数を増加させないでサリサイドの部分形成が可能となっている。
【0073】
第2実施形態
本実施形態に係る半導体装置は実質的に第1実施形態に係る半導体装置と同様であり、その断面図を図9に示す。
第1実施形態に係る半導体装置に対して、領域1における第1コンタクトホールCH1内に例えばポリシリコンからなるプラグ36aが形成されていることが異なる。
【0074】
上記の半導体装置の製造方法について説明する。
まず、図10(a)に示す状態までは、第1実施形態における図6(o)に示すまでの工程と同様にして形成する。
【0075】
次に、図10(b)に示すように、フォトリソグラフィー工程により、領域2は全面に保護し、領域1のみのコンタクトホールの開口パターンのレジスト膜(不図示)を層間絶縁膜26の上層にパターン形成し、RIEあるいはプラズマエッチングなどのエッチングストッパ膜25でエッチングが遅くなるような条件(例えば窒化シリコンに対して酸化シリコンを20倍のエッチング速度で除去するような条件)で酸化シリコン900nm分の膜厚に相当するエッチングを施し、エッチングストッパ膜25を露出させる第1コンタクトホールCH1を開口する。
ここで、エッチング条件としては、例えば(RFパワー:2kW、ガス流量:Ar/O2/C4F8=200/10/20sccm、圧力:5Pa)とする。
【0076】
次に、図11(c)に示すように、エッチング条件を変えて、例えば酸化シリコンに対して窒化シリコンを7倍のエッチング速度で除去するような条件で、窒化シリコン30nm分の膜厚に相当するエッチングにより、第1コンタクトホールCH1内に露出した窒化シリコン(エッチングストッパ膜25)を選択的に除去し、高濃度拡散層12を露出させる。
ここで、エッチング条件としては、例えば(RFパワー:500W、ガス流量:Ar/O2/CHF3=100/10/20sccm、圧力:5Pa)とする。
【0077】
次に、図11(d)に示すように、例えばCVD法により第1コンタクトホールCH1内を埋め込んで全面にポリシリコンを堆積させ、プラグ用層36を形成する。
【0078】
次に、図12(e)に示すように、エッチバックあるいはCMP法などにより第1コンタクトホールCH1の外部に堆積されたポリシリコンを除去して、第1コンタクトホールCH1内に埋め込まれたプラグ36aを形成する。
【0079】
次に、図12(f)に示すように、フォトリソグラフィー工程により、領域1は全面に保護し、領域2のみのコンタクトホールの開口パターンのレジスト膜(不図示)を層間絶縁膜26の上層にパターン形成し、RIEあるいはプラズマエッチングなどのエッチングストッパ膜25でエッチングが遅くなるような条件(例えば窒化シリコンに対して酸化シリコンを20倍のエッチング速度で除去するような条件)で酸化シリコン900nm分の膜厚に相当するエッチングを施し、金属シリサイド層13を露出させる第2コンタクトホールCH2を開口する。
ここで、エッチング条件としては、例えば(RFパワー:2kW、ガス流量:Ar/O2/C4F8=200/10/20sccm、圧力:5Pa)とする。
【0080】
次に、図13(g)に示すように、例えば、第2コンタクトホールCH2内をチタン、窒化チタンをそれぞれ20nm、50nmの膜厚で堆積させて密着層33を形成し、さらにCVD法によりタングステンを250nmの膜厚で堆積させて第2コンタクトホールCH2内を埋め込み、プラグ用層34を形成する。
【0081】
次に、図13(h)に示すように、例えばCMP法などにより第2コンタクトホールCH2の外部に堆積されたプラグ用層34および密着層33を除去し、第2コンタクトホールCH2の埋め込まれた密着層33およびプラグ34aを形成する。
【0082】
以降の工程としては、プラグ34a,36aの上層にアルミニウムなどの上層配線35を形成して、図9に示す半導体装置とすることができる。
【0083】
上記の本実施形態の半導体装置の製造方法によれば、第1実施形態と同様に、領域1および領域2において、サイドウォール絶縁膜の膜厚を薄くしても、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させないで形成することができる。
【0084】
本発明は、DRAMなどのMOSトランジスタの半導体装置、例えばDRAMとロジック回路を混載する半導体装置などにおいて、半導体基板上に形成された間隔の狭い電極の間の領域に対してコンタクトホールを形成する半導体装置の製造方法であれば何にでも適用できる。
【0085】
本発明は、上記の実施の形態に限定されない。
例えば、オフセット絶縁膜およびサイドウォール絶縁膜はそれぞれ単層としてもよく、多層以上の構成としてもよい。窒化シリコン以外の絶縁性材料により形成することも可能である。
コンタクトホールの内壁を被覆して形成する層間絶縁膜は、単層構成でも多層構成でもよい。
また、エッチングストッパ膜は他の絶縁性材料により構成することも可能であり、単層あるいは多層とすることができる。
その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【0086】
【発明の効果】
本発明によれば、トランジスタの短チャネル効果の増大など、トランジスタ特性を悪化させずに、自己整合的コンタクトホールを安定に開口することができる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】図1は第1実施形態に係る半導体装置の断面図である。
【図2】図2は第1実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、(a)は素子分離用溝形成のためのマスク層の形成工程まで、(b)は素子分離用溝形成工程まで、(c)は素子分離絶縁膜の形成工程までを示す。
【図3】図3は図2の続きの工程を示す断面図であり、(d)はマスク層の除去工程まで、(e)はオフセット絶縁膜の形成工程まで、(f)はゲート電極のパターン加工工程までを示す。
【図4】図4は図3の続きの工程を示す断面図であり、(g)は低濃度拡散層の形成工程まで、(h)はサイドウォール絶縁膜用層の形成工程まで、(i)はサイドウォール絶縁膜の形成工程までを示す。
【図5】図5は図4の続きの工程を示す断面図であり、(j)はエッチングストッパ膜の形成工程まで、(k)は領域1における高濃度拡散層の形成工程まで、(l)は領域2におけるサイドウォール絶縁膜の側部のエッチングストッパ膜を残して除去する工程までを示す。
【図6】図6は図5の続きの工程を示す断面図であり、(m)は領域2における高濃度拡散層の形成工程まで、(n)は領域2における自己整合的シリサイド層の形成工程まで、(o)は層間絶縁膜の形成工程までを示す。
【図7】図7は図6の続きの工程を示す断面図であり、(p)はコンタクトホールの開口工程まで、(q)はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【図8】図8は図7の続きの工程を示す断面図であり、(r)はプラグ用層の形成工程まで、(s)はプラグの形成工程までを示す。
【図9】図9は第2実施形態に係る半導体装置の断面図である。
【図10】図10は第2実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、(a)は層間絶縁膜の形成工程まで、(b)は領域1におけるコンタクトホールの開口工程までを示す。
【図11】図11は図10の続きの工程を示す断面図であり、(c)は領域1におけるコンタクトホール底部のエッチングストッパ膜の除去工程まで、(d)はプラグ用層の形成工程までを示す。
【図12】図12は図11の続きの工程を示す断面図であり、(e)は領域1におけるプラグの形成工程まで、(f)は領域2におけるコンタクトホールの開口工程までを示す。
【図13】図13は図12の続きの工程を示す断面図であり、(g)はプラグ用層の形成工程まで、(h)は領域2におけるプラグの形成工程までを示す。
【図14】図14は第1従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、(a)はコンタクトホールの開口パターンのレジスト膜の形成工程まで、(b)はコンタクトホールの開口工程までを示す。
【図15】図15は第2従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、(a)はコンタクトホールの開口パターンのレジスト膜の形成工程まで、(b)はコンタクトホールの開口工程まで、(c)はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【図16】図16は第3従来例に係る半導体装置の製造方法の製造工程を示す断面図であり、(a)は素子分離用溝形成のためのマスク層の形成工程まで、(b)は素子分離用溝形成工程まで、(c)は素子分離絶縁膜の形成工程までを示す。
【図17】図17は図16の続きの工程を示す断面図であり、(d)はマスク層の除去工程まで、(e)はオフセット絶縁膜の形成工程まで、(f)はゲート電極のパターン加工工程までを示す。
【図18】図18は図17の続きの工程を示す断面図であり、(g)は低濃度拡散層の形成工程まで、(h)はサイドウォール絶縁膜用層の形成工程まで、(i)はサイドウォール絶縁膜の形成工程までを示す。
【図19】図19は図18の続きの工程を示す断面図であり、(j)は高濃度拡散層の形成工程まで、(k)はエッチングストッパ膜の形成工程まで、(l)は層間絶縁膜の形成工程までを示す。
【図20】図20は図19の続きの工程を示す断面図であり、(m)はコンタクトホールの開口工程まで、(n)はコンタクトホール底部のエッチングストッパ膜の除去工程までを示す。
【符号の説明】
10…半導体基板、11…低濃度拡散層、12…高濃度拡散層、13…金属シリサイド層、20…マスク層、21…素子分離絶縁膜、22…ゲート絶縁膜、23,23a…オフセット絶縁膜、24…サイドウォール絶縁膜用層、24a…サイドウォール絶縁膜、25,25a,25b,25c…エッチングストッパ膜、26…層間絶縁膜、30…下層ゲート電極用層、30a…下層ゲート電極、31…上層ゲート電極用層、31a…上層ゲート電極、32…ゲート電極、33…密着層、34,36…プラグ用層、34a,36a…プラグ、35…上層配線、D1,D2,D3…導電性不純物、R1,R2,R3,RCH…レジスト膜、CH,CH1,CH2…コンタクトホール、T…素子分離用溝。
Claims (11)
- 半導体基板の第1領域と第2領域において、前記半導体基板に導電層を形成する工程と、
前記第1領域と第2領域において、前記導電層の上層にオフセット絶縁膜を形成する工程と、
前記第1領域と第2領域において、前記オフセット絶縁膜および前記導電層の側壁部にサイドウォール絶縁膜を形成する工程と、
前記第1領域と第2領域において、前記オフセット絶縁膜、前記サイドウォール絶縁膜および前記半導体基板を被覆してエッチングストッパ膜を形成する工程と、
前記第1領域において、前記サイドウォール絶縁膜および前記エッチングストッパ膜をマスクとして、前記半導体基板の上層部分の前記エッチングストッパ膜を透過させながら導電性不純物を導入し、前記半導体基板中に第1の濃度の導電性不純物を含有する第1不純物含有領域を形成する工程と、
前記第2領域において、少なくとも前記サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜を残しながら、少なくとも前記半導体基板を被覆する部分の前記エッチングストッパ膜を除去する工程と、
前記第2領域において、前記サイドウォール絶縁膜および当該サイドウォール絶縁膜の側壁部における前記エッチングストッパ膜をマスクとして導電性不純物を導入し、前記半導体基板中に第2の濃度の導電性不純物を含有する第2不純物含有領域を形成する工程と、
前記第1領域および第2領域において、全面に絶縁膜を形成する工程と、
前記第1領域および第2領域において、前記エッチングストッパ膜に対して選択比を有してコンタクトホール開口領域における前記絶縁膜を除去するエッチングにより、前記第1領域においては前記コンタクトホール開口領域内に前記エッチングストッパ膜を露出させ、前記第2領域においては前記コンタクトホール開口領域内に前記第2不純物含有領域を露出させるコンタクトホールを開口する工程と、
前記第1領域において、前記コンタクトホール開口領域内に露出したエッチングストッパ膜を除去して前記第1不純物含有領域を露出させるコンタクトホールを開口する工程とを有し、
上記各工程を上記の記載順序で行う半導体装置の製造方法。 - 前記第1領域と第2領域において、前記オフセット絶縁膜を形成する工程の後、前記サイドウォール絶縁膜を形成する工程の前に、前記オフセット絶縁膜をマスクとして導電性不純物を導入し、前記半導体基板中に第1の濃度および第2の濃度よりも低濃度である第3の濃度の導電性不純物を含有する第3不純物含有領域を形成する工程をさらに有し、
前記第1領域において、前記第1不純物含有領域を形成する工程においては、前記第3不純物含有領域に接続して形成し、
前記第2領域において、前記第2不純物含有領域を形成する工程においては、前記第3不純物含有領域に接続して形成する
請求項1記載の半導体装置の製造方法。 - 前記第2領域において第2不純物含有領域を形成する工程の後、前記第1領域および第2領域において絶縁膜を形成する工程の前に、前記第2領域において、前記第2不純物含有領域の表層部に金属シリサイド層を形成する工程をさらに有し、
前記第2領域において前記コンタクトホール開口領域内に前記第2不純物含有領域を露出させる工程においては、前記第2不純物含有領域の表層部に形成された金属シリサイド層を露出させる
請求項1記載の半導体装置の製造方法。 - 前記第1領域および第2領域において、前記導電層を形成する工程の前に、前記半導体基板の少なくとも前記第1領域と前記第2領域に分離する素子分離領域に素子分離絶縁膜を形成する工程をさらに有し、
前記エッチングストッパ膜を形成する工程においては、前記素子分離絶縁膜をさらに被覆して形成する
請求項1記載の半導体装置の製造方法。 - 前記第1領域において前記コンタクトホールを開口する工程においては、前記コンタクトホール開口領域内に前記素子分離領域の一部が含まれるように形成する
請求項4記載の半導体装置の製造方法。 - 前記第1領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第1不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する
請求項1記載の半導体装置の製造方法。 - 前記第2領域において前記コンタクトホールを開口する工程後、前記コンタクトホール内を導電体で埋め込んで前記第2不純物含有領域に接続する埋め込み電極を形成する工程をさらに有する
請求項1記載の半導体装置の製造方法。 - 前記第1領域および第2領域において、前記エッチングストッパ膜を窒化シリコン含有層により形成し、
前記第1領域および第2領域において、前記絶縁膜を酸化シリコン含有層により形成する
請求項1記載の半導体装置の製造方法。 - 前記第1領域および第2領域において、前記オフセット絶縁膜および前記サイドウォール絶縁膜を窒化シリコン含有層により形成する
請求項8記載の半導体装置の製造方法。 - 前記素子分離絶縁膜を形成する工程が、前記半導体基板に素子分離用溝を形成する工程と、前記素子分離用溝を絶縁体で埋め込む工程とを含む
請求項4記載の半導体装置の製造方法。 - 前記素子分離絶縁膜を酸化シリコン含有層により形成する
請求項10記載の半導体装置の製造方法。
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