TWI735338B - 畫素驅動電路 - Google Patents

Abstract

畫素驅動電路包含發光二極體、第一電晶體、第二電晶體、第一電容、第二電容、第三電晶體、第四電晶體、第五電晶體以及光敏開關。於補償期間，第二電晶體提供第一驅動電流給發光二極體，使發光二極體發光以照射光敏開關，光敏開關用以產生對應於發光二極體的照射的光電流，並且藉由光電流調整第二電晶體的閘極端的電壓位準，以調整第二電晶體於之後的發光期間提供予發光二極體的第二驅動電流。

Description

畫素驅動電路

本案係關於一種畫素驅動電路，特別係關於一種電壓補償的畫素驅動電路。

在顯示面板中，常常會因為發光二極體元件電性或是光學性質變異、薄膜電晶體電性變異、電路電壓衰退(IR-drop) 、電晶體在轉印時產生的缺陷以及畫素寄生電容或其他寄生元件的影響而導致顯示畫面的亮度不均。有鑑於此，如何提供亮度均勻的顯示畫素面為業界待解的問題。

本揭示文件提供一種畫素驅動電路。畫素驅動電路包含一發光二極體、一第一電晶體、一第二電晶體、一第一電容、一第二電容、一第三電晶體、一第四電晶體、一第五電晶體以及一光敏開關。第二電晶體用以供電使該發光二極體發光，其中該第一電晶體、該第二電晶體以及該發光二極體電性串連且電性耦接於一第一系統電壓端以及以一第二系統電壓端之間；第一電容，其第一端電性耦接該第二電晶體的閘極端；第二電容，其第一端電性耦接該第一電容的第二端，其第二端電性耦接該第二系統電壓端；第三電晶體，其第一端用以接收一資料訊號，其第二端電性耦接該第一電容的第二端；第四電晶體，其第一端電性耦接一參考電壓端，其第二端電性耦接該第二電晶體的閘極端；第五電晶體，其第一端電性耦接該第四電晶體的第二端，其閘極端電性耦接該參考電壓端；光敏開關，其第一端電性耦接該第五電晶體的第二端，其第二端電性耦接該第一電容的第二端。

本揭示文件提供另一種畫素驅動電路。畫素驅動電路包含一發光二極體、一第一電晶體、一第二電晶體、一第三電晶體、一電容、一第四電晶體、一第五電晶體以及一光敏開關。發光二極體，其第一端電性耦接一第一系統電壓端；第一電晶體，其第一端電性耦接該發光二極體的第二端；第二電晶體，其第一端電性耦接該第一電晶體的第二端，其第二端電性耦接一第二系統電壓端，該第二電晶體用以供電使該發光二極體；第三電晶體，其第一端用以接收一資料訊號；電容，其第一端電性耦接該第三電晶體的第二端，其第二端電性耦接該第二電晶體的閘極端；第四電晶體，其第一端電性耦接於該電容的第二端。其中該第五電晶體以及該光敏開關串聯並且該第五電晶體以及該光敏開關中之一者電性耦接該電容的第一端。

綜上所述，本揭露的畫素驅動電路畫素驅動電路藉由光敏開關感測發光二極體的發光亮度以調整於發光期間提供給發光二極體的驅動電流的大小，以改善顯示畫面的亮度不均。

下列係舉實施例配合所附圖示做詳細說明，但所提供之實施例並非用以限制本揭露所涵蓋的範圍，而結構運作之描述非用以限制其執行順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本揭露所涵蓋的範圍。另外，圖示僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件或相似元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明除外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。

此外，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指『包含但不限於』。此外，本文中所使用之『及／或』，包含相關列舉項目中一或多個項目的任意一個以及其所有組合。

於本文中，當一元件被稱為『耦接』或『耦接』時，可指『電性耦接』或『電性耦接』。『耦接』或『耦接』亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用『第一』、『第二』、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或操作。

請參閱第1圖，第1圖為本揭露一實施例之畫素驅動電路100的電路架構圖。如第1圖所示，畫素驅動電路100包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1、第二電容C2以及發光二極體L1。

在本揭示的實施例中，光敏開關S1是以電晶體為例。然而，光敏開關S1也可以係選自光電二極體、薄膜電晶體或者是其他光感測元件。因此，本揭示文件不以此為限。

在一些實施例中，電晶體T1~T5是選自對光敏感度較高的薄膜電晶體，可利用遮光層(Black Matrix)覆蓋第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4及第五電晶體T5，以遮蔽發光二極體L1可能照射到電晶體T1~T5的光，避免電晶體T1~T5響應於光線照射產生電流造成畫素驅動電路100的電位浮動。在另一些實施例中，電晶體T1~T5對光敏感度不高，則不需使用遮光層覆蓋電晶體。因此，本揭示文件不以此為限。

在架構上，第一電晶體T1、第二電晶體T2以及發光二極體L1電性串聯並且電性耦接第一系統電壓端VDD以及第二系統電壓端VSS之間。第一電容C1以及第二電容C2串連並且電性耦接節點N1以及第二系統電壓端VSS之間，其中節點N1為第二電晶體T2的閘極端與第一電容C1的連接處。第四電晶體T4電性耦接參考電壓端以及節點N1之間。第五電晶體T5以及光敏開關S1串連且電性耦接節點N1以及節點N2之間，其中節點N2為第一電容C1以及第二電容C2的連接處。第三電晶體T3電性耦接節點N2。其中，第二電晶體T2用以提供驅動電流予發光二極體L1。

值得注意的是，於此實施例中，第二電晶體T2在不同的操作期間給予發光二極體L1不同大小的驅動電流。在本案的實施例中，第二電晶體T2於補償期間以及發光期間分別提供第一驅動電流Id1及第二驅動電流Id2給發光二極體L1。在補償期間，第一驅動電流Id1用以使發光二極體L1發光以照射光敏開關S1，光敏開關S1響應於發光二極體L1的照射而產生的光電流用來調整第二電晶體T2閘極端的電壓位準，使得第二電晶體T2在之後的發光期間可以提供調整過的第二驅動電流Id2給發光二極體L1。為了較佳的理解光敏開關S1於補償階段依據第一驅動電流Id1所產生的光電流如何調整於發光階段提供予發光二極體L1的第二驅動電流Id2，將於後續實施例說明。

前述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為汲極端 (源極端) 時，該電晶體的第二端則為源極端(汲極端)。另外，前述電容亦分別具有第一端以及第二端。

詳細而言，第一電晶體T1的第一端電性耦接第一系統電壓端VDD，第一電晶體T1的第二端電性耦接第二電晶體T2的第一端，第一電晶體T1的閘極端用以接收第一控制訊號EM。第二電晶體T2的第二端電性耦接發光二極體L1的第一端，第二電晶體T2的閘極端電性耦接第一電容C1的第一端、第四電晶體T4的第二端以及第五電晶體T5的第一端。發光二極體L1的第二端電性耦接第二系統電壓端Vss。

第一電容C1的第二端電性耦接第二電容C2的第一端、第三電晶體T3的第二端、光敏開關S1的第二端以及光敏開關S1的閘極端。第二電容C2的第二端電性耦接發光二極體L1的第二端以及第二系統電壓端VSS。

第四電晶體T4的第一端電性耦接參考電壓端VREF，第四電晶體T4的閘極端用以接收第三控制訊號RT。第五電晶體T5的閘極端電性耦接參考電壓端VREF，第五電晶體T5的第二端電性耦接光敏開關S1的第一端。第三電晶體T3的閘極端用以接收第二控制訊號SN，第三電晶體T3的第一端用以接收資料訊號VDATA。

第2圖為依據一實施例，第1圖中的畫素驅動電路100的控制訊號及資料訊號時序圖。如第2圖所示，在畫素驅動電路100的控制時序中的一個顯示週期可分為四個期間，其分別為重置期間P1、補償期間P2、寫入期間P3以及發光期間P4。需特別說明的是，第2圖中的該些期間的時間長度僅用以示例，並非用以限制本揭露文件。

詳細而言，第一控制訊號EM在重置期間P1以及寫入期間P3具有第一邏輯位準V1(例如：低邏輯位準)；第一控制訊號EM在補償期間P2以及發光期間P4具有第二邏輯位準V2(例如：高邏輯位準)。第二控制訊號SN在重置期間P1以及補償期間P2具有第二邏輯位準V2；第二控制訊號SN在寫入期間P3由第一邏輯位V1準切換為第二邏輯位準V2，接著再由第二邏輯位準V2切換為第一邏輯位準V1；第二控制訊號SN在發光期間P4具有第一邏輯位準V1。

第三控制訊號RT在重置期間P1由第一邏輯位準V1切換為第二邏輯位準V2，接著再由第二邏輯位準V2切換為第一邏輯位準V1；第三控制訊號RT在補償期間P2、寫入期間P3以及發光期間P4具有第一邏輯位準V1。

並且，於第1圖所示的實施例中，參考電壓端VREF在重置期間P1以及補償期間P2的電壓位準等於電壓VH；參考電壓端VREF在寫入期間P3以及發光期間P4的電壓位準等於電壓VL，並且電壓VH相較於電壓VL具有較高的電壓位準。舉例而言，當電壓VH為3伏特時，電壓VL為1伏特；或者是當電壓VH為5伏特時，電壓VL為2伏特。資料訊號VDATA在重置期間P1以及補償期間P2的電壓位準等於電壓V0；資料訊號VDATA在寫入期間P3以及發光期間P4的電壓位準等於電壓Vdi。

為使畫素驅動電路100的整體操作更加清楚易懂，以下請一併參考第1~3D圖。第3A圖為第1圖中的畫素驅動電路100在重置期間P1中的電路狀態圖。第3B圖為第1圖中的畫素驅動電路100在補償期間P2中的電路狀態圖。第3C圖為第1圖中的畫素驅動電路100在寫入期間P3中的電路狀態圖。第3D圖為第1圖中的畫素驅動電路100在發光期間P4中的電路狀態圖。

在重置期間P1，由於第二控制訊號SN以及第三控制訊號RT具有高邏輯位準，因此第三電晶體T3以及第四電晶體T4會導通。另一方面，由於第一控制訊號EM具有低邏輯位準，因此第一電晶體T1會關斷。並且，參考電壓端VREF的電壓位準為電壓VH，因此第五電晶體T5會導通。此時，資料訊號VDATA的電壓位準為電壓V0。

詳細而言，於重置期間P1，電壓VH將透過第四電晶體T4傳送至第一電容C1的第一端(節點N1)，使得位於節點N1的電壓位準實質等於電壓VH。同時，資料訊號VDATA的電壓V0將透過第三電晶體T3傳送至第一電容C1的第二端(節點N2)，使得節點N2的電壓位準實質等於電壓V0。如此一來，畫素驅動電路100即完成重置操作。

接著，在補償期間P2，由於第一控制訊號EM以及第二控制訊號SN具有高邏輯位準，並且第二電晶體T2的閘極端的電壓位準仍為電壓VH。因此第一電晶體T1、第二電晶體T2以及第三電晶體T3會導通。另一方面，由於第三控制訊號RT具有低邏輯位準，第四電晶體T4會關斷。並且，參考電壓端VREF的電壓位準為電壓VH，因此第五電晶體T5會導通。此時，資料訊號VDATA的電壓位準為電壓V0。

於補償期間P2剛起始時，第二電晶體T2的閘極端與源極端的跨壓(Vgs)為(VH-Vss)。並且，由於第一電晶體T1導通，第二電晶體T2可依據其閘極端與源極端的跨壓(Vgs)提供第一驅動電流Id1給發光二極體L1。

一般而言，N型電晶體所能提供的驅動電流遵守以下公式：Id=k(Vgs-Vth) ²。其中，k為相關於第二電晶體T2的元件特性的一常數，Vth為第二電晶體T2的臨界電壓。

將上述第二電晶體T2的閘極端與源極端的跨壓(Vgs)代入前述驅動電流的公式中，於補償期間P2剛起始時，第一驅動電流Id1=k((VH – Vss)-Vth) ²。於補償期間P2起始時畫素驅動電路100將給予固定的輸入電壓(如資料電壓Vdata被固定為V0)設定至第二電晶體T2的閘極端及源極端，理論上發光二極體L1亮度應該是一致的，實際應用中隨著發光二極體L1製程上的變異會造成實際顯示亮度與預期亮度不符，或者是第二電晶體T2的老化所造成的臨界電壓Vth飄移，在更甚者是電路中的電壓衰退使畫素驅動電路100無法在預期的電壓位準運作，故而，即便發光二極體L1在相同的電壓設定下產生的亮度也可能不同。

值得注意的是，在本揭示文件的實施例中，在補償期間P2，第二電晶體T2提供第一驅動電流Id1給發光二極體L1，使發光二極體L1依據第一驅動電流Id的幅值發光以照射光敏開關S1，光敏開關S1用以產生對應於發光二極體L1的照射的光電流，並且藉由光電流調整第二電晶體T2的閘極端的電壓位準，以調整第二電晶體T2於之後的發光期間P4提供予發光二極體L1的第二驅動電流Id2，以補償前述問題造成的電性、光學性質變異。

詳細而言，於補償期間P2，光敏開關S1產生對應於發光二極體L1的亮度的光電流，光電流使光敏開關S1導通，使資料訊號VDATA的電壓V0經由第五電晶體T5、光敏開關S1以及第三電晶體T3拉低第二電晶體T2的閘極端(節點N1)的電壓VH，直到光敏開關S1截止。此時，節點N1的電壓位準將會減少電壓ΔV。亦即，第二電晶體T2的閘極端(節點N1)的電壓位準實質上等於(VH-ΔV)。

於補償期間P2完成時，節點N1的電壓位準減少的電壓ΔV會與光電流的大小呈正相關，並且光電流與發光二極體L1的亮度呈正相關。亦即，當發光二極體L1較亮，光敏開關S1所產生的光電流較大，節點N1的電壓位準所減少的電壓ΔV的值較大；當發光二極體L1較暗，光敏開關S1所產生的光電流較小，節點N1的電壓位準所減少的電壓ΔV的值較小。

接著，於寫入期間P3，由於第二控制訊號SN具有高邏輯位準，因此第三電晶體T3導通。另一方面，由於第一控制訊號EM以及第三控制訊號RT具有低邏輯位準，因此第一電晶體T1以及第四電晶體T4關斷。並且，參考電壓端VREF的電壓位準為電壓VL，因此第五電晶體T5關斷。並且，參考電壓端VREF的電壓位準為電壓VL，因此第五電晶體T5會關斷。此時，資料訊號VDATA的電壓位準從前一個期間(補償期間P2)的電壓V0增加至電壓Vdi。並且，第二系統電壓端VSS的電壓位準為電壓Vss。

詳細而言，由於第三電晶體T3於補償期間P2以及寫入期間P3導通，因此資料訊號VDATA從補償期間P2至寫入期間P3增加的電壓(Vdi-V0)可透過第三電晶體T3傳輸至節點N2，並且透過電容耦合的方式經由第一電容C1耦合至第二電晶體T2的閘極端(節點N1)，使節點N1的電壓位準增加電壓(Vdi-V0)。亦即，第二電晶體T2的閘極端(節點N1)的電壓位準實質上等於(VH-V+(Vdi-V0))。並且，第二電晶體T2源極端(第二電晶體T2的第二端)的電壓位準實質上等於(Vss+Vled)，其中電壓Vled為發光二極體L1的導通電壓。此時，第二電晶體T2的閘極端與源極端的跨壓(Vgs)為(VH-V+(Vdi-V0)-Vled-Vss)。

接著，於發光期間P4，由於第一控制訊號EM具有高邏輯位準，因此第一電晶體T1會導通。另一方面，由於第二控制訊號SN以及第三控制訊號RT具有低邏輯位準，因此第三電晶體T3以及第四電晶體T4會關斷。並且，參考電壓端VREF的電壓位準為電壓VL，因此第五電晶體T5會關斷。

詳細而言，由於第三電晶體T3、第四電晶體T4以及第五電晶體T5關斷，第二電晶體T2的閘極端與源極端的跨壓(Vgs)仍為(VH-ΔV+(Vdi-V0)- Vled-Vss)。並且，由於第一電晶體T1導通，第二電晶體T2可依據其閘極端與源極端的跨壓(Vgs)提供第二驅動電流Id2給發光二極體L1。

將上述第二電晶體T2的閘極端與源極端的跨壓(Vgs)代入前述驅動電流的公式中，第二驅動電流Id2=k(VH-ΔV+(Vdi-V0)-Vss-Vled-Vth) ²。

在顯示面板中，無論是元件的光學、電性變異(例如，在一個顯示面板中，不同的發光二極體的發光效率或正向電壓可能會有一些差異、不同的電晶體的遷移率、臨界電壓、漏電流也可能會有一些差異)、或是電路的壓降會造成顯示面板中的發光二極體亮度不一致(例如，在顯示面板中，有的發光二極體較亮，有的發光二極體較暗)，從而導致顯示畫面亮度不均。

因此，在本揭示文件的實施例中，光敏開關S1於補償期間P1產生對應於發光二極體L1的亮度的光電流所造成的電壓ΔV可以補償前述問題所造成的影響。舉例而言，在顯示面板中，若某些發光二極體L1於補償期間P2的發光亮度較亮，光敏開關S1產生的光電流較大，造成電壓ΔV較大，在發光期間P4的第二驅動電流Id2較小，使得發光二極體L1在發光期間P4的顯示亮度較暗。若某些發光二極體L1於補償期間P2的發光亮度較暗，光敏開關S1產生的光電流較小，造成電壓ΔV較小，發光期間P4的第二驅動電流Id2較大，使得發光二極體L1在發光期間P4的顯示亮度較亮。如此，在顯示面板中影響發光二極體L1的發光亮度的問題得以被涵蓋，以調整發光二極體L1於顯示時的亮度。因此，顯示畫面的亮度不均得以改善。

第4圖為本揭露一實施例之畫素驅動電路200的電路架構圖。如第4圖所示的實施例中，畫素驅動電路200包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1、第二電容C2以及發光二極體L1。

與第1圖之實施例中畫素驅動電路100相較，第4圖之實施例中畫素驅動電路200不同之處在於，第一電晶體T1、第二電晶體T2以及發光二極體L1的耦接關係。更確切來說，在第4圖所示的畫素驅動電路200中，發光二極體L1的第一端電性耦接第一系統電壓端VDD，發光二極體L1的第二端電性耦接第二電晶體T2的第一端；第二電晶體T2的第二端電性耦接第一電晶體T1的第一端；第一電晶體T1的第二端電性耦接第二系統電壓端VSS。於畫素驅動電路200的其他細部連接關係與作動方式，大致相同於先前第1圖之實施例中畫素驅動電路100，在此不另贅述。

於本揭露的另一實施例中，亦可達到第1圖所示的實施例的功效，請參閱第5圖。第5圖為本揭露一實施例之畫素驅動電路300的電路架構圖。如第5圖所示，畫素驅動電路300包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1以及發光二極體L1。

在架構上，第一電晶體T1、第二電晶體T2以及發光二極體L1電性串聯並且電性耦接第一系統電壓端VDD以及第二系統電壓端VSS之間。第一電容C1、光敏開關S1以及第五電晶體T5電性串聯並且電性耦接節點N1以及參考電壓端VREF之間。其中節點N1在第一電容C1與第二電晶體T2的閘極端的連接處。第四電晶體T4電性耦接節點N1以及參考電壓端VREF之間。第三電晶體T3電性耦接節點N2。其中節點N2在第一電容C1與光敏開關S1的連接處。第二電晶體T2用以提供予發光二極體L1的驅動電流。

值得注意的是，於此實施例中，第二電晶體T2在不同的操作期間給予發光二極體L1不同大小的驅動電流。在本案的實施例中，第二電晶體T2於補償期間以及發光期間分別提供第一驅動電流Id1及第二驅動電流Id2給發光二極體L1。在補償期間，第一驅動電流Id1用以使發光二極體L1發光以照射光敏開關S1，光敏開關S1響應於發光二極體L1的照射所產生的光電流用來調整第二電晶體T2閘極端的電壓位準，使得第二電晶體T2在之後的發光期間可以提供調整過的第二驅動電流Id2給發光二極體L1。為了較佳的理解光敏開關S1於補償階段依據第一驅動電流Id1所產生的光電流如何調整於發光階段提供予發光二極體L1的第二驅動電流Id2，將於後續實施例說明。

前述該些電晶體分別具有第一端、第二端以及閘極端(Gate)。當其中一電晶體的第一端為汲極端時(源極端)，該電晶體的第二端則為源極端(汲極端)。另外，前述電容亦分別具有第一端以及第二端。

詳細而言，發光二極體L1的第一端電性耦接第一系統電壓端VDD，發光二極體L1的第二端電性耦接第一電晶體T1的第一端。第一電晶體T1的第二端電性耦接第二電晶體T2的第一端，第一電晶體T1的閘極端用以接收第一控制訊號EM。第二電晶體T2的第二端電性耦接第二系統電壓端VSS，第二電晶體T2的閘極端電性耦接第四電晶體T4的第一端以及第一電容C1的第二端。

第五電晶體T5的第一端電性耦接參考電壓端VREF，第五電晶體T5的第二端電性耦接光敏開關S1的第一端，第五電晶體T5的閘極端用以接收第三控制訊號RT。光敏開關S1的第二端電性耦接其閘極端、第一電容C1的第一端以及第三電晶體T3的第二端。第四電晶體T4的第二端電性耦接參考電壓端VREF，第四電晶體T4的閘極端用以接收第三控制訊號RT。第三電晶體T3的第一端用以接收資料訊號VDATA，第三電晶體T3的閘極端用以接收第二控制訊號SN。

第6A圖為依據一實施例，第5圖中的畫素驅動電路300在重置期間以及補償期間的控制訊號及資料訊號時序圖。第6B圖為依據一實施例，第5圖中的畫素驅動電路300在寫入期間以及發光期間的控制訊號及資料訊號時序圖。如第6A圖以及第6B圖所示，在畫素驅動電路300的控制時序中的一個顯示週期可分為四個期間，期分別為重置期間P1、補償期間P2、寫入期間P3以及發光期間P4。需特別說明的是，第6A圖以及第6B圖中的該些期間的時間長度僅用以示例，並非用以限制本揭露文件。

詳細而言，第一控制訊號EM在重置期間P1以及寫入期間P3具有第一邏輯位準V1(例如：低邏輯位準)；第一控制訊號EM在補償期間P2以及發光期間P4具有第二邏輯位準V2(例如：高邏輯位準)。第二控制訊號SN在重置期間P1以及寫入期間P3由第一邏輯位準V1切換為第二邏輯位準V2，接著再由第二邏輯位準V2切換為第一邏輯位準V1；第二控制訊號SN在補償期間P2以及發光期間P4具有第一邏輯位準V1。第三控制訊號RT在重置期間P1以及補償期間P2具有第二邏輯位準V2；第三控制訊號RT在寫入期間P3以及發光期間P4具有第一邏輯位準V1。

並且，於第5圖所示的實施例中，參考電壓端VREF的電壓位準等於電壓VH。資料訊號VDATA在重置期間P1以及補償期間P2的電壓位準等於電壓V0，資料訊號VDATA在寫入期間P3以及發光期間P4的電壓位準等於電壓Vdi。

為使畫素驅動電路300的整體操作更加清楚易懂，以下請一併參考第5~7D圖。第7A圖為第5圖中的畫素驅動電路300在重置期間P1中的電路狀態圖。第7B圖為第5圖中的畫素驅動電路300在補償期間P2中的電路狀態圖。第7C圖為第5圖中的畫素驅動電路300在寫入期間P3中的電路狀態圖。第7D圖為第5圖中的畫素驅動電路300在發光期間P4中的電路狀態圖。

在重置期間P1，由於第二控制訊號SN以及第三控制訊號RT具有高邏輯位準，因此第三電晶體T3、第四電晶體T4以及第五電晶體T5會導通。另一方面，由於第一控制訊號EM具有低邏輯準位，因此第一電晶體T1會關斷。此時，資料訊號VDATA的電壓位準為V0。

詳細而言，於重置期間P1，參考電壓端VREF的電壓VH將透過第四電晶體T4傳送至第一電容C1的第二端(節點N1)，使得位於節點N1的電壓位準實質等於電壓VH。同時，資料訊號VDATA的電壓V0將透過第三電晶體T3傳送至第一電容C1的第一端(節點N2)，使節點N2的電壓位準實質等於電壓V0。如此一來，畫素驅動電路300即完成重置操作。

接著，在補償期間P2，由於第一控制訊號EM以及第三控制訊號RT具有高邏輯位準，因此第一電晶體T1、第四電晶體T4以及第五電晶體T5會導通。另一方面，由於第二控制訊號SN具有低邏輯位準，第三電晶體T3會關斷。此時，參考電壓端VREF的電壓位準為電壓VH，並且資料訊號VDATA的電壓位準為電壓V0。

參考電壓端VREF的電壓VH經由第四電晶體T4傳送至第二電晶體T2的閘極端(節點N1)，使得節點N1的電壓位準實質等於電壓VH。由於節點N1的第電壓位準為電壓VH，第二電晶體T2會導通。

於補償期間P2剛起始時，第二電晶體T2的閘極端與源極端的跨壓(Vgs)為(VH-Vss)。並且，由於第一電晶體T1導通，第二電晶體T2可依據其閘極端與源極端的跨壓(Vgs)提供第一驅動電流Id1給發光二極體L1。

一般而言，N型電晶體所能提供的驅動電流Id遵守以下公式：Id=k(Vgs-Vth) ²。其中，k為相關於第二電晶體T2的元件特性的一常數，Vth為第二電晶體T2的臨界電壓。

將上述第二電晶體T2的閘極端與源極端的跨壓(Vgs)代入上述驅動電流的公式中，於補償期間P2剛起始時，第一驅動電流Id1=k((VH-Vss)-Vth) ²。

在補償期間P2，第二電晶體T2提供第一驅動電流Id1給發光二極體L1，使發光二極體L1依據第一驅動電流Id的幅值照射光敏開關S1，光敏開關S1用以產生對應於發光二極體T2的照射的光電流，並且藉由光電流調整第二電晶體T2的閘極端的電壓位準，以調整第二電晶體T2於之後的發光期間P4提供予發光二極體L1的第二驅動電流Id2，以補償畫素驅動電路300以及其中元件的電性、光學性質變異。

詳細而言，於補償期間P2，光敏開關S1產生對應於發光二極體L1的亮度的光電流，光電流對第一電容C1的第一端(節點N2)造成累積電荷，使節點N2的電壓位準增加ΔV。亦即，第一電容C1的第一端(節點N2)的電壓位準實質上等於電壓(V0+ΔV)。

於補償期間P2完成時，節點N1的電壓位準增加的電壓ΔV會與光電流的大小呈正相關，並且光電流與發光二極體L1的亮度呈正相關。亦即，當發光二極體L1較亮，光敏開關S1所產生的光電流較大，節點N1的電壓位準所增加的電壓ΔV的值較大；當發光二極體L1較暗，光敏開關S1所產生的光電流較小，節點N1的電壓位準所增加的電壓ΔV的值較小。

接著，於寫入期間P3，由於第二控制訊號SN具有高邏輯位準，因此第三電晶體T3會導通。另一方面，由於第一控制訊號EM以及第三控制訊號RT具有低邏輯位準，因此第一電晶體T1、第四電晶體T4以及第五電晶體T5會關斷。此時，資料訊號VDATA的電壓位準從前一個期間(補償期間P2)的電壓V0增加至電壓Vdi。並且，第二系統電壓端VSS的電壓位準為電壓Vss。

詳細而言，由於第三電晶體T3於寫入期間P3導通，因此第一電容C1的第一端增加的電壓(Vdi-(V0+ΔV))透過電容耦合的方式經由第一電容C1耦合至第二電晶體T2的閘極端(節點N1)，使節點N1的電壓位準增加電壓(Vdi-(V0+ΔV))。亦即，節點N1的電壓位準實質上等於(VH+Vdi-(V0+ΔV))。此時，第二電晶體T2的閘極端與源極端的跨壓(Vgs)為(VH+Vdi-(V0+ΔV)-Vss)。

接著，於發光期間P4，由於第一控制訊號EM具有高邏輯位準，因此第一電晶體T1會導通。另一方面，由於第二控制訊號SN以及第三控制訊號RT具有低邏輯為準，因此第三電晶體T3、第四電晶體T4以及第五電晶體T5會關斷。

詳細而言，由於第三電晶體T3、第四電晶體T4以及第五電晶體T5關斷，第二電晶體T2的閘極端與源極端的跨壓(Vgs)仍為(VH+Vdi-(V0+ΔV)-Vss)。並且，由於第一電晶體T1導通，第二電晶體T2可依據其閘極端與源極端的跨壓(Vgs)提供第二驅動電流Id2給發光二極體L1。

將上述第二電晶體T2的閘極端與源極端的跨壓(Vgs)代入前述驅動電流的公式中，第二驅動電流Id2=k(VH+Vdi-(V0+ΔV)-Vss) ²。

在顯示面板中，若某些發光二極體L1於補償期間P2的發光亮度較亮，光敏開關S1產生的光電流較大，造成電壓ΔV較大，在發光期間P4的第二驅動電流Id2較小，使得發光二極體L1在發光期間P4的顯示亮度較暗。若某些發光二極體L1於補償期間P2的發光亮度較暗，光敏開關S1產生的光電流較小，造成電壓ΔV較小，發光期間P4的第二驅動電流Id2較大，使得發光二極體L1在發光期間P4的顯示亮度較亮。如此，在顯示面板中影響發光二極體L1的發光亮度的問題得以被涵蓋，以調整發光二極體L1於顯示時的亮度。因此，顯示畫面的亮度不均得以改善。

第8圖為本揭露一實施例之畫素驅動電路400的電路架構圖。如第8圖所示的實施例中，畫素驅動電路400包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1以及發光二極體L1。

與第5圖之實施例中畫素驅動電路300相較，第8圖之實施例中畫素驅動電路400不同之處在於，沒有參考電壓端VREF。更確切來說，在第8圖所示的畫素驅動電路400中，第五電晶體T5的第一端電性耦接第一系統電壓端VDD，並且第四電晶體T4的第二端電性耦接第二系統電壓端VSS。在畫素驅動電路300的實施例中，第二驅動電流Id2=k(VH+Vdi-(V0+ΔV)-Vss) ²，在其中的電壓VH是由參考電壓端VREF的電壓VH經由第四電晶體T4傳送至第二電晶體T2的閘極端而導致。因此在畫素驅動電路600的實施例中，將電壓VH以第二系統電壓端VSS的電壓Vss代入前述的第二驅動電流Id2的公式，使得第二驅動電流Id2=k(Vss+Vdi-(V0+ΔV)-Vss) ²。亦即，在畫素驅動電路600的實施例中，第二驅動電流Id2= k(Vdi-(V0+ΔV)) ²。於畫素驅動電路400的其他細部連接關係與作動方式，大致相同於先前第5圖之實施例中畫素驅動電路300，在此不另贅述。

第9圖為本揭露一實施例之畫素驅動電路500的電路架構圖。如第9圖所示的實施例中，畫素驅動電路500包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1以及發光二極體L1。

與第5圖之實施例中畫素驅動電路300相較，第9圖之實施例中畫素驅動電路500不同之處在於，光敏開關S1以及第五電晶體T5的耦接關係。更確切來說，在第9圖所示的畫素驅動電路500中，光敏開關S1的第一端電性耦接參考電壓端VREF，光敏開關S1的二端電性耦接第五電晶體T5，第五電晶體T5的二端電性耦接第一電容C1的第一端(節點N2)。於畫素驅動電路400的其他細部連接關係與作動方式，大致相同於先前第5圖之實施例中畫素驅動電路300，在此不另贅述。

第10圖為本揭露一實施例之畫素驅動電路600的電路架構圖。如第10圖所示的實施例中，畫素驅動電路600包含第一電晶體T1、第二電晶體T2、第三電晶體T3、第四電晶體T4、第五電晶體T5、光敏開關S1、第一電容C1以及發光二極體L1。

與第9圖之實施例中畫素驅動電路500相較，第10圖之實施例中畫素驅動電路600不同之處在於，沒有參考電壓端VREF。更確切來說，在第10圖所示的畫素驅動電路600中，第五電晶體T5的第一端電性耦接第一系統電壓端VDD，並且第四電晶體T4的第二端電性耦接第二系統電壓端VSS。在畫素驅動電路500的實施例中，第二驅動電流Id2=k(VH+Vdi-(V0+ΔV)-Vss) ²，在其中的電壓VH是由參考電壓端VREF的電壓VH經由第四電晶體T4傳送至第二電晶體T2的閘極端而導致。因此在畫素驅動電路600的實施例中，將電壓VH以第二系統電壓端VSS的電壓Vss代入前述的第二驅動電流Id2的公式，使得第二驅動電流Id2=k(Vss+Vdi-(V0+ΔV)-Vss) ²。亦即，在畫素驅動電路600的實施例中，第二驅動電流Id2=k(Vdi-(V0+ΔV)) ²。於畫素驅動電路600的其他細部連接關係與作動方式，大致相同於先前第9圖之實施例中畫素驅動電路500，在此不另贅述。

前述該些電晶體T1~T5是以N型金屬氧化物半導體場效電晶體(N-type MOSFET, NMOS)開關作為舉例說明，但本揭示文件並不以此為限。於另一實施例中，本領域習知技藝人士可將上述該些電晶體T1~T5替換為P型金屬氧化物半導體場效電晶體(P-type MOSFET, PMOS)開關、C型金屬氧化物半導體場效電晶體(C-type MOSFET, CMOS)開關或其他相似的開關元件，並對系統電壓(例如，第一系統電壓端VDD及第二系統電壓端VSS)、控制訊號(例如，第一控制訊號EM、第二控制訊號SN、第三控制訊號RT)、資料訊號VDATA以及參考電壓端VREF的邏輯位準相對應地調整，也可以達到與本實施例相同的功能。

綜上所述，本揭露的畫素驅動電路藉第二電晶體T2於補償期間P2提供第一驅動電流Id1給發光二極體L1，使發光二極體L1照射光敏開關S1，光敏開關S1響應於發光二極體L1的照射產生光電流，以藉由光電流調整第二電晶體T2於之後的發光期間P4提供給發光二極體L1的第二驅動電流Id2的大小，以改善顯示畫面的亮度不均。

雖然本揭露已以實施方式揭露如上，然其並非用以限定本揭露，任何本領域通具通常知識者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附符號之說明如下： 100,200,300,400,500,600:畫素驅動電路 L1:發光二極體 S1:光敏開關 C1:第一電容 C2:第二電容 T1:第一電晶體 T2:第二電晶體 T3:第三電晶體 T4:第四電晶體 T5:第五電晶體 VDD:第一系統電壓端 VSS:第二系統電壓端 VREF:參考電壓端 VDATA:資料訊號 EM:第一控制訊號 SN:第二控制訊號 RT:第三控制訊號 N1,N2:節點

為使本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下： 第1圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第2圖為依據一實施例，第1圖中的畫素驅動電路的控制訊號及資料訊號時序圖。 第3A圖為第1圖中的畫素驅動電路在重置期間中的電路狀態圖。 第3B圖為第1圖中的畫素驅動電路在補償期間中的電路狀態圖。 第3C圖為第1圖中的畫素驅動電路在寫入期間中的電路狀態圖。 第3D圖為第1圖中的畫素驅動電路在發光期間中的電路狀態圖。 第4圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第5圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第6A圖為依據一實施例，第5圖中的畫素驅動電路在重置期間以及補償期間的控制訊號及資料訊號時序圖。 第6B圖為依據一實施例，第5圖中的畫素驅動電路於寫入期間以及發光期間的控制訊號及資料訊號時序圖。 第7A圖為第5圖中的畫素驅動電路在重置期間中的電路狀態圖。 第7B圖為第5圖中的畫素驅動電路在補償期間中的電路狀態圖。 第7C圖為第5圖中的畫素驅動電路在寫入期間中的電路狀態圖。 第7D圖為第5圖中的畫素驅動電路在發光期間中的電路狀態圖。 第8圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第9圖為本揭露一實施例之畫素驅動電路的電路架構圖。 第10圖為本揭露一實施例之畫素驅動電路的電路架構圖。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:畫素驅動電路

L1:發光二極體

S1:光敏開關

C1:第一電容

C2:第二電容

T1:第一電晶體

T2:第二電晶體

T3:第三電晶體

T4:第四電晶體

T5:第五電晶體

VDD:第一系統電壓端

VSS:第二系統電壓端

VREF:參考電壓端

VDATA:資料訊號

EM:第一控制訊號

SN:第二控制訊號

RT:第三控制訊號

N1,N2:節點

Claims (17)

1. 一種畫素驅動電路，包含： 一發光二極體； 一第一電晶體； 一第二電晶體，其中該第一電晶體、該第二電晶體以及該發光二極體電性串連且電性耦接於一第一系統電壓端以及以一第二系統電壓端之間； 一第一電容，其第一端電性耦接該第二電晶體的閘極端； 一第二電容，其第一端電性耦接該第一電容的第二端，其第二端電性耦接該第二系統電壓端； 一第三電晶體，其第一端用以接收一資料訊號，其第二端電性耦接該第一電容的第二端； 一第四電晶體，其第一端電性耦接一參考電壓端，其第二端電性耦接該第二電晶體的閘極端； 一第五電晶體，其第一端電性耦接該第四電晶體的第二端，其閘極端電性耦接該參考電壓端；以及 一光敏開關，其第一端電性耦接該第五電晶體的第二端，其第二端電性耦接該第一電容的第二端。
2. 如請求項1所述的畫素驅動電路，其中於一補償期間該第二電晶體提供一第一驅動電流使該發光二極體照射該光敏開關，該光敏開關用以產生對應於該發光二極體的照射的一光電流，其中藉由該光電流調整該第二電晶體的閘極端的電壓位準，進而調整該第二電晶體在一發光期間提供給該發光二極體的一第二驅動電流。
3. 如請求項1所述的畫素驅動電路，其中該第一電晶體的第一端電性耦接該第一系統電壓端，該第一電晶體的第二端電性耦接該第二電晶體的第一端，該第二電晶體的第二端電性耦接該發光二極體的第一端，該發光二極體的第二端電性耦接該第二系統電壓端。
4. 如請求項1所述的畫素驅動電路，其中該發光二極體的第一端電性耦接該第一系統電壓端，該發光二極體的第二端電性耦接該第二電晶體的第一端，該第二電晶體的第二端電性耦接該第一電晶體的第一端，該第一電晶體的第二端電性耦接該第二系統電壓端。
5. 如請求項1所述的畫素驅動電路，其中： 該第一電晶體的閘極端用以接收一第一控制訊號； 該第三電晶體的閘極端用以接收一第二控制訊號； 該第四電晶體的閘極端用以接收一第三控制訊號； 該畫素驅動電路係依序操作於一重置期間、一補償期間、一寫入期間及一發光期間； 於該重置期間內，該第一控制訊號具有一第一邏輯位準，該第二控制訊號以及該第三控制訊號具有一第二邏輯位準； 於該補償期間內，該第三控制訊號具有該第一邏輯位準，該第一控制訊號以及該第二控制訊號具有該第二邏輯位準； 於該寫入期間內，該第一控制訊號以及該第三控制訊號具有該第一邏輯位準，該第二控制訊號具有該第二邏輯位準；以及 於該發光期間內，該第二控制訊號以及該第三控制訊號具有該第一邏輯位準，該第一控制訊號具有該第二邏輯位準。
6. 如請求項1所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一重置期間、一補償期間、一寫入期間及一發光期間，其中： 於該重置期間內，該第三電晶體、該第四電晶體以及該第五電晶體導通，該第一電晶體關閉； 於該補償期間內，該第一電晶體、該第三電晶體以及該第五電晶體導通，該第四電晶體關閉； 於該寫入期間內，該第三電晶體導通，該第一電晶體、該第四電晶體以及該第五電晶體關閉；以及 於該發光期間內，該第一電晶體導通，該第三電晶體、該第四電晶體以及該第五電晶體關閉。
7. 如請求項1所述的畫素驅動電路，更包含一遮光層，用以遮蓋該第一、該第二、該第三、該第四以及該第五電晶體。
8. 如請求項1所述的畫素驅動電路，其中該光敏開關為電晶體，使該光敏開關具有第一端、第二端以及閘極端，其中該光敏開關之閘極端電性耦接該光敏開關之第二端。
9. 一種畫素驅動電路，包含： 一發光二極體，其第一端電性耦接一第一系統電壓端； 一第一電晶體，其第一端電性耦接該發光二極體的第二端； 一第二電晶體，其第一端電性耦接該第一電晶體的第二端，其第二端電性耦接一第二系統電壓端； 一第三電晶體，其第一端用以接收一資料訊號； 一電容，其第一端電性耦接該第三電晶體的第二端，其第二端電性耦接該第二電晶體的閘極端； 一第四電晶體，其第一端電性耦接於該電容的第二端； 一第五電晶體；以及 一光敏開關，其中該第五電晶體以及該光敏開關串聯並且該第五電晶體以及該光敏開關中之一者電性耦接該電容的第一端。
10. 如請求項9所述的畫素驅動電路，其中於一補償期間該第二電晶體提供一第一驅動電流使該發光二極體照射該光敏開關，該光敏開關用以產生對應於該發光二極體的照射的一光電流，其中藉由該光電流調整該第二電晶體的閘極端的電壓位準，進而調整該第二電晶體在一發光期間提供給該發光二極體的一第二驅動電流。
11. 如請求項9所述的畫素驅動電路，其中該第五電晶體的第一端電性耦接一參考電壓端，該第五電晶體的第二端電性耦接該光敏開關的第一端，該光敏開關的第二端電性耦接該電容的第一端，該第四電晶體的第二端電性耦接該參考電壓端。
12. 如請求項9所述的畫素驅動電路，其中該第五電晶體的第一端電性耦接該第一系統電壓端，該第五電晶體的第二端電性耦接該光敏開關的第一端，該光敏開關的第二端電性耦接該電容的第一端，該第四電晶體的第二端電性耦接該第二系統電壓端。
13. 如請求項9所述的畫素驅動電路，其中該光敏開關的第一端電性耦接一參考電壓端，該光敏開關的第二端電性耦接該第五電晶體的第一端，該第五電晶體的第二端電性耦接該電容的第一端，該第四電晶體的第二端電性耦接該參考電壓端。
14. 如請求項9所述的畫素驅動電路，其中該光敏開關的第一端電性耦接該第一系統電壓端，該光敏開關的第二端電性耦接該第五電晶體的第一端，該第五電晶體的第二端電性耦接該電容的第一端，該第四電晶體的第二端電性耦接該第二系統電壓端。
15. 如請求項9所述的畫素驅動電路，其中該光敏開關為電晶體，使該光敏開關具有第一端、第二端以及閘極端，其中該光敏開關的閘極端電性耦接該光敏開關的第二端。
16. 如請求項9所述的畫素驅動電路，其中該畫素驅動電路係依序操作於一重置期間、一補償期間、一寫入期間及一發光期間，其中： 於該重置期間內，該第三電晶體導通、該第四電晶體以及該第五電晶體導通，該第一電晶體關閉； 於該補償期間內，該第一電晶體、該第四電晶體以及該第五電晶體導通，該第三電晶體關閉； 於該寫入期間內，該第三電晶體導通，該第一電晶體、該第四電晶體以及該第五電晶體關閉；以及 於該發光期間內，該第一電晶體導通，該第三電晶體、該第四電晶體以及該第五電晶體關閉。
17. 如請求項9所述的畫素驅動電路，更包含一遮光層，用以遮蓋該第一、該第二、該第三、該第四以及該第五電晶體。

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