TWI732523B - 一種存儲器件及其製造方法 - Google Patents

一種存儲器件及其製造方法 Download PDF

Info

Publication number
TWI732523B
TWI732523B TW109112525A TW109112525A TWI732523B TW I732523 B TWI732523 B TW I732523B TW 109112525 A TW109112525 A TW 109112525A TW 109112525 A TW109112525 A TW 109112525A TW I732523 B TWI732523 B TW I732523B
Authority
TW
Taiwan
Prior art keywords
ddr
layer
interface layer
storage
peripheral interface
Prior art date
Application number
TW109112525A
Other languages
English (en)
Other versions
TW202138991A (zh
Inventor
郭祥浩
劉傳星
峰 陳
夏洪鋒
蘇進
關皓偉
任殿升
邰連梁
周大鋒
李廣仁
謝長倩
Original Assignee
大陸商深圳朗田畝半導體科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商深圳朗田畝半導體科技有限公司 filed Critical 大陸商深圳朗田畝半導體科技有限公司
Application granted granted Critical
Publication of TWI732523B publication Critical patent/TWI732523B/zh
Publication of TW202138991A publication Critical patent/TW202138991A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本發明提供一種轉換設備、存儲器件及其製造方法，存儲器件可以包括DDR存儲層、DDR介面層、轉換邏輯電路層和週邊介面層，週邊介面層可以包括GDDR介面層或PCIe介面層。其中，轉換邏輯電路層可以將利用週邊介面層獲取的資料利用DDR存儲邏輯進行處理，而後傳輸至DDR介面層，或者將利用DDR介面層獲取的資料利用GDDR存儲邏輯進行處理，而後傳輸至週邊介面層，DDR存儲層和DDR介面層可以連接，這樣，轉換邏輯電路層可以對資料進行DDR和GDDR存儲邏輯的轉換，DDR存儲層的資料可以經過轉換邏輯電路層從週邊介面層輸出，從週邊介面層輸入的資料可以經過轉換邏輯電路層存儲至DDR存儲層，使存儲器件在成本較低的DDR的基礎上實現GDDR的功能，降低了存儲器件的成本。

Description

一種存儲器件及其製造方法
本發明涉及半導體器件及其製造領域，特別涉及一種存儲器件及其製造方法。
目前，圖形用雙倍資料傳輸率(Graphics Double Data Rate，GDDR)動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，是一種特殊的雙倍資料傳輸率DRAM記憶體，能夠適應於圖形系統的高頻寬需求，其從第一版(GDDR1)至第六版(GDDR6)逐漸升級，具有比同代的雙倍資料傳輸率(Double Data Rate，DDR)動態存取記憶體(Dynamic Random Access Memory，DRAM)更高的頻寬，但是，GDDR設計複雜度高，成本也高。
有鑑於此，本發明的目的在於提供一種存儲器件及其製造方法，降低了存儲器件的成本，提高了存儲器件的性能。
為實現上述目的，本發明有如下技術方案：
本發明實施例提供了一種轉換設備，包括：DDR介面層、轉換邏輯電路層和週邊介面層，所述週邊介面層包括圖形用雙倍資料傳輸率GDDR介面層或周邊元件連接標準PCIe(Peripheral Component Interconnect Express)介面層；
所述轉換邏輯電路層用於：將利用所述週邊介面層獲取的資料利用DDR存儲邏輯進行處理後傳輸至所述DDR介面層；和/或，將利用所述DDR介面層獲取的資料利用GDDR存儲邏輯進行處理後傳輸至所述週邊介面層。
可選的，所述轉換設備還包括：臨時記憶體；
所述臨時記憶體與所述DDR介面層、轉換邏輯電路層和週邊介面層連接；用於緩衝從所述週邊介面層獲取的資料，和/或，緩衝從所述DDR介面層獲取的資料。
本發明實施例提供了一種存儲器件，其特徵在於，包括雙倍資料傳輸率DDR存儲層和以上提供的轉換設備；所述DDR存儲層和所述DDR介面層連接。
可選的，所述週邊介面層包括多個通道，與所述通道連接的DDR存儲層的容量根據所述通道的寬度確定；所述DDR介面層的通道數量根據所述週邊介面層的通道數量和/或所述DDR介面層的容量確定。
可選的，所述DDR存儲層利用矽通孔TSV(Through Silicon Via)技術集成。
可選的，所述DDR存儲層和所述轉換設備利用多晶片封裝MCP(Multi-Chip Package)工藝封裝，或利用高頻寬記憶體HBM(High Bandwidth Memory)工藝封裝。
本發明實施例提供了一種存儲器件的製造方法，其特徵在於，包括：
提供DDR存儲層；
將所述DDR存儲層和轉換設備連接；所述DDR存儲層和所述轉換設備中的DDR介面層連接；
其中，所述轉換設備包括：所述DDR介面層、轉換邏輯電路層和週邊介面層，所述週邊介面包括GDDR介面層或PCIe介面層；所述轉換邏輯電路層用於：將利用所述週邊介面層獲取的資料利用DDR存儲邏輯進行處理後傳輸至所述DDR介面層；和/或，將利用所述DDR介面層獲取的資料利用GDDR存儲邏輯進行處理後傳輸至所述週邊介面層。
可選的，所述週邊介面層包括多個通道，與所述通道連接的DDR存儲層的容量根據所述通道的寬度確定；所述DDR介面層的通道數量根據所述週邊介面層的通道數量和/或所述DDR介面層的容量確定。
可選的，所述DDR存儲層利用矽通孔TSV技術集成。
可選的，所述將DDR存儲層和轉換設備連接，包括：將DDR 存儲層和所述轉換設備利用多晶片封裝MCP工藝封裝，或利用高頻寬記憶體HBM工藝封裝，使所述DDR存儲層和所述轉換設備連接。
本發明實施例提供了一種存儲器件及其製造方法，存儲器件可以包括DDR存儲層、DDR介面層、轉換邏輯電路層和週邊介面層，週邊介面層可以包括GDDR介面層或PCIe介面層。其中，轉換邏輯電路層可以將利用週邊介面層獲取的資料利用DDR存儲邏輯進行處理，而後傳輸至DDR介面層，或者將利用DDR介面層獲取的資料利用GDDR存儲邏輯進行處理，而後傳輸至週邊介面層，DDR存儲層和DDR介面層可以連接，這樣，轉換邏輯電路層可以對資料進行DDR和GDDR存儲邏輯的轉換，DDR存儲層的資料可以經過轉換邏輯電路層從週邊介面層輸出，從週邊介面層輸入的資料可以經過轉換邏輯電路層存儲至DDR存儲層，使存儲器件在成本較低的DDR的基礎上實現GDDR的功能，降低了存儲器件的成本。
S101,S102:步驟
為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的圖式作簡單地介紹，顯而易見地，下面描述中的圖式是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些圖式獲得其它的圖式。
圖1為本發明實施例提供的一種存儲器件的結構示意圖；
圖2為本發明實施例提供的一種存儲器件的製造方法的流程示意圖。
為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合圖式對本發明的具體實施方式做詳細的說明。
在下面的描述中闡述了很多具體細節以便於充分理解本發明，但是本發明還可以採用其它不同於在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣，因此本發明不受下面公開的具體實施例的限制。
其次，本發明結合示意圖進行詳細描述，在詳述本發明實施例時，為便於說明，表示器件結構的剖面圖會不依一般比例作局部放大，而且所述示意圖只是示例，其在此不應限制本發明保護的範圍。此外，在實際製作中應包含長度、寬度及深度的三維空間尺寸。
正如背景技術中的描述，GDDR DRAM具有較高的頻寬，但是具有較高的時延，因此適合圖像這種大資料量傳輸而對時延不太敏感的場合。同時GDDR的設計具有較高的複雜性，產生較高的功耗，成本也較高。而隨著圖形處理(如通用顯示系統、人工智慧和AR(擴增實境，Augmented Reality)/VR(虛擬實境，Virtual Reality)系統)的普及以及解析度的提高，對GDDR晶片的速度需求也越來越高，尤其是隨著視頻解析度從4K提高到8K甚至更高，對GDDR的速度需求呈指數級增長。
如何能用較低的成本提供較高的頻寬、較低的複雜度，較低的成本，而有不產生較高的時延，是本領域重要的問題。
為了解決以上技術問題，本發明實施例提供了一種存儲器件及其製造方法，存儲器件可以包括DDR存儲層、DDR介面層、轉換邏輯電路層和週邊介面層，週邊介面層可以包括GDDR介面層或PCIe介面層，其中，轉換邏輯電路層可以將利用週邊介面層獲取的資料利用DDR存儲邏輯進行處理，而後傳輸至DDR介面層，或者將利用DDR介面層獲取的資料利用GDDR存儲邏輯進行處理，而後傳輸至週邊介面層，DDR存儲層和DDR介面層可以連接，這樣，轉換邏輯電路層可以對資料進行DDR和GDDR存儲邏輯的轉換，DDR存儲層的資料可以經過轉換邏輯電路層從週邊介面層輸出，從週邊介面層輸入的資料可以經過轉換邏輯電路存儲至DDR存儲層，使存儲器件在DDR的基礎上實現GDDR的功能，DDR存儲層相對於GDDR存儲層具有更低的複雜度，更低的成本，更低的時延，同時週邊介面層具有較高的頻寬，因此存儲器件具有低複雜度、低成本、低時延和高頻寬的特點。
為了更好的理解本發明的技術方案和技術效果，以下將結合圖式對具體的實施例進行詳細的描述。
參考圖1所示，為本發明實施例提供的一種存儲器件的結構示意圖，存儲器件可以包括DDR存儲層和轉換設備，其中轉換設備可以包括DDR介面層、轉換邏輯電路層和週邊介面層。
本發明實施例中，DDR存儲層可以是設置有DDR存儲器件的晶圓(wafer)或晶片(die)，每個晶圓或晶片上可以設置有多個存儲器件，這裡的晶圓可以是多個存儲晶圓鍵合在一起的鍵合晶圓，不同存儲晶圓之間的連接通過矽通孔(Through Silicon Via，TSV)工藝實現，以實現較大的存儲功能。其中，DDR存儲器件可以是通用DDR存儲器件，例如DDR2/DDR3/DDR4/DDR5，實際操作中，這些存儲器件可以在PC/Server等通用電腦系統中用於資料和緩衝，具有頻寬好、延時低、功耗適中等優點，但是相對於GDDR而言，其在延遲方面具有較大的優勢，但是其速度和頻寬遜與GDDR，因此適用於CPU等資料隨機讀取的場合。
DDR介面層(interface)可以分成記憶體控制邏輯(Memory Controller，MC)和實體層介面(Physical Interface，PHY)兩個部分。其中，DDR介面層可以分為一個或多個，每個DDR介面可以包括至少一個或多個通道，每個通道(Channel)可以是64bit寬度，每個通道可以用來進行讀操作或寫操作。
DDR介面層和DDR存儲層連接，DDR存儲層可以存儲利用DDR介面層獲取的資料，也可以利用DDR介面層向外傳輸存儲的資料，DDR介面層的通道數量可以根據DDR存儲層的容量確定，DDR存儲層的容量越大，DDR介面層的通道數量可以越多。
DDR介面層和DDR存儲層可以設置於同一晶圓上，也可以設置在鍵合的不同晶圓上，這樣二者可以利用TSV技術實現連接，當然，DDR介面層和DDR存儲層可以設置在不同晶片上，利用多晶片封裝(Multi-Chip Package，MCP)技術或利用高頻寬記憶體(High Bandwidth Memory，HBM)工藝連接在一起。
轉換邏輯電路層是能進行存儲邏輯轉換的元件，具體的，可以將DDR存儲邏輯的資料轉換為GDDR存儲邏輯的資料，和/或，將GDDR存儲邏輯的資料轉換為DDR存儲邏輯的資料。因此，轉換邏輯電路層可以分別 和DDR介面層以及週邊介面層連接，這樣從DDR介面層獲取到DDR存儲邏輯的資料後可以轉換得到GDDR存儲邏輯的資料，從週邊介面層獲取到GDDR存儲邏輯的資料後可以轉換得到DDR存儲邏輯的資料。轉換邏輯電路層的設計由GDDR存儲邏輯和DDR存儲邏輯的特性確定，從而實現二者的相互轉換。
週邊介面層是可以與外部電路連接的介面，例如與CPU連接，或者與圖形系統連接，這些外部電路可以通過週邊介面層、轉換邏輯電路層、DDR介面層從DDR存儲層中讀取資料，也可以通過週邊介面層、轉換邏輯電路層、DDR介面層向DDR存儲層中存儲資料。週邊介面層可以是GDDR介面層或周邊元件連接標準(Peripheral Component Interconnect Express，PCIe)介面層，這樣，週邊介面層可以和圖形系統或者PCIe匯流排連接，從而進行GDDR存儲標準的資料的傳輸。週邊介面層可以包括多個通道。
週邊介面層可以具有多個通道，每個通道可以用來進行讀操作或寫操作，通道的數量可以根據資料傳輸速率確定。本發明實施例中，DDR介面層的通道數量還可以根據週邊介面層的通道數量確定，以實現DDR存儲層和週邊介面層的速度匹配和頻寬匹配。
轉換電路層和週邊介面層可以設置於同一晶圓的不同層，也可以設置在鍵合在一起的不同晶圓上，還可以設置在不同的晶片上利用MCP工藝連接，從而得到尺寸較小的轉換設備。舉例來說，轉換設備可以設置於同一晶圓的不同層，不同層之間可以利用其中的垂直通孔實現連接，或者轉換設備可以設置在鍵合在一起的不同晶圓上，這樣不同晶圓之間可以通過TSV工藝實現連接。
轉換設備和DDR存儲層可以集成在一起，例如可以利用MCP工藝集成或HBM工藝集成，這樣不需要對轉換設備和DDR存儲層進行臨時連接，也無需為二者實現連接引腳，進一步減小設備尺寸。將轉換設備和DDR存儲層集成在一起之後，可以得到存儲器件，該存儲器件包括了DDR存儲層以及轉換電路層和週邊介面層，因此能夠整體的實現GDDR存儲的功能，利用了較低成本和較低複雜度的DDR存儲層，因此降低了存儲器件整體的複雜度和成本，同時週邊介面層為GDDR介面層或PCIe介面層，能夠提供較低的頻寬。
需要說明的是，DDR存儲層的性能相比於GDDR的性能較弱，為了彌補這一點，可以設置更多的DDR存儲層並行工作，事實上，週邊介面層可以包括多個通道，且每個通道的寬度較大，以實現較大的頻寬，因此，與週邊介面層的每個通道對應的DDR存儲層可以根據週邊介面層的通道的寬度設置，以利用多個較低存儲性能的存儲單元來適應較高的頻寬。例如與週邊介面層的每個通道對應的DDR存儲層的容量與該通道的寬度一致。當然，即使DDR存儲層的數量較多，其複雜度也得到了下降，其成本也有所下降。
在本發明實施例中，轉換設備還包括臨時記憶體(Memory Buffer)，臨時記憶體和DDR介面層、週邊介面層以及轉換邏輯電路連接，用於緩衝從週邊介面層獲取的資料，和/或，緩衝從DDR介面層獲取的資料，這樣獲取資料和資料轉換可以並存執行，進一步提高資料轉換的效率，提高轉換設備的速度，以及包括該轉換設備的存儲器件的速度。
臨時記憶體和DDR介面層、週邊介面層以及轉換邏輯電路之前，可以通過TSV工藝連接，也可以通過MCP工藝連接，還可以通過HBM工藝連接，在此不做具體說明。在HBM介面中，DDR介面層和不同的DDR存儲層(die)間採用獨立的Channel進行互聯，各個Channel間互相沒有關係，因此可以進行獨立的時序設計以提高資料傳輸速率。比如在每個晶片採用4層Die堆疊(Stack)、每個Die有2個Channel、每個Channel有128bit寬度時，如果採用4顆晶片，則總的資料位元寬=4(Stack)*4(Die)*2(Channel)*128(bit)=4096bit。
本發明實施例提供的一種存儲器件，可以包括DDR存儲層、DDR介面層、轉換邏輯電路層和週邊介面層，週邊介面層可以包括GDDR介面層或PCIe介面層。其中，轉換邏輯電路層可以將利用週邊介面層獲取的資料利用DDR存儲邏輯進行處理，而後傳輸至DDR介面層，或者將利用DDR介面層獲取的資料利用GDDR存儲邏輯進行處理，而後傳輸至週邊介面層，DDR存儲層和DDR介面層可以連接，這樣，轉換邏輯電路層可以對資料進行DDR和GDDR存儲邏輯的轉換，DDR存儲層的資料可以經過轉換邏輯電路層從週邊介面層輸出，從週邊介面層輸入的資料可以經過轉換邏輯電路層存儲至DDR存儲層，使存儲器件在成本較低的DDR的基礎上實現GDDR的功能，降低了 存儲器件的成本。
基於以上實施例提供的存儲器件的結構，本發明實施例還提供了一種存儲器件的製造方法，參考圖2所示，該方法可以包括以下步驟：
S101，提供DDR存儲層。
本發明實施例中，DDR存儲層可以是設置有DDR存儲器件的晶圓(wafer)或晶片(die)，每個晶圓或晶片上可以設置有多個存儲器件，這裡的晶圓可以是多個存儲晶圓鍵合在一起的鍵合晶圓，不同存儲晶圓之間的連接通過矽通孔(Through Silicon Via，TSV)工藝實現，以實現較大的存儲功能。其中，DDR存儲器件可以是通用DDR存儲器件，例如DDR2/DDR3/DDR4/DDR5，實際操作中，這些存儲器件可以在PC/Server等通用電腦系統中用於資料和緩衝，具有頻寬好、延時低、功耗適中等優點，但是相對於GDDR而言，其在延遲方面具有較大的優勢，但是其速度和頻寬遜與GDDR，因此適用於CPU等資料隨機讀取的場合。
S102，將DDR存儲層和轉換設備連接。
轉換設備可以包括DDR介面層、轉換邏輯電路層和週邊介面層。
DDR介面層和DDR存儲層連接，DDR存儲層可以存儲利用DDR介面層獲取的資料，也可以利用DDR介面層向外傳輸存儲的資料。
轉換邏輯電路層是能進行存儲邏輯轉換的元件，具體的，可以將DDR存儲邏輯的資料轉換為GDDR存儲邏輯的資料，和/或，將GDDR存儲邏輯的資料轉換為DDR存儲邏輯的資料。
週邊介面層是可以與外部電路連接的介面，例如與CPU連接，或者與圖形系統連接，這些外部電路可以通過週邊介面層、轉換邏輯電路層、DDR介面層從DDR存儲層中讀取資料，也可以通過週邊介面層、轉換邏輯電路層、DDR介面層向DDR存儲層中存儲資料。週邊介面層可以是GDDR介面層或周邊元件連接標準(Peripheral Component Interconnect Express，PCIe)介面層，這樣，週邊介面層可以和圖形系統或者PCIe匯流排連接，從而進行GDDR 存儲標準的資料的傳輸。週邊介面層可以包括多個通道。
將轉換設備和DDR存儲層可以集成在一起，例如可以利用MCP工藝集成或HBM工藝集成，這樣不需要對轉換設備和DDR存儲層進行臨時連接，也無需為二者實現連接引腳，進一步減小設備尺寸。
需要說明的是，DDR存儲層的性能相比於GDDR的性能較弱，為了彌補這一點，可以設置更多的DDR存儲層並行工作，事實上，週邊介面層可以包括多個通道，且每個通道的寬度較大，以實現較大的頻寬，因此，與週邊介面層的每個通道對應的DDR存儲層可以根據週邊介面層的通道的寬度設置，以利用多個較低存儲性能的存儲單元來適應較高的頻寬，當然，DDR介面層的通道數量也可以匹配週邊介面層的通道數量，以實現存儲器件整體較大的頻寬。
本說明書中的各個實施例均採用遞進的方式描述，各個實施例之間相同相似的部分互相參見即可，每個實施例重點說明的都是與其它實施例的不同之處。尤其，對於方法實施例而言，由於其基本相似於方法存儲器件實施例，所以描述得比較簡單，相關之處參見存儲器件實施例的部分說明即可。
以上所述僅是本發明的優選實施方式，雖然本發明已以較佳實施例披露如上，然而並非用以限定本發明。任何熟悉本領域的技術人員，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的方法和技術內容對本發明技術方案做出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何的簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。

Claims (10)

  1. 一種轉換設備，其特徵在於，包括：DDR介面層、轉換邏輯電路層和週邊介面層，所述週邊介面層包括圖形用雙倍資料傳輸率GDDR介面層或周邊元件連接標準PCIe介面層，所述週邊介面層用於傳輸GDDR存儲標準的資料；所述DDR介面層連接至DDR存儲層；所述轉換邏輯電路層用於：將利用所述週邊介面層獲取的所述GDDR存儲標準的資料利用DDR存儲邏輯進行處理後傳輸至所述DDR介面層，並將處理後的資料存儲在DDR存儲層；和/或，將利用所述DDR介面層獲取的存儲在DDR存儲層的資料利用GDDR存儲邏輯進行處理後傳輸至所述週邊介面層，並且通過週邊介面層輸出處理後的資料。
  2. 如請求項1所述的轉換設備，其中，所述轉換設備還包括：臨時記憶體；所述臨時記憶體與所述DDR介面層、轉換邏輯電路層和週邊介面層連接；用於緩衝從所述週邊介面層獲取的資料，和/或，緩衝從所述DDR介面層獲取的資料。
  3. 一種存儲器件，其特徵在於，包括雙倍資料傳輸率DDR存儲層和如請求項1或2提供的轉換設備；所述DDR存儲層和所述DDR介面層連接。
  4. 如請求項3所述的存儲器件，其中，所述週邊介面層包括多個通道，與所述通道連接的DDR存儲層的容量根據所述通道的寬度確定；所述DDR介面層的通道數量根據所述週邊介面層的通道數量和/或所述DDR介面層的容量確定。
  5. 如請求項4所述的存儲器件，其中，所述DDR存儲層利用矽通孔TSV技術集成。
  6. 如請求項3-5任意一項所述的存儲器件，其中，所述DDR存儲層和所述轉換設備利用多晶片封裝MCP工藝封裝，或利用高頻寬記憶體HBM工藝封裝。
  7. 一種存儲器件的製造方法，其特徵在於，包括：提供DDR存儲層；將所述DDR存儲層和轉換設備連接；所述DDR存儲層和所述轉換設備中的DDR介面層連接；其中，所述轉換設備包括：所述DDR介面層、轉換邏輯電路層和週邊介面層，所述週邊介面包括GDDR介面層或PCIe介面層，所述週邊介面層用於傳輸GDDR存儲標準的資料；所述轉換邏輯電路層用於：將利用所述週邊介面層獲取的所述GDDR存儲標準的資料利用DDR存儲邏輯進行處理後傳輸至所述DDR介面層，並將處理後的資料存儲在DDR存儲層；和/或，將利用所述DDR介面層獲取的存儲在DDR存儲層的資料利用GDDR存儲邏輯進行處理後傳輸至所述週邊介面層，並且通過週邊介面層輸出處理後的資料。
  8. 如請求項7所述的方法，其中，所述週邊介面層包括多個通道，與所述通道連接的DDR存儲層的容量根據所述通道的寬度確定；所述DDR介面層的通道數量根據所述週邊介面層的通道數量和/或所述DDR介面層的容量確定。
  9. 如請求項8所述的方法，其中，所述DDR存儲層利用矽通孔TSV技術集成。
  10. 如請求項7-9任意一項所述的方法，其中，所述將DDR存儲層和轉換設備連接，包括：將DDR存儲層和所述轉換設備利用多晶片封裝MCP工藝封裝，或利用高頻寬記憶體HBM工藝封裝，使所述DDR存儲層和所述轉換設備連接。
TW109112525A 2020-04-02 2020-04-14 一種存儲器件及其製造方法 TWI732523B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202010255430.3A CN111459864B (zh) 2020-04-02 2020-04-02 一种存储器件及其制造方法
CN202010255430.3 2020-04-02

Publications (2)

Publication Number Publication Date
TWI732523B true TWI732523B (zh) 2021-07-01
TW202138991A TW202138991A (zh) 2021-10-16

Family

ID=71680480

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109112525A TWI732523B (zh) 2020-04-02 2020-04-14 一種存儲器件及其製造方法

Country Status (4)

Country Link
US (1) US11216393B2 (zh)
KR (1) KR20210123175A (zh)
CN (1) CN111459864B (zh)
TW (1) TWI732523B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022010482A (ja) 2020-06-29 2022-01-17 キオクシア株式会社 メモリシステム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102215401A (zh) * 2010-04-01 2011-10-12 美国博通公司 一种用于视频处理的方法和***
WO2018038883A1 (en) * 2016-08-26 2018-03-01 Intel Corporation Double data rate command bus
US10162522B1 (en) * 2016-09-30 2018-12-25 Cadence Design Systems, Inc. Architecture of single channel memory controller to support high bandwidth memory of pseudo channel mode or legacy mode
US20190034097A1 (en) * 2017-07-25 2019-01-31 Samsung Electronics Co., Ltd. Coordinated near-far memory controller for process-in-hbm
US20190306005A1 (en) * 2018-03-28 2019-10-03 Qualcomm Incorporated Bandwidth-based selective memory channel connectivity on a system on chip
CN110870013A (zh) * 2017-08-07 2020-03-06 美光科技公司 在具有宽***接口的存储器中的多电平信令

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1136489C (zh) * 2001-01-12 2004-01-28 丽台科技股份有限公司 存储器转换装置及其接口卡、主机板与存储器模块接口
US7307809B2 (en) 2005-08-18 2007-12-11 Quantum Corporation Correlation servo for positioning recording head
US20070076008A1 (en) * 2005-09-30 2007-04-05 Osborne Randy B Virtual local memory for a graphics processor
US7743197B2 (en) * 2006-05-11 2010-06-22 Emulex Design & Manufacturing Corporation System and method for virtualizing PCIe devices
US7872936B2 (en) 2008-09-17 2011-01-18 Qimonda Ag System and method for packaged memory
WO2010111694A2 (en) 2009-03-27 2010-09-30 Sandforce Inc. Storage system logical block address de-allocation management and data hardening
US20140115596A1 (en) * 2010-08-25 2014-04-24 Et International, Inc. Codeletset representation, manipulatoin, and execution - method, system and apparatus
US8949502B2 (en) * 2010-11-18 2015-02-03 Nimble Storage, Inc. PCIe NVRAM card based on NVDIMM
WO2013028859A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
TWI676898B (zh) * 2013-12-09 2019-11-11 安然國際科技有限公司 分散式記憶體磁碟群集儲存系統運作方法
US20150243259A1 (en) 2014-02-26 2015-08-27 National Tsing Hua University Method and apparatus for transferring data in a computer
US10417554B2 (en) * 2014-05-22 2019-09-17 Lee J. Scheffler Methods and systems for neural and cognitive processing
US20160378704A1 (en) * 2015-06-26 2016-12-29 Intel Corporation Dynamically configure connection modes on a system based on host device capabilities
KR102400991B1 (ko) * 2015-12-30 2022-05-23 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
WO2018058358A1 (en) 2016-09-28 2018-04-05 Covidien Lp System and method for parallelization of cpu and gpu processing for ultrasound imaging devices
US20190088348A1 (en) * 2017-09-21 2019-03-21 Qualcomm Incorporated Memory test control for stacked ddr memory
US10719474B2 (en) * 2017-10-11 2020-07-21 Samsung Electronics Co., Ltd. System and method for providing in-storage acceleration (ISA) in data storage devices
KR102438991B1 (ko) * 2017-11-28 2022-09-02 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US11042315B2 (en) * 2018-03-29 2021-06-22 Intel Corporation Dynamically programmable memory test traffic router
EP3791236A4 (en) * 2018-05-07 2022-06-08 Strong Force Iot Portfolio 2016, LLC METHODS AND SYSTEMS FOR DATA COLLECTION, LEARNING AND STREAMING MACHINE SIGNALS FOR ANALYSIS AND MAINTENANCE USING THE INDUSTRIAL INTERNET OF THINGS
US10635580B2 (en) * 2018-07-09 2020-04-28 Western Digital Technologies, Inc. Buffering storage device data in a host memory buffer
US11256437B2 (en) * 2018-11-19 2022-02-22 Micron Technology, Inc. Data migration for memory operation
US10936525B2 (en) * 2019-05-10 2021-03-02 Achronix Semiconductor Corporation Flexible routing of network data within a programmable integrated circuit
US10707875B1 (en) * 2019-05-10 2020-07-07 Achronix Semiconductor Corporation Reconfigurable programmable integrated circuit with on-chip network
US10608640B1 (en) * 2019-05-10 2020-03-31 Achronix Semiconductor Corporation On-chip network in programmable integrated circuit
US10970248B2 (en) * 2019-05-10 2021-04-06 Achronix Semiconductor Corporation Processing of ethernet packets at a programmable integrated circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102215401A (zh) * 2010-04-01 2011-10-12 美国博通公司 一种用于视频处理的方法和***
WO2018038883A1 (en) * 2016-08-26 2018-03-01 Intel Corporation Double data rate command bus
US10162522B1 (en) * 2016-09-30 2018-12-25 Cadence Design Systems, Inc. Architecture of single channel memory controller to support high bandwidth memory of pseudo channel mode or legacy mode
US20190034097A1 (en) * 2017-07-25 2019-01-31 Samsung Electronics Co., Ltd. Coordinated near-far memory controller for process-in-hbm
CN110870013A (zh) * 2017-08-07 2020-03-06 美光科技公司 在具有宽***接口的存储器中的多电平信令
US20190306005A1 (en) * 2018-03-28 2019-10-03 Qualcomm Incorporated Bandwidth-based selective memory channel connectivity on a system on chip

Also Published As

Publication number Publication date
TW202138991A (zh) 2021-10-16
KR20210123175A (ko) 2021-10-13
CN111459864B (zh) 2021-11-30
US20210311886A1 (en) 2021-10-07
CN111459864A (zh) 2020-07-28
US11216393B2 (en) 2022-01-04

Similar Documents

Publication Publication Date Title
US11769534B2 (en) Flexible memory system with a controller and a stack of memory
JP5088967B2 (ja) 外側に高電力のチップを有するチップスタック
CN101770439B (zh) 电子***与其操作方法
US11769547B2 (en) Memory device transmitting and receiving data at high speed and low power
TWI759938B (zh) 高速且低功率傳輸及接收資料之記憶體裝置
US10282167B2 (en) Buffer, semiconductor apparatus and semiconductor system using the same
TWI732523B (zh) 一種存儲器件及其製造方法
US11264068B2 (en) Apparatuses and methods for semiconductor devices including clock signal lines
WO2023274032A1 (zh) 存储访问电路、集成芯片、电子设备及存储访问方法
US9600424B2 (en) Semiconductor chips, semiconductor chip packages including the same, and semiconductor systems including the same
CN114036086B (zh) 基于三维异质集成的串行接口存储芯片
US20040225830A1 (en) Apparatus and methods for linking a processor and cache
US11416425B2 (en) Memory
US10114587B2 (en) Memory device using extra read and write commands
US20240196633A1 (en) Memory device and system having multiple physical interfaces
US20240079036A1 (en) Standalone Mode
US20230333928A1 (en) Storage and access of metadata within selective dynamic random access memory (dram) devices
US20130191586A1 (en) Method for operating memory controller and system including the same
CN114528245A (zh) 应用于便携式移动终端的多媒体芯片架构与多媒体处理***及实现方法