KR102400991B1 - 반도체 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 어레이 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비한다. 상기 제어 로직 회로는 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고, 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에는 상기 제1 수와는 다른 제2 수의 메모리 셀들이 연결된다. 따라서 다양한 메모리 용량을 제공하면서 전류 소모를 감소시킬 수 있다.

Description

반도체 메모리 장치 및 이를 포함하는 메모리 시스템{Semiconductor memory device and memory system including the same}
본 발명은 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 칩셋(chipset)에서 요구하는 명령에 따라데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스
에 대응하는 메모리 셀에 저장된 데이터를 출력한다.
반도체 메모리 장치는 수천 만개 이상의 메모리 셀을 구비하고 있으며, 이러한 메모리 셀들의 집합을 일반적으로 메모리 뱅크(memory bank)라 한다. 반도체 메모리 장치 내에 구비되는 메모리 뱅크의 개수는 설계에 따라 달라질 수 있으나, 요즈음에는 반도체 메모리 장치의 대용량화를 위하여 메모리 뱅크의 개수가 늘어나고 있다. 메모리 뱅크의 개수가 늘어남에 따라 반도체 메모리 장치에서 소모되는 전류의 양도 증가한다.
이에 따라, 본 발명의 일 목적은 반도체 메모리 장치의 점유 면적을 증가시키지 않으면서 전류 소모를 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 상기 반도체 메모리 장치를 구비하는 메모리 시스템을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비한다. 상기 제어 로직 회로는 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고, 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에는 상기 제1 수와는 다른 제2 수의 메모리 셀들이 연결된다.
예시적인 실시예에 있어서, 상기 제1 수는 상기 제2 수의 두 배일 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치된 제1 세트의 메모리 셀들을 포함할 수 있다. 상기 제2 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제2 세트의 메모리 셀들을 포함할 수 있다. 상기 제1 세트의 메모리 셀들과 상기 제2 세트의 메모리 셀들은 동일한 타입의 DRAM 셀들일 수 있다.
상기 제1 세트의 메모리 셀들은 제1 비트라인 로딩을 가지고, 상기 제2 세트의 메모리 셀들은 상기 제1 비트라인 로딩보다 작은 제2 비트라인 로딩을 가질 수 있다.
예시적인 실시예에 있어서, 상기 제1 뱅크 어레이의 하나의 워드라인에는 제3 수의 메모리 셀들이 연결되고, 상기 제2 뱅크 어레이의 하나의 워드라인에는 제3 수와 다른 제4 수의 메모리 셀들이 연결될 수 있다.
상기 제3 수는 상기 제4 수보다 클 수 있다.
예시적인 실시예에 있어서, 상기 복수의 뱅크 어레이들은 적어도 상기 제1 뱅크 어레이를 적어도 포함하는 제1 뱅크 그룹 및 상기 제2 뱅크 어레이를 적어도 포함하는 제2 뱅크 그룹으로 그루핑될 수 있다.
상기 제1 뱅크 그룹은 적어도 제3 뱅크 어레이를 더 포함하고, 상기 제2 뱅크 그룹은 적어도 제4 뱅크 어레이를 더 포함할 수 있다. 상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고, 상기 제3 뱅크 어레이의 하나의 워드라인에는 제3 수의 메모리 셀들이 연결되고, 상기 제4 뱅크 어레이의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결되고, 상기 제4 뱅크 어레이의 하나의 워드라인에는 상기 제3 수보다 작은 제4 수의 메모리 셀들이 연결될 수 있다.
예시적인 실시예에 있어서, 상기 복수의 뱅크 어레이들은 적어도 상기 제1 뱅크 어레이를 적어도 포함하는 제1 뱅크 그룹, 상기 제2 뱅크 어레이를 적어도 포함하는 제2 뱅크 그룹, 제3 뱅크 그룹 및 제4 뱅크 그룹으로 그루핑될 수 있다. 상기 제1 뱅크 그룹은 제3 뱅크 어레이를 더 포함하고, 상기 제2 뱅크 그룹은 제4 뱅크 어레이를 더 포함하고, 상기 제3 뱅크 그룹은 제5 뱅크 어레이 및 제7 뱅크 어레이를 포함하고, 상기 제4 뱅크 그룹은 제6 뱅크 어레이 및 제8 뱅크 어레이를 포함할 수 있다.
상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고, 상기 제 4 내지 제 8 뱅크 어레이들 각각의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결될 수 있다.
상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고, 상기 제4 뱅크 어레이의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결되고, 상기 제5 뱅크 어레이 및 상기 제6 뱅크 어레이 각각의 하나의 비트라인에는 상기 제1 수 및 상기 제2 수와 다른 제3 수의 메모리 셀들이 연결되고, 상기 제5 뱅크 어레이 및 상기 제6 뱅크 어레이 각각의 하나의 비트라인에는 상기 제1 내지 상기 제3 수들과 다른 제4 수의 메모리 셀들이 연결될 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비한다. 상기 제어 로직 회로는 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 복수의 뱅크 어레이들 각각은 제1 서브 뱅크 어레이 및 제2 서브 뱅크 어레이를 포함한다. 상기 제1 서브 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고 , 상기 제2 서브 뱅크 어레이의 하나의 비트라인에는 제1 수보다 작은 제2 수의 메모리 셀들이 연결된다.
예시적인 실싱예에 있어서, 상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 상기 복수의 뱅크 어레이들이 형성되는 기판 상에서 서로 물리적으로 인접하게 배치될 수 있다.
상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 제1 로우 디코더와 제2 로우 디코더에 의하여 개별적으로 액세스될 수 있다.
상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 하나의 로우 디코더에 의하여 액세스될 수 있다.
상기 제1 서브 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제1 세트의 DRAM 메모리 셀들을 포함하고, 상기 제1 서브 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제2 세트의 DRAM 메모리 셀들을 포함할 수 있다. 상기 제1 세트의 메모리 셀들은 제1 비트라인 로딩을 가지고, 상기 제2 세트의 메모리 셀들은 상기 제1 비트라인 로딩보다 작은 제2 비트라인 로딩을 가질 수 있다.
예시적인 실시예에 있어서, 상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 상기 복수의 뱅크 어레이들이 형성되는 기판 상에서 서로 물리적으로 격리되어 배치될 수 있다.
상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 외부의 메모리 컨트롤러에 연속적인 어드레스 스페이스를 제공할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어한다. 상기 적어도 하나의 반도체 메모리 장치는 메모리 셀 어레이 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 뱅크 어레이들을 구비한다. 상기 제어 로직 회로는 상기 메모리 셀 어레이에 대한 액세스를 제어한다. 상기 복수의 뱅크 어레이들 각각은 제1 서브 뱅크 어레이 및 제2 서브 뱅크 어레이를 포함한다. 상기 제1 서브 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고 , 상기 제2 서브 뱅크 어레이의 하나의 비트라인에는 제1 수보다 작은 제2 수의 메모리 셀들이 연결된다.
예시적인 실시예에 있어서, 상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 상기 복수의 뱅크 어레이들이 형성되는 기판 상에서 서로 물리적으로 격리되어 배치되고, 상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 상기 메모리 컨트롤러에 연속적인 어드레스 스페이스를 제공한다.
본 발명의 예시적인 실시예들에 따르면, 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 개수와 제2 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 개수를 달리하여 메모리 셀 어레이를 구성함으로써 전류 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 배치를 나타낸다.
도 5는 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 제2 뱅크 어레이를 나타낸다.
도 7은 도 3 및 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이의 배치를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 일예이다.
도 9a는 도 7의 제1 뱅크 어레이에서 하나의 서브 어레이 블록을 나타낸다.
도 9b는 도 3 및 도 4의 제1 뱅크 어레이에서 하나의 서브 어레이 블록을 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 12는 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 13은 본 발명의 실시예에들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예에들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 15는 도 14의 반도체 메모리 장치에서 제1 뱅크의 제1 서브 뱅크 어레이와 제2 서브 뱅크 어레이를 나타낸다.
도 16은 도 14의 반도체 메모리 장치에서 비트라인과 워드라인 배치 구조의 예를 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 전자 시스템을 나타내는 블록도이다.
도 1을 참조하면, 전자 시스템(10)은 호스트(20) 및 메모리 시스템(30)을 포함할 수 있다. 메모리 시스템(30)은 메모리 컨트롤러(100) 및 복수의 반도체 메모리 장치들(200a~200k)을 포함할 수 있다.
호스트(20)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(30)과 통신할 수 있다. 또한 호스트(20)와 메모리 시스템(30)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 30)의 동작을 전반적으로 제어하며, 호스트(20)와 메모리 장치들(200a~200k) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트(20)의 요청에 따라 반도체 메모리 장치들(200a~200k)을 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치들(200a~200k)을 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치들(200a~200k)의 동작을 제어한다.
실시예에 따라, 반도체 메모리 장치들(200a~200k) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 메모리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 2에서는 메모리 컨트롤러(100)에 대응되는 하나의 반도체 메모리 장치(200a)만을 예로 들어 설명한다.
도 2를 참조하면, 메모리 시스템(30)은 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)를 포함할 수 있다. 메모리 컨트롤러(100)와 반도체 메모리 장치(200a)는 각각 대응하는 커맨드 핀(101, 201), 어드레스 핀(102, 202) 및 데이터 핀(103, 203)을 통하여 서로 연결될 수 있다. 커맨드 핀(101, 201)들은 커맨드 전송선(TL1)을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들(102, 202)은 어드레스 전송선(TL2)을 통하여 어드레스 신호(ADDR)를 전송하고, 데이터 핀들(103, 203)은 데이터 전송선(TL3)을 통하여 데이터(DQ)를 교환할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(100)는 호스트(20)의 요청에 기초하여 데이터 핀(103, 203)을 통해 반도체 메모리 장치(200a)로 데이터를 입력하거나 반도체 메모리 장치(200a)로부터 데이터를 출력할 수 있다. 또한, 메모리 컨트롤러(100)는 어드레스 핀(102, 202)을 통해 반도체 메모리 장치(200a)로 어드레스를 입력할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 3을 참조하면, 반도체 메모리 장치(200a)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 리프레쉬 카운터(245)를 포함할 수 있다.
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인들과 복수의 비트라인들 및 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 동적 메모리 셀들을 포함할 수 있다. 도 3에는 8개의 뱅크들을 포함하는 반도체 메모리 장치(200a)의 예가 도시되어 있으나, 실시예에 따라, 반도체 메모리 장치(200a)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 컬럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 컬럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 반도체 메모리 장치(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 반도체 메모리 장치(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(200a)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 3의 반도체 메모리 장치의 배치를 나타낸다.
도 4를 참조하면, 반도체 메모리 장치(200a)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(301~308)을 포함한다. 복수의 뱅크들(301~308) 각각은, 복수의 워드라인들, 복수의 비트라인들, 그리고 워드라인들과 비트라인들 사이의 교차점에 배치되는 복수개의 메모리 셀들을 포함할 수 있다.
복수의 뱅크들(301~308)에서, 제1 뱅크(301)는 제1 뱅크 어레이(310) 로우 디코더(260a), 감지 증폭기(285a) 및 칼럼 디코더(270a)를 포함할 수 있다. 제2 뱅크(302)는 제2 뱅크 어레이(320) 로우 디코더(260b), 감지 증폭기(285b) 및 칼럼 디코더(270b)를 포함할 수 있다. 제3 내지 제8 뱅크들(303~308) 각각의 구성은 제1 및 제2 뱅크들(301, 302) 각각의 구성과 유사할 수 있다. 로우 디코더(260a)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스들(RA)을 수신할 수 있다. 칼럼 디코더(270a)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(301~308) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
도 5는 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WL2m, m은 2이상의 정수), 복수개의 비트라인들(BL1~BL2n, n은 2이상의 정수), 그리고 워드라인들(WL1~WL2m)과 비트라인들(BL1~BL2n) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제1 뱅크 어레이(310)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제1 뱅크 어레이(310)의 칼럼들(columns)이라고 정할 수 있다.
도 5의 제1 뱅크 어레이(310)에서 하나의 비트라인(BL)에는 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인(WL)에는 n 개의 메모리 셀들이 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 제2 뱅크 어레이를 나타낸다.
도 6을 참조하면, 제2 뱅크 어레이(320)는 복수개의 워드라인들(WL1~WL2p, p은 2이상의 정수), 복수개의 비트라인들(BL1~BL2q, q는 2이상의 정수), 그리고 워드라인들(WL1~WL2p)과 비트라인들(BL1~BL2q) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 각 메모리 셀(MC)은 DRAM 셀 구조를 갖는다. 메모리 셀들(MCs)이 연결되는 워드라인들(WLs)을 제2 뱅크 어레이(320)의 로우들(rows)이라고 정의하고, 메모리 셀들(MCs)이 연결되는 비트라인들(BLs)을 제2 뱅크 어레이(320)의 칼럼들(columns)이라고 정할 수 있다.
도 6의 제1 뱅크 어레이(310)에서 하나의 비트라인(BL)에는 p 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인(WL)에는 q 개의 메모리 셀들이 연결될 수 있다.
도 5 및 도 6에서 m은 p 보다 클 수 있고, n은 q보다 클 수 있다. 즉 제1 뱅크 어레이(310)의 페이즈 사이즈는 제2 뱅크 어레이(320)의 페이즈 사이즈보다 클 수 있고, 제1 뱅크 어레이(310)의 하나의 비트라인에는 제1 수(즉, m)의 메모리 셀들이 연결될 수 있고, 제1 뱅크 어레이(310)의 하나의 비트라인에는 제2 수(즉, p)의 메모리 셀들이 연결될 수 있다. 예시적인 실시예에 있어서, m은 p의 두 배일 수 있고, n은 q의 두 배일 수 있다. 즉 도 3 및 도 4의 반도체 메모리 장치에서, 복수의 뱅크 어레이들(310~380) 중 제1 뱅크 어레이(310)의 하나의 비트라인에 연결되는 메모리 셀들의 수 및 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이(320)의 하나의 비트라인에 연결되는 수 및 하나의 워드라인에 연결되는 메모리 셀들의 수보다 각각 클 수 있다.
도 7은 도 3 및 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이의 배치를 나타낸다.
도 7을 참조하면, 제1 뱅크 어레이(310)에는 제1 방향(D1)으로 I개, 제1 방향(D1)과 직교하는 제2 방향(D2)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인과, 복수의 워드라인과, 비트라인과 워드라인이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWD)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWD)에는, 서브 워드라인 드라이버들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
도 8은 본 발명의 실시예들에 따른 도 7의 제1 뱅크 어레이의 부분을 보다 상세히 나타내는 일예이다.
도 7 및 도 8을 참조하면, 제1 뱅크 어레이(310)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다.
서브 어레이 블록(SCB)은 행 방향으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버(500)들을 포함한다. 도 8에 도시된 바와 같이, 서브 워드라인 드라이버(500)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSA)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기(BLSA)들을 포함한다. 비트라인 감지 증폭기(BLSA)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍에 제공할 수 있다. 도 8에 도시된 바와 같이, 비트라인 감지 증폭기(BLSA)들은 교대로 서브 어레이 블록(SCB)의 위쪽과 아래쪽에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSA)들, 서브 워드라인 드라이버 영역(SWD)들 및 서브 어레이 블록(SCB)에 인접하여 컨졍션 영역(CONJ)들이 배치된다. 컨졍션 영역(CONJ)들에는 파워 선택 스위치들(510, 520, 530, 540)이 배치될 수 있다.
파워 선택 스위치(510)는 워드라인(WL2)을 구동하는 서브 워드라인 드라이버(550)에 연결되고, 파워 선택 스위치(520)는 워드라인(WL4)을 구동하는 서브 워드라인 드라이버(560)에 연결되고, 파워 선택 스위치(550)는 워드라인(WL1)을 구동하는 서브 워드라인 드라이버(570)에 연결되고, 파워 선택 스위치(540)는 워드라인(WL3)을 구동하는 서브 워드라인 드라이버(580)에 연결될 수 있다.
도 3 및 도 4의 반도체 메모리 장치(200a)의 제2 뱅크 어레이(320)도 도 7의 제1 뱅크 어레이(310)와 실질적으로 유사한 배치를 가질 수 있다. 다만 제1 뱅크 어레이(310)의 하나의 서브 어레이 블록의 하나의 비트라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이(320)의 하나의 서브 어레이 블록의 하나의 비트라인에 연결되는 메모리 셀들의 수보다 클 수 있다. 또한, 제1 뱅크 어레이(310)의 하나의 서브 어레이 블록의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이(320)의 하나의 서브 어레이 블록의 하나의 워드라인에 연결되는 메모리 셀들의 수보다 클 수 있다.
도 9a는 도 7의 제1 뱅크 어레이에서 하나의 서브 어레이 블록을 나타내고, 도 9b는 도 3 및 도 4의 제1 뱅크 어레이에서 하나의 서브 어레이 블록을 나타낸다.
도 9a 및 도 9b를 참조하면, 제1 뱅크 어레이(310)의 하나의 서브 어레이 블록(SCB1)의 하나의 비트라인에 연결되는 메모리 셀들의 수(NCB1)는 제2 뱅크 어레이(320)의 하나의 서브 어레이 블록(SCB2)의 하나의 비트라인에 연결되는 메모리 셀들의 수(NCB2)보다 클 수 있고, 제1 뱅크 어레이(310)의 하나의 서브 어레이 블록(SCB1)의 하나의 워드라인에 연결되는 메모리 셀들의 수(NCW1)는 제2 뱅크 어레이(320)의 하나의 서브 어레이 블록(SCB2)의 하나의 워드라인에 연결되는 메모리 셀들의 수(NCW2)보다 클 수 있다.
도 10은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 3, 도 4 및 도 10을 참조하면, 제1 내지 제8 뱅크 어레이들(310~380)은 제1 뱅크 그룹(BG11)과 제2 뱅크 그룹(BG12)로 그루핑될 수 있다.
제1 뱅크 그룹(BG11)은 제1 뱅크 어레이(310), 제3 뱅크 어레이(330), 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370)를 포함할 수 있다. 제2 뱅크 그룹(BG12)은 제2 뱅크 어레이(320), 제4 뱅크 어레이(340), 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380)를 포함할 수 있다.
하나 이상의 뱅크들이 하나의 뱅크 그룹으로 정의될 수 있으며, 하나의 뱅크 그룹에 속하는 뱅크들은 데이터 입출력 라인을 공유할 수 있다. 도 10에 도시된 바와 같이, 하나의 뱅크 그룹(Bank Group)에 포함되는 다수의 뱅크들(Bank)은 데이터를 입출력 하기 위한 글로벌 입출력 라인(GIO)을 공유할 수 있다. 제1 뱅크 그룹(BG11)은 제1 글로벌 입출력 라인(GIO11)에 연결되고, 제2 뱅크 그룹(BG12)는 제1 글로벌 입출력 라인(GIO11)에 연결될 수 있다.
제1 뱅크 그룹(BG11)의 제3 뱅크 어레이(330), 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370) 각각은 제1 뱅크 어레이(310)와 실질적으로 동일한 구조를 가질 수 있다. 즉 제3 뱅크 어레이(330), 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370) 각각의 하나의 비트라인에는 도 5를 참조하여 설명한 바와 같이 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인에는 n 개의 메모리 셀들이 연결될 수 있다.
또한 제2 뱅크 그룹(BG12)의 제4 뱅크 어레이(340), 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380) 각각은 제2 뱅크 어레이(320)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 제4 뱅크 어레이(340), 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380) 각각의 하나의 비트라인에는 도 6을 참조하여 설명한 바와 같이, p 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인에는 q 개의 메모리 셀들이 연결될 수 있다.
도 10에서와 같이 제1 뱅크 그룹(BG11)의 뱅크 어레이들과 제2 뱅크 그룹(BG12)의 뱅크 어레이들의 하나의 비트라인에 연결되는 메모리 셀들의 수와 페이지 사이즈를 서로 다르게 구성하면, 모든 뱅크 어레이들의 하나의 비트라인에 연결되는 메모리 셀들의 수와 페이지 사이즈를 동일하게 구성하는 경우에 비하여 거의 유사한 데이터 저장 커버리지를 제공하면서 IDD0/IDD3/IDD5와 같은 전류 소모를 감소시킬 수 있다.
또한 제1 뱅크 그룹(BG11)의 제1 뱅크 어레이(310), 제3 뱅크 어레이(330), 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370)들 각각은 제2 뱅크 그룹(BG12)의 제2 뱅크 어레이(320), 제4 뱅크 어레이(340), 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380)들 각각보다 더 큰 비트라인 로딩과 더 큰 워드라인 로딩을 가질 수 있다. 따라서 제2 뱅크 그룹(BG12)의 뱅크 어레이들을 액세스하는 시간이 제1 뱅크 그룹(BG11)의 뱅크 어레이들을 액세스하는 시간보다 더 짧을 수 있다. 그러므로 액세스 빈도수가 높은 데이터들은 제2 뱅크 그룹(BG12)의 뱅크 어레이들에 저장하고, 액세스 빈도수가 낮은 데이터들은 제1 뱅크 그룹(BG11)의 뱅크 어레이들에 저장하면, 반도체 메모리 장치(200a)의 동작 속도를 높이면서 전류 소모를 감소시킬 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 3, 도 4 및 도 11을 참조하면, 제1 내지 제8 뱅크 어레이들(310~380)은 제1 뱅크 그룹(BG21) 내지 제4 뱅크 그룹(BG24)으로 그루핑될 수 있다.
제1 뱅크 그룹(BG21)은 제1 뱅크 어레이(310) 및 제3 뱅크 어레이(330)를 포함할 수 있고, 제2 뱅크 그룹(BG22)은 제2 뱅크 어레이(320) 및 제4 뱅크 어레이(340)를 포함할 수 있고, 제3 뱅크 그룹(BG23)은 제 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370)를 포함할 수 있고, 제4 뱅크 그룹(BG24)은 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380)를 포함할 수 있다.
제1 뱅크 그룹(BG21)은 제1 글로벌 입출력 라인(GIO21)에 연결되고, 제2 뱅크 그룹(BG22)은 제2 글로벌 입출력 라인(GIO22)에 연결되고, 제3 뱅크 그룹(BG23)은 제3 글로벌 입출력 라인(GIO23)에 연결되고, 제4 뱅크 그룹(BG24)은 제4 글로벌 입출력 라인(GIO24)에 연결될 수 있다.
제1 뱅크 그룹(BG21)의 제3 뱅크 어레이(330)는 제1 뱅크 어레이(310)와 실질적으로 동일한 구조를 가질 수 있다. 즉 제3 뱅크 어레이의 하나의 비트라인에는 도 5를 참조하여 설명한 바와 같이 m 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인에는 n 개의 메모리 셀들이 연결될 수 있다.
제2 뱅크 그룹(BG22)의 제4 뱅크 어레이(340), 제3 뱅크 그룹(BG23)의 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370), 제4 뱅크 그룹(BG24)의 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380) 각각은 제2 뱅크 어레이(320)와 실질적으로 동일한 구조를 가질 수 있다. 즉, 제4 뱅크 어레이(340), 제5 뱅크 어레이(350), 제7 뱅크 어레이(370), 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380) 각각의 하나의 비트라인에는 도 6을 참조하여 설명한 바와 같이, p 개의 메모리 셀들이 연결될 수 있고, 하나의 워드라인에는 q 개의 메모리 셀들이 연결될 수 있다.
도 12는 본 발명의 실시예들에 따른 도 3 및 도 4의 반도체 메모리 장치에서 뱅크 어레이들이 그루핑되는 일 예를 나타낸다.
도 3, 도 4 및 도 12를 참조하면, 제1 내지 제8 뱅크 어레이들(310~380)은 제1 뱅크 그룹(BG31) 내지 제4 뱅크 그룹(BG34)으로 그루핑될 수 있다.
제1 뱅크 그룹(BG31)은 제1 뱅크 어레이(310) 및 제3 뱅크 어레이(330)를 포함할 수 있고, 제2 뱅크 그룹(BG32)은 제2 뱅크 어레이(320) 및 제4 뱅크 어레이(340)를 포함할 수 있고, 제3 뱅크 그룹(BG33)은 제 제5 뱅크 어레이(350) 및 제7 뱅크 어레이(370)를 포함할 수 있고, 제4 뱅크 그룹(BG34)은 제6 뱅크 어레이(360) 및 제8 뱅크 어레이(380)를 포함할 수 있다.
제1 뱅크 그룹(BG31)은 제1 글로벌 입출력 라인(GIO31)에 연결되고, 제2 뱅크 그룹(BG32)은 제2 글로벌 입출력 라인(GIO32)에 연결되고, 제3 뱅크 그룹(BG33)은 제3 글로벌 입출력 라인(GIO33)에 연결되고, 제4 뱅크 그룹(BG34)은 제4 글로벌 입출력 라인(GIO34)에 연결될 수 있다.
도 12의 실시예에서 제1 뱅크 그룹(BG31) 내지 제4 뱅크 그룹(BG34) 각각의 뱅크 어레이들은 서로 동일한 페이지 사이즈와 동일한 비트라인 당 메모리 셀들의 수를 가질 수 있고, 뱅크 그룹 별로 서로 다른 페이지 사이즈와 서로 다른 비트라인당 메모리 셀들의 수를 가질 수 있다.
도 13은 본 발명의 실시예에들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 13을 참조하면, 반도체 메모리 장치(400a)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(410a~480a)을 포함한다. 복수의 뱅크들(410a~480a) 각각은, 복수개의 워드라인들, 복수개의 비트라인들, 그리고 워드라인들과 비트라인들 사이의 교차점에 배치되는 복수개의 메모리 셀들을 포함한다. 각 메모리 셀은 DRAM 셀 구조를 갖는다.
도 13에서는 반도체 메모리 장치(400a)가 8개의 뱅크들로 구성되는 예에 대하여 설명된다. 반도체 메모리 장치(400a)는 8개의 뱅크들(410a~480a) 이외에 다양한 수의 뱅크들을 포함할 수 있다.
복수의 뱅크들(410a~480a)에서, 제1 뱅크(410a)는 제1 서브 뱅크 어레이(411), 제2 서브 뱅크 어레이(412), 제1 로우 디코더(413), 제2 로우 디코더(414), 제1 칼럼 디코더(415), 그리고 제2 칼럼 디코더(416)를 포함할 수 있다. 또한 제2 뱅크(420)는 제1 서브 뱅크 어레이(421), 제2 서브 뱅크 어레이(422), 제1 로우 디코더(423), 제2 로우 디코더(424), 제1 칼럼 디코더(425), 그리고 제2 칼럼 디코더(426)를 포함할 수 있다. 제3 내지 제8 뱅크들(430~480) 각각의 구성은 제1 및 제2 뱅크들(410, 420) 각각의 구성과 동일하다. 제1 로우 디코더(113)와 제2 로우 디코더(114)는 뱅크 어드레스(BANK_ADDR)와 로우 어드레스(RA)를 수신할 수 있다. 제1 칼럼 디코더(115)와 제2 칼럼 디코더(116)는 칼럼 어드레스들(미도시)을 수신할 수 있다. 뱅크 어드레스(BANK_ADDR)에 따라 다수개의 뱅크들(410~480) 중 하나의 뱅크가 선택되고, 로우 어드레스들(RA)과 칼럼 어드레스들(미도시)에 따라 선택된 뱅크 내 메모리 셀들이 어드레싱될 수 있다.
제1 뱅크(410)는 제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)로 구분될 수 있다. 제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)는 메모리 셀들의 워드라인들이 배열되는 방향, 즉 로우 방향으로 배열되는 것을 볼 수 있다. 제1 서브 뱅크 어레이(411)는 제1 로우 디코더(413)와 제1 칼럼 디코더(415)에 연결될 수 있다. 제1 서브 뱅크 어레이(411)의 메모리 셀들은 제1 로우 디코더(413)와 제1 칼럼 디코더(415)에 의해 어드레싱될 수 있다. 제2 서브 뱅크 어레이(412)는 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 연결될 수 있다. 제2 서브 뱅크 어레이(412)의 메모리 셀들은 제2 로우 디코더(414)와 제2 칼럼 디코더(416)에 의해 어드레싱될 수 있다.
제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)는, 제1 로우 디코더(413)와 제2 로우 디코더(414)로 제공되는 로우 어드레스 신호(RA) 중 어느 하나의 비트에 의해 선택될 수 있다. 예컨대, 로우 어드레스 신호의 MSB 신호에 의해 제1 서브 뱅크 어레이(411) 또는 제2 서브 뱅크 어레이(112)가 선택될 수 있다.
제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)는 각각의 데이터 라인 센스 앰프 블록(417, 418)과 연결되고, 서로 독립된 데이터 입출력 라인들(I/O1, I/O2)과 연결될 수 있다. 제1 서브 뱅크 어레이(411)에서 독출된 데이터는 제1 데이터 라인 센스 앰프 블록(417)과 제1 데이터 입출력 라인들(I/O1)을 통하여 출력될 수 있다. 제2 서브 뱅크 어레이(412)에서 독출된 데이터는 제2 데이터 라인 센스 앰프(418)와 제2 데이터 입출력 라인들(I/O2)을 통하여 출력될 수 있다.
제1 서브 뱅크 어레이(411)의 하나의 비트라인에 연결되는 메모리 셀들의 수는 제2 서브 뱅크 어레이(412)의 하나의 비트라인에 연결되는 메모리 셀들의 수보다 클 수 있고, 제1 서브 뱅크 어레이(411)의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 서브 뱅크 어레이(412)의 하나의 워드라인에 연결되는 메모리 셀들의 수보다 클 수 있다. 즉 제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)는 서로 다른 데이터 저장 용량을 가질 수 있다.
도 14는 본 발명의 실시예에들에 따른 반도체 메모리 장치의 예를 나타내는 블록도이다.
도 14를 참조하면, 반도체 메모리 장치(400b)는 복수개의 메모리 셀들이 행들 및 열들로 배열되는 복수의 뱅크들(410b~480b)을 포함한다. 복수의 뱅크들(410b~480b) 각각은, 복수개의 워드라인들, 복수개의 비트라인들, 그리고 워드라인들과 비트라인들 사이의 교차점에 배치되는 복수개의 메모리 셀들을 포함한다. 각 메모리 셀은 DRAM 셀 구조를 갖는다.
복수의 뱅크들(410b~480b)에서, 제1 뱅크(410a)는 제1 서브 뱅크 어레이(411), 제2 서브 뱅크 어레이(412), 로우 디코더(413b), 제1 칼럼 디코더(415), 그리고 제2 칼럼 디코더(416)를 포함할 수 있다. 또한 제2 뱅크(420b)는 제1 서브 뱅크 어레이(421), 제2 서브 뱅크 어레이(422), 로우 디코더(423b), 제1 칼럼 디코더(425), 그리고 제2 칼럼 디코더(426)를 포함할 수 있다. 제3 내지 제8 뱅크들(430b~480b) 각각의 구성은 제1 및 제2 뱅크들(410b, 420b) 각각의 구성과 동일하다.
도 14에서 복수의 뱅크들(410b~480b) 각각은 하나의 로우 디코더를 제1 서브 뱅크 어레이와 제2 서브 뱅크 어레이가 공유한다는 점이 도 13의 복수의 뱅크들(410a~480a) 각각과 차이가 있다.
즉 도 14에서는 제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)가 하나의 로우 디코더(413b)에 의하여 액세스될 수 있다.
도 15는 도 14의 반도체 메모리 장치에서 제1 뱅크의 제1 서브 뱅크 어레이와 제2 서브 뱅크 어레이를 나타낸다.
도 15를 참조하면, 제1 서브 뱅크 어레이(411)의 하나의 비트라인에 연결되는 메모리 셀들의 수(NCB3)는 제2 서브 뱅크 어레이(412)의 하나의 비트라인에 연결되는 메모리 셀들의 수(NCB4)보다 클 수 있고, 제1 서브 뱅크 어레이(411)의 하나의 워드라인에 연결되는 메모리 셀들의 수(NCW3)는 제2 서브 뱅크 어레이(412)의 하나의 워드라인에 연결되는 메모리 셀들의 수(NCW4)보다 클 수 있다.
도 16은 도 14의 반도체 메모리 장치에서 비트라인과 워드라인 배치 구조의 예를 나타낸다.
도 14 및 도 16을 참조하면, 제1 뱅크(410)는 로우 디코더(413b)를 사이에 두고 이격적으로 배치된 제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(413)를 포함할 수 있다.
로우 디코더(413b)로부터 연장된 워드라인(WLi)은 제1 서브 뱅크 어레이(411)에 배치되고, 로우 디코더(413b)로부터 연장된 워드라인(WLj)은 제2 서브 뱅크 어레이(412)에만 배치된다. 따라서, 로우 디코더(413b)에 의해 상기 워드라인(WLj)이 선택되면, 상기 워드라인(WLj)에 연결된 제1 서브 뱅크 어레이(411) 내의 메모리 셀들이 액세스된다. 또한, 로우 디코더(413b)에 의해 상기 워드라인(WLj)이 선택되면, 상기 워드라인(WLj)에 연결된 제2 서브 뱅크 어레이(413) 내의 메모리 셀들이 액세스된다.
상기 워드라인(WLj)에 연결된 제2 서브 뱅크 어레이(413) 내의 메모리 셀들의 개수는 상기 워드라인(WLj)에 연결된 제1 서브 뱅크 어레이(411) 내의 메모리 셀들의 개수보다 작으므로, 제2 서브 뱅크 어레이(413)의 워드라인 로딩은 상대적으로 작다.
제2 서브 뱅크 어레이(413)의 비트라인(BLj)당 셀의 개수는 제1 서브 뱅크 어레이(411)의 비트라인(BLj)당 셀의 개수보다 작다. 따라서, 제2 서브 뱅크 어레이(413)의 비트라인 로딩은 제1 서브 뱅크 어레이(411)의 비트라인 로딩보다 작으므로, 제2 서브 뱅크 어레이(413)에서의 독출 또는 기입 동작 스피드는 제1 서브 뱅크 어레이(411)에서의 독출 또는 기입 동작 스피드보다 빠르다.
제1 서브 뱅크 어레이(411)와 제2 서브 뱅크 어레이(412)는 물리적으로 분리되어 배치되나 연속된 어드레스 스페이스(Y0~Ymax)를 외부의 메모리 컨트롤러에 제공할 수 있다. 제2 서브 뱅크 어레이(412)는 하위 어드레스 스페이스(Y0~Yt-1, t는 3이상의 정수)를 제공하고, 제1 서브 뱅크 어레이(411)는 하위 어드레스 스페이스(Y0~Yt-1, t는 3이상의 정수)에 연속하는 상위 어드레스 스페이스(Yt-1~Ymax)를 제공할 수 있다.
제1 서브 뱅크 어레이(411)의 비트라인(BLi)은 비트라인 센스앰프(미도시)를 통해 컬럼 선택라인(CSLi)과 연결되고, 제2 서브 뱅크 어레이(412)의 비트라인(BLj)은 비트라인 센스앰프를 통해 컬럼 선택라인(CSLi)과 연결된다.
유사하게, 상기 워드라인들(WLj, WLj)이 동시에 활성화된 후 상기 컬럼 선택라인들(CSLj, CSLj)이 동시에 선택된다고 하더라도, 독출 동작에서 제2 서브 뱅크 어레이(412)의 메모리 셀에 저장된 데이터는 제1 서브 뱅크 어레이(411)의 메모리 셀에 저장된 데이터보다 빠르게 독출될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
메모리의 집적도가 커지면서, 하나의 뱅크에 포함되는 메모리 셀의 양이 증가하게 된다. 따라서 하나의 뱅크 안에서도 메모리 셀과 입출력 패드의 거리에 따라 데이터의 입출력 시간에 차이가 생기는 문제점이 발생된다. 이를 극복하기 위해, 스플릿 뱅크 구조는 어느 한 뱅크(Bank)를 여러 개로 분산하여 배치한다. 즉, 뱅크를 입출력 그룹에 따라 여러 개로 스플릿하고, 스플릿된 뱅크들을 여러 영역에 분산하여 배치한다.
도 17을 참조하면, 반도체 메모리 장치(400c)는 8 개의 뱅크를 포함할 수 있고, 각 뱅크는 반도체 기판 상에서 두 개씩 스플릿되어 배치될 수 있다. 제1 영역(401)에 배치되는 제1 서브 뱅크 어레이(411)와 제3 영역(403)에 배치되는 제2 서브 뱅크 어레이(412)가 제1 뱅크 어레이를 구성할 수 있고, 제2 영역(402)에 배치되는 제1 서브 뱅크 어레이(421)와 제4 영역(404)에 배치되는 제2 서브 뱅크 어레이(422)가 제2 뱅크 어레이를 구성할 수 있고, 제1 영역(401)에 배치되는 제1 서브 뱅크 어레이(431)와 제3 영역(403)에 배치되는 제2 서브 뱅크 어레이(432)가 제3 뱅크 어레이를 구성할 수 있고, 제2 영역(402)에 배치되는 제1 서브 뱅크 어레이(441)와 제4 영역(404)에 배치되는 제2 서브 뱅크 어레이(442)가 제2 뱅크 어레이를 구성할 수 있다.
또한 제1 영역(401)에 배치되는 제1 서브 뱅크 어레이(451)와 제3 영역(403)에 배치되는 제2 서브 뱅크 어레이(452)가 제5 뱅크 어레이를 구성할 수 있고, 제2 영역(402)에 배치되는 제1 서브 뱅크 어레이(461)와 제4 영역(404)에 배치되는 제2 서브 뱅크 어레이(462)가 제6 뱅크 어레이를 구성할 수 있고, 제1 영역(401)에 배치되는 제1 서브 뱅크 어레이(471)와 제3 영역(403)에 배치되는 제2 서브 뱅크 어레이(472)가 제7 뱅크 어레이를 구성할 수 있고, 제2 영역(402)에 배치되는 제1 서브 뱅크 어레이(481)와 제4 영역(404)에 배치되는 제2 서브 뱅크 어레이(482)가 제2 뱅크 어레이를 구성할 수 있다.
제1 서브 뱅크 어레이들(411, 431)은 로우 디코더(433)와 칼럼 디코더(435)에 의하여 액세스되고, 제1 서브 뱅크 어레이들(451, 471)은 로우 디코더(453)와 칼럼 디코더(455)에 의하여 액세스될 수 있다. 제1 서브 뱅크 어레이들(421, 441)은 로우 디코더(443)와 칼럼 디코더(445)에 의하여 액세스되고 제1 서브 뱅크 어레이들(461, 481)은 로우 디코더(483)와 칼럼 디코더(485)에 의하여 액세스될 수 있다.
제2 서브 뱅크 어레이들(412, 432)은 로우 디코더(434)와 칼럼 디코더(436)에 의하여 액세스되고, 제2 서브 뱅크 어레이들(452, 472)은 로우 디코더(474)와 칼럼 디코더(476)에 의하여 액세스될 수 있다. 제2 서브 뱅크 어레이들(422, 442)은 로우 디코더(444)와 칼럼 디코더(446)에 의하여 액세스되고 제2 서브 뱅크 어레이들(462, 482)은 로우 디코더(484)와 칼럼 디코더(484)에 의하여 액세스될 수 있다.
반도체 메모리 장치(400c)의 센터 부분에 장방향으로 주변 영역(490)이 위치한다. 주변 영역(490)에는 각 뱅크들에 대한 메모리 동작을 위한 신호들이 입출력되는 복수의 패드들(491, 192, 493, 494)이 배치된다.
제1 뱅크 어레이의 제1 서브 뱅크 어레이(411)는 데이터 입출력 시에 패드들(491)을 이용할 수 있고, 제1 뱅크 어레이의 제2 서브 뱅크 어레이(412)는 데이터 입출력 시에 패드들(493)을 이용할 수 있다.
또한 제1 서브 뱅크 어레이(411)의 하나의 비트라인에 연결되는 메모리 셀들의 수는 제1 서브 뱅크 어레이(412)의 하나의 비트라인에 연결되는 메모리 셀들의 수보다 클 수 있고, 제1 서브 뱅크 어레이(411)의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제1 서브 뱅크 어레이(412)의 하나의 워드라인에 연결되는 메모리 셀들의 수보다 클 수 있다.
도 17에서와 같이, 하나의 뱅크에 포함되는 제1 서브 뱅크 어레이와 제2 서브 뱅크 어레이를 반도체 기판의 서로 다른 영역에 분산 배치하고, 제1 서브 뱅크 어레이와 제2 서브 뱅크 어레이의 데이터 저장 용량을 달리하면 다양한 입출력 대역폭을 제공하면서 전류 소모를 감소시킬 수 있다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 나타내는 구조도이다.
도 18에 도시된 바와 같이, 반도체 메모리 장치(600)는 다수의 반도체 레이어들(LA1 내지 LAs, s는 2 이상의 정수)을 구비할 수 있으며, 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 칩인 것으로 가정하며 또한 나머지 반도체 레이어들(LA2 내지 LAs)은 슬레이브 칩인 것으로 가정한다. 다수의 반도체 레이어들(LA1 내지 LAs)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 칩(LA1)은 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신한다. 마스터 칩으로서 제1 반도체 레이어(610)와 슬레이브 칩으로서 제s 반도체 레이어(620)를 중심으로 하여 반도체 장치(600)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(610)는 슬레이브 칩들에 구비되는 제1 메모리 영역(621)과 제2 메모리 영역(622)을 구동하기 위한 각종 주변 회로들을 구비한다. 예컨데, 제1 반도체 레이어(610)는 메모리의 워드라인을 구동하기 위한 로우 드라이버(X-Driver, 6101)와, 메모리의 비트라인을 구동하기 위한 칼럼 드라이버(Y-Driver, 6102)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부(6103), 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼(6104)와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼(6105) 등을 구비할 수 있다. 제1 메모리 영역(621)과 제2 메모리 영역(622)은 도 5 및 도 6을 참조하여 설명한 복수의 메모리 셀들을 포함할 수 있다.
또한 제1 반도체 레이어(610)는 제어 로직(6107)을 더 포함할 수 있다. 제어 로직(6107)은 메모리 컨트롤러(미도시)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(Memory region)에 대한 액세스를 제어할 수 있다.
한편, 제s 반도체 레이어(620)는, 제1 메모리 영역(621), 제2 메모리 영역(622)과 메모리 영역들(621, 622)의 데이터의 독출/기입을 위한 기타 주변 회로들, 예컨데 로우 디코더, 칼럼 디코더, 비트라인 센스앰프 등(미도시)이 배치되는 주변회로 영역(623)을 구비할 수 있다.
도 3 내지 도 17을 참조하여 설명한 바와 같이, 제1 메모리 영역(621)의 하나의 비트라인에 연결되는 메모리 셀들의 수는 제2 메모리 영역(622)의 하나의 비트라인에 연결되는 메모리 셀들의 수보다 클 수 있고, 제1 메모리 영역(621)의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 메모리 영역(622)의 하나의 워드라인에 연결되는 메모리 셀들의 수보다 클 수 있다.
도 19는 본 발명의 실시예에 따른 반도체 메모리 장치가 적용된 메모리 시스템 나타내는 블록도이다.
도 19를 참조하면, 메모리 시스템(700)은 메모리 모듈(710) 및 메모리 컨트롤러(720)를 포함할 수 있다. 메모리 모듈(710)은 모듈 보드(Module Board) 상에 장착되는 적어도 하나의 반도체 메모리 장치(730)를 포함할 수 있다. 반도체 메모리 장치(730)는 도 3의 반도체 메모리 장치(200a) 또는 도 13, 도 14 및 도 17의 반도체 메모리 장치들(400a, 400b, 400c)로 구현될 수 있다. 예컨대, 반도체 메모리 장치(730)는 DRAM 칩으로 구현될 수 있다. 또한, 각각의 반도체 메모리 장치(730)는 서로 적층된 복수의 반도체 칩들을 포함할 수 있다. 이 경우, 반도체 칩들은 적어도 하나의 마스터 칩(731)과 적어도 하나의 슬레이브 칩(732)을 포함할 수 있다. 서로 적층된 반도체 칩들 사이의 신호의 전달은 관통 실리콘 비아(TSV)를 통하여 수행될 수 있다.
따라서 반도체 메모리 장치는 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하고, 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수는 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수와 다를 수 있고, 제1 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수와 다를 수 있다.
메모리 모듈(710)은 시스템 버스를 통해 메모리 컨트롤러(720)와 통신할 수 있다. 시스템 버스를 통하며 복수의 단위 데이터들을 포함하는 데이터 블록(DTA), 커맨드/어드레스(CMD/ADD) 및 클록 신호(CLK) 등이 메모리 모듈(710)과 메모리 컨트롤러(720) 사이에서 송수신될 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 시스템(900)은 어플리케이션 프로세서(910), 통신(Connectivity)부(920), 반도체 메모리 장치(930), 비휘발성 메모리 장치(940), 사용자 인터페이스(950) 및 파워 서플라이(960)를 포함한다. 실시예에 따라, 모바일 시스템(900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
반도체 메모리 장치(930)는 어플리케이션 프로세서(910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 반도체 메모리 장치(930)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다. 반도체 메모리 장치(930)는 도 3의 반도체 메모리 장치(200a) 또는 도 13, 도 14 및 도 17의 반도체 메모리 장치들(400a, 400b, 400c)로 구현될 수 있다. 따라서 반도체 메모리 장치(200a)는 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하고, 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수는 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수와 다를 수 있고, 제1 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수와 다를 수 있다.
비휘발성 메모리 장치(940)는 모바일 시스템(900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(960)는 모바일 시스템(900)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(900)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(900) 또는 모바일 시스템(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입출력 허브(1120), 입출력 컨트롤러 허브(1130), 적어도 하나의 메모리 모듈(1140) 및 그래픽 카드(1150)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1100)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1110)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 21에는 하나의 프로세서(1110)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1110)는 메모리 모듈(1140)의 동작을 제어하는 메모리 컨트롤러(1111)를 포함할 수 있다. 프로세서(1110)에 포함된 메모리 컨트롤러(1111)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1111)와 메모리 모듈(1140) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1140)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1111)는 입출력 허브(1120) 내에 위치할 수 있다. 메모리 컨트롤러(1111)를 포함하는 입출력 허브(1520)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1140)은 메모리 컨트롤러(1111)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 상기 반도체 메모리 장치들 각각은 도 3의 반도체 메모리 장치(200a) 또는 도 13, 도 14 및 도 17의 반도체 메모리 장치들(400a, 400b, 400c)로 구현될 수 있다. 따라서 반도체 메모리 장치들 각각은 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이를 포함하고, 상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수는 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에 연결되는 메모리 셀들의 수와 다를 수 있고, 제1 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수는 제2 뱅크 어레이의 하나의 워드라인에 연결되는 메모리 셀들의 수와 다를 수 있다.
입출력 허브(1120)는 그래픽 카드(1150)와 같은 장치들과 프로세서(1110) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(1120)는 다양한 방식의 인터페이스를 통하여 프로세서(1510)에 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 프로세서(1110)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 21에는 하나의 입출력 허브(1120)를 포함하는 컴퓨팅 시스템(1100)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1100)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1120)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1120)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1150)는 AGP 또는 PCIe를 통하여 입출력 허브(1520)와 연결될 수 있다. 그래픽 카드(1150)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1150)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1120)는, 입출력 허브(1120)의 외부에 위치한 그래픽 카드(1150)와 함께, 또는 그래픽 카드(1150) 대신에 입출력 허브(1120)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1520)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1120)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1130)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1130)는 내부 버스를 통하여 입출력 허브(1120)와 연결될 수 있다. 예를 들어, 입출력 허브(1120)와 입출력 컨트롤러 허브(1130)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1530)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1130)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1110), 입출력 허브(1120) 및 입출력 컨트롤러 허브(1130)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1110), 입출력 허브(1120) 또는 입출력 컨트롤러 허브(1130) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 반도체 메모리 장치들을 사용하는 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이; 및
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 복수의 뱅크 어레이들 중 제1 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고, 상기 복수의 뱅크 어레이들 중 제2 뱅크 어레이의 하나의 비트라인에는 상기 제1 수와는 다른 제2 수의 메모리 셀들이 연결되고,
    상기 복수의 뱅크 어레이들 각각은 상기 어드레스의 일부에 의하여 서로 구분되며 서로 인접하게 배치되는 제1 서브 뱅크 어레이 및 제2 서브 뱅크 어레이를 포함하고,
    상기 제1 서브 뱅크 어레이의 하나의 비트라인에는 a(a는 자연수) 개의 메모리 셀들이 연결되고, 상기 제2 서브 뱅크 어레이의 하나의 비트라인에는 상기 a와는 다른 b(b는 자연수) 개의 메모리 셀들이 연결되고,
    상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이 사이에는 로우 디코더가 배치되고, 제1 워드라인은 상기 로우 디코더로부터 상기 제1 서브 뱅크 어레이 쪽으로 연장되고, 제2 워드라인은 상기 로우 디코더로부터 상기 제2 서브 뱅크 어레이 쪽으로 연장되고,
    상기 로우 디코더는 상기 어드레스의 로우 어드레스를 수신하고, 상기 로우 어드레스에 응답하여 상기 제1 워드라인과 상기 제2 워드라인을 동시에 선택하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 수는 상기 제2 수의 두 배인 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치된 제1 세트의 메모리 셀들을 포함하고,
    상기 제2 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제2 세트의 메모리 셀들을 포함하고,
    상기 제1 세트의 메모리 셀들과 상기 제2 세트의 메모리 셀들은 동일한 타입의 DRAM 셀들인 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 세트의 메모리 셀들은 제1 비트라인 로딩을 가지고, 상기 제2 세트의 메모리 셀들은 상기 제1 비트라인 로딩보다 작은 제2 비트라인 로딩을 가지는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 뱅크 어레이의 하나의 워드라인에는 제3 수의 메모리 셀들이 연결되고, 상기 제2 뱅크 어레이의 하나의 워드라인에는 제3 수와 다른 제4 수의 메모리 셀들이 연결되는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제3 수는 상기 제4 수보다 큰 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 복수의 뱅크 어레이들은 적어도 상기 제1 뱅크 어레이를 적어도 포함하는 제1 뱅크 그룹 및 상기 제2 뱅크 어레이를 적어도 포함하는 제2 뱅크 그룹으로 그루핑되는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 뱅크 그룹은 적어도 제3 뱅크 어레이를 더 포함하고,
    상기 제2 뱅크 그룹은 적어도 제4 뱅크 어레이를 더 포함하고,
    상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고, 상기 제3 뱅크 어레이의 하나의 워드라인에는 제3 수의 메모리 셀들이 연결되고,
    상기 제4 뱅크 어레이의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결되고, 상기 제4 뱅크 어레이의 하나의 워드라인에는 상기 제3 수보다 작은 제4 수의 메모리 셀들이 연결되는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 복수의 뱅크 어레이들은 적어도 상기 제1 뱅크 어레이를 적어도 포함하는 제1 뱅크 그룹, 상기 제2 뱅크 어레이를 적어도 포함하는 제2 뱅크 그룹, 제3 뱅크 그룹 및 제4 뱅크 그룹으로 그루핑되고,
    상기 제1 뱅크 그룹은 제3 뱅크 어레이를 더 포함하고,
    상기 제2 뱅크 그룹은 제4 뱅크 어레이를 더 포함하고,
    상기 제3 뱅크 그룹은 제5 뱅크 어레이 및 제7 뱅크 어레이를 포함하고,
    상기 제4 뱅크 그룹은 제6 뱅크 어레이 및 제8 뱅크 어레이를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고,
    상기 제 4 내지 제 8 뱅크 어레이들 각각의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결되는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 제3 뱅크 어레이의 하나의 비트라인에는 상기 제1 수의 메모리 셀들이 연결되고,
    상기 제4 뱅크 어레이의 하나의 비트라인에는 상기 제2 수의 메모리 셀들이 연결되고,
    상기 제5 뱅크 어레이 및 상기 제6 뱅크 어레이 각각의 하나의 비트라인에는 상기 제1 수 및 상기 제2 수와 다른 제3 수의 메모리 셀들이 연결되고,
    상기 제7 뱅크 어레이 및 상기 제8 뱅크 어레이 각각의 하나의 비트라인에는 상기 제1 내지 상기 제3 수들과 다른 제4 수의 메모리 셀들이 연결되는 반도체 메모리 장치.
  12. 복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이; 및
    외부로부터의 커맨드 및 어드레스에 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 복수의 뱅크 어레이들 각각은 상기 어드레스의 일부에 의하여 서로 구분되며 서로 인접하게 배치되는 제1 서브 뱅크 어레이 및 제2 서브 뱅크 어레이를 포함하고,
    상기 제1 서브 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고, 상기 제2 서브 뱅크 어레이의 하나의 비트라인에는 제1 수보다 작은 제2 수의 메모리 셀들이 연결되고,
    상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이 사이에는 로우 디코더가 배치되고, 제1 워드라인은 상기 로우 디코더로부터 상기 제1 서브 뱅크 어레이 쪽으로 연장되고, 제2 워드라인은 상기 로우 디코더로부터 상기 제2 서브 뱅크 어레이 쪽으로 연장되고,
    상기 로우 디코더는 상기 어드레스의 로우 어드레스를 수신하고, 상기 로우 어드레스에 응답하여 상기 제1 워드라인과 상기 제2 워드라인을 동시에 선택하는 반도체 메모리 장치.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제12항에 있어서,
    상기 제1 서브 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제1 세트의 DRAM 메모리 셀들을 포함하고,
    상기 제1 서브 뱅크 어레이는 행들과 열들의 매트릭스 형태로 배치되는 제2 세트의 DRAM 메모리 셀들을 포함하고,
    상기 제1 세트의 메모리 셀들은 제1 비트라인 로딩을 가지고, 상기 제2 세트의 메모리 셀들은 상기 제1 비트라인 로딩보다 작은 제2 비트라인 로딩을 가지는 반도체 메모리 장치.
  17. 삭제
  18. 제12항에 있어서,
    상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 외부의 메모리 컨트롤러에 연속적인 어드레스 스페이스를 제공하는 반도체 메모리 장치.
  19. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    복수의 뱅크 어레이들을 구비하는 메모리 셀 어레이; 및
    외부로부터의 커맨드 및 어드레스이 기초하여 상기 메모리 셀 어레이에 대한 액세스를 제어하는 제어 로직 회로를 포함하고,
    상기 복수의 뱅크 어레이들 각각은 상기 어드레스의 일부에 의하여 서로 구분되며 서로 인접하게 배치되는 제1 서브 뱅크 어레이 및 제2 서브 뱅크 어레이를 포함하고,
    상기 제1 서브 뱅크 어레이의 하나의 비트라인에는 제1 수의 메모리 셀들이 연결되고 , 상기 제2 서브 뱅크 어레이의 하나의 비트라인에는 제1 수보다 작은 제2 수의 메모리 셀들이 연결되고,
    상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이 사이에는 로우 디코더가 배치되고, 제1 워드라인은 상기 로우 디코더로부터 상기 제1 서브 뱅크 어레이 쪽으로 연장되고, 제2 워드라인은 상기 로우 디코더로부터 상기 제2 서브 뱅크 어레이 쪽으로 연장되고,
    상기 로우 디코더는 상기 어드레스의 로우 어드레스를 수신하고, 상기 로우 어드레스에 응답하여 상기 제1 워드라인과 상기 제2 워드라인을 동시에 선택하는 메모리 시스템.
  20. 제19항에 있어서,
    상기 제1 서브 뱅크 어레이와 상기 제2 서브 뱅크 어레이는 상기 메모리 컨트롤러에 연속적인 어드레스 스페이스를 제공하는 메모리 시스템.
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