TWI728914B - 散熱嵌埋封裝方法 - Google Patents
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Abstract
一種散熱嵌埋封裝方法,包括以下步驟:製作具有至少一個通孔的框架;在第一表面黏貼膠帶,通孔中放置電子裝置;用感光絕緣材料完全填充通孔並使通孔的下部的感光絕緣材料完全固化,但通孔的上部及第二表面上覆蓋的感光絕緣材料未完全固化;在第一表面上進行電鍍並形成第一金屬層,在電子裝置的上表面和側面、感光絕緣材料的上表面以及第一銅柱的上端面進行電鍍並形成第二金屬層;進行蝕刻,以分別得到第一線路層和第二線路層。散熱嵌埋封裝方法增加了電子裝置的散熱面積,使得電子裝置可以進行多方位散熱,從而使散熱效率得以提高。
Description
本發明關於半導體封裝領域,特別關於一種散熱嵌埋封裝方法。
隨著電子行業的高速發展,現有電子產品已日趨輕薄化,集成度和功能性也日益提高,故用於承載電阻、電容或晶片等電子裝置的電路板也必然朝著輕薄化的方向發展,因而衍生出了電路板封裝技術。其中,埋入式封裝技術已在濾波器、功率放大器等電源管理類產品上得到廣泛應用,越來越受到人們的青睞。埋入式封裝技術是把電子裝置埋入到嵌埋封裝基板內部的高密度封裝技術,可縮短線路長度、改善電氣特性,能減少電路板板面的焊接點,從而提高封裝的可靠性、降低成本。但,隨著電子裝置集成度越來越高,散熱成為了嵌埋封裝設計中首要考慮的因素之一。
現有技術中的嵌埋封裝技術是採用單面散熱的封裝方式,即在嵌埋封裝基板的背面通過雷射鑽孔或電漿蝕刻的方式形成通孔,再將通孔金屬化形成導熱銅柱,或是直接在嵌埋封裝基板背面開設大面積的銅片。此種單面散熱的封裝方式散熱面積有限,使用雷射鑽孔或電漿蝕刻的方式易對電子裝置造成破壞且生產成本高、製作週期長。
本發明旨在至少解決現有技術中存在的技術問題之一。為此,本發明提出一種散熱嵌埋封裝方法,能夠提高電子裝置的散熱面積,降低生產成本、縮短製作週期。
根據本發明實施例的一種散熱嵌埋封裝方法,包括以下步驟:S1,製作具有至少一個通孔的框架,框架豎直設置有若干第一銅柱,框架的下表面為第一表面;S2,在第一表面黏貼膠帶,使得膠帶具有黏性的一面與第一表面相貼合,通孔中放置電子裝置,電子裝置的觸點與膠帶相貼合;S3,用感光絕緣材料固化於通孔的部分空間,使電子裝置的上表面及至少部分電子裝置的側面裸露在外;S4,去除膠帶,在第一表面上進行電鍍並形成第一金屬層,在電子裝置的上表面和側面、感光絕緣材料的上表面以及第一銅柱的上端面進行電鍍並形成第二金屬層,第二金屬層覆蓋第一銅柱的上端面和電子裝置的上表面及至少部分側面;S5,對第一金屬層及第二金屬層進行蝕刻,以分別得到第一線路層和第二線路層,電子裝置的觸點與第一線路層電性連接,第一銅柱的上下兩端分別與第二線路層和第一線路層電性連接。
至少具有如下技術效果:本發明藉由膠帶黏附設置於通孔內的電子裝置,簡化了封裝製程;第二金屬層包裹電子裝置的上表面及至少部分側面,相較於原有單面散熱封裝方式,本發明增加了電子裝置的散熱面積,使得電子裝置可以進行多方位散熱,從而使散熱效率得以提高;使用感光絕緣材料填充部分通孔,相較於雷射鑽孔或電漿蝕刻等方式可降低生產成本、縮短製作週期。
根據本發明的一些實施例,步驟S3具體包括以下步驟:S3.1,先用感光絕緣材料完全填充通孔;S3.2,對第一表面及與第一表面相對的第二表面分別使用不同能量進行曝光,使通孔的下部的感光絕緣材料完全固
化,但通孔的上部的感光絕緣材料未完全固化;S3.3,藉由顯影使電子裝置的上表面及至少部分電子裝置的側面裸露在外。
根據本發明的一些實施例,步驟S3具體包括以下步驟:S3.1,用感光絕緣材料完全填充通孔並覆蓋與第一表面相對的第二表面;S3.2,對第一表面及第二表面分別使用不同能量進行曝光,使通孔的下部的感光絕緣材料完全固化,但通孔的上部及第二表面上覆蓋的感光絕緣材料未完全固化;S3.3,藉由顯影使電子裝置的上表面及至少部分電子裝置的側面裸露在外,並使第二表面上覆蓋的感光絕緣材料在第一銅柱對應的區域形成孔洞。
根據本發明的一些實施例,步驟S4具體包括以下步驟:S4.1,先去除膠帶,在第一表面上電鍍或濺射的方式形成第一種子層,在感光絕緣材料的上表面、電子裝置的上表面和側面以及孔洞的內表面藉由電鍍或濺射的方式形成第二種子層;S4.2,在第一種子層及第二種子層上進行電鍍並分別形成第一金屬層和第二金屬層,第二金屬層包裹電子裝置的上表面及至少部分側面並完全填充孔洞。
根據本發明的一些實施例,步驟S4具體包括以下步驟:S4.1,先去除膠帶,在第一表面上藉由電鍍或濺射的方式形成第一種子層,在感光絕緣材料的上表面、電子裝置的上表面和側面以及第一銅柱的上端藉由電鍍或濺射的方式形成第二種子層;S4.2,在第一種子層及第二種子層上進行電鍍並分別形成第一金屬層和第二金屬層,第二金屬層包裹電子裝置的上表面及至少部分側面。
根據本發明的一些實施例,步驟S5具體包括以下步驟:S5.1,在第一金屬層及第二金屬層上貼附第一感光膜;S5.2,藉由光刻顯影的方式得到線路圖案並藉由蝕刻的方式分別在第一金屬層及第二金屬層上得到第
一線路層和第二線路層,電子裝置的觸點與第一線路層電性連接,第一銅柱的上下兩端分別與第二線路層和第一線路層電性連接;S5.3,去除第一感光膜。
根據本發明的一些實施例,還包括以下步驟:S6,分別在第一線路層和第二線路層上形成若干第二銅柱,用介質材料填充並壓合以在第一線路層和第二線路層上分別形成第一填封層和第二填封層,藉由蝕刻對介質材料進行減薄以露出第二銅柱;S7,在第一填封層和第二填封層上分別形成第三線路層和第四線路層,第二銅柱可分別電性連接第一線路層與第三線路層、第二線路層與第四線路層。
根據本發明的一些實施例,步驟S6具體包括:S6.1,分別在第一線路層和第二線路層上貼附第二感光膜;S6.2,藉由光刻顯影的方式分別在第一線路層和第二線路層上的第二感光膜上形成若干銅柱通孔;S6.3,在銅柱通孔中藉由電鍍形成若干第二銅柱後去除第二感光膜;S6.4,用介質材料填充並壓合以在第一線路層和第二線路層上分別形成第一填封層和第二填封層,藉由蝕刻對介質材料進行減薄以露出第二銅柱。
根據本發明的一些實施例,還包括以下步驟:S8,對最外層線路層塗覆或壓合阻焊材料,並在阻焊材料上形成阻焊開窗。
根據本發明的一些實施例,框架由樹脂材料製成。
1:框架
11:第一表面
111:第一種子層
12:第二表面
121:第二種子層
13:通孔
14:第一銅柱
15:第一金屬層
151:第一線路層
16:第二金屬層
161:第二線路層
17:第一填封層
171:第三線路層
18:第二填封層
181:第四線路層
19:阻焊開窗
2:膠帶
3:電子裝置
4:孔洞
5:第一感光膜
6:第二銅柱
S1:步驟
S2:步驟
S3:步驟
S3.1:步驟
S3.2:步驟
S3.3:步驟
S3.1A:步驟
S3.2A:步驟
S3.3A:步驟
S4:步驟
S4.1:步驟
S4.2:步驟
S4.1A:步驟
S4.2A:步驟
S5:步驟
S5.1:步驟
S5.2:步驟
S5.3:步驟
S6:步驟
S6.1:步驟
S6.2:步驟
S6.3:步驟
S6.4:步驟
S7:步驟
S8:步驟
本發明的上述和/或附加的方面和優點從結合下面圖式對實施例的描述中將變得明顯和容易理解,其中:圖1為本發明實施例中步驟S2得到的縱向截面示意圖;
圖2為本發明實施例中步驟S3得到的縱向截面示意圖;圖3為本發明實施例中步驟S4得到的縱向截面示意圖;圖4為本發明實施例中步驟S5得到的縱向截面示意圖;圖5為本發明其中一實施例中步驟S6得到的縱向截面示意圖;圖6為本發明其中一實施例中步驟S7得到的縱向截面示意圖;圖7為本發明另一實施例中步驟S8得到的縱向截面示意圖;圖8為本發明一實施例的方法流程圖;圖9為本發明另一實施例的方法流程圖;圖10為本發明另一實施例的方法流程圖;圖11為本發明另一實施例的方法流程圖;圖12為本發明另一實施例的方法流程圖;圖13為本發明另一實施例的方法流程圖;圖14為本發明另一實施例的方法流程圖;圖15為本發明另一實施例的方法流程圖;圖16為本發明另一實施例的方法流程圖。
下面詳細描述本發明的實施例,所述實施例的示例在圖式中示出,其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考圖式描述的實施例是示例性的,僅用於解釋本發明,而不能理解為對本發明的限制。
在本發明的描述中,需要理解的是,有關於方位描述,例如上、下等指示的方位或位置關係為基於圖面所示的方位或位置關係,僅是為了
便於描述本發明和簡化描述,而不是指示或暗示所指的電子裝置或元件必須具有特定的方位、以特定的方位構造和操作,因此不能理解為對本發明的限制。
在本發明的描述中,若干的含義是一個或者多個,多個的含義是兩個及兩個以上。如果有描述到第一、第二、第三、第四只是用於區分技術特徵為目的,而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量或者隱含指明所指示的技術特徵的先後關係。
本發明的描述中,除非另有明確的限定,設置、連接、貼合等詞語應做廣義理解,所屬技術領域技術人員可以結合技術方案的具體內容合理確定上述詞語在本發明中的具體含義。
參照圖1至圖4以及圖8,本發明公開了一種散熱嵌埋封裝方法,包括:步驟S1,製作具有至少一個通孔13的框架1,框架1還豎直設置有若干第一銅柱14,框架1的下表面為第一表面11;步驟S2,在第一表面11黏貼膠帶2,使得膠帶2具有黏性的一面與第一表面11相貼合,通孔13中放置電子裝置3,電子裝置3的觸點與膠帶2相貼合;步驟S3,用感光絕緣材料固化於通孔13的部分空間,使電子裝置3的上表面及至少部分電子裝置3的側面裸露在外;步驟S4,去除膠帶2,在第一表面11上進行電鍍並形成第一金屬層15,在電子裝置3的上表面和側面、感光絕緣材料的上表面以及第一銅柱14的上端面進行電鍍並形成第二金屬層16,第二金屬層16覆蓋第一銅柱14的上端面和電子裝置3的上表面及至少部分側面;
步驟S5,對第一金屬層15及第二金屬層16進行蝕刻,以分別得到第一線路層151和第二線路層161,電子裝置3的觸點與第一線路層151電性連接,第一銅柱14的上下兩端分別與第二線路層161和第一線路層151電性連接。
可以理解的是,本發明通過膠帶2黏附設置於通孔13內的電子裝置3,簡化了封裝工藝;第二金屬層16包裹電子裝置3的上表面及至少部分側面,相較於原有單面散熱封裝方式,本發明增加了電子裝置3的散熱面積,使得電子裝置3可以進行多方位散熱,從而使散熱效率得以提高;使用感光絕緣材料填充部分通孔13,相較於雷射鑽孔或電漿蝕刻等方式可降低生產成本、縮短製作週期。
具體地,框架1由樹脂製成,第一銅柱14由銅製成。
具體地,在步驟S1中,通孔13及第一銅柱14均可以有一個或多個,多個通孔13分佈於框架1上,若干個第一銅柱14分佈於框架1上。
具體地,步驟S2中,電子裝置3可以是電阻、電容、電感等被動電子裝置,也可以是晶片等主動電子裝置,電子裝置3可以是單顆的電子裝置3,也可以是背靠背堆疊後的多顆電子裝置3的組合。膠帶2可以採用熱解膠帶或紫外光照射失黏膠帶等,採用熱解膠帶時,可藉由加熱使熱解膠帶達到一定溫度,再去除膠帶2。
具體地,步驟S3中,感光絕緣材料為一種可以在光(紫外光或可見光)或高能射線(主要是電子束)的作用下,將小分子不飽和的有機低聚物伴隨特定的催化劑的效果經過交聯聚合成的穩定固態有機高分子產物,這種產物具有良好的介電性能(電絕緣性能),介電常數2.5~3.4,介電損耗0.001~0.01,介電強度100KV~400KV,面電阻和體電阻10e17Ω.m,例如:聚醯亞胺(PI)、聚氧二甲苯(PPO)等。
具體地,步驟S4中,第一金屬層15及第二金屬層16為金屬材質,包括但不限於金屬銅等。另外,第二金屬層16可覆蓋電子裝置3的全部側面,也可只包裹電子裝置3的部分側面。當第二金屬層16覆蓋電子裝置3的全部側面時,電子裝置3與第二金屬層16的接觸面積較大,更有利於電子裝置3的散熱;當第二金屬層16包裹電子裝置3的部分側面時,由於通孔13的下部還包裹有固化的感光絕緣材料,因此電子裝置3工作時產生的熱應力可以更好的得到釋放,可避免電子裝置3的損壞。
本發明還提供一種實施例,具體步驟如下:步驟S1,製作具有至少一個通孔13的框架1,框架1還豎直設置有若干第一銅柱14,框架1的下表面為第一表面11;步驟S2,在第一表面11黏貼膠帶2,使得膠帶2具有黏性的一面與第一表面11相貼合,通孔13中放置電子裝置3,電子裝置3的觸點與膠帶2相貼合;
如圖9、圖10以及圖11所示,本發明的一實施例進一步包括:步驟S3.1,先用感光絕緣材料完全填充通孔13;步驟S3.2,對第一表面11及與第一表面11相對的第二表面12分別使用不同能量進行曝光,使通孔13的下部的感光絕緣材料完全固化,但通孔13的上部的感光絕緣材料未完全固化;步驟S3.3,通過顯影使電子裝置3的上表面及至少部分電子裝置3的側面裸露在外;步驟S4.1,先去除膠帶2,在第一表面11上藉由電鍍或濺射的方式形成第一種子層111,在感光絕緣材料的上表面、電子裝置3的上表面和側面以及第一銅柱14的上端藉由電鍍或濺射的方式形成第二種子層121;
步驟S4.2,在第一種子層111及第二種子層121上進行電鍍並分別形成第一金屬層15和第二金屬層16,第二金屬層16包裹電子裝置3的上表面及至少部分側面;步驟S5.1,在第一金屬層15及第二金屬層16上貼附第一感光膜5;步驟S5.2,藉由光刻顯影的方式得到線路圖案並藉由蝕刻的方式分別在第一金屬層15及第二金屬層16上得到第一線路層151和第二線路層161,電子裝置3的觸點與第一線路層151電性連接,第一銅柱14的上下兩端分別與第二線路層161和第一線路層151電性連接;步驟S5.3,去除第一感光膜5;
如圖5、6以及12所示,本發明的一實施例進一步包括:步驟S6,分別在第一線路層151和第二線路層161上形成若干第二銅柱6,用介質材料填充並壓合以在第一線路層151和第二線路層161上分別形成第一填封層17和第二填封層18,藉由蝕刻對介質材料進行減薄以露出第二銅柱6;步驟S7,在第一填封層17和第二填封層18上分別形成第三線路層171和第四線路層181,第二銅柱6可分別電性連接第一線路層151與第三線路層171、第二線路層161與第四線路層181。
具體地,步驟S3.2中,可以先對第二表面12進行曝光,再對第一表面11進行重劑量的二次曝光。例如,可以使用波長為365nm的300mj/cm2的曝光能量對第二表面12進行曝光,再用波長為365nm的600mj/cm2的曝光能量對第一表面11進行曝光,可使通孔13的下部的感光絕緣材料完全固化,但上部未完全固化。
具體地,步驟S3.3中,在顯影操作後,通孔13上部的相應位置會被去除,成為鏤空狀態,因此電子裝置3的上表面及至少部分電子裝置3的側面會裸露在外。
具體地,步驟S4.1中,第一種子層111及第二種子層121可以為金屬,包括但不限於金屬鈦、銅、鈦鎢的合金等。第一種子層111及第二種子層121的存在可以使得後續第一金屬層15和第二金屬層16在進行電鍍時可以更好地附著於相應區域。
具體地,步驟S5.3中,第一感光膜5可以為經過紫外線曝光後,在顯影液中溶解度會發生變化的有機化合物,包括但不限於光刻膠等。可藉由脫膜製程將第一感光膜5去除,例如可使用氫氧化鈉等物質使第一感光膜5退去,但不限於此種退膜方法。
在本發明還提供另外一種實施例,具體包括如下:步驟S1,製作具有至少一個通孔13的框架1,框架1還豎直設置有若干第一銅柱14,框架1的下表面為第一表面11;步驟S2,在第一表面11黏貼膠帶2,使得膠帶2具有黏性的一面與第一表面11相貼合,通孔13中放置電子裝置3,電子裝置3的觸點與膠帶2相貼合;如圖15所示,还包括:步驟S3.1A,用感光絕緣材料完全填充通孔13並覆蓋與第一表面11相對的第二表面12;步驟S3.2A,對第一表面11及第二表面12分別使用不同能量進行曝光,使通孔13下部的感光絕緣材料完全固化,但通孔13上部及第二表面12上覆蓋的感光絕緣材料未完全固化;
步驟S3.3A,藉由顯影使電子裝置3的上表面及至少部分電子裝置3的側面裸露在外,並使第二表面12上覆蓋的感光絕緣材料在第一銅柱14對應的區域形成孔洞4;如圖16所示,本發明的一實施例進一步包括:步驟S4.1A,先去除膠帶2,在第一表面11上藉由電鍍或濺射的方式形成第一種子層111,在感光絕緣材料的上表面、電子裝置3的上表面和側面以及孔洞4的內表面通過電鍍或濺射的方式形成第二種子層121;步驟S4.2A,在第一種子層111及第二種子層121上進行電鍍並分別形成第一金屬層15和第二金屬層16,第二金屬層16包裹電子裝置3的上表面及至少部分側面並完全填充孔洞4;如圖11所示,本發明的一實施例進一步包括:步驟S5.1,在第一金屬層15及第二金屬層16上貼附第一感光膜5;步驟S5.2,藉由光刻顯影的方式得到線路圖案並藉由蝕刻的方式分別在第一金屬層15及第二金屬層16上得到第一線路層151和第二線路層161,電子裝置3的觸點與第一線路層151電性連接,第一銅柱14的上下兩端分別與第二線路層161和第一線路層151電性連接;步驟S5.3,去除第一感光膜5;如圖13所示,本發明的一實施例進一步包括:步驟S6.1,分別在第一線路層151和第二線路層161上貼附第二感光膜;步驟S6.2,藉由光刻顯影的方式分別在第一線路層151和第二線路層161上的第二感光膜上形成若干銅柱通孔;步驟S6.3,在銅柱通孔中藉由電鍍形成若干第二銅柱6後去除第二感光膜;
步驟S6.4,用介質材料填充並壓合以在第一線路層151和第二線路層161上分別形成第一填封層17和第二填封層18,藉由蝕刻對介質材料進行減薄以露出第二銅柱6;步驟S7,在第一填封層17和第二填封層18上分別形成第三線路層171和第四線路層181,第二銅柱6可分別電性連接第一線路層151與第三線路層171、第二線路層161與第四線路層181;如圖7及圖14所示,本發明的一實施例進一步包括:步驟S8,對最外層線路層塗覆或壓合阻焊材料,並在阻焊材料上形成阻焊開窗19。
其中,本實施例中的步驟S3.1與前一實施例中的步驟S3.1的區別在於用感光絕緣材料填充通孔13的同時也覆蓋了第二表面12,將感光絕緣材料覆蓋第二表面12可以在後面曝光顯影的步驟中對第二表面12起到一定的保護作用,防止第二表面12的腐蝕。
具體地,步驟S6.2中,第二感光膜為通過紫外線照射後能夠產生聚合反應並附著於板面的物質,包括但不限於感光幹膜等。
具體地,步驟S6.4中,介質材料可以採用高分子聚合物材料,如樹脂材料等。
具體地,步驟S7中,在第一填封層17和第二填封層18上分別形成第三線路層171和第四線路層181的方法可參考步驟S4及步驟S5,首先在第一填封層17和第二填封層18上分別通過電鍍或濺射的方式形成第三種子層和第四種子層,再在第三種子層和第四種子層上進行電鍍以分別形成第三金屬層及第四金屬層,在第三金屬層及第四金屬層上貼附第一感光膜5,並藉由光刻顯影的方式得到線路圖,最後藉由蝕刻的方式在第三金屬層及第四金屬層上得到第三線路層171和第四線路層181。其中,第三種子層及第
四種子層可以為金屬,包括但不限於金屬鈦、銅、鈦鎢的合金等。第三金屬層及第四金屬層為金屬材質,包括但不限於金屬銅等。電子裝置3的熱量可通過第一線路層151和第二線路層161分別經過第二銅柱6傳遞至第三線路層171和第四線路層181,最終傳遞到外部。
需要說明的是,本發明可通過重複步驟S6和步驟S7實現更多線路層的增加,而不僅限於本實施例中的四層電路層。
具體地,步驟S8具體為在第一線路層151與第二線路層161上塗覆或壓合阻焊材料,或者是在第三線路層171與第四線路層181上塗覆或壓合阻焊材料。
上面結合圖式對本發明實施例作了詳細說明,但是本發明不限於上述實施例,在所屬技術領域普通技術人員所具備的知識範圍內,還可以在不脫離本發明宗旨的前提下作出各種變化。
S1:步驟
S2:步驟
S3:步驟
S4:步驟
S5:步驟
Claims (7)
- 一種散熱嵌埋封裝方法,包括以下步驟:S1:製作具有至少一通孔的一框架,所述框架還豎直設置有若干第一銅柱,所述框架的一下表面為一第一表面;S2:在所述第一表面黏貼一膠帶,使得所述膠帶具有黏性的一面與所述第一表面相貼合,所述通孔中放置一電子裝置,所述電子裝置包括選自電阻、電容、電感和晶片中的至少一個,所述電子裝置的一觸點與所述膠帶相貼合;S3:用一感光絕緣材料完全填充所述通孔並覆蓋與所述第一表面相對的一第二表面,對所述第一表面及所述第二表面分別通過不同能量進行曝光,使所述通孔的一下部的所述感光絕緣材料完全固化,但所述通孔的一上部及所述第二表面上覆蓋的所述感光絕緣材料未完全固化,藉由顯影使所述電子裝置的一上表面及至少部分所述電子裝置的一側面裸露在外,並使所述第二表面上覆蓋的所述感光絕緣材料在所述第一銅柱對應的一區域形成一孔洞;S4:去除所述膠帶,在所述第一表面上進行電鍍並形成一第一金屬層,在所述電子裝置的所述上表面和所述側面、所述感光絕緣材料的所述上表面以及所述第一銅柱的一上端面進行電鍍並形成一第二金屬層,所述第二金屬層覆蓋所述第一銅柱的所述上端面和所述電子裝置的所述上表面及至少部分所述側面;S5:對所述第一金屬層及所述第二金屬層進行蝕刻,以分別得到一第一線路層和一第二線路層,所述電子裝置的一觸點與所述第一線路層電性連接,所述第一銅柱的一上端與一下端分別與所述第二線路層和所述第一線路層電性連接。
- 如請求項1所述的散熱嵌埋封裝方法,其中,所述步驟S4更包括: S4.1:先去除所述膠帶,在所述第一表面上藉由電鍍或濺射的方式形成一第一種子層,在所述感光絕緣材料的上表面、所述電子裝置的所述上表面和所述側面以及所述孔洞的一內表面藉由電鍍或濺射的方式形成一第二種子層;S4.2:在所述第一種子層及所述第二種子層上進行電鍍並分別形成所述第一金屬層和所述第二金屬層,所述第二金屬層包裹所述電子裝置的所述上表面及至少部分所述側面並完全填充所述孔洞。
- 如請求項1和2中任一項所述的散熱嵌埋封裝方法,其中,所述步驟S5更包括:S5.1:在所述第一金屬層及所述第二金屬層上貼附一第一感光膜;S5.2:藉由光刻顯影的方式得到一線路圖案並藉由蝕刻的方式分別在所述第一金屬層及所述第二金屬層上得到所述第一線路層和所述第二線路層,所述電子裝置的所述觸點與所述第一線路層電性連接,所述第一銅柱的所述上端與所述下端分別與所述第二線路層和所述第一線路層電性連接;S5.3:去除所述第一感光膜。
- 如請求項1所述的散熱嵌埋封裝方法,其中,更包括以下步驟:S6:分別在所述第一線路層和所述第二線路層上形成若干第二銅柱,用一介質材料填充並壓合以在所述第一線路層和所述第二線路層上分別形成一第一填封層和一第二填封層,藉由蝕刻對所述介質材料進行減薄以露出所述第二銅柱;S7:在所述第一填封層和所述第二填封層上分別形成一第三線路層和一第四線路層,所述第二銅柱可分別電性連接所述第一線路層與所述第三線路層、所述第二線路層與所述第四線路層。
- 如請求項4所述的散熱嵌埋封裝方法,其中,所述步驟S6更包括: S6.1:分別在所述第一線路層和所述第二線路層上貼附一第二感光膜;S6.2:藉由光刻顯影的方式分別在所述第一線路層和所述第二線路層上的所述第二感光膜上形成若干銅柱通孔;S6.3:在所述銅柱通孔中藉由電鍍形成若干所述第二銅柱後去除所述第二感光膜;S6.4:用所述介質材料填充並壓合以在所述第一線路層和所述第二線路層上分別形成所述第一填封層和所述第二填封層,藉由蝕刻對所述介質材料進行減薄以露出所述第二銅柱。
- 如請求項1和4中任一項所述的散熱嵌埋封裝方法,其中,更包括以下步驟:S8:對一最外層線路層塗覆或壓合一阻焊材料,並在所述阻焊材料上形成一阻焊開窗。
- 如請求項1所述的散熱嵌埋封裝方法,其中,所述框架由樹脂製成。
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Families Citing this family (7)
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102117782A (zh) * | 2010-01-06 | 2011-07-06 | 南亚电路板股份有限公司 | 复合埋入式元件结构及其制造方法 |
TW201143015A (en) * | 2010-05-20 | 2011-12-01 | Advanced Semiconductor Eng | Semiconductor package structure |
TW201737437A (zh) * | 2016-01-26 | 2017-10-16 | Zhuhai Advanced Chip Carriers&Electronic Substrate Solutions Technologies Co Ltd | 新型嵌入式封裝 |
TW201933568A (zh) * | 2018-01-26 | 2019-08-16 | 鈺橋半導體股份有限公司 | 中介層及電性元件併於基底板中之線路板製法 |
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Family Cites Families (3)
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CN101989582B (zh) * | 2009-07-31 | 2012-09-19 | 全懋精密科技股份有限公司 | 嵌埋半导体芯片的封装基板 |
CN103219306A (zh) * | 2012-01-19 | 2013-07-24 | 欣兴电子股份有限公司 | 嵌埋有电子组件的封装结构及其制法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102117782A (zh) * | 2010-01-06 | 2011-07-06 | 南亚电路板股份有限公司 | 复合埋入式元件结构及其制造方法 |
TW201143015A (en) * | 2010-05-20 | 2011-12-01 | Advanced Semiconductor Eng | Semiconductor package structure |
TW201737437A (zh) * | 2016-01-26 | 2017-10-16 | Zhuhai Advanced Chip Carriers&Electronic Substrate Solutions Technologies Co Ltd | 新型嵌入式封裝 |
US20190295944A1 (en) * | 2016-11-28 | 2019-09-26 | Nepes Co., Ltd. | Semiconductor package of using insulating frame |
TW201933568A (zh) * | 2018-01-26 | 2019-08-16 | 鈺橋半導體股份有限公司 | 中介層及電性元件併於基底板中之線路板製法 |
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