TWI724427B - 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

資料寫入方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

Info

Publication number
TWI724427B
TWI724427B TW108117725A TW108117725A TWI724427B TW I724427 B TWI724427 B TW I724427B TW 108117725 A TW108117725 A TW 108117725A TW 108117725 A TW108117725 A TW 108117725A TW I724427 B TWI724427 B TW I724427B
Authority
TW
Taiwan
Prior art keywords
data
memory
logical address
unit
storing
Prior art date
Application number
TW108117725A
Other languages
English (en)
Other versions
TW202044041A (zh
Inventor
林炳全
林儀玹
吳秉竑
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW108117725A priority Critical patent/TWI724427B/zh
Priority to US16/503,593 priority patent/US10942680B2/en
Publication of TW202044041A publication Critical patent/TW202044041A/zh
Application granted granted Critical
Publication of TWI724427B publication Critical patent/TWI724427B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/10—Address translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G06F2212/1044—Space efficiency improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/65—Details of virtual memory and virtual address translation
    • G06F2212/657—Virtual address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

本發明提供一種資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。此方法包括：接收第一資料並且將第一資料寫入至第一實體抹除單元的至少一第一實體程式化單元；接收第二資料；倘若第二資料的資料長度小於預先定義值時，將第二資料暫存至暫存區域中；接收第三資料；倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是連續時，將第三資料寫入至第一實體抹除單元的至少一第二實體程式化單元；倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元。

Description

資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體管理技術，且特別是有關於一種資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
圖1是根據本發明的一範例實施例所繪示的先前技術的示意圖。如圖1所示，在資料寫入的過程中，系統資料（例如，檔案配置表，File Allocation Table，FAT）和使用者資料（例如包括第一資料D1、第二資料D2、第三資料D3…第N資料Dn）會交錯寫入至快閃記憶體406中。主機端在寫入資料的順序是先寫入第一資料D1至快閃記憶體406中的實體抹除單元610（0）的實體程式化單元6101，接著寫入系統資料至實體程式化單元6102，再寫入第二資料D2至實體程式化單元6103，接著更新系統資料，如此，系統資料和使用者資料交錯寫入至快閃記憶體406中，會造成寫入快閃記憶體406的使用者資料實際在物理上不連續。
在基於實體程式化單元(Page base)的演算法中，資料寫入快閃記憶體的順序和主機端寫入快閃記憶體的順序相同。而在同一個實體抹除單元中，由於系統資料的更新會造成舊有的系統資料變為無效，造成同一個實體抹除單元中會存在有許多無效的資料區段。如果這些無效的資料區段佔了10％，就表示在垃圾回收運作時有90％的資料需要搬動，由於這些無效的且在物理上不連續的資料區段過多並且分佈比較分散，在垃圾回收時可能會造成少量殘留，使得垃圾回收的效率變低。基此，如何提昇垃圾回收的效率，為本領域人員努力發展的技術之一。
本發明提供一種資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。
本發明的一範例實施例提出一種資料寫入方法，用於可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元。此方法包括：從主機系統接收第一資料，將第一資料寫入至多個實體抹除單元之中的第一實體抹除單元的至少一第一實體程式化單元；從主機系統接收第二資料。此方法還包括，將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。此方法更包括，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是連續時，將第三資料寫入至第一實體抹除單元的至少一第二實體程式化單元，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後。
在本發明的一範例實施例中，將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續的步驟更包括：判斷第二資料的資料長度是否小於預先定義值；倘若第二資料的資料長度小於預先定義值時，將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。
在本發明的一範例實施例中，上述資料寫入方法更包括：在暫存區域中記錄儲存第二資料的邏輯位址以及第二資料的資料長度。
在本發明的一範例實施例中，上述資料寫入方法更包括：倘若第二資料的資料長度不小於預先定義值時，接續第一資料將第二資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，其中倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後的步驟更包括：接續第二資料將第三資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，暫存區域為揮發性記憶體。
在本發明的一範例實施例中，上述資料寫入方法更包括：在預先定義時間內未從主機系統收到資料或指令時，將暫存區域中的資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，第一資料與第三資料屬於使用者資料，並且第二資料屬於系統資料。
在本發明的一範例實施例中，上述資料寫入方法更包括：接續第三資料從主機系統接收第四資料；倘若儲存第四資料的邏輯位址與記錄在暫存區域的邏輯位址相同且第四資料的資料長度相同於記錄在暫存區域的資料長度時，判斷第四資料為更新系統資料，並且將更新系統資料暫存至暫存區域中以更新系統資料。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至主機系統。可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以從主機系統接收第一資料，將第一資料寫入至多個實體抹除單元之中的第一實體抹除單元的至少一第一實體程式化單元。記憶體控制電路單元用以從主機系統接收第二資料。記憶體控制電路單元用以將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。此外，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是連續時，記憶體控制電路單元用以將第三資料寫入至第一實體抹除單元的至少一第二實體程式化單元，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後。
在本發明的一範例實施例中，記憶體控制電路單元更用以將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續的操作中，記憶體控制電路單元更用以判斷第二資料的資料長度是否小於預先定義值，倘若第二資料的資料長度小於預先定義值時，將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。
在本發明的一範例實施例中，記憶體控制電路單元更用以在暫存區域中記錄儲存第二資料的邏輯位址以及第二資料的資料長度。
在本發明的一範例實施例中，倘若該第二資料的資料長度不小於該預先定義值時，記憶體控制電路單元更用以接續第一資料將第二資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，記憶體控制電路單元更用以將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後的操作中包括：，記憶體控制電路單元更用以接續第二資料將第三資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，暫存區域為揮發性記憶體。
在本發明的一範例實施例中，在預先定義時間內未從主機系統收到資料或指令時，記憶體控制電路單元更用以將暫存區域中的資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，第一資料與第三資料屬於使用者資料，並且第二資料屬於系統資料。
在本發明的一範例實施例中，記憶體控制電路單元更用以接續第三資料從主機系統接收第四資料。並且，倘若儲存第四資料的邏輯位址與記錄在暫存區域的邏輯位址相同且第四資料的資料長度相同於記錄在暫存區域的資料長度時，記憶體控制電路單元更用以判斷第四資料為更新系統資料，將更新系統資料暫存至暫存區域中以更新系統資料。
本發明的一範例實施例提出一種記憶體控制電路單元，用於將資料寫入可複寫式非揮發性記憶體模組，其中可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元。此記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至主機介面以及記憶體介面。記憶體管理電路用以從主機系統接收第一資料，將第一資料寫入至多個實體抹除單元之中的第一實體抹除單元的至少一第一實體程式化單元。記憶體管理電路用以從主機系統接收第二資料。記憶體管理電路用以將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。此外，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是連續時，記憶體管理電路用以將第三資料寫入至第一實體抹除單元的至少一第二實體程式化單元，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，記憶體管理電路用以將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後。
在本發明的一範例實施例中，記憶體管理電路更用以將第二資料暫存至暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續的操作中，記憶體管理電路更用以判斷第二資料的資料長度是否小於預先定義值，倘若第二資料的資料長度小於預先定義值時，將第二資料暫存至該暫存區域中，接收第二資料後從主機系統接收第三資料，並且判斷儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是否連續。
在本發明的一範例實施例中，記憶體管理電路更用以在暫存區域中記錄儲存第二資料的邏輯位址以及第二資料的資料長度。
在本發明的一範例實施例中，倘若第二資料的資料長度不小於預先定義值時，記憶體管理電路更用以接續第一資料將第二資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，其中，倘若儲存第一資料的邏輯位址與儲存第三資料的邏輯位址是不連續時，記憶體管理電路更用以將第二資料由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，其中至少第二實體程式化單元是排列在至少一第一實體程式化單元之後的操作更包括：記憶體管理電路更用以接續第二資料將第三資料寫入至第一實體抹除單元中。
在本發明的一範例實施例中，其中暫存區域為揮發性記憶體。
在本發明的一範例實施例中，在預先定義時間內未從主機系統收到資料或指令時，記憶體管理電路更用以將暫存區域中的資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，記憶體管理電路更用以第一資料與第三資料屬於使用者資料，並且第二資料屬於系統資料。
在本發明的一範例實施例中，記憶體管理電路更用以接續第三資料從主機系統接收第四資料。並且，倘若儲存第四資料的邏輯位址與記錄在暫存區域的邏輯位址相同且第四資料的資料長度相同於記錄在暫存區域的資料長度時，記憶體管理電路更用以判斷第四資料為更新系統資料，將更新系統資料暫存至暫存區域中以更新系統資料。
基於上述，本發明的資料寫入方法、記憶體儲存裝置及記憶體控制電路單元，在資料寫入的過程中，會將邏輯位址連續的使用者資料寫入至可複寫式非揮發性記憶體模組中，將資料長度小於預先定義值的系統資料暫存至暫存區域中，並且在預先定義時間內未從主機系統收到資料或指令時或者接收的使用者資料的邏輯位址不連續時，再將暫存區域中的系統資料寫入至可複寫式非揮發性記憶體模組。如此，可以使得使用者資料被儲存在連續的實體位址上，從而提昇垃圾回收的效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖3是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖2與圖3，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖4是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖4，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖5是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖5，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞會構成多個實體程式化單元，並且此些實體程式化單元會構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞會組成一或多個實體程式化單元。例如，若每一個記憶胞可儲存3個以上的位元，則同一條字元線上的實體程式化單元至少可被分類為下實體程式化單元、中實體程式化單元與上實體程式化單元。以TLC NAND快閃記憶體為例，位於同一條字元線上之記憶胞的最低有效位元(Least Significant Bit, LSB)會構成一個下實體程式化單元；位於同一條字元線上之記憶胞的CSB(Central Significant Bit)會構成一個中實體程式化單元；並且位於同一條字元線上之記憶胞的最高有效位元(Most Significant Bit, MSB)會構成一個上實體程式化單元。一般來說，在TLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於中實體程式化單元、上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於中實體程式化單元、上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元通常包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6，記憶體控制電路單元404包括記憶體管理電路502、主機介面504及記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以接收與判斷主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括錯誤檢查與校正電路508、緩衝記憶體510與電源管理電路512。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code, EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。
須注意的是，在以下的範例實施例中，描述可複寫式非揮發性記憶體模組406之實體抹除單元的管理時，以“選擇”與“分組”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組406之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組406的實體抹除單元進行操作。
請參照圖7，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體抹除單元610(0)~610(B)分組為儲存區601與閒置(spare)區602。例如，實體抹除單元610(0)~610(A)屬於儲存區601，而實體抹除單元610(A+1)~610(B)屬於閒置區602。在本範例實施例中，一個實體抹除單元是指一個實體抹除單元。然而，在另一範例實施例中，一個實體抹除單元亦可以包含多個實體抹除單元。此外，記憶體管理電路502可利用標記等方式來將某一個實體抹除單元關聯至儲存區601與閒置區602的其中之一。
在記憶體儲存裝置10的運作過程中，某一個實體抹除單元與儲存區601或閒置區602的關連關係可能會動態地變動。例如，當接收到來自主機系統11的寫入資料時，記憶體管理電路502會從閒置區602中選擇一個實體抹除單元以儲存此寫入資料的至少一部份資料並且將這個實體抹除單元關連至儲存區601。此外，在將屬於儲存區601的某一個實體抹除單元抹除以清除其中的資料之後，記憶體管理電路502會將這個被抹除的實體抹除單元關聯至閒置區602。
在本範例實施例中，屬於閒置區602的實體抹除單元亦稱為閒置實體抹除單元，而屬於儲存區601的實體抹除單元亦可稱為非閒置(non-spare)實體抹除單元。屬於閒置區602的每一個實體抹除單元皆是被抹除的實體抹除單元並且沒有儲存任何資料，而屬於儲存區601的每一個實體抹除單元皆儲存有資料。更進一步，屬於閒置區602的每一個實體抹除單元皆不會儲存任何有效(valid)資料，而屬於儲存區601的每一個實體抹除單元皆可能儲存有效資料及/或無效(invalid)資料。
在一範例實施例中，記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體抹除單元。在本範例實施例中，主機系統11是透過邏輯位址(logical address, LA)來存取屬於儲存區601之實體抹除單元。因此，邏輯單元612(0)~612(C)中的每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，邏輯單元612(0)~612(C)中的每一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一個邏輯單元可被映射至一或多個實體抹除單元。
在本範例實施例中，記憶體管理電路502會將邏輯單元與實體抹除單元之間的映射關係(亦稱為邏輯-實體映射關係)記錄於至少一邏輯-實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體映射表來執行對於記憶體儲存裝置10的資料存取。
圖8是根據本發明的一範例實施例所繪示之資料寫入可複寫式非揮發性記憶體模組的示意圖。
請參照圖8，在資料寫入的過程中，記憶體管理電路502會先接收第一資料D1，將第一資料D1寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元610（0）的實體程式化單元6101。
記憶體管理電路502接續第一資料D1從主機系統接收第二資料D2。
記憶體管理電路502判斷第二資料D2的資料是否符合一預先定義值。於一範例實施例中，記憶體管理電路502判斷第二資料D2的資料型態是否符合一預先定義樣式，用以判斷第二資料D2是否為一系統資料。於另一範例實施例中，記憶體管理電路502用以判斷第二資料D2的資料長度是否小於預先定義值，其中，此預先定義值例如設置為16k。倘若第二資料D2的資料長度小於預先定義值時，記憶體管理電路502判斷第二資料D2屬於系統資料，將屬於系統資料的第二資料D2暫存至暫存區域70中，並且在暫存區域70中記錄儲存第二資料D2的邏輯位址以及第二資料D2的資料長度。例如，暫存區域70為配置在緩衝記憶體510中。於另一範例實施例中，在預先定義時間內，記憶體管理電路502未從主機系統收到資料或指令時，會將暫存區域70中屬於系統資料的第二資料D2寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元610（0）的實體程式化單元6102。
記憶體管理電路502接續第二資料D2從主機系統接收第三資料D3，並且判斷儲存第一資料D1的邏輯位址與儲存第三資料D3的邏輯位址是否連續。倘若儲存第一資料D1的邏輯位址與儲存第三資料D3的邏輯位址是連續時，記憶體管理電路502將第三資料D3寫入至實體抹除單元610（0）的實體程式化單元6102，其中實體程式化單元6102是排列在實體程式化單元6101之後。
記憶體管理電路502接續第三資料D3從主機系統接收第四資料D4。特別是，倘若儲存第四資料D4的邏輯位址與記錄在暫存區域70的邏輯位址相同且第四資料D4的資料長度相同於記錄在暫存區域70的資料長度時，記憶體管理電路502判斷第四資料D4為更新系統資料，將更新系統資料暫存至暫存區域70中以更新屬於系統資料的第二資料D2。
圖9是根據本發明的另一範例實施例所繪示之資料寫入可複寫式非揮發性記憶體模組的示意圖。
請參照圖9，在資料寫入的過程中，記憶體管理電路502會先接收第一資料D1，將第一資料D1寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元610（0）的實體程式化單元6101。
記憶體管理電路502接續第一資料D1從主機系統接收第二資料D2。
記憶體管理電路502判斷第二資料D2的資料長度是否小於預先定義值。於一範例實施例中，此預先定義值設置為16k。倘若第二資料D2的資料長度不小於預先定義值時，記憶體管理電路502判斷第二資料D2屬於使用者資料，將屬於使用者資料的第二資料D2寫入至實體抹除單元610（0）的實體程式化單元6102，其中實體程式化單元6102是排列在實體程式化單元6101之後。
記憶體管理電路502接續第二資料D2從主機系統接收第三資料D3，記憶體管理電路502判斷第三資料D3的資料長度是否小於預先定義值。倘若第三資料D3的資料長度小於預先定義值時，記憶體管理電路502判斷第三資料D3屬於系統資料，將屬於系統資料的第三資料D3暫存至暫存區域70中，並且在暫存區域70中記錄儲存第三資料D3的邏輯位址以及第三資料D3的資料長度。
記憶體管理電路502接續第三資料D3從主機系統接收第四資料D4，並且判斷儲存第二資料D2的邏輯位址與儲存第四資料D4的邏輯位址是否連續。倘若儲存第二資料D2的邏輯位址與儲存第四資料D4的邏輯位址是連續時，記憶體管理電路502將第四資料D4寫入至實體抹除單元610（0）的實體程式化單元6103，其中實體程式化單元6103是排列在實體程式化單元6102之後。
記憶體管理電路502接續第四資料D4從主機系統接收第五資料D5，倘若儲存第五資料D5的邏輯位址與記錄在暫存區域70的邏輯位址相同且第五資料D5的資料長度相同於記錄在暫存區域70的資料長度時，判斷第五資料D5為更新系統資料，將更新系統資料暫存至暫存區域70中以更新屬於系統資料的第三資料D3。
圖10是根據本發明的一範例實施例所繪示之資料寫入方法的流程圖。
請參照圖10，在步驟S1001中，記憶體管理電路502從主機系統接收第一資料D1，將第一資料D1寫入至第一實體抹除單元的至少一第一實體程式化單元。
在步驟S1003中，記憶體管理電路502從主機系統接收第二資料D2。
在步驟S1005中，記憶體管理電路502判斷第二資料D2的資料長度是否小於預先定義值。
倘若第二資料D2的資料長度小於預先定義值，在步驟S1007中，記憶體管理電路502將第二資料D2暫存至暫存區域中，並且在暫存區域中記錄儲存第二資料D2的邏輯位址以及第二資料D2的資料長度。其中暫存區域為揮發性記憶體。於另一範例實施例中，在一預先定義時間內，記憶體管理電路502未從主機系統收到資料或指令時，將暫存區域中的第二資料D2寫入至可複寫式非揮發性記憶體模組。
倘若第二資料D2的資料長度不小於預先定義值，在步驟S1015中，記憶體管理電路502接續第一資料D1將第二資料D2寫入至第一實體抹除單元中。
在步驟S1009中，記憶體管理電路502從主機系統接收第三資料D3。
在步驟S1011中，記憶體管理電路502判斷儲存第一資料D1的邏輯位址與儲存第三資料D3的邏輯位址是否連續。
倘若儲存第一資料D1的邏輯位址與儲存第三資料D3的邏輯位址是連續時，在步驟S1013中，記憶體管理電路502將第三資料D3寫入至第一實體抹除單元的至少一第二實體程式化單元，其中第二實體程式化單元是排列在第一實體程式化單元之後。
倘若儲存第一資料D1的邏輯位址與儲存第三資料D3的邏輯位址是不連續時，在步驟S1017中，記憶體管理電路502將第二資料D2由暫存區域搬移至第一實體抹除單元的至少一第二實體程式化單元，並且記憶體管理電路502接續第二資料D2將第三資料D3寫入至第一實體抹除單元中。其中第一資料D1與第三資料D3屬於使用者資料，並且第二資料D2屬於系統資料。
在步驟S1019中，記憶體管理電路502從主機系統接收第四資料D4。
在步驟S1021中，倘若儲存第四資料D4的邏輯位址與記錄在暫存區域的邏輯位址相同且第四資料D4的資料長度相同於記錄在暫存區域的資料長度時，記憶體管理電路502判斷第四資料D4為更新系統資料，將更新系統資料暫存至暫存區域中以更新系統資料。
綜上所述，本發明提供了一種資料寫入方法、記憶體儲存裝置及記憶體控制電路單元。在資料寫入的過程中，記憶體管理電路將邏輯位址連續的使用者資料寫入至可複寫式非揮發性記憶體模組中，並可將資料符合一預定規則的系統資料暫存至暫存區域中，在預先定義時間內未從主機系統收到資料或指令時或者接收的使用者資料的邏輯位址不連續時，再將暫存區域中的系統資料寫入至可複寫式非揮發性記憶體模組。如此，以令寫入至可複寫式非揮發性記憶體模組的使用者資料在物理上連續，從而提昇垃圾回收的效率。
10:記憶體儲存裝置 11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 502:記憶體管理電路 504:主機介面 506:記憶體介面 508:錯誤檢查與校正電路 510:緩衝記憶體 512:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體抹除單元 612(0)~612(C):邏輯單元 6101、6102、6103、6104、6105:實體程式化單元 70:暫存區域 D1:第一資料 D2:第二資料 D3:第三資料 D4:第四資料 D5:第五資料 D6:第六資料 Dn:第N資料 FAT:系統資料 S1001、S1003、S1005、S1007、S1009、S1011、S1013、S1015、S1017、S1019、S1021:步驟
圖1是根據本發明的一範例實施例所繪示的先前技術的示意圖。 圖2是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖4是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖5是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖7是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖8是根據本發明的一範例實施例所繪示之資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖9是根據本發明的另一範例實施例所繪示之資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖10是根據本發明的一範例實施例所繪示之資料寫入方法的流程圖。
S1001、S1003、S1005、S1007、S1009、S1011、S1013、S1015、S1017、S1019、S1021:步驟

Claims (24)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元，該資料寫入方法包括：從一主機系統接收一第一資料，將該第一資料寫入至該多個實體抹除單元之中的一第一實體抹除單元的至少一第一實體程式化單元；從該主機系統接收一第二資料；將該第二資料暫存至一暫存區域中，接收該第二資料後從該主機系統接收一第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續；以及倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是連續時，將該第三資料寫入至該第一實體抹除單元的至少一第二實體程式化單元；倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是不連續時，將該第二資料由該暫存區域搬移至該第一實體抹除單元的至少一第二實體程式化單元以及接續該第二資料將該第三資料寫入至該第一實體抹除單元中，其中該至少第二實體程式化單元是排列在該至少一第一實體程式化單元之後。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統 接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續的步驟包括：判斷該第二資料的一資料長度是否小於一預先定義值；倘若該第二資料的資料長度小於該預先定義值時，將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續。
  3. 如申請專利範圍第1項所述的資料寫入方法，該資料寫入方法更包括：在該暫存區域中記錄儲存該第二資料的一邏輯位址以及該第二資料的一資料長度。
  4. 如申請專利範圍第2項所述的資料寫入方法，該資料寫入方法更包括：倘若該第二資料的資料長度不小於該預先定義值時，接續該第一資料將該第二資料寫入至該第一實體抹除單元中。
  5. 如申請專利範圍第3項所述的資料寫入方法，其中該暫存區域為一揮發性記憶體。
  6. 如申請專利範圍第5項所述的資料寫入方法，更包括：在一預先定義時間內未從該主機系統收到資料或指令時，將該暫存區域中的資料寫入至該可複寫式非揮發性記憶體模組。
  7. 如申請專利範圍第1項所述的資料寫入方法，其中該第一資料與該第三資料屬於一使用者資料，並且該第二資料屬於一系統資料。
  8. 如申請專利範圍第7項所述的資料寫入方法，更包括：接續該第三資料從該主機系統接收一第四資料；倘若儲存該第四資料的邏輯位址與記錄在該暫存區域的邏輯位址相同且該第四資料的資料長度相同於記錄在該暫存區域的資料長度時，判斷該第四資料為一更新系統資料，將該更新系統資料暫存至該暫存區域中以更新該系統資料。
  9. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以從一主機系統接收一第一資料，將該第一資料寫入至該多個實體抹除單元之中的一第一實體抹除單元的至少一第一實體程式化單元，該記憶體控制電路單元用以從該主機系統接收一第二資料，該記憶體控制電路單元用以將該第二資料暫存至一暫存區域中，接收該第二資料後從該主機系統接收一第三資料，並且判 斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續，倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是連續時，該記憶體控制電路單元用以將該第三資料寫入至該第一實體抹除單元的至少一第二實體程式化單元，以及倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是不連續時，該記憶體控制電路單元用以將該第二資料由該暫存區域搬移至該第一實體抹除單元的至少一第二實體程式化單元以及接續該第二資料將該第三資料寫入至該第一實體抹除單元中，其中該至少第二實體程式化單元是排列在該至少一第一實體程式化單元之後。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續的操作中，該記憶體控制電路單元用以判斷該第二資料的一資料長度是否小於一預先定義值，倘若該第二資料的資料長度小於該預先定義值時，該記憶體控制電路單元用以將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續。
  11. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以在該暫存區域中記錄儲存該第二資料的一邏輯位址以及該第二資料的一資料長度。
  12. 如申請專利範圍第10項所述的記憶體儲存裝置，其中倘若該第二資料的資料長度不小於該預先定義值時，該記憶體控制電路單元更用以接續該第一資料將該第二資料寫入至該第一實體抹除單元中。
  13. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該暫存區域為一揮發性記憶體。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中在一預先定義時間內未從該主機系統收到資料或指令時，該記憶體控制電路單元更用以將該暫存區域中的資料寫入至該可複寫式非揮發性記憶體模組。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一資料與該第三資料屬於一使用者資料，並且該第二資料屬於一系統資料。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以接續該第三資料從該主機系統接收一第四資料，倘若儲存該第四資料的邏輯位址與記錄在該暫存區域的邏輯位址相同且該第四資料的資料長度相同於記錄在該暫存區域的資料長度時，該記憶體控制電路單元更用以判斷該第四資料為一 更新系統資料，將該更新系統資料暫存至該暫存區域中以更新該系統資料。
  17. 一種記憶體控制電路單元，用於將資料寫入一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元且每一實體抹除單元具有多個實體程式化單元，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，其中該記憶體管理電路用以從一主機系統接收一第一資料，將該第一資料寫入至該多個實體抹除單元之中的一第一實體抹除單元的至少一第一實體程式化單元，其中該記憶體管理電路用以從該主機系統接收一第二資料，該記憶體管理電路用以將該第二資料暫存至一暫存區域中，從該主機系統接收一第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續，倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是連續時，該記憶體管理電路用以將該第三資料寫入至該第一實體抹除單元的至少一第二實體程式化單元，以及倘若儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是不連續時，該記憶體管理電路用以將該第二資料由該暫存 區域搬移至該第一實體抹除單元的至少一第二實體程式化單元以及接續該第二資料將該第三資料寫入至該第一實體抹除單元中，其中該至少第二實體程式化單元是排列在該至少一第一實體程式化單元之後。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續的操作中，該記憶體管理電路用以判斷該第二資料的一資料長度是否小於一預先定義值，倘若該第二資料的資料長度小於該預先定義值時，該記憶體管理電路用以將該第二資料暫存至該暫存區域中，接收該第二資料後從該主機系統接收該第三資料，並且判斷儲存該第一資料的邏輯位址與儲存該第三資料的邏輯位址是否連續。
  19. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路更用以在該暫存區域中記錄儲存該第二資料的一邏輯位址以及該第二資料的資料長度。
  20. 如申請專利範圍第18項所述的記憶體控制電路單元，其中倘若該第二資料的資料長度不小於該預先定義值時，該記憶體管理電路更用以接續該第一資料將該第二資料寫入至該第一實體抹除單元中。
  21. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該暫存區域為一揮發性記憶體。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中在一預先定義時間內未從該主機系統收到資料或指令時，該記憶體管理電路更用以將該暫存區域中的資料寫入至該可複寫式非揮發性記憶體模組。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一資料與該第三資料屬於一使用者資料，並且該第二資料屬於一系統資料。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路更用以接續該第三資料從該主機系統接收一第四資料，倘若儲存該第四資料的邏輯位址與記錄在該暫存區域的邏輯位址相同且該第四資料的資料長度相同於記錄在該暫存區域的資料長度時，該記憶體管理電路更用以判斷該第四資料為一更新系統資料，將該更新系統資料暫存至該暫存區域中以更新該系統資料。
TW108117725A 2019-05-22 2019-05-22 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元 TWI724427B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108117725A TWI724427B (zh) 2019-05-22 2019-05-22 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
US16/503,593 US10942680B2 (en) 2019-05-22 2019-07-04 Data writing method, memory storage device and memory control circuit unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108117725A TWI724427B (zh) 2019-05-22 2019-05-22 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元

Publications (2)

Publication Number Publication Date
TW202044041A TW202044041A (zh) 2020-12-01
TWI724427B true TWI724427B (zh) 2021-04-11

Family

ID=73456969

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108117725A TWI724427B (zh) 2019-05-22 2019-05-22 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元

Country Status (2)

Country Link
US (1) US10942680B2 (zh)
TW (1) TWI724427B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US8327066B2 (en) * 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
US20130326119A1 (en) * 2012-06-01 2013-12-05 Joonho Lee Storage device having nonvolatile memory device and write method
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5832525A (en) * 1996-06-24 1998-11-03 Sun Microsystems, Inc. Disk fragmentation reduction using file allocation tables
KR101739556B1 (ko) * 2010-11-15 2017-05-24 삼성전자주식회사 데이터 저장 장치, 사용자 장치 및 그것의 주소 맵핑 방법
US10031850B2 (en) * 2011-06-07 2018-07-24 Sandisk Technologies Llc System and method to buffer data
KR101942272B1 (ko) * 2011-12-27 2019-01-28 삼성전자주식회사 비휘발성 메모리의 제어방법, 이를 구현한 비휘발성 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
TWI550612B (zh) * 2015-03-23 2016-09-21 群聯電子股份有限公司 資料程式化方法、記憶體儲存裝置及記憶體控制電路單元
US10031845B2 (en) * 2016-04-01 2018-07-24 Intel Corporation Method and apparatus for processing sequential writes to a block group of physical blocks in a memory device
TWI647566B (zh) * 2018-01-19 2019-01-11 慧榮科技股份有限公司 資料儲存裝置與資料處理方法
US20190243723A1 (en) * 2018-02-08 2019-08-08 Micron Technology, Inc. Backup operations from volatile to non-volatile memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
US8327066B2 (en) * 2008-09-30 2012-12-04 Samsung Electronics Co., Ltd. Method of managing a solid state drive, associated systems and implementations
US20130326119A1 (en) * 2012-06-01 2013-12-05 Joonho Lee Storage device having nonvolatile memory device and write method
TWI571882B (zh) * 2016-02-19 2017-02-21 群聯電子股份有限公司 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置

Also Published As

Publication number Publication date
US20200371712A1 (en) 2020-11-26
TW202044041A (zh) 2020-12-01
US10942680B2 (en) 2021-03-09

Similar Documents

Publication Publication Date Title
CN107590080B (zh) 映射表更新方法、存储器控制电路单元及存储器存储装置
TWI688953B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI705331B (zh) 有效資料合併方法、記憶體控制電路單元與記憶體儲存裝置
TWI650639B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI717816B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI785876B (zh) 映射資訊記錄方法、記憶體控制電路單元與記憶體儲存裝置
TWI702496B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
CN109273033B (zh) 存储器管理方法、存储器控制电路单元与存储器存储装置
CN110308876B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
CN111767005B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TW202109536A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI739676B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI760697B (zh) 記憶體之資料整理方法、記憶體儲存裝置及記憶體控制電路單元
TWI724427B (zh) 資料寫入方法、記憶體儲存裝置及記憶體控制電路單元
TWI823792B (zh) 映射表更新方法、記憶體儲存裝置及記憶體控制電路單元
TWI780003B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN112015327B (zh) 数据写入方法、存储器存储装置及存储器控制电路单元
TW202026884A (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
CN114527941B (zh) 存储器控制方法、存储器存储装置及存储器控制电路单元
TWI813362B (zh) 部分抹除管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI718492B (zh) 資料儲存方法、記憶體儲存裝置及記憶體控制電路單元
CN114203239B (zh) 存储器管理方法、存储器存储装置及存储器控制电路单元
TWI826161B (zh) 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元
TWI741779B (zh) 資料整併方法、記憶體儲存裝置及記憶體控制電路單元
TWI818370B (zh) 資料儲存分配方法、記憶體儲存裝置及記憶體控制電路單元