TWI723693B - 偵測電路和錯誤信號偵測方法 - Google Patents

偵測電路和錯誤信號偵測方法 Download PDF

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Abstract

本發明提供了一種偵測電路。上述偵測電路包括一同步電路、一比較電路和一中斷信號產生電路。比較電路耦接上同步電路，以及比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率。中斷信號產生電路耦接同步電路和比較電路，以及接收比較結果，並根據比較結果，判斷目標信號是否有錯誤發生。

Description

偵測電路和錯誤信號偵測方法
本發明之實施例主要係有關於一錯誤信號偵測技術，特別係有關於藉由比較之頻率目標信號和參考信號之頻率來偵測目標信號是否發生錯誤之錯誤信號偵測技術。
當微控制器(micro controller unit，MCU)在進行操作時，若對應系統頻率之信號發生錯誤時，會造成微控制器之操作無法正常運作。一旦錯誤發生，微控制器又將進行更複雜的檢測、維修或其他後續處理。雖然在傳統之微控制器中會配置一偵測電路來偵測信號是否發生錯誤，然而，傳統之偵測電路通常係以計時器(counter)來做設計，在電路之設計上會比較複雜，且也無法立即提供信號發生錯誤之資訊給微控制器之處理器或控制器，來避免上述錯誤影響到微控制器。
有鑑於上述先前技術之問題，本發明之實施例提供了一種偵測電路和錯誤信號偵測方法。
根據本發明之一實施例提供了一種偵測電路。上述偵測電路包括一同步電路、一比較電路和一中斷信號產生電路。比較電路耦接上同步電路，以及比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率。中斷信號產生電路耦接同步電路和比較電路，以及接收比較結果，並根據比較結果，判斷目標信號是否有錯誤發生。
在一些實施例中，同步電路會接收上述參考信號以及一啟動訊號，以及根據上述參考信號以及上述啟動訊號，產生一同步訊號。此外，同步電路傳送上述同步訊號至上述比較電路和上述中斷信號產生電路，以啟動上述比較電路和上述中斷信號產生電路。在一些實施例中，啟動訊號係以一系統頻率為基礎所產生之信號。
在一些實施例中，當中斷信號產生電路根據上述比較結果判斷目標信號有錯誤時，中斷信號產生電路將一旗標值設定為一第一設定值，並輸出一中斷信號，以及當中斷信號產生電路根據上述比較結果判斷目標信號無錯誤時，中斷信號產生電路將上述旗標值設定為一第二設定值。在一些實施例中，中斷信號產生電路會傳送上述中斷信號至一處理器，且上述處理器判斷上述目標信號所對應之頻率是否為一系統頻率。當上述目標信號所對應之頻率是上述系統頻率，上述處理器將上述系統頻率切換到另一頻率。當上述目標信號所對應之頻率不是上述系統頻率，上述處理器保留上述目標信號。
根據本發明之一實施例提供了一種錯誤信號偵測方法。上述錯誤信號偵測方法適用一偵測電路。上述錯誤信號偵測方法之步驟包括，藉由上述偵測電路之一比較電路比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率；以及藉由上述偵測電路之一中斷信號產生電路接收上述比較結果，並根據上述比較結果，判斷上述目標信號是否有錯誤發生。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之記偵測電路和錯誤信號偵測方法，做些許的更動與潤飾而得到。
本章節所敘述的是實施本發明之較佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第1圖係顯示根據本發明之一實施例所述之一偵測電路100之方塊圖。偵測電路100可適用於一微控制器(micro controller unit，MCU)。偵測電路100可配置於一微控制器中。如第1圖所示，偵測電路100可包含一同步電路110、一比較電路120，以及一中斷信號產生電路130。注意地是，在第1圖中所示之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以第1圖為限。
根據本發明之實施例，同步電路110會耦接比較電路120和中斷信號產生電路130。同步電路110會接收一啟動訊號S1和一參考訊號S2，並對啟動訊號S1和參考訊號S2進行同步處理，以產生一同步訊號S3。同步電路110會將同步訊號S3傳送給比較電路120和中斷信號產生電路130，以啟動比較電路120和中斷信號產生電路130。同步電路110可用以避免因為不同時脈訊號進行運算時所產生之突波(glitch)，以及避免不同時脈訊號進行運算時所產生之相位之錯位。特別說明地是，同步電路110之電路架構，可適用一般配置於微控制器之同步電路之架構，因此，在本發明中就不再贅述。
在本發明之實施例中，啟動訊號S1係用以啟動偵測電路100。在一實施例中，啟動訊號S1可在微控制器被啟動時，就發送給同步電路110，以啟動偵測電路100。在另一實施例中，可藉由執行預先儲存或燒錄在在微控制器之一暫存器之指令，決定何時發送啟動訊號S1給同步電路110，以啟動偵測電路100。此外，在本發明之實施例中，啟動訊號S1可係一以系統頻率為基礎所產生之信號。因此，同步電路110可從啟動訊號S1取得系統頻率，並將參考訊號S2之頻率和系統頻率進行同步。
在本發明之實施例中，參考訊號S2可係微控制器之一低頻震盪器(例如：低速內部RC震盪器(low-speed internal RC oscillator，LIRC))所產生之信號，但本發明不以此為限。
根據本發明之實施例，比較電路120會耦接同步電路110和中斷信號產生電路130。比較電路120會接收同步訊號S3、參考訊號S2以及從微控制器之輸入/輸出埠接收目標訊號S4。當比較電路120接收到同步訊號S3後，比較電路120會去比較參考訊號S2和目標訊號S4，以產生一比較結果S5。具體來說，比較電路120會去比較參考訊號S2之頻率和目標訊號S4之頻率以產生一比較結果S5。比較電路120會將比較結果S5傳送給中斷信號產生電路130。根據本發明之實施例，目標訊號S4係表示偵測電路100所要進行偵測之訊號。此外，在本發明之實施例中，參考訊號S2之頻率會慢於目標信號S4之頻率。
第2A圖係顯示根據本發明一實施例所述之比較電路120之電路圖。如第2A圖所示，比較電路120可包括一第一正反器121、一第二正反器122、一第一反向器123、一及閘124、一第二反向器125、一數據選擇器126以及一第三正反器127。第一正反器121會接收參考訊號S2和目標訊號S4，以產生一第一延遲訊號ref_d1。第二正反器122會接收第一延遲訊號ref_d1和目標訊號S4，以產生一第二延遲訊號ref_d2。及閘124會接收同步訊號S3、經過第一反向器123處理後之第一延遲訊號ref_d1，以及第二延遲訊號ref_d2，以產生一輸出訊號end_pluse。數據選擇器126會接收輸出訊號end_pluse、第三正反器127所產生之比較結果S5，以及經過第二反向器125處理後之比較結果S5，以產生一選擇訊號S6。第三正反器127會接收選擇訊號S6和目標訊號S4，以產生比較結果S5。此外，在此實施例中，第一正反器121、第二正反器122和第三正反器127可接收一重置信號rstn。第2B圖係顯示根據本發明另一實施例所述之比較電路120之電路圖。和第2A圖相比，在第2B圖中，比較電路120之第三正反器127不會接收重置信號rstn。第2C圖係顯示根據本發明另一實施例所述之比較電路120之電路圖。和第2A圖相比，在第2C圖中，比較電路120未包含第二反向器125、數據選擇器126以及第三正反器127。此外，在第2C圖中，比較電路120直接以及閘124之輸出訊號end_pluse作為比較結果S5。注意地是，第2A-2C圖所示之比較電路120，僅係用以說明比較電路120之一些實施方式，但本發明並不以此為限。
根據本發明之實施例，中斷信號產生電路130會耦接同步電路110和比較電路130。中斷信號產生電路130會接收同步訊號S3和比較結果S5。當中斷信號產生電路130接收同步訊號S3後，中斷信號產生電路130會根據比較結果S5，判斷目標信號S4是否有錯誤發生。
根據本發明一實施例，當中斷信號產生電路130根據比較結果S5判斷目標信號S4有錯誤(例如：目標信號S4中斷或目標信號S4發生延遲，但本發明不以此為限)時，中斷信號產生電路130會將一旗標值設定為一第一設定值(例如：1)，並輸出一中斷信號S7給微控制器之一處理器或一控制器。當中斷信號產生電路130根據比較結果S5判斷判斷目標信號S4無錯誤時，中斷信號產生電路130會將旗標值設定為一第二設定值(例如：0)，並繼續判斷後續接收到之比較結果S5。根據本發明一實施例，中斷信號產生電路130可根據比較結果S5，判斷比較電路120所輸出之比較結果S5係對應一第一狀態或一第二狀態。舉例來說，第一狀態可係有上下準位變化之時脈信號，且第二狀態係沒有準位變化之時脈信號。當中斷信號產生電路130判斷比較電路120所輸出之比較結果S5係對應第一狀態時，中斷信號產生電路130就會判斷目標信號S4沒有錯誤。當中斷信號產生電路130判斷比較電路120所輸出之比較結果S5係對應第二狀態時，中斷信號產生電路130就會判斷目標信號S4發生錯誤，並產生中斷信號S7。
根據本發明一實施例，當微控制器之處理器或控制器接收到中斷信號S7後，微控制器之處理器或控制器會判斷目標信號S4所對應之頻率是否為一系統頻率。當微控制器之處理器或控制器判斷目標信號S4所對應之頻率是系統頻率時，為了防止繼續以目標信號S4所對應之頻率為系統頻率可能會造成微控制器無法運作，微控制器之處理器或控制器會將系統頻率從目標信號S4所對應之頻率切換到另一頻率。根據本發明一實施例，當微控制器之處理器或控制器判斷目標信號S4所對應之頻率是系統頻率時，微控制器之處理器或控制器會將系統頻率從目標信號S4所對應之頻率切換到參考訊號S2所對之頻率，但本發明並不以此為限。當微控制器之處理器或控制器判斷目標信號S4所對應之頻率不是系統頻率時，微控制器之處理器或控制器會保留目標信號S4。當微控制器內部之操作有其他需要時，保留之目標信號S4之頻率將可用於進行其他操作。
第3圖係根據本發明之一實施例所述之錯誤信號偵測方法之流程圖。錯誤信號偵測方法適用包含偵測電路100之微控制器。如第3圖所示，在步驟S310，偵測電路100之一比較電路比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率。在步驟S320，偵測電路100之一中斷信號產生電路會接收比較結果，並根據比較結果，判斷目標信號是否有錯誤發生。
當偵測電路100之中斷信號產生電路根據比較結果判斷目標信號有錯誤時，進行步驟S330。在步驟S330，偵測電路100之中斷信號產生電路將一旗標值設定為一第一設定值，並輸出一中斷信號至微控制器之一處理器(或控制器)。在步驟S340，處理器會判斷目標信號所對應之頻率是否為一系統頻率。當處理器判斷目標信號所對應之頻率為一系統頻率，進行步驟S350。在步驟S350，處理器將系統頻率切換到另一頻率(例如：參考信號之頻率，但本發明不以此為限)。當處理器判斷目標信號所對應之頻率不是一系統頻率時，進行步驟S360。在步驟S360，處理器會保留目標信號。
當偵測電路100之中斷信號產生電路根據比較結果判斷目標信號沒有錯誤時，進行步驟S370。在步驟S370，偵測電路100之中斷信號產生電路將上述旗標值設定為一第二設定值。接著，回到步驟S310。
根據本發明一些實施例，在錯誤信號偵測方法之步驟更包括，偵測電路100之一同步電路會接收參考信號以及啟動訊號(可用以啟動偵測電路100)，並根據參考信號和啟動訊號，產生一同步訊號。接著，偵測電路100之同步電路會傳送同步訊號至偵測電路100之比較電路和中斷信號產生電路，以啟動比較電路和中斷信號產生電路。根據本發明一些實施例，啟動訊號係以一系統頻率為基礎所產生之信號。
根據本發明之實施例所提出之偵測電路和錯誤信號偵測方法，可藉由偵測電路之比較電路比較一目標信號和一參考信號所產生之比較結果，直接判斷目標信號是否發生錯誤。此外，根據本發明之實施例所提出之錯誤信號偵測方法，當發生錯誤之目標信號之頻率係系統頻率時，微控制器可直接切換到其他頻率進行操作。因此，本發明之實施例所提出之偵測電路和錯誤信號偵測方法，將可更有效率以及省時的判斷目標信號是否發生錯誤，以避免錯誤的目標信號造成微控制器之操作無法正常運作。此外，相較於傳統之偵測電路，本發明之實施例所提出之偵測電路中，僅需根據配置之比較電路產生之比較結果來判斷目標信號是否發生錯誤，亦降低了電路設計上之複雜度。
在本說明書中以及申請專利範圍中的序號，例如「第一」、「第二」等等，僅係為了方便說明，彼此之間並沒有順序上的先後關係。
本發明之說明書所揭露之方法和演算法之步驟，可直接透過執行一處理器直接應用在硬體以及軟體模組或兩者之結合上。一軟體模組(包括執行指令和相關數據)和其它數據可儲存在數據記憶體中，像是隨機存取記憶體(RAM)、快閃記憶體(flash memory)、唯讀記憶體(ROM)、可抹除可規化唯讀記憶體(EPROM)、電子可抹除可規劃唯讀記憶體(EEPROM)、暫存器、硬碟、可攜式應碟、光碟唯讀記憶體(CD-ROM)、DVD或在此領域習之技術中任何其它電腦可讀取之儲存媒體格式。一儲存媒體可耦接至一機器裝置，舉例來說，像是電腦/處理器(爲了說明之方便，在本說明書以處理器來表示)，上述處理器可透過來讀取資訊(像是程式碼)，以及寫入資訊至儲存媒體。一儲存媒體可整合一處理器。一特殊應用積體電路(ASIC)包括處理器和儲存媒體。一用戶設備則包括一特殊應用積體電路。換句話說，處理器和儲存媒體以不直接連接用戶設備的方式，包含於用戶設備中。此外，在一些實施例中，任何適合電腦程序之產品包括可讀取之儲存媒體，其中可讀取之儲存媒體包括和一或多個所揭露實施例相關之程式碼。在一些實施例中，電腦程序之產品可包括封裝材料。
以上段落使用多種層面描述。顯然的，本文的教示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作些許之更動與潤飾，因此發明之保護範圍當視後附之申請專利範圍所界定者為準。
100:偵測電路 110:同步電路 120:比較電路 121:第一正反器 122:第二正反器 123:第一反向器 124:及閘 125:第二反向器 126:數據選擇器 127:第三正反器 130:中斷信號產生電路 S1:啟動訊號 S2:參考訊號 S3:同步訊號 S4:目標訊號 S5:比較結果 S6:選擇訊號 S7:中斷信號 S310~S390:步驟 end_pluse:輸出訊號 ref_d1:第一延遲訊號 ref_d2:第二延遲訊號 rstn:重置信號
第1圖係顯示根據本發明之一實施例所述之一偵測電路100之方塊圖。 第 2A圖係顯示根據本發明一實施例所述之比較電路120之電路圖。 第 2B圖係顯示根據本發明另一實施例所述之比較電路120之電路圖。 第 2C圖係顯示根據本發明另一實施例所述之比較電路120之電路圖。 第3圖係根據本發明之一實施例所述之錯誤信號偵測方法之流程圖。
100:偵測電路
110:同步電路
120:比較電路
130:中斷信號產生電路
S1:啟動訊號
S2:參考訊號
S3:同步訊號
S4:目標訊號
S5:比較結果
S7:中斷信號

Claims (14)

  1. 一種偵測電路，包括：一同步電路；一比較電路，耦接上述同步電路，以及比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率；以及一中斷信號產生電路，耦接上述同步電路和上述比較電路，以及接收上述比較結果，並根據上述比較結果，判斷上述目標信號是否有錯誤發生；其中當上述中斷信號產生電路根據上述比較結果判斷上述目標信號有錯誤時，上述中斷信號產生電路將一旗標值設定為一第一設定值，並輸出一中斷信號；其中當上述中斷信號產生電路根據上述比較結果判斷上述目標信號無錯誤時，上述中斷信號產生電路將上述旗標值設定為一第二設定值。
  2. 如申請專利範圍第1項所述之偵測電路，其中上述同步電路接收上述參考信號以及一啟動訊號，以及根據上述參考信號以及上述啟動訊號，產生一同步訊號。
  3. 如申請專利範圍第2項所述之偵測電路，其中上述同步電路傳送上述同步訊號至上述比較電路和上述中斷信號產生電路，以啟動上述比較電路和上述中斷信號產生電路。
  4. 如申請專利範圍第2項所述之偵測電路，其中上述啟動訊號係以一系統頻率為基礎所產生之信號。
  5. 如申請專利範圍第1項所述之偵測電路，其中上述中斷信號產生電路傳送上述中斷信號至一處理器，且上述處理器判斷上述目標信號所對應之頻率是否為一系統頻率。
  6. 如申請專利範圍第5項所述之偵測電路，其中當上述目標信號所對應之頻率是上述系統頻率，上述處理器將上述系統頻率切換到上述參考信號之頻率。
  7. 如申請專利範圍第5項所述之偵測電路，其中當上述目標信號所對應之頻率不是上述系統頻率，上述處理器保留上述目標信號。
  8. 一種錯誤信號偵測方法，適用一偵測電路，包括：藉由上述偵測電路之一比較電路比較一目標信號和一參考信號，以產生一比較結果，其中上述參考信號之頻率慢於上述目標信號之頻率；以及藉由上述偵測電路之一中斷信號產生電路接收上述比較結果；當上述中斷信號產生電路根據上述比較結果判斷上述目標信號有錯誤時，藉由上述偵測電路之上述中斷信號產生電路將一旗標值設定為一第一設定值，並輸出一中斷信號；以及當上述中斷信號產生電路根據上述比較結果判斷上述目標信號無錯誤時，藉由上述中斷信號產生電路將上述旗標值設定為一第二設定值。
  9. 如申請專利範圍第8項所述之錯誤信號偵測方法，更包括：藉由上述偵測電路之一同步電路接收上述參考信號以及一啟動訊號；以及 根據上述參考信號以及上述啟動訊號，產生一同步訊號。
  10. 如申請專利範圍第9項所述之錯誤信號偵測方法，更包括：藉由上述偵測電路之上述同步電路傳送上述同步訊號至上述比較電路和上述中斷信號產生電路，以啟動上述比較電路和上述中斷信號產生電路。
  11. 如申請專利範圍第9項所述之錯誤信號偵測方法，其中上述啟動訊號係以一系統頻率為基礎所產生之信號。
  12. 如申請專利範圍第8項所述之錯誤信號偵測方法，更包括：藉由上述偵測電路之上述中斷信號產生電路傳送上述中斷信號至一處理器；以及藉由上述處理器判斷上述目標信號所對應之頻率是否為一系統頻率。
  13. 如申請專利範圍第12項所述之錯誤信號偵測方法，更包括：當上述目標信號所對應之頻率是上述系統頻率，藉由上述處理器將上述系統頻率切換到上述參考信號之頻率。
  14. 如申請專利範圍第12項所述之錯誤信號偵測方法，更包括：當上述目標信號所對應之頻率不是上述系統頻率，保留上述目標信號。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392494B2 (en) * 1997-11-26 2002-05-21 Fujitsu Limited Frequency comparator and clock regenerating device using the same
US6483361B1 (en) * 2001-05-18 2002-11-19 National Semiconductor Corporation Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error
US6771096B1 (en) * 2002-03-25 2004-08-03 Cypress Semiconductor Corp. Circuit, system, and method for using hysteresis to avoid dead zone or non-linear conditions in a phase frequency detector
US20040246032A1 (en) * 2003-03-03 2004-12-09 Hiroyuki Ogiso Clock shaping device and electronic instrument using the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0681998A (ja) * 1992-07-15 1994-03-22 Nippon Signal Co Ltd:The フェールセーフ走査回路及び多光軸光線式センサ
US5463627A (en) * 1993-02-23 1995-10-31 Matsushita Electric Industrial Co., Ltd. Frame synchronizing apparatus for quadrature modulation data communication radio receiver
DE69618524T2 (de) * 1995-10-13 2002-06-06 Pioneer Electronic Corp., Tokio/Tokyo Empfänger und Abstimmschaltung mit einem Frequenzsynthetisierer dafür
GB9828196D0 (en) * 1998-12-21 1999-02-17 Northern Telecom Ltd Phase locked loop clock extraction
JP3838972B2 (ja) * 2002-12-25 2006-10-25 Ｎｅｃエレクトロニクス株式会社 周波数検出回路及びデータ処理装置
CN1276397C (zh) * 2003-05-14 2006-09-20 盛群半导体股份有限公司 频率动态校正的方法及装置
CN101581784A (zh) * 2008-05-13 2009-11-18 盛群半导体股份有限公司 自动校正传感器的装置及方法
US7900114B2 (en) * 2009-02-27 2011-03-01 Infineon Technologies Ag Error detection in an integrated circuit
JP6776691B2 (ja) * 2016-07-25 2020-10-28 セイコーエプソン株式会社 回路装置、電子機器、物理量センサー及び移動体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392494B2 (en) * 1997-11-26 2002-05-21 Fujitsu Limited Frequency comparator and clock regenerating device using the same
US6483361B1 (en) * 2001-05-18 2002-11-19 National Semiconductor Corporation Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error
US6771096B1 (en) * 2002-03-25 2004-08-03 Cypress Semiconductor Corp. Circuit, system, and method for using hysteresis to avoid dead zone or non-linear conditions in a phase frequency detector
US20040246032A1 (en) * 2003-03-03 2004-12-09 Hiroyuki Ogiso Clock shaping device and electronic instrument using the same

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