TWI723662B - 影像感測器、像素感測器與其形成方法 - Google Patents

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高橋誠司
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Abstract

本公開的各種實施例涉及一種影像感測器，所述影像感測器包括光偵測器，所述光偵測器設置在半導體基底中。浮動擴散節點設置在所述半導體基底中且位於所述光偵測器上方。傳輸閘極電極上覆在所述光偵測器上。所述傳輸閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述半導體基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到所述浮動擴散節點下方。所述頂部導電本體的一部分直接上覆在所述浮動擴散節點上。所述頂部導電本體的第一側壁直接上覆在所述底部導電本體上。

Description

影像感測器、像素感測器與其形成方法
本發明是有關於一種影像感測器、像素感測器與其形成方法。
許多現代電子裝置(例如，數位相機、光學成像裝置等)包括影像感測器。影像感測器將光學影像轉換成可表示為數位影像的數位資料。影像感測器包括像素感測器陣列，像素感測器陣列是用於將光學影像轉換成數位資料的單元裝置。像素感測器的一些類型包括電荷耦合裝置(charge-coupled device，CCD)影像感測器及互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)影像感測器(CMOS image sensor，CIS)。與CCD影像感測器相比，CIS由於功耗低、尺寸小、資料處理快、資料直接輸出及製造成本低而比其他影像感測器更受青睞。
本發明的一些實施例提供一種影像感測器，包括：光偵 測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中且位於所述光偵測器上方；以及傳輸閘極電極，上覆在所述光偵測器上，其中所述傳輸閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述半導體基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到所述浮動擴散節點下方，其中所述頂部導電本體的一部分直接上覆在所述浮動擴散節點上，且其中所述頂部導電本體的第一側壁直接上覆在所述底部導電本體上。
此外，本發明的其他實施例提供一種像素感測器，包括：光偵測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中，其中所述浮動擴散節點的底表面位於所述光偵測器的頂表面上方；導電接觸件，上覆在所述浮動擴散節點上；以及垂直電晶體，上覆在所述光偵測器上且鄰接所述浮動擴散節點，其中所述垂直電晶體包括上覆在垂直閘極介電質上的垂直閘極電極，其中所述垂直閘極電極具有相對於所述浮動擴散節點的頂表面升高的上導電結構且還具有下導電結構，所述下導電結構從與所述浮動擴散節點的所述頂表面齊平延伸到相對於所述浮動擴散節點的所述底表面凹陷的位置，其中所述上導電結構的至少一部分直接上覆在所述浮動擴散節點上，且其中所述上導電結構與所述導電接觸件之間的第一最短最小距離大於所述下導電結構與所述導電接觸件之間的第二最短最小距離。
另外，本發明的其他實施例提供一種形成像素感測器的 方法，所述方法包括：在基底中形成光偵測器；對所述基底執行第一圖案化製程，從而在所述基底中在所述光偵測器正上方界定閘極電極開口；在所述基底之上形成閘極介電層以及在所述閘極介電層之上形成閘極電極層，其中所述閘極介電層對所述閘極電極開口的一部分進行襯墊且所述閘極電極層填充所述閘極電極開口的其餘部分；對所述閘極電極層及所述閘極介電層執行第二圖案化製程，從而界定垂直閘極電極，所述垂直閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到位於所述基底的所述頂表面下方的點，其中所述頂部導電本體的第一側壁具有直接上覆在所述底部導電本體上的內側段；以及沿著所述閘極介電層的側壁在所述基底中形成浮動擴散節點，其中所述頂部導電本體的所述第一側壁的外側段直接上覆在所述浮動擴散節點上。
100、200a、200b、200c、200d、200e、200f、200g、200h、300a、300b、300c、400a、400b、400c、400d、500a、500b、500c、500d、500e、500f、500g、500h、500i、500j、500k:像素感測器
102:基底
102b:背側表面
102f:前側表面
104:光偵測器
105:像素感測器井區/感測器井區
106:傳輸閘極介電質
108:傳輸閘極電極
108a:頂部導電本體
108a1:第一頂部周界段
108a2:第二頂部周界段
108b:底部導電本體
108b1:第一底部周界段
108b2:第二底部周界段
108bs1:第一側壁
108bs2:第二側壁
108rc:圓形隅角
108s1、108s2:側壁
108ts:頂表面
108us:上表面
110:浮動擴散節點
110a、516:輕摻雜區
112、112a、112b、112c、112d:垂直傳輸電晶體
114:第一層間介電(ILD)層
116、520:側壁間隔件
116a:第一側壁間隔件段
116b:第二側壁間隔件段
118:接觸件
120、302:實質上直的線
202:第一實質上直的線
204:第二實質上直的線
304:隔離結構
304a:第一段
304b:第二段
502:透鏡
504:彩色濾光片
506:抗反射層
506a:第一抗反射層
506b:第二抗反射層
508:深溝槽隔離(DTI)結構
510:下閘極植入區
512:淺溝槽隔離(STI)結構
514:源極/汲極區
518:閘極介電質
522:閘極電極
524:讀出電晶體
525:內連線結構
526:內連線介電結構
528:配線
600、700、800、900、1000、1100、1200、1300、1400:剖視圖
702:垂直電晶體開口
704:罩幕層
802:閘極介電層
804:閘極電極層
1500:方法
1502、1504、1506、1508、1510、1512、1514、1516、1518:動作
Ao:面積
A-A’、B-B’:線
d1:第一距離
d2:第二距離
d3:第三距離
Lo:長度
L1:第一長度
L2:第二長度
L3:第三長度
L4:第四長度
p1:第一點
p2:第二點
p3:第三點
p4:第四點
p5:第五點
p6:第六點
t1:厚度
Wo:寬度
α:角度
結合附圖閱讀以下詳細說明，會最好地理解本公開的實施例的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A到圖1C是具有低雜訊的垂直傳輸電晶體的像素感測器的各種視圖。
圖2A到圖2H是圖1A到圖1C所示像素感測器的替代實施例的各種俯視圖。
圖3A到圖3C是圖1A到圖1C所示像素感測器的替代實施例的各種剖視圖。
圖4A到圖4D是圖1A到圖1C所示其中以中心接觸件為中心設置有兩個或更多個低雜訊的垂直傳輸電晶體的像素感測器的替代實施例的各種俯視圖。
圖5A到圖5K是具有垂直傳輸電晶體的像素感測器的各種剖視圖，所述垂直傳輸電晶體具有低雜訊並相對於另一像素裝置在側向上偏置開。
圖6到圖14是形成具有垂直傳輸電晶體的像素感測器的方法的一些實施例的一系列剖視圖，所述垂直傳輸電晶體具有低雜訊並相對於另一像素裝置在側向上偏置開。
圖15是形成具有垂直傳輸電晶體的像素感測器的方法的一些實施例的流程圖，所述垂直傳輸電晶體具有低雜訊並相對於另一像素裝置在側向上偏置開。
本公開提供用於實施本公開的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開的實施例。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括 其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開的實施例在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所用的空間相對性闡述語可同樣相應地進行解釋。
一些互補金屬氧化物半導體影像感測器(CIS)具有像素感測器陣列。像素感測器使用光偵測器記錄入射輻射，且有助於利用多個像素裝置(例如，傳輸電晶體、重置電晶體、源極跟隨器電晶體和/或列選擇電晶體)數位讀出所述記錄。一些像素感測器包括光偵測器陣列(例如，2×2光偵測器像素感測器)。在這種像素感測器中，在半導體基底中設置有多個光偵測器。在每一光偵測器之上設置有垂直傳輸電晶體，且每一垂直傳輸電晶體的傳輸閘極電極從半導體基底的頂表面上方延伸到半導體基底的頂表面下方的點(例如，位於光偵測器中的相應一者的上表面的正 上方)。此外，光偵測器共用公共浮動擴散節點。公共浮動擴散節點可為半導體基底的其中光偵測器可在讀出期間分別傳輸累積的電荷的區。在浮動擴散節點之上設置有導電接觸件以使得所傳輸的累積電荷可輸出到上覆金屬層(例如，導電配線和/或導電通孔)和/或用於數位讀出的其他像素裝置(例如，源極跟隨器電晶體和/或列選擇電晶體)。
與以上像素感測器相關聯的挑戰包括傳輸閘極電極與導電接觸件之間的寄生電容以及傳輸閘極電極與浮動擴散節點之間的“洩漏”(即，電流的流動)。一個寄生電容源歸因於傳輸閘極電極相對於導電接觸件的位置(和/或接近度)。舉例來說，傳輸閘極電極具有頂部導電本體及底部導電本體，頂部導電本體上覆在半導體基底的頂表面上，底部導電本體位於半導體基底的頂表面下方。傳輸閘極電極的頂部導電本體可上覆在浮動擴散節點上，且相對於導電接觸件在側向上隔開第一側向距離。第一側向距離實質上小(例如，1奈米到10奈米)，從而引起傳輸閘極電極的頂部導電本體與導電接觸件之間的寄生電容。所述寄生電容可降低累積電荷的數位讀出的增益轉換和/或增大數位讀出過程中的雜訊。這可部分地在由像素感測器生成的影像中造成固定圖案雜訊(fixed-pattern noise，FPN)。
此外，由於傳輸閘極電極的形狀，因此在傳輸閘極電極的頂部導電本體與底部導電本體交匯的隅角處累積有高電場。所述隅角通過下伏的傳輸閘極介電質與浮動擴散節點分開。然而， 由於浮動擴散節點的摻雜濃度(例如，N型)及傳輸閘極電極的隅角處的高電場，而在傳輸閘極電極與浮動擴散節點之間會發生“洩漏”。這種“洩漏”可能進一步增大由像素感測器生成的影像中的FPN。
在一些實施例中，本公開涉及像素感測器中的垂直傳輸電晶體結構，所述垂直傳輸電晶體結構提供減小的FPN和/或數位讀出的增加的增益轉換。舉例來說，傳輸閘極電極的頂部導電本體相對於浮動擴散節點在側向上隔開第二側向距離。第二側向距離實質上大(例如，20奈米到100奈米)，從而減輕和/或消除傳輸閘極電極的頂部導電本體與導電接觸件之間的寄生電容。這可部分地增加像素感測器的數位讀出的增益轉換和/或減小數位讀出過程中的雜訊，從而減小由像素感測器生成的影像中的FPN。此外，可以一定角度(例如，30°到60°)將與浮動擴散節點相鄰的傳輸閘極電極的隅角磨圓，從而減輕電場在傳輸閘極電極的圓形隅角處的累積。傳輸閘極電極的圓形隅角可進一步減輕和/或消除傳輸閘極電極與浮動擴散節點之間的“洩漏”，從而進一步減小由像素感測器生成的影像中的FPN。
圖1A到圖1C是像素感測器100的一些實施例的各種視圖，像素感測器100包括上覆在光偵測器104上的垂直傳輸電晶體112。圖1A是像素感測器100的剖視圖。圖1B是沿圖1A所示線A-A’截取的像素感測器100的俯視圖。圖1C是沿圖1B所示線B-B’截取的像素感測器100的另一剖視圖。
如圖1A所示，像素感測器100包括設置在基底102中的像素感測器井區105。在一些實施例中，基底102包括任何類型的半導體本體(例如，單晶矽/CMOS塊、矽鍺(silicon-germanium，SiGe)、絕緣體上矽(silicon on insulator，SOI)等)和/或具有第一摻雜類型(例如，p型摻雜)。像素感測器井區105是基底102的具有第一摻雜類型的區。
光偵測器104設置在基底102中。光偵測器104被配置成將電磁輻射(例如光子)轉換成電信號(即，被配置成從電磁輻射產生電子電洞對)。光偵測器104包括與第一摻雜類型相反的第二摻雜類型(例如，n型摻雜)。在一些實施例中，第一摻雜類型是n型且第二摻雜類型是p型，或第一摻雜類型是p型且第二摻雜類型是n型。在像素感測器井區105上方設置有浮動擴散節點110。浮動擴散節點110是基底102的具有第二摻雜類型(例如，n型)的區。
垂直傳輸電晶體112上覆在基底102的前側表面102f上。垂直傳輸電晶體112設置在浮動擴散節點110與光偵測器104之間。垂直傳輸電晶體112可選擇性地在光偵測器104與浮動擴散節點110之間形成導電通道以將光偵測器104中的累積電荷傳輸到浮動擴散節點110。舉例來說，垂直傳輸電晶體112可在像素感測器井區105中形成導電通道。垂直傳輸電晶體112包括傳輸閘極電極108、傳輸閘極介電質106及側壁間隔件116。傳輸閘極電極108包括頂部導電本體108a及底部導電本體 108b。在一些實施例中，頂部導電本體108a的底表面與基底102的前側表面102f實質上對齊，且底部導電本體108b的頂表面與基底102的前側表面102f實質上對齊。在另一些實施例中，傳輸閘極電極108是單一連續材料以使頂部導電本體108a與底部導電本體108b包含相同的連續材料。在一些實施例中，相同的連續材料可例如為或可包含金屬、摻雜多晶矽等。在又一些實施例中，頂部導電本體108a包含不同於底部導電本體108b的材料。
在基底102的前側表面102f之上設置有第一層間介電(inter-level dielectric，ILD)層114。接觸件118從第一ILD層114的上表面延伸到浮動擴散節點110。接觸件118被配置成將浮動擴散節點110電耦合到上覆的金屬層和/或其他半導體裝置。
頂部導電本體108a的側壁108s1相對於接觸件118在側向上偏置開第一距離d1。底部導電本體108b的側壁108s2相對於接觸件118在側向上偏置開第二距離d2。在一些實施例中，第一距離d1是頂部導電本體108a與接觸件118之間的最短距離，且第二距離d2是底部導電本體108b與接觸件118之間的最短距離。在一些實施例中，第一距離d1處於近似40奈米到200奈米的範圍內，和/或第二距離d2處於近似20奈米到100奈米的範圍內。第一距離d1例如大於第二距離d2以使得側壁108s1在遠離接觸件118的方向上相對於側壁108s2在側向上偏置開。這部分地減小和/或消除了頂部導電本體108a與接觸件118之間的寄生 電容。寄生電容的這種減小和/或消除增加了像素感測器100的數位讀出的增益轉換和/或減小了像素感測器100的數位讀出過程中的雜訊，從而減小了由像素感測器100生成的影像中的FPN。
在一些實施例中，如果第一距離d1為例如近似40奈米或大於40奈米，則頂部導電本體108a與接觸件118之間的寄生電容可減小，同時減小浮動擴散節點110與接觸件118之間的電阻。此外，通過減小電阻，可減輕在光偵測器104中收集電荷和/或從光偵測器104傳輸電荷期間的不正確的像素重置。在另一些實施例中，如果第一距離d1為例如近似200奈米或小於200奈米，則頂部導電本體108a與接觸件118之間的寄生電容進一步減小，同時維持低閘極電阻。在一些實施例中，第一距離d1比第二距離d2大近似20奈米到100奈米的範圍。在另一些實施例中，如圖1B所示，從側壁108s1到實質上直的線120界定第一距離d1，且從側壁108s2到實質上直的線120界定第二距離d2。在又一些實施例中，實質上直的線120與接觸件118的表面相切。
如圖1B所示像素感測器100的俯視圖所示，頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。舉例來說，第一形狀可為五邊形，且第二形狀可為矩形。在一些實施例中，基底102的頂表面下方的傳輸閘極介電質106的一部分可具有與底部導電本體108b相同的形狀(例如，第二形狀)。頂部導電本體108a的至少一部分懸於底部 導電本體108b之上。頂部導電本體108a的周界的第一頂部周界段108a1以第一長度L1被界定在第一點p1與第二點p2之間。在一些實施例中，第一點p1界定在直接上覆在浮動擴散節點110上的頂部導電本體108a的隅角處，且第二點p2界定在直接上覆在底部導電本體108b上的頂部導電本體108a的邊緣所在的位置處。頂部導電本體108a的周界的第二頂部周界段108a2以第二長度L2被界定在第三點p3與第四點p4之間。在一些實施例中，第三點p3被界定在直接上覆在底部導電本體108b上的頂部導電本體108a的邊緣所在的另一位置處，且第四點p4被界定在直接上覆在浮動擴散節點110上的頂部導電本體108a的另一隅角處。在一些實施例中，第一長度L1和/或第二長度L2分別處於近似5奈米到245奈米的範圍內。在另一些實施例中，第一長度L1與第二長度L2近似相同。在又一些實施例中，第一頂部周界段108a1及第二頂部周界段108a2可例如為與浮動擴散節點110接觸和/或上覆在浮動擴散節點110上的頂部導電本體108a的周界的唯一頂部周界段。
底部導電本體108b的周界的第一底部周界段108b1以第三長度L3被界定在第二點p2與第五點p5之間。在一些實施例中，第五點p5被界定在底部導電本體108b的與浮動擴散節點110相鄰的隅角處。在一些實施例中，底部導電本體108b在第五點p5處的隅角僅通過傳輸閘極介電質106與浮動擴散節點110分開。底部導電本體108b的周界的第二底部周界段108b2以第四 長度L4界定在第三點p3與第五點p5之間。在一些實施例中，第三長度L3和/或第四長度L4分別處於近似10奈米到250奈米的範圍內。在另一些實施例中，第一底部周界段108b1及第二底部周界段108b2可為底部導電本體108b的周界中接觸浮動擴散節點110和/或與浮動擴散節點110直接相鄰的唯一段。在一些實施例中，第一長度L1與第二長度L2之和小於第三長度L3與第四長度L4之和。舉例來說，第一長度L1與第二長度L2之和比第三長度L3與第四長度L4之和小至少10奈米。因此，底部導電本體108b的周界的直接相鄰於浮動擴散節點110的長度大於頂部導電本體108a的周界的直接相鄰於浮動擴散節點110和/或懸於浮動擴散節點110之上的長度。這部分地減輕了沿頂部導電本體108a的周界的電場累積，從而減小和/或消除了頂部導電本體108a與浮動擴散節點110之間的“洩漏”(即，電流的流動)。
如圖1C所示像素感測器100的剖視圖所示，頂部導電本體108a在第四點p4處的隅角直接上覆在浮動擴散節點110上。
參照圖2A，提供根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200a的俯視圖。在頂部導電本體108a的中心處設置有第一實質上直的線202，且在底部導電本體108b的中心處設置有第二實質上直的線204。第一實質上直的線202相對於第二實質上直的線204在側向上偏置開非零距離。在一些實施例中，第一實質上直的線202與浮動擴散節點 110的側壁實質上對齊。
另外如圖2A所示，底部導電本體108b的面積Ao與光偵測器104交疊。面積Ao具有長度Lo及寬度Wo以使面積Ao等於長度Lo與寬度Wo的乘積。在一些實施例中，面積Ao為約2,000平方奈米(nm2)或大於2,000平方奈米。舉例來說，如果面積Ao小於約2,000nm2，則可能發生累積電荷從光偵測器104到浮動擴散節點110的不完全傳輸。這可部分地增大由像素感測器200a生成的影像中的FPN和/或降低像素感測器200a的可靠性/靈敏度。
參照圖2B，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200b的俯視圖。頂部導電本體108a的側壁108s1與底部導電本體108b的側壁108s2平行。
參照圖2C，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200c的俯視圖。頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。在一些實施例中，如圖2C所示，第一形狀是五邊形，且第二形狀是三角形。在另一些實施例中，三角形是等腰三角形。舉例來說，底部導電本體108b的第一側壁108bs1的長度實質上等於底部導電本體108b的第二側壁108bs2的長度。
參照圖2D，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200d的俯視圖。底部導電 本體108b的第二側壁108bs2的長度小於底部導電本體108b的第一側壁108bs1的長度。在一些實施例中，第一側壁108bs1的長度比第二側壁108bs2的長度大至少兩倍。
參照圖2E，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200e的俯視圖。頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。在一些實施例中，如圖2E所示，第一形狀是五邊形，且第二形狀是佈局不同於第一形狀的五邊形。在另一些實施例中，第一形狀的五邊形的側壁長度和/或角度不同於第二形狀的五邊形的側壁長度和/或角度。
參照圖2F，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200f的俯視圖。頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。舉例來說，第一形狀是五邊形，且第二形狀是六邊形。
參照圖2G，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200g的俯視圖。頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。舉例來說，第一形狀是五邊形，且第二形狀是圓形。底部導電本體108b的中心在朝向接觸件118的方向上相對於頂部導電本體108a的中心在側向上偏置開(非零距離)。在一些實施例中，底部導電本體108b的中心沿著與頂部導電本體 108a的中心及接觸件118的中心相交的實質上直的對角線設置。
參照圖2H，提供了根據圖1B所示像素感測器100的俯視圖的一些替代實施例的像素感測器200h的俯視圖。頂部導電本體108a具有第一形狀，且底部導電本體108b具有不同於第一形狀的第二形狀。舉例來說，第一形狀是五邊形，且第二形狀是體育場形(stadium)。第二形狀的圓形表面面對接觸件118。
儘管在圖1B及圖2B到圖2H所示俯視圖中未示出，然而底部導電本體108b的面積Ao與光偵測器104交疊，如圖2A所示及所述。面積Ao為例如約2,000nm2或大於2,000nm2，從而減小由圖1B及圖2B到圖2H所示像素感測器生成的影像中的FPN和/或提高圖1B及圖2B到圖2H所示像素感測器的穩定性/靈敏度。
參照圖3A，提供了根據圖1A所示像素感測器100的剖視圖的一些替代實施例的像素感測器300a的剖視圖。
傳輸閘極電極108包括上覆在底部導電本體108b上的頂部導電本體108a。底部導電本體108b具有圓形隅角。在一些實施例中，底部導電本體108b的圓形隅角108rc直接相鄰於浮動擴散節點110。在一些實施例中，圓形隅角108rc由第五點p5與第六點p6界定。第六點p6被界定在底部導電本體108b的頂表面下方及浮動擴散節點110的中心上方的位置處。在另一些實施例中，底部導電本體108b的圓形隅角108rc的彎曲的表面的斜率連續減小，同時沿著彎曲的表面從第五點p5移動到第六點p6。界 定在圓形隅角108rc與實質上直的線302之間的角度α可處於近似30度到90度的範圍內。在一些實施例中，實質上直的線302垂直於基底102的前側表面102f。由於圓形隅角108rc，因此在圓形隅角108rc處的電場累積得以減輕。因此，底部導電本體108b的圓形隅角108rc可減輕和/或消除底部導電本體108b與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而進一步減小由像素感測器300a生成的影像中的FPN。
參照圖3B，提供了根據圖1A所示像素感測器100的剖視圖的一些替代實施例的像素感測器300b的剖視圖。
在傳輸閘極介電質106周圍設置有隔離結構304。隔離結構304被配置成增大浮動擴散節點110與傳輸閘極電極108之間的電隔離。在一些實施例中，隔離結構304是具有第一摻雜類型(例如，p型)的基底102的摻雜區，且浮動擴散節點110具有與第一摻雜類型相反的第二摻雜類型(例如，n型)。由於隔離結構304與浮動擴散節點110具有相反的摻雜類型，因此在隔離結構304的外側區處形成耗盡區。耗盡區可例如由於隔離結構304與浮動擴散節點110之間的p-n結而形成。在隔離結構的外側區處形成耗盡區有助於傳輸閘極電極108與浮動擴散節點110之間的電隔離。這部分地減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而減小了由像素感測器300b生成的影像中的FPN，同時增強了像素感測器300b的穩定性及可靠性。在一些實施例中，隔離結構304可包含介電材 料和/或被配置成淺溝槽隔離(shallow trench isolation，STI)結構。在又一些實施例中，隔離結構304的接觸浮動擴散節點110的部分可包括摻雜濃度低於浮動擴散節點110的第二摻雜類型(例如，n型)。由於摻雜濃度較低，因此浮動擴散節點110與傳輸閘極電極108之間的“洩漏”將被減少和/或消除。
在另一些實施例中，隔離結構304的第一段304a包括摻雜濃度(例如p+)高於感測器井區105的第一摻雜類型(例如p型)，且隔離結構304的第二段304b包括摻雜濃度(例如n-)低於浮動擴散節點110的第二摻雜類型(例如n型)。在一些實施例中，隔離結構304的第一段304a相對於浮動擴散節點110在側向上偏置開，且隔離結構304的第二段304b接觸浮動擴散節點110。由於隔離結構304的第二段304b以低於浮動擴散節點110的摻雜濃度包括與浮動擴散節點110相同的摻雜類型(例如，n型)，因此浮動擴散節點110與傳輸閘極電極108之間的“洩漏”將被減少和/或消除。
參照圖3C，提供了根據圖1A所示像素感測器100的剖視圖的一些替代實施例的像素感測器300c的剖視圖。
側壁間隔件116包括第一側壁間隔件段116a及第二側壁間隔件段116b。在一些實施例中，側壁間隔件116是沿著傳輸閘極電極108的側壁連續延伸的連續介電材料(當從上向下觀察時)。第一側壁間隔件段116a的底表面與基底102的前側表面102f實質上對齊。第二側壁間隔件段116b的底表面設置在前側 表面102f下方。底部導電本體108b的上表面108us設置在底部導電本體108b的頂表面108ts下方第三距離d3處。第二側壁間隔件段116b被配置成增強位於點p5處的底部導電本體108b的隅角與浮動擴散節點110之間的電隔離。這部分地減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而進一步減小了由像素感測器300c生成的影像中的FPN，同時增強了像素感測器300c的穩定性及可靠性。
參照圖4A，提供了包括垂直傳輸電晶體112a到112b的像素感測器400a的俯視圖的一些實施例。
在一些實施例中，垂直傳輸電晶體112a到112b分別被配置成圖2G所示垂直傳輸電晶體112，其中在每一垂直傳輸電晶體112a到112b下方設置有光偵測器。垂直傳輸電晶體112a到112b與浮動擴散節點110相鄰。在一些實施例中，垂直傳輸電晶體112a至112b的中心到接觸件118的中心距離相等。
參照圖4B，提供了包括垂直傳輸電晶體112a到112d的像素感測器400b的俯視圖的一些實施例。
在一些實施例中，垂直傳輸電晶體112a到112d分別被配置成圖2G所示垂直傳輸電晶體112，其中在每一垂直傳輸電晶體112a到112d下方設置有光偵測器。垂直傳輸電晶體112a到112d與浮動擴散節點110相鄰。在一些實施例中，垂直傳輸電晶體112a至112d的中心到接觸件118的中心距離相等。
參照圖4C，提供了包括垂直傳輸電晶體112a到112d的 像素感測器400c的俯視圖的一些實施例。
在一些實施例中，垂直傳輸電晶體112a到112d分別被配置成圖1B所示垂直傳輸電晶體112，其中在每一垂直傳輸電晶體112a到112d下方設置有光偵測器。垂直傳輸電晶體112a到112d與浮動擴散節點110相鄰以使得浮動擴散節點110是加號形狀(plus shaped)。在一些實施例中，垂直傳輸電晶體112a至112d的中心到接觸件118的中心距離相等。
參照圖4D，提供了包括垂直傳輸電晶體112a到112d的像素感測器400d的俯視圖的一些實施例。
在一些實施例中，垂直傳輸電晶體112a到112d分別被配置成圖2B所示垂直傳輸電晶體112，其中在每一垂直傳輸電晶體112a到112d下方設置有光偵測器。垂直傳輸電晶體112a到112d與浮動擴散節點110相鄰。在一些實施例中，垂直傳輸電晶體112a至112d的中心到接觸件118的中心距離相等。
參照圖5A，提供了包括垂直傳輸電晶體112及讀出電晶體524的像素感測器500a的一些實施例。
內連線結構525上覆在基底102的前側表面102f上。基底102具有第一摻雜類型(例如，p型)。內連線結構525包括內連線介電結構526、接觸件118及配線528。內連線結構525被配置成將垂直傳輸電晶體112及讀出電晶體524電耦合到上覆的導電層、相鄰的半導體裝置和/或外部半導體裝置。半導體裝置可例如為變容二極體、電阻器、電容器、電晶體等。在一些實施例 中，接觸件118和/或配線528可例如分別為或可包含鋁、鎢、銅等。內連線介電結構526可例如為一個或多個介電層和/或一種或多種介電材料。所述一種或多種介電材料可例如為或可包含氧化物、氧化矽、低介電常數介電質等。
讀出電晶體524包括閘極電極522、閘極介電質518、側壁間隔件520、輕摻雜區516及源極/汲極區514。在一些實施例中，讀出電晶體524可被配置成源極跟隨器電晶體、重置電晶體或列選擇電晶體。側壁間隔件520可例如為或可包含氮化矽、碳化矽等。閘極介電質518可例如為或可包含氧化矽、高介電常數介電質等。閘極電極522可例如為或可包含鋁、多晶矽、矽化物、銅、鈦、鉭、前述材料的組合等。輕摻雜區516可為基底102的具有與第一摻雜類型相反的第二摻雜類型(例如，n型)的區。在一些實施例中，第一摻雜類型是p型且第二摻雜類型是n型，或第一摻雜類型是n型且第二摻雜類型是p型。源極/汲極區514可為基底102的具有第二摻雜類型的區，以使得源極/汲極區514的摻雜濃度大於輕摻雜區516的摻雜濃度。在讀出電晶體524與垂直傳輸電晶體112之間在側向上在基底102中設置有淺溝槽隔離(STI)結構512。STI結構512從基底102的前側表面102f延伸到前側表面102f下方的點。
在一些實施例中，垂直傳輸電晶體112被配置成圖1A所示垂直傳輸電晶體112。垂直傳輸電晶體112上覆在光偵測器104上且被配置成在光偵測器104與浮動擴散節點110之間創建 選擇性導電通道。在一些實施例中，浮動擴散節點110具有摻雜濃度近似等於或大於源極/汲極區514的摻雜濃度的第二摻雜類型(例如，n型)。下閘極植入區510環繞傳輸閘極電極108的底部導電本體108b。下閘極植入區510具有摻雜濃度高於輕摻雜區516的摻雜濃度的第一摻雜類型(例如，p型)。下閘極植入區510被配置成改善傳輸閘極介電質106與基底102之間的介面，從而減小垂直傳輸電晶體112中的暗電流。這可部分地減小由像素感測器500a生成的影像中的雜訊。深溝槽隔離(deep trench isolation，DTI)結構508從基底102的背側表面102b延伸到背側表面102b上方的點。DTI結構508被配置成將光偵測器104與基底102上的其他半導體裝置和/或相鄰的光偵測器電隔離。
在基底102的背側表面102b上設置有抗反射層506。抗反射層506被配置成減少由基底102反射的入射輻射量。在一些實施例中，抗反射層506可例如為或可包含氧化物、高介電常數介電質、氮化物等。在另一些實施例中，抗反射層506可包括位於包含高介電常數介電質的第二層上的包含氧化物堆疊的第一層，或反之亦然。彩色濾光片504直接接觸抗反射層506。彩色濾光片504被配置成透射特定波長的入射輻射。在彩色濾光片504上設置有透鏡502。透鏡502被配置成將入射輻射(例如光子)朝光偵測器104聚焦。
參照圖5B，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500b的剖視圖。傳輸閘極電極108 被配置成圖3C所示傳輸閘極電極108，且側壁間隔件116被配置成圖3C所示側壁間隔件116。
參照圖5C，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500c的剖視圖。傳輸閘極電極108被配置成圖3B所示傳輸閘極電極108以使隔離結構304包繞在傳輸閘極介電質106的側壁周圍。
參照圖5D，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500d的剖視圖。傳輸閘極電極108被配置成圖3A所示傳輸閘極電極108以使得底部導電本體108b及傳輸閘極介電質106分別具有圓形隅角。
參照圖5E，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500e的剖視圖。底部導電本體108b包括圓形隅角，如圖3A所示像素感測器300a所述及所示。這部分地減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而減小了由像素感測器500e生成的影像中的FPN，同時增強了像素感測器500e的穩定性及可靠性。
此外，在傳輸閘極介電質106周圍設置有隔離結構304，如圖3B所示像素感測器300b所示及所述。隔離結構304被配置成增大浮動擴散節點110與傳輸閘極電極108之間的電隔離。在一些實施例中，隔離結構304是具有第一摻雜類型(例如，p型)的基底102的摻雜區，且浮動擴散節點110具有與第 一摻雜類型相反的第二摻雜類型(例如，n型)。由於隔離結構304與浮動擴散節點110具有相反的摻雜類型，因此在隔離結構的外側區處形成耗盡區。耗盡區可例如由於隔離結構304與浮動擴散節點110之間的p-n結而形成。在隔離結構的外側區處形成耗盡區有助於傳輸閘極電極108與浮動擴散節點110之間的電隔離。這部分地進一步減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而減小了由像素感測器500e生成的影像中的FPN，同時進一步增強了像素感測器500e的穩定性及可靠性。在另一些實施例中，隔離結構304的接觸浮動擴散節點110的一部分可包括摻雜濃度低於浮動擴散節點110的第二摻雜類型(例如，n型)。由於摻雜濃度較低，因此浮動擴散節點110與傳輸閘極電極108之間的“洩漏”將被減少和/或消除。
參照圖5F，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500f的剖視圖。底部導電本體108b包括圓形隅角，如圖3A所示像素感測器300a所述及所示，以使底部導電本體108b的圓形隅角直接相鄰於浮動擴散節點110。這部分地減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而減小了由像素感測器500f生成的影像中的FPN，同時增強了像素感測器500f的穩定性及可靠性。
此外，側壁間隔件116如在圖3C所示像素感測器300c 中所示及所述，其中側壁間隔件116包括第一側壁間隔件段116a及第二側壁間隔件段116b。第一側壁間隔件段116a的底表面與浮動擴散節點110的頂表面實質上對齊。第二側壁間隔件段116b的底表面設置在浮動擴散節點110的頂表面下方。底部導電本體108b的上表面108us設置在底部導電本體108b的頂表面108ts下方非零距離處。第二側壁間隔件段116b被配置成增強底部導電本體108b的圓形隅角與浮動擴散節點110之間的電隔離。這部分地進一步減少了傳輸閘極電極108與浮動擴散節點110之間的“洩漏”(即，電流的流動)，從而進一步減小了由像素感測器500f生成的影像中的FPN，同時進一步增強了像素感測器500f的穩定性及可靠性。
參照圖5G，提供了不具有圓形隅角的根據圖5F所示像素感測器500f的一些變型的像素感測器500g的剖視圖。此外，像素感測器500g包括如圖3B中所配置及所述的隔離結構304。
參照圖5H，提供了根據圖5F所示像素感測器500f的一些變型的像素感測器500h的剖視圖。像素感測器500h包括如圖3B中所配置及所述的隔離結構304的一些實施例。
參照圖5I，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500i的剖視圖。抗反射層506包括第一抗反射層506a及第二抗反射層506b。在一些實施例中，第一抗反射層506a可例如為或可包含高介電常數介電質、氮化物等。在一些實施例中，第二抗反射層506b可例如為或可包含氧 化物(例如氧化矽等)。第一抗反射層506a可例如具有被配置成增加設置在光偵測器104上的入射輻射的光接納表面積的非平坦圖案(例如，拼圖圖案(jig-saw pattern))。這部分地提高了像素感測器500i的靈敏度和/或量子效率(quantum efficiency，QE)。
參照圖5J，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500j的剖視圖。深溝槽隔離(DTI)結構508從基底102的前側表面102f延伸到基底102的背側表面102b。DTI結構508的這種配置進一步增大了光偵測器104與設置在基底102上的其他半導體裝置(例如，相鄰的像素裝置)和/或相鄰的光偵測器之間的電隔離。這部分地減少了光偵測器104與相鄰的光偵測器之間的串擾和/或減小了由像素感測器500j生成的影像中的雜訊，同時增強了像素感測器500j的穩定性及可靠性。
參照圖5K，提供了根據圖5A所示像素感測器500a的一些替代實施例的像素感測器500k的剖視圖。省略了DTI結構(圖5A所示508)，從而減少了與形成像素感測器500a相關聯的成本及時間。
圖6到圖14是根據本公開的實施例的各個方面的形成像素感測器的方法的一些實施例的剖視圖600到1400。儘管圖6到圖14所示的剖視圖600到1400是參照方法闡述的，然而應理解，圖6到圖14所示結構並非僅限於所述方法，而是可獨立於所述方法。儘管圖6到圖14被闡述為一系列動作，然而應理 解，這些動作並不限制在其他實施例中可改變動作的順序，且所公開的方法也適用於其他結構。在其他實施例中，所示和/或所述的一些動作可全部或部分地省略。在一些實施例中，圖6到圖14可例如用於形成圖5A所示像素感測器500a。
如圖6所示剖視圖600所示，提供基底102，且在基底102的前側表面102f上形成淺溝槽隔離(STI)結構512。在一些實施例中，基底102可例如為塊狀基底(例如，塊狀矽基底)、絕緣體上矽(SOI)基底或一些其他合適的基底。在一些實施例中，在形成STI結構512之前，執行第一植入製程以利用第一摻雜類型(例如，p型)對基底102進行摻雜。在一些實施例中，用於形成STI結構512的製程可包括：1)選擇性地蝕刻基底102以在基底102中形成溝槽，所述溝槽從基底102的前側表面102f延伸到基底102中；以及2)利用介電材料填充溝槽(例如，通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、熱氧化、濺鍍等)。在另一些實施例中，通過在基底102的前側表面102f上形成罩幕層(未示出)以及隨後將基底102暴露於被配置成選擇性地移除基底102的未被掩蔽的部分的一種或多種蝕刻劑來對基底進行選擇性地蝕刻。在又一些實施例中，介電材料可包括氧化物(例如，氧化矽)、氮化物等。
在圖6所示剖視圖600中還示出，在基底102中形成光 偵測器104。光偵測器104是基底的包括與第一摻雜類型相反的第二摻雜類型(例如，n型)的區。在一些實施例中，光偵測器104可通過選擇性離子植入製程形成，所述選擇性離子植入製程利用基底102的前側表面102f上的罩幕層(未示出)來選擇性地將離子植入到基底102中。
如圖7所示剖視圖700所示，根據罩幕層704將基底102圖案化，從而界定垂直電晶體開口702。在一些實施例中，垂直電晶體開口702可具有與如圖1B和/或圖2A到圖2H中的任意一者或圖1B和/或圖2A到圖2H的組合所示底部導電本體108b的頂部佈局相似或相同的頂部佈局。在執行圖案化製程之後，在基底102中形成具有第一摻雜類型(例如，p型)的下閘極植入區510。在一些實施例中，通過根據罩幕層704執行選擇性植入製程以選擇性地將離子植入到基底102中來形成下閘極植入區510。在另一些實施例中，在執行選擇性植入製程之後，執行移除製程(未示出)以移除罩幕層704。
在一些實施例中，在形成下閘極植入區510之後，根據罩幕層704執行另一選擇性植入製程以將離子植入到基底102中。執行另一選擇性植入製程以形成隔離結構(例如，圖3B所示304)，例如圖3B所示及所述。在另一些實施例中，隔離結構(例如，圖3B所示304)可包括摻雜濃度比下閘極植入區510高的第一摻雜類型(例如，p型)。在一些實施例中，另一選擇性植入製程可例如通過相對於垂直於基底102的前側表面102f的 直線以非零角度將基底102暴露於一種或多種蝕刻劑來執行。這部分地將所述一種或多種蝕刻劑的植入限制到基底102的上部區，例如由圖3B所示隔離結構304所示。在一些實施例中，非零角度處於近似-30度到30度的範圍內。
如圖8所示剖視圖800所示，在基底102之上形成閘極介電層802。閘極介電層802上覆在基底102的前側表面102f上並對垂直電晶體開口(圖7所示702)進行襯墊。在一些實施例中，閘極介電層802可例如為或可包含氧化矽、高介電常數介電材料等。閘極介電層802可通過CVD、PVD、ALD、熱氧化、濺鍍或另一種合適的沉積製程來沉積和/或生長。在閘極介電層802之上形成閘極電極層804以使得閘極電極層804填充垂直電晶體開口(圖7所示702)的剩餘部分。在一些實施例中，閘極電極層804可例如為或可包含鋁、銅、鎢、鈦、鉭、本徵多晶矽(intrinsic polysilicon)、摻雜多晶矽、矽化物等。
如圖9所示剖視圖900所示，將閘極介電層(圖8所示802)及閘極電極層(圖8所示804)圖案化，從而界定傳輸閘極電極108、閘極電極522、傳輸閘極介電質106及閘極介電質518。在一些實施例中，執行圖案化製程以使得傳輸閘極電極108的頂部導電本體108a及底部導電本體108b可分別具有與如圖1B和/或圖2A到圖2H中的任意一者或圖1B和/或圖2A到圖2H的組合中所示及所述的頂部導電本體108a及底部導電本體108b的頂部佈局相似或相同的頂部佈局。在一些實施例中，圖案化包 括：1)在閘極電極層(圖8所示804)之上形成罩幕層(未示出)；2)將閘極介電層(圖8所示802)及閘極電極層(圖8所示804)的未被掩蔽的部分暴露於一種或多種蝕刻劑；以及3)移除罩幕層。在形成傳輸閘極電極108及閘極電極522之後，在閘極電極522的任一側上形成輕摻雜區516，且在傳輸閘極電極108的一側上形成輕摻雜區110a。在一些實施例中，輕摻雜區516、110a分別具有第二摻雜類型(例如，n型)。在一些實施例中，輕摻雜區516、110a可通過選擇性離子植入製程形成，所述選擇性離子植入製程利用基底102的前側表面102f上的罩幕層(未示出)來選擇性地將離子植入到基底102中。
如圖10所示剖視圖1000所示，在基底的前側表面102f上並沿著傳輸閘極電極108的側壁及閘極電極522的側壁形成側壁間隔件116、520。此外，在基底102的前側表面102f上形成源極/汲極區514及浮動擴散節點110，從而分別界定讀出電晶體524及垂直傳輸電晶體112。源極/汲極區514及浮動擴散節點110分別具有摻雜濃度高於輕摻雜區516的第二摻雜類型(例如，n型)。
在一些實施例中，側壁間隔件116、520可通過在基底102的前側表面102f之上沉積(例如，通過CVD、PVD、ALD、濺鍍等)間隔件層來形成。隨後對間隔件層進行蝕刻以從水準表面移除間隔件層，從而在傳輸閘極電極108的側壁周圍形成側壁間隔件116，且在閘極電極522的側壁周圍形成側壁間隔件 520。在一些實施例中，間隔件層可例如為或可包含氮化物、氧化物或一些其他介電材料。在一些實施例中，源極/汲極區514及浮動擴散節點110可通過選擇性離子植入製程形成，所述選擇性離子植入製程利用基底102的前側表面102f上的罩幕層(未示出)來選擇性地將離子(例如，n型(例如磷))植入到基底102中。在另一些實施例中，在形成源極/汲極區514及浮動擴散節點110之後執行退火製程(例如，雷射退火、快速熱退火(rapid thermal anneal，RTA)等)以使選擇性植入的摻雜劑活化。
如圖11所示剖視圖1100所示，在基底102的前側表面102f之上形成內連線結構525。內連線結構525包括內連線介電結構526、接觸件118及配線528。在一些實施例中，內連線介電結構526可形成有實質上平坦的上表面，且可例如為或可包含氧化物、氮化物、低介電常數介電質等。在一些實施例中，內連線介電結構526可通過CVD、PVD、ALD、濺鍍等形成。在另一些實施例中，可對內連線介電結構526執行平坦化製程(例如，化學機械平坦化(chemical-mechanical planarization，CMP)製程)以形成實質上平坦的上表面。
在一些實施例中，在內連線介電結構526中形成接觸件118。此外，接觸件118從配線528延伸到基底102的摻雜區(例如，源極/汲極區514和/或浮動擴散節點110)及電晶體閘極電極(例如，閘極電極522和/或傳輸閘極電極108)。在一些實施例中，用於形成接觸件118的製程包括沉積內連線介電結構 526的下部部分，隨後向下部部分中執行蝕刻以形成與接觸件118對應的接觸件開口。在另一些實施例中，可通過沉積或生長導電材料(例如，鎢)覆蓋填充接觸件開口的內連線介電結構526來填充接觸件開口，並且隨後對接觸件118及內連線介電結構526執行平坦化製程(例如，CMP)。
同樣如圖11所示，在每一接觸件118之上在內連線介電結構526中形成配線528。在一些實施例中，用於形成配線528的製程包括：1)沉積內連線介電結構526的上部部分；2)在上部部分之上形成罩幕層(未示出)；3)向上部部分中執行蝕刻製程以形成與配線528對應的配線開口；4)利用導電材料(例如，銅)填充開口；以及5)隨後對導電材料及罩幕層執行平坦化製程。此外，基底102具有從基底102的前側表面102f到基底102的背側表面102b界定的厚度t1。
如圖12所示剖視圖1200所示，將圖11所示結構旋轉180度，並使基底102薄化以使得基底102具有減小的厚度。舉例來說，圖12所示基底102的厚度t1小於圖11所示基底102的厚度t1。在一些實施例中，所述薄化可暴露出基底102的背側表面102b上的光偵測器104。所述薄化可例如通過平坦化製程、回蝕製程(etch back process)、研磨製程、前述製程的組合等來執行。在另一些實施例中，平坦化製程可為CMP製程。在一些實施例中，在對圖11所示結構執行薄化製程之前，將內連線結構525結合到另一半導體晶片(未示出)。舉例來說，另一半導體晶 片可為或可包括特定應用積體電路(application-specific integrated circuit，ASIC)晶片，所述特定應用積體電路晶片具有上覆在ASIC基底(未示出)上的ASIC內連線結構(未示出)，其中所述ASIC內連線結構在結合製程之後直接接觸內連線結構525。在ASIC基底內和/或ASIC基底上可設置有一個或多個半導體裝置。在另一些實施例中，結合製程可包括例如熔融結合、混合結合或另一種合適的結合製程。
如圖13所示剖視圖1300所示，在基底102中形成深溝槽隔離(DTI)結構508。DTI結構508從背側表面102b延伸到基底102中到達背側表面102b下方的點。在一些實施例中，DTI結構508從基底102的背側表面102b延伸到基底102的前側表面102f(例如，如圖5J)。在一些實施例中，用於形成DTI結構508的製程包括：1)對基底102進行選擇性地蝕刻以在基底102中形成從背側表面102b延伸到基底102中的溝槽；以及2)隨後利用介電材料填充溝槽(例如，通過CVD、PVD、ALD、熱氧化、濺鍍等)。
如圖14的剖視圖1400所示，在基底102的背側表面102b之上形成抗反射層506。在一些實施例中，在光偵測器104及DTI結構508上形成抗反射層506。在一些實施例中，抗反射層506可通過CVD、PVD、ALD、濺鍍等形成。在另一些實施例中，抗反射層506可在形成之後被平坦化(例如，通過CMP)。此外，在抗反射層506上形成彩色濾光片504。彩色濾光片504 由允許具有特定波長範圍的入射輻射(例如，光)透射且同時阻擋具有特定範圍之外的另一波長的入射波長的材料形成。在另一些實施例中，彩色濾光片504可通過CVD、PVD、ALD、濺鍍等形成，和/或可在形成之後被平坦化(例如，通過CMP)。
此外，如圖14所示，在彩色濾光片504之上形成透鏡502。透鏡502可通過在彩色濾光片504上沉積透鏡材料來形成(例如，通過旋塗方法或沉積製程)。在透鏡材料上方將具有彎曲的上表面的透鏡模版(未示出)圖案化。接著通過根據透鏡模版對透鏡材料選擇性地進行蝕刻來形成透鏡502。
圖15是根據本公開的實施例的形成像素感測器的方法1500。儘管方法1500被示出和/或闡述為一系列動作或事件，然而應理解所述方法並非僅限於所示順序或動作。因此，在一些實施例中，所述動作可採用與所示不同的順序來進行，和/或可同時進行。此外，在一些實施例中，所示動作或事件可被細分成多個動作或事件，所述多個動作或事件可在單獨的時間進行或與其他動作或子動作同時進行。在一些實施例中，一些示出的動作或事件可被省略，且還可包括其他未示出的動作或事件。
在動作1502處，在基底中形成光偵測器。圖6是與動作1502的一些實施例對應的剖視圖600。
在動作1504處，對基底執行第一圖案化製程，從而在基底中並在光偵測器正上方界定閘極電極開口。圖7是與動作1504的一些實施例對應的剖視圖700。
在動作1506處，在基底之上形成閘極介電層，且在閘極介電層之上形成閘極電極層。閘極介電層對閘極電極開口的一部分進行襯墊，且閘極電極層填充閘極電極開口的其餘部分。圖8是與動作1506的一些實施例對應的剖視圖800。
在動作1508處，對閘極電極層及閘極介電層執行第二圖案化製程，從而界定傳輸閘極結構及讀出閘極結構。傳輸閘極電極具有頂部導電本體及底部導電本體，頂部導電本體上覆在基底的頂表面上，底部導電本體從頂部導電本體延伸到基底的頂表面下方的點。頂部導電本體的第一側壁介於底部導電本體的相對的側壁之間。圖9是與動作1508的一些實施例對應的剖視圖900。
在動作1510處，在讀出閘極結構的相對側上形成源極/汲極區，且直接相鄰於傳輸閘極結構形成浮動擴散節點。頂部導電本體的第一側壁部分地上覆在浮動擴散節點上。圖10是與動作1510的一些實施例對應的剖視圖1000。
在動作1512處，在傳輸閘極結構及讀出閘極結構之上形成內連線結構。圖11是與動作1512的一些實施例對應的剖視圖1100。
在動作1514處，對基底的背側表面執行薄化製程，從而暴露出光偵測器。圖12是與動作1514的一些實施例對應的剖視圖1200。
在動作1516處，在基底的背側表面中形成深溝槽隔離 (DTI)結構。圖13是與動作1516的一些實施例對應的剖視圖1300。
在動作1518處，在光偵測器上形成抗反射層，在抗反射層上形成彩色濾光片，且在彩色濾光片上形成透鏡。圖14是與動作1518的一些實施例對應的剖視圖1400。
因此，在一些實施例中，本申請提供一種像素感測器，所述像素感測器包括上覆在光偵測器上並設置在基底中的傳輸閘極電極。傳輸閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在基底上，所述底部導電本體從頂部導電本體延伸到相鄰的浮動擴散節點下方。頂部導電本體的一部分直接上覆在浮動擴散節點上。頂部導電本體的第一側壁直接上覆在底部導電本體上。
在一些實施例中，本申請提供一種影像感測器，所述影像感測器包括：光偵測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中且位於所述光偵測器上方；以及傳輸閘極電極，上覆在所述光偵測器上，其中所述傳輸閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述半導體基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到所述浮動擴散節點下方，其中所述頂部導電本體的一部分直接上覆在所述浮動擴散節點上，且其中所述頂部導電本體的第一側壁直接上覆在所述底部導電本體上。
在本發明的實施例中，所述頂部導電本體的所述第一側 壁是實質上直的線且包括在相對的外側段之間延伸的內側段，其中所述內側段直接上覆在所述底部導電本體上且所述相對的外側段直接上覆在所述浮動擴散節點上。
在本發明的實施例中，所述底部導電本體直接上覆在所述浮動擴散節點的上表面上。
在本發明的實施例中，所述頂部導電本體包括與所述頂部導電本體的所述第一側壁相對的第二側壁，其中在遠離所述浮動擴散節點的方向上，所述頂部導電本體的所述第二側壁相對於所述底部導電本體在側向上偏置開非零距離。
在本發明的實施例中，所述頂部導電本體當從上方觀察時具有第一形狀，且所述底部導電本體當從上方觀察時具有第二形狀，其中所述第一形狀不同於所述第二形狀。
在本發明的實施例中，所述第一形狀是五邊形且所述第二形狀是矩形。
在本發明的實施例中，所述的影像感測器，還包括：導電接觸件，上覆在所述浮動擴散節點上；其中所述導電接觸件與所述底部導電本體之間的最短距離小於所述導電接觸件與所述頂部導電本體之間的最短距離。
在本發明的實施例中，與所述浮動擴散節點直接相鄰的所述底部導電本體的邊緣是彎曲的。
在本發明的實施例中，所述的影像感測器，還包括：側壁間隔件結構，環繞所述頂部導電本體，其中所述側壁間隔件結 構直接接觸所述底部導電本體的頂表面。
在一些實施例中，本申請提供一種像素感測器，所述像素感測器包括：光偵測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中，其中所述浮動擴散節點的底表面位於所述光偵測器的頂表面上方；導電接觸件，上覆在所述浮動擴散節點上；以及垂直電晶體，上覆在所述光偵測器上且鄰接所述浮動擴散節點，其中所述垂直電晶體包括上覆在垂直閘極介電質上的垂直閘極電極，其中所述垂直閘極電極具有相對於所述浮動擴散節點的頂表面升高的上導電結構且還具有下導電結構，所述下導電結構從與所述浮動擴散節點的所述頂表面齊平延伸到相對於所述浮動擴散節點的所述底表面凹陷的位置，其中所述上導電結構的至少一部分直接上覆在所述浮動擴散節點上，且其中所述上導電結構與所述導電接觸件之間的第一最短最小距離大於所述下導電結構與所述導電接觸件之間的第二最短最小距離。
在本發明的實施例中，所述下導電結構的圓隅角上覆在所述浮動擴散節點的圓隅角上且與所述浮動擴散節點的所述圓隅角共形。
在本發明的實施例中，在遠離所述浮動擴散節點的方向上，所述上導電結構的第一外側壁相對於所述下導電結構的所述圓隅角在側向上偏置開非零距離。
在本發明的實施例中，所述的像素感測器，還包括：側壁間隔件，環繞所述上導電結構的外側壁，其中所述側壁間隔件 直接接觸所述下導電結構的頂表面。
在本發明的實施例中，所述的像素感測器，還包括：隔離結構，圍繞所述垂直閘極介電質設置，所述隔離結構從所述半導體基底的頂表面延伸到位於所述頂表面下方的點，其中所述隔離結構設置在所述下導電結構的頂部隅角與所述浮動擴散節點之間。
在本發明的實施例中，所述隔離結構是所述半導體基底的摻雜區，所述摻雜區具有直接接觸所述浮動擴散節點的第一區及相對於所述浮動擴散節點在側向上偏置開非零距離的第二區；其中所述第一區包括第一摻雜類型且所述第二區包括與所述第一摻雜類型相反的第二摻雜類型，其中所述浮動擴散節點包括濃度大於所述第一區的所述第一摻雜類型。
在本發明的實施例中，所述下導電結構的高度在遠離所述浮動擴散節點的方向上增大。
在一些實施例中，本申請提供一種形成像素感測器的方法，所述方法包括：在基底中形成光偵測器；對所述基底執行第一圖案化製程，從而在所述基底中在所述光偵測器正上方界定閘極電極開口；在所述基底之上形成閘極介電層以及在所述閘極介電層之上形成閘極電極層，其中所述閘極介電層對所述閘極電極開口的一部分進行襯墊且所述閘極電極層填充所述閘極電極開口的其餘部分；對所述閘極電極層及所述閘極介電層執行第二圖案化製程，從而界定垂直閘極電極，所述垂直閘極電極具有頂部導 電本體及底部導電本體，所述頂部導電本體上覆在所述基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到位於所述基底的所述頂表面下方的點，其中所述頂部導電本體的第一側壁具有直接上覆在所述底部導電本體上的內側段；以及沿著所述閘極介電層的側壁在所述基底中形成浮動擴散節點，其中所述頂部導電本體的所述第一側壁的外側段直接上覆在所述浮動擴散節點上。
在本發明的實施例中，所述的方法，還包括：圍繞所述頂部導電本體的外側壁形成側壁間隔件，其中所述側壁間隔件直接接觸所述底部導電本體的頂表面。
在本發明的實施例中，所述第二圖案化製程包括向所述閘極電極層中執行蝕刻製程，在執行所述蝕刻製程之後所述底部導電本體具有兩個分立的高度，其中所述底部導電本體的頂表面與所述基底的所述頂表面實質上對齊且所述底部導電本體的上表面在垂直方向上位於所述基底的所述頂表面下方。
在本發明的實施例中，在形成所述閘極介電層之前，沿著所述基底的相對的側壁形成隔離結構，所述相對的側壁界定所述閘極電極開口，其中所述隔離結構包括與所述浮動擴散節點的第二摻雜類型相反的第一摻雜類型。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的實施例的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開的實施例作為設計或修 改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的實施例的精神及範圍，而且他們可在不背離本公開的實施例的精神及範圍的條件下在本文中作出各種改變、代替及變更。
100:像素感測器
102:基底
102f:前側表面
104:光偵測器
105:像素感測器井區
106:傳輸閘極介電質
108:傳輸閘極電極
108a:頂部導電本體
108b:底部導電本體
108s1、108s2:側壁
110:浮動擴散節點
112:垂直傳輸電晶體
114:第一層間介電(ILD)層
116:側壁間隔件
118:接觸件
A-A’:線
d1:第一距離
d2:第二距離
p5:第五點

Claims (10)

  1. 一種影像感測器，包括：光偵測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中且位於所述光偵測器上方；以及傳輸閘極電極，上覆在所述光偵測器上，其中所述傳輸閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述半導體基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到所述浮動擴散節點下方，其中所述頂部導電本體的一部分直接上覆在所述浮動擴散節點上，且其中所述頂部導電本體的第一側壁直接上覆在所述底部導電本體上。
  2. 如申請專利範圍第1項所述的影像感測器，其中所述頂部導電本體的所述第一側壁是實質上直的線且包括在相對的外側段之間延伸的內側段，其中所述內側段直接上覆在所述底部導電本體上且所述相對的外側段直接上覆在所述浮動擴散節點上。
  3. 如申請專利範圍第1項所述的影像感測器，其中所述底部導電本體直接上覆在所述浮動擴散節點的上表面上。
  4. 如申請專利範圍第1項所述的影像感測器，其中所述頂部導電本體當從上方觀察時具有第一形狀，且所述底部導電本體當從上方觀察時具有第二形狀，其中所述第一形狀不同於所述第二形狀。
  5. 如申請專利範圍第1項所述的影像感測器，其中與所述浮動擴散節點直接相鄰的所述底部導電本體的邊緣是彎曲的。
  6. 一種像素感測器，包括：光偵測器，設置在半導體基底中；浮動擴散節點，設置在所述半導體基底中，其中所述浮動擴散節點的底表面位於所述光偵測器的頂表面上方；導電接觸件，上覆在所述浮動擴散節點上；以及垂直電晶體，上覆在所述光偵測器上且鄰接所述浮動擴散節點，其中所述垂直電晶體包括上覆在垂直閘極介電質上的垂直閘極電極，其中所述垂直閘極電極具有相對於所述浮動擴散節點的頂表面升高的上導電結構且還具有下導電結構，所述下導電結構從與所述浮動擴散節點的所述頂表面齊平延伸到相對於所述浮動擴散節點的所述底表面凹陷的位置，其中所述上導電結構的至少一部分直接上覆在所述浮動擴散節點上，且其中所述上導電結構與所述導電接觸件之間的第一最短最小距離大於所述下導電結構與所述導電接觸件之間的第二最短最小距離。
  7. 如申請專利範圍第6項所述的像素感測器，其中所述下導電結構的圓隅角上覆在所述浮動擴散節點的圓隅角上且與所述浮動擴散節點的所述圓隅角共形。
  8. 如申請專利範圍第6項所述的像素感測器，還包括：隔離結構，圍繞所述垂直閘極介電質設置，所述隔離結構從所述半導體基底的頂表面延伸到所述頂表面下方，其中所述隔離 結構設置在所述下導電結構的頂部隅角與所述浮動擴散節點之間。
  9. 如申請專利範圍第6項所述的像素感測器，其中所述下導電結構的高度在遠離所述浮動擴散節點的方向上增大。
  10. 一種形成像素感測器的方法，所述方法包括：在基底中形成光偵測器；對所述基底執行第一圖案化製程，從而在所述基底中在所述光偵測器正上方界定閘極電極開口；在所述基底之上形成閘極介電層以及在所述閘極介電層之上形成閘極電極層，其中所述閘極介電層對所述閘極電極開口的一部分進行襯墊且所述閘極電極層填充所述閘極電極開口的其餘部分；對所述閘極電極層及所述閘極介電層執行第二圖案化製程，從而界定垂直閘極電極，所述垂直閘極電極具有頂部導電本體及底部導電本體，所述頂部導電本體上覆在所述基底的頂表面上，所述底部導電本體從所述頂部導電本體延伸到位於所述基底的所述頂表面下方的點，其中所述頂部導電本體的第一側壁具有直接上覆在所述底部導電本體上的內側段；以及沿著所述閘極介電層的側壁在所述基底中形成浮動擴散節點，其中所述頂部導電本體的所述第一側壁的外側段直接上覆在所述浮動擴散節點上。
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