KR20080037229A - 세 가지 상태를 갖는 비휘발성 메모리 및 그 제조방법 - Google Patents
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Abstract
본 발명은 3가지 데이터 상태를 갖는 비휘발성 메모리 및 그 제조방법을 개시한다. 개시된 본 발명의 비휘발성 메모리는, 실리콘 기판; 상기 실리콘 기판 상에 형성된 플로팅게이트; 상기 실리콘 기판과 플로팅게이트 사이의 상기 플로팅게이트의 양측 끝단부 아래에 개재된 터널산화막; 상기 터널산화막 내측의 실리콘 기판과 플로팅게이트 사이에 개재된 강유전체; 상기 강유전체를 둘러싸는 확산베리어막; 상기 플로팅게이트를 포함한 기판 상에 형성된 콘트롤게이트; 상기 콘트롤게이트의 하부에 형성된 게이트절연막; 상기 터널산화막 및 게이트절연막을 포함한 적층된 플로팅게이트와 콘트롤게이트의 양측벽에 형성된 스페이서; 상기 기판의 드레인 예정 영역에 형성된 P형 접합 영역; 및 상기 스페이서를 포함한 콘트롤게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래의 플래쉬 메모리 셀을 도시한 단면도.
도 2는 본 발명에 따른 비휘발성 메모리를 설명하기 위한 단면도.
도 3a 내지 도 3k은 본 발명에 따른 비휘발성 메모리 제조방법을 설명하기 위한 공정별 단면도.
도 4a 내지 도 4c는 본 발명에 따른 비휘발성 메모리의 동작을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300 : 실리콘 기판 202,302 : 소자분리막
204,304 : 제1TiN막 206,306 : PZT막
208,308 : 제2TiN막 210,310 : 제3TiN막
212,312 : 실리콘산화막 314 : 플로팅게이트용 도전막
216,316 : 콘트롤게이트용 절연막 218,318 : 콘트롤게이트용 도전막
220,320 : 텅스텐실리사이드막 222,322 : 하드마스크막
224,324 : 콘트롤게이트 226,326 : 플로팅게이트
228,328 : 스페이서용 산화막 230,330 : P형 접합 영역
232,332 : 스페이서용 질화막 234,334 : 스페이서
236,336 : 소오스/드레인 영역
본 발명은 메모리에 관한 것으로, 보다 상세하게는, 3가지 데이터 상태를 갖는 비휘발성 메모리 및 그 제조방법에 관한 것이다.
주지된 바와 같이, 기존의 디램 및 에스램과 같은 휘발성 메모리와 플래쉬와 같은 비휘발성 메모리는 하나의 셀이 2가지 상태의 값, 즉, "0" 또는 "1"의 상태를 갖는다.
다시 말해, 상기 디램은 각 셀이 캐패시터에 저장된 전하의 유무에 따라, 그리고, 상기 에스램은 각 셀이 레치(latch)가 된 2가지 상태에 따라, 데이터를 갖고 있느냐 없으냐의 "0" 또는 "1"의 2가지 데이터 상태를 갖는다.
도 1은 종래의 플래쉬 메모리 셀을 도시한 단면도로서, 도시된 바와 같이, 각 셀이 플로팅게이트(3a) 내부의 전자 주입 여부에 따라 2가지 문턱전압으로 데이터가 있느냐 없느냐의 "0" 또는 "1"의 2가지 데이터 상태를 갖는다.
그러므로, 기존의 휘발성 및 비휘발성 메모리는 그 용량이 전체 메모리 셀의 개수와 같다고 이해될 수 있다.
도 1에서, 도면부호 100은 실리콘 기판, 102는 소자분리막, 112은 실리콘산화막으로 이루어진 터널산화막, 126은 폴리실리콘막으로 이루어진 플로팅게이트, 116는 콘트롤게이트용 절연막, 124는 콘트롤게이트, 118 및 120은 각각 콘트롤게이트용 도전막 및 텅스텐실리사이드막, 122은 하드마스크막, 134은 스페이서, 128 및 132는 각각 스페이서용 산화막 및 질화막, 그리고, 136은 소오스/드레인 영역을 각각 나타낸다.
그런데, 기술의 발전과 함께 처리해야 할 정보가 많아지면서, 대용량의 메모리가 필요로 하게 되었음이 주지의 사실이며, 반면, 메모리의 고집적화는 기술적으로 많은 한계점에 이르고 있다.
이에, 만족할만한 고용량의 메모리를 구현하기 위해 새로운 구조 및 공정이 강하게 요구되고 있다.
따라서, 본 발명은 충분한 용량이 확보되도록 한 비휘발성 메모리를 제공한다.
또한, 본 발명은 충분한 용량을 확보하면서 집적도를 향상시킨 비휘발성 메모리를 제공한다.
본 발명의 비휘발성 메모리는, 실리콘 기판; 상기 실리콘 기판 상에 형성된 플로팅게이트; 상기 실리콘 기판과 플로팅게이트 사이의 상기 플로팅게이트의 양측 끝단부 아래에 개재된 터널산화막; 상기 터널산화막 내측의 실리콘 기판과 플로팅게이트 사이에 개재된 강유전체; 상기 강유전체를 둘러싸는 확산베리어막; 상기 플로팅게이트를 포함한 기판 상에 형성된 콘트롤게이트; 상기 콘트롤게이트의 하부에 형성된 게이트절연막; 상기 터널산화막 및 게이트절연막을 포함한 적층된 플로팅게이트와 콘트롤게이트의 양측벽에 형성된 스페이서; 상기 기판의 드레인 예정 영역에 형성된 P형 접합 영역; 및 상기 스페이서를 포함한 콘트롤게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 한다.
여기서, 상기 강유전체는 PZT막으로 형성된 것을 특징으로 한다.
상기 제1, 제2 및 제3확산베리어막은 TiN막 또는 Al2O3막으로 형성된 것을 특징으로 한다.
상기 플로팅게이트는 그 양측 각각이 강유전체로부터 바깥으로 1∼50㎚ 연장 배치되게 형성된 것을 특징으로 한다.
상기 P형 접합 영역은 B, 또는, BF2를 사용하는 할로우 이온 주입을 통해 형성된 것을 특징으로 한다.
또한, 본 발명의 비휘발성 메모리의 제조방법은, 실리콘 기판 상에 제1확산베리어막과 강유전체 및 제2확산베리어막을 차례로 형성하는 단계; 상기 제2확산베리어막과 강유전체 및 제1확산베리어막을 소망하는 플로팅게이트의 크기 보다 작은 크기로 패터닝하는 단계; 상기 패터닝된 제2확산베리어막, 강유전체 및 제1확산베리어막을 감싸도록 기판 상에 제3확산베리어막을 형성하는 단계; 상기 기판 표면 상에 선택적으로 실리콘산화막을 성장시키는 단계; 상기 실리콘산화막 및 제3확산베리어막 상에 플로팅게이트용 도전막을 형성하는 단계; 상기 플로팅게이트용 도전막과 실리콘산화막을 일방향으로 연장하는 라인 형태로 패터닝하는 단계; 상기 패 터닝된 플로팅게이트용 도전막을 포함한 기판 전면 상에 콘트롤게이트용 절연막과 콘트롤게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 콘트롤게이트용 도전막 및 콘트롤게이트용 절연막을 식각하여 일방향과 수직하는 방향으로 연장하는 라인 형태의 콘트롤게이트 및 상기 콘트롤게이트 아래에 배치되는 게이트절연막을 형성하는 단계; 상기 플로팅게이트용 도전막과 실리콘산화막을 식각하여 상기 플로팅게이트용 도전막으로 이루어진 플로팅게이트를 형성함과 아울러 상기 플로팅게이트의 양측 끝단부 아래에 배치되는 터널산화막을 형성하는 단계; 상기 적층된 플로팅게이트와 콘트롤게이트의 양측벽에 스페이서용 산화막을 형성하는 단계; 상기 스페이서용 산화막이 형성된 기판 결과물의 드레인 예정 영역에 선택적으로 P형 불순물을 경사 이온 주입하는 단계; 상기 스페이서용 산화막 상에 스페이서용 질화막을 형성하여 산화막과 질화막의 적층막으로 이루어진 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 콘트롤게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 강유전체는 PZT막으로 형성하는 것을 특징으로 한다.
상기 강유전체는 30∼1000Å의 두께로 형성하는 것을 특징으로 한다.
상기 제1, 제2 및 제3확산베리어막은 TiN막 또는 Al2O3막으로 형성하는 것을 특징으로 한다.
상기 제1, 제2 및 제3확산베리어막은 20∼500Å의 두께로 형성하는 것을 특징으로 한다.
상기 제3확산베리어막은 기판 상에 형성된 부분의 제거시 제2확산베리어막 상에 형성된 부분이 함께 제거되는 것을 특징으로 한다.
상기 플로팅게이트는 그 양측 각각이 강유전체로부터 바깥으로 1∼50㎚ 연장 배치되게 형성하는 것을 특징으로 한다.
상기 P형 불순물을 경사 이온 주입하는 단계는, B, 또는, BF2를 사용하여 1∼50keV의 에너지와 1.0×1012∼1.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 한다.
상기 P형 불순물을 경사 이온 주입하는 단계는, 1∼30°의 입사각을 주면서 수행하는 것을 특징으로 한다.
상기 P형 불순물을 경사 이온 주입하는 단계 후, 그리고, 상기 스페이서를 형성하는 단계 전, 상기 P형 불순물이 경사 이온 주입된 기판 결과물에 대해 HF 용액을 이용한 세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 비휘발성 메모리를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 2를 참조하면, 본 발명의 메모리는 플래쉬 메모리의 기본 구조를 가지며, 특별히, 실리콘 기판(200)과 플로팅게이트(226) 사이에 개재되는 산화막, 즉, 실리 콘산화막(212)으로 이루어진 터널산화막은 상기 플로팅게이트(226)의 양측 끝단부 아래에만 배치되고, 그 내측으로는 강유전성 캐패시터의 유전물질로 적용되는 강유전체, 예컨데, PZT[Pb(Zr,Ti)O3]막(206)이 배치된다.
이 경우, 본 발명에 따른 메모리는 PZT막(206)에서의 전계방향과 플로팅게이트(226)에 핫 캐리어(Hot Carrier)로 주입된 전자와의 조합을 통해, 2가지 데이터 상태만을 갖는 메모리가 아닌, 3가지 데이터 상태를 갖는 메모리가 된다.
이때, 상기 플로팅게이트(226)로의 핫 캐리어 주입은 드레인단과 만나는 부분의 실리콘산화막(212)을 통해 이루어질 수 있으며, 데이터 삭제 동작은 플로팅게이트(226)에 있던 전자가 소오스단의 실리콘산화막(212)으로 터널링하여 이루어지게 된다.
이것은 쓰고 삭제하는 동작에서의 전자의 이동이 PZT막(206)이 아닌 통상의 실리콘산화막(212)을 통해 이루어짐을 의미하며, 따라서, 본 발명에 따른 메모리에서의 쓰기 및 삭제 동작은 안정적으로 이루어질 수 있다.
또한, 본 발명의 메모리는, 강유전체의 전기적인 극성과 플로팅게이트(226)에 주입된 전자는 전원이 꺼져도 그 상태가 유지되므로, 비휘발성 메모리로서 동작할 수 있다.
한편, 본 발명의 비휘발성 메모리에 있어서, PZT막(206)은 실리콘 기판(200)과 직접 맞닿을 경우 함유성분들 중에서 납(Pb) 성분이 기판 실리콘(Si)과 쉽게 반응될 수 있으며, 이로 인해, 강유전체의 성질을 잃어버릴 수 있다.
이에, 본 발명은 상기 PZT막(206)이 제1, 제2 및 제3TiN막(204,208,210)으로 이루어진 확산베리어로 둘러쌓이도록 하여 상기 TiN막들(204,208,210)에 의해 납(Pb) 성분과 기판(200) 실리콘간 반응이 차단되도록 함으로써 상기 PZT막(206)이 강유전체의 성질을 잃어버리는 현상을 억제할 수 있다.
그러므로, 본 발명에 따른 비휘발성 메모리는 2가지 데이터 상태가 아닌 3가지 데이터 상태를 나타낼 수 있으므로, 2가지 상태만을 나타내는 통상의 메모리와 비교해서 더 큰 용량을 가질 수 있고, 또한, 동일 용량을 갖는 경우로 비교할 때, 동일 면적에 더 많은 셀을 집적시킬 수 있어서 매우 용이하게 집적화도 향상시킬 수 있다.
또한, 본 발명은 드레인 영역에 대응하는 기판(200) 부분에 P형 접합 영역(230)을 형성되며, 상기 P형 접합 영역(230)을 형성하기 위한 할로우 이온 주입으로 인해 드레인 영역에 인접한 게이트의 측벽에 얇은 두께의 스페이서용 산화막(228)이 형성된다.
따라서, 본 발명은 상기 드레인 영역에 선택적으로 P형 접합 영역(230)을 형성하고, 그에 따라, 얇은 두께의 스페이서용 산화막(228)을 형성함으로써, 핫 캐리어가 용이하게 발생되어 문턱 전압의 증가 없이 드레인 영역의 전계를 증가시킬 수 있다.
도 2에서, 미설명된 도면부호 202는 소자분리막, 216은 콘트롤게이트용 절연막, 218 및 220은 콘트롤게이트용 도전막 및 텅스텐실리사이드막, 224는 콘트롤게이트, 222는 질화막으로 이루어진 하드마스크막, 234는 스페이서, 232는 스페이서 용 질화막, 그리고, 236는 소오스/드레인 영역을 각각 나타낸다.
도 4a 내지 도 4c는 본 발명에 따른 비휘발성 메모리의 동작을 설명하기 위한 단면도들로서, 이를 설명하면 다음과 같다.
우선, 본 발명의 비휘발성 메모리는, 콘트롤게이트에 전압을 인가하여 셀 트랜지스터를 동작시킬 때, 강유전체의 상태와 플로팅게이트에 주입되는 전자의 양에 따라, 3가지 상태의 문턱전압을 갖게 되며, 이때, "문턱전압 중간상태"와 "문턱전압 최고상태"의 문턱전압들 사이의 게이트 전압을 인가하여 흐르는 전류를 측정하는 것으로부터 메모리 셀에 저장된 3가지 상태의 데이터를 읽게 된다.
도 4a은 제1상태로서 "문턱전압 최저상태"인 저장된 데이터의 삭제를 위한 전압 인가 및 그 때의 강유전체 및 플로팅게이트의 내부 상태를 설명하기 위한 단면도이다.
도시된 바와 같이, 콘트롤게이트(424)에 -9V를 인가하고, 소오스 영역(S)에 +5V의 전압을 인가한 경우, 강유전체의 극성은 실리콘 기판쪽이 (-), 그리고, 플로팅게이트쪽은 (+)가 되며, 이에 따라, 강유전체 전계의 도움으로 인해 문턱전압은 상기 강유전체가 극성을 갖기 이전의 상태(이하, 중성 상태) 보다 낮아지게 된다.
따라서, 제1상태에서는 "문턱전압 중간상태"와 "문턱전압 최고상태" 사이의 전압을 게이트에 인가하게 되면, 트랜지스터의 동작전류는 많이 흐르게 된다.
도 4b는 제2상태로서 "문턱전압 중간상태"인 데이터 저장을 위한 전압 인가 및 그 때의 강유전체 및 플로팅게이트의 내부 상태를 설명하기 위한 단면도이다.
도시된 바와 같이, 콘트롤게이트(424)에 +5V를 인가하고, 드레인 영역(D)에 -5V의 전압을 인가한 경우, 강유전체의 극성이 실리콘 기판쪽은 (+), 그리고, 플로팅게이트쪽은 (-)가 되며, 이에 따라, 강유전체 전계가 게이트 전압 인가 방향의 역방향이 되어, 중성 상태의 트랜지스터의 문턱전압 보다 높은 문턱전압을 갖게 된다.
따라서, 제2상태에서는 "문턱전압 중간상태"와 "문턱전압 최고상태" 사이의 게이트 전압 인가시에는 작은 양의 전류가 흐르게 된다.
도 4c는 제3상태로서 "문턱전압 최고상태"인 데이터 저장을 위한 전압 인가 및 그 때의 강유전체 및 플로팅게이트의 내부 상태를 설명하기 위한 단면도이다.
도시된 바와 같이, 콘트롤게이트(424)에 +9V를 인가하고, 소오스 영역(S)을 그라운드(GND)로 하며, 드레인 영역(D)에 +5V의 전압을 인가한 경우, 강유전체의 극성은 실리콘 기판쪽이 (+), 그리고, 플로팅게이트쪽이 (-)가 되며, 이때, 플로팅게이트에 핫 캐리어 주입에 의해 전자가 주입되어 있고, 강유전체 전계가 게이트 전압 인가 방향의 역방향이며, 전자에 의한 전압 감소 효과 때문에, 문턱전압은 도 4b의 경우 보다도 높아지게 된다.
따라서, 제3상태에서는 "문턱전압 중간상태"와 "문턱전압 최고상태" 사이의 게이트 전압 인가시 문턱전압 보다 낮은 전압이 게이트에 인가되었으므로, 전류는 흐르지 않게 된다.
또한, 본 발명은 상기 드레인 영역(D) 부분에 P형 접합 영역(430)이 형성되어 있으며, 드레인 영역(D)에 인접한 게이트의 측벽에 소오스 영역(S)에 인접한 게이트의 측벽보다 얇은 두께의 스페이서용 산화막(428)이 형성되어 비대칭적인 구조 를 가지므로, 상기 드레인 영역(D)의 전계가 증가하며, 그 결과, "문턱전압 최고상태"를 만들어 주기 위한 핫 캐리어의 발생이 용이해져 상기 "문턱전압 최고상태"를 보다 용이하게 만들어 줄 수 있다.
한편, 저장된 데이터를 모두 지우는 삭제 동작은 도 4a에 도시된 바와 같이 전압을 인가한다.
이때, 플로팅게이트에 있던 전자는 소오스 영역으로 터널링되어 빠져나가게 되고, 강유전체의 극성은 실리콘 기판쪽이 (-), 그리고, 플로팅게이트쪽이 (+)가 된다. 이는 "문턱전압 최저상태"와 같은 소자 특성을 갖게 된다.
이와같이, 본 발명에 따른 비휘발성 메모리는 1개의 메모리 셀을 통해 "문턱전압 최저상태", "문턱전압 중간상태" 및 "문턱전압 최고상태"의 3가지 데이터 상태를 나타낼 수 있으므로, 2가지의 데이터 상태를 나타내는 종래의 메모리와 비교해서, 더 많은 데이터를 저장할 수 있고, 그래서, 동일 면적에서 더 큰 용량을 확보할 수 있음은 물론 집적도를 향상시킬 수 있다.
이하에서는, 도 3a 내지 도 3k를 참조하여 전술한 바와 같은 본 발명에 따른 비휘발성 메모리 소자의 제조방법을 보다 상세하게 설명하도록 한다.
도 3a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 활성 영역을 한정하는 소자분리막(302)이 형성되고, 그리고, P-웰(도시안됨)이 형성된 실리콘 기판(300)을 마련한다. 그런 다음, 상기 소자분리막(302)을 포함한 기판(300) 전면 상에 제1TiN막(304)과 강유전체인 PZT막(306) 및 제2TiN막(308)을 차례로 형성한다.
여기서, 상기 제1 및 제2TiN막(304, 308)은 강유전체인 PZT막(306)의 납(Pb) 성분과 기판(300) 실리콘간 반응이 일어나는 것을 차단시키기 위한 베리어막으로서 형성해주는 것이다. 상기 제1 및 제2TiN막(304, 308)은 각각 20∼500Å 정도의 두께로 형성하며, 상기 PZT막(306)은 30∼1000Å 정도의 두께로 형성한다.
도 3b를 참조하면, 마스크 공정 및 비등방성 식각 공정을 차례로 진행하여 제2TiN막(308)과 PZT막(306) 및 제1TiN막(304)을 패터닝한다. 이때, 상기 제2TiN막(308)과 PZT막(306) 및 제1TiN막(304)의 패터닝은 잔류된 PZT막(306)이 후속에서 형성될 플로팅게이트의 양측 끝단을 제외한 그 내측에만 배치되도록 하는 위치 및 크기로 갖도록 수행함이 바람직하다.
도 3c를 참조하면, 상기 패터닝된 제2TiN막(308)과 PZT막(306) 및 제1TiN막(304)을 포함한 기판(300) 전면 상에 제3TiN막(310)을 증착한다. 상기 제3TiN막(310) 또한 PZT막(306)의 납(Pb) 성분과 기판(300) 실리콘간 반응이 일어나는 것을 차단시키기 위한 베리어막으로서 증착해 준 것이다.
계속해서, 상기 기판(300) 상에 형성된 제3TiN막(310) 부분을 비등방성 식각을 통해 제거한다.
이때, 상기 제2TiN막(308) 상에 증착된 제3TiN막 부분 또한 함께 제거되며, 이 결과, 상기 제3TiN막(310)은 패터닝된 제2TiN막(308)과 PZT막(306) 및 제1TiN막(304)의 측벽을 감싸도록 잔류되며, 그리고, 강유전체인 PZT막(306)은 제1, 제2 및 제3TiN막(304, 308, 310)으로 둘러쌓이게 된다.
도 3d를 참조하면, 기판(300) 결과물에 대해 게이트 산화 공정을 진행하여 노출된 기판(300) 표면 상에 선택적으로 실리콘산화막(312)을 성장시킨다.
도 3e를 참조하면, 상기 실리콘산화막(312) 및 제3TiN막(310) 상에 플로팅게이트용 도전막(314)을 형성한다.
그런 다음, 도시되지는 않았으나, 마스크 공정 및 비등방성 식각 공정을 차례로 진행하여 상기 플로팅게이트용 도전막(314)과 실리콘산화막(312)을 일방향, 예컨데, 도면에서 X방향으로 연장하는 라인 형태로 패터닝한다.
도 3f를 참조하면, 상기 패터닝된 플로팅게이트용 도전막(314)을 포함한 기판(300) 전면 상에 콘트롤게이트용 절연막(316)과 콘트롤게이트용 도전막으로서 폴리실리콘막(318)과 텅스텐실리사이드막(320)을 차례로 형성한 후, 상기 텅스텐실리사이드막(320) 상에, 예컨데, 질화막으로 이루어진 하드마스크막(322)을 증착한다.
도 3g를 참조하면, 공지의 공정에 따라 상기 하드마스크막(322)을 콘트롤게이트의 형태로 패터닝한다.
그런 다음, 상기 패터닝된 하드마스크막(322)을 식각 마스크로 이용하여 텅스텐실리사이드막(320)과 콘트롤게이트용 도전막(318) 및 콘트롤게이트용 절연막(316)을 식각해서, 예컨데, 도면에서 Y방향으로 연장하는 라인 형태의 콘트롤게이트(324)를 형성하고, 계속해서, 제1폴리실리콘막과 실리콘산화막(312)을 식각하여 상기 플로팅게이트용 도전막으로 이루어진 플로팅게이트(326)를 형성한다.
여기서, 상기 실리콘산화막(312)으로 이루어지는 터널산화막은 상기 플로팅게이트(326)의 양측 끝단부 아래에만 배치되며, 그리고, 상기 실리콘산화막(312)의 내측으로 PZT막(306)이 배치된다. 바람직하게, 상기 플로팅게이트(326)는 그 양측 각각이 PZT막(306)으로부터 1∼50㎚만큼 바깥으로 연장되도록 형성한다.
도 3h를 참조하면, 상기 적층된 플로팅게이트(326)와 콘트롤게이트(324)를 포함한 기판(300) 전면 상에 스페이서용 산화막(328)을 형성한다.
도 3i를 참조하면, 상기 스페이서용 산화막(328)이 형성된 기판(300) 결과물에 대해 할로우 이온 주입을 수행하여 P형 접합 영역(330)을 형성한다.
이때, 상기 할로우 이온 주입은 드레인 예정 영역에 대응하는 기판(300) 부분에 선택적으로 수행되며, B, 또는, BF2와 같은 P형 불순물을 사용하여 1∼50keV의 에너지와 1.0×1012∼1.0×1015이온/cm2의 도우즈로 수행한다. 또한, 상기 할로우 이온 주입은 1∼30°정도의 입사각을 주면서 수행한다.
이어서, P형 접합 영역(330)이 형성된 기판(300) 결과물에 대해 HF 용액을 이용한 세정 공정을 수행한다. 상기 세정 공정시 이온 주입이 수행된 드레인 예정 영역 부분에 형성된 스페이서용 산화막(328)은 이온 주입이 수행되지 않은 소오스 예정 영역 부분에 형성된 스페이서용 산화막(328) 보다 빠른 속도로 식각되어 얇은 두께를 갖게 된다.
여기서, 본 발명은 드레인 예정 영역 부분에 선택적으로 경사 이온 주입을 수행하여 P형 접합 영역(330)과 얇은 두께를 갖는 스페이서용 산화막(328)을 형성함으로써, 문턱전압의 증가 없이 드레인 영역의 전계만 증가시킬 수 있으며, 그 결과, 핫 캐리어의 발생이 용이해져 전술한 "문턱전압 최고상태"를 보다 용이하게 만들어줄 수 있다.
도 3j를 참조하면, 상기 스페이서용 산화막(328) 상에 스페이서용 질화막(332)를 증착한후, 상기 스페이서용 막들(328,332)을 블랭킷 식각하여 적층된 플로팅게이트(326)와 콘트롤게이트(324)의 양측벽에 스페이서(334)를 형성한다.
도 3k를 참조하면, 스페이서(334)가 형성된 기판(300) 결과물에 대해 n형 불순물의 고농도 이온주입을 수행하여 상기 스페이서(334))를 포함한 적층된 플로팅게이트(326)와 콘트롤게이트(324) 양측의 기판(300) 활성 영역 내에 소오스/드레인 영역(336)을 형성하고, 이 결과로서, 본 발명에 따른 3가지 데이터 상태를 갖는 비휘발성 메모리 셀의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 플래쉬 메모리의 기본 구조에 플로팅게이트의 양측 끝단에만 실리콘산화막으로 이루어지는 터널산화막을 적용하고 그 내측으로는 강유전체를 배치시킴으로써, 상기 강유전체에서의 전계 방향과 플로팅게이트에 핫 캐리어로 주입된 전자와의 조합을 통해 3가지 데이터 상태를 갖는 메모리 셀을 제조할 수 있다.
따라서, 본 발명은 1개의 메모리 셀로 3개의 데이터 상태를 만들 수 있으므로, 같은 면적에서 고용량의 메모리를 제조할 수 있으며, 반대로, 동일 용량에서 종래 보다 고집적화를 구현할 수 있다.
또한, 본 발명의 메모리 소자는 전원이 꺼져도 메모리 셀에 저장된 데이터가 지워지지 않는 비휘발성 메모리로서 기능하므로, 처리할 정보가 많은 휴대용 기기에 매우 유리하게 적용할 수 있다.
게다가, 본 발명은 드레인 영역 부분에 선택적으로 경사 이온 주입을 수행하여 P형 접합 영역을 형성함으로써, 드레인 영역의 전계를 증가시켜 상기 3가지 데이터 상태 중 "문턱전압 최고상태"를 보다 용이하게 만들어 줄 수 있다.
Claims (15)
- 실리콘 기판;상기 실리콘 기판 상에 형성된 플로팅게이트;상기 실리콘 기판과 플로팅게이트 사이의 상기 플로팅게이트의 양측 끝단부 아래에 개재된 터널산화막;상기 터널산화막 내측의 실리콘 기판과 플로팅게이트 사이에 개재된 강유전체;상기 강유전체를 둘러싸는 확산베리어막;상기 플로팅게이트를 포함한 기판 상에 형성된 콘트롤게이트;상기 콘트롤게이트의 하부에 형성된 게이트절연막;상기 터널산화막 및 게이트절연막을 포함한 적층된 플로팅게이트와 콘트롤게이트의 양측벽에 형성된 스페이서;상기 기판의 드레인 예정 영역에 형성된 P형 접합 영역; 및상기 스페이서를 포함한 콘트롤게이트 양측의 기판 표면 내에 형성된 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 비휘발성 메모리.
- 제 1 항에 있어서,상기 강유전체는 PZT막으로 형성된 것을 특징으로 하는 비휘발성 메모리.
- 제 1 항에 있어서,상기 제1, 제2 및 제3확산베리어막은 TiN막 또는 Al2O3막으로 형성된 것을 특징으로 하는 비휘발성 메모리.
- 제 1 항에 있어서,상기 플로팅게이트는 그 양측 각각이 강유전체로부터 바깥으로 1∼50㎚ 연장 배치되게 형성된 것을 특징으로 하는 비휘발성 메모리.
- 제 1 항에 있어서,상기 P형 접합 영역은 B, 또는, BF2를 사용하는 할로우 이온 주입을 통해 형성된 것을 특징으로 하는 비휘발성 메모리.
- 실리콘 기판 상에 제1확산베리어막과 강유전체 및 제2확산베리어막을 차례로 형성하는 단계;상기 제2확산베리어막과 강유전체 및 제1확산베리어막을 소망하는 플로팅게이트의 크기 보다 작은 크기로 패터닝하는 단계;상기 패터닝된 제2확산베리어막, 강유전체 및 제1확산베리어막을 감싸도록 기판 상에 제3확산베리어막을 형성하는 단계;상기 기판 표면 상에 선택적으로 실리콘산화막을 성장시키는 단계;상기 실리콘산화막 및 제3확산베리어막 상에 플로팅게이트용 도전막을 형성하는 단계;상기 플로팅게이트용 도전막과 실리콘산화막을 일방향으로 연장하는 라인 형태로 패터닝하는 단계;상기 패터닝된 플로팅게이트용 도전막을 포함한 기판 전면 상에 콘트롤게이트용 절연막과 콘트롤게이트용 도전막 및 하드마스크막을 차례로 형성하는 단계;상기 하드마스크막, 콘트롤게이트용 도전막 및 콘트롤게이트용 절연막을 식각하여 일방향과 수직하는 방향으로 연장하는 라인 형태의 콘트롤게이트 및 상기 콘트롤게이트 아래에 배치되는 게이트절연막을 형성하는 단계;상기 플로팅게이트용 도전막과 실리콘산화막을 식각하여 상기 플로팅게이트용 도전막으로 이루어진 플로팅게이트를 형성함과 아울러 상기 플로팅게이트의 양측 끝단부 아래에 배치되는 터널산화막을 형성하는 단계;상기 적층된 플로팅게이트와 콘트롤게이트의 양측벽에 스페이서용 산화막을 형성하는 단계;상기 스페이서용 산화막이 형성된 기판 결과물의 드레인 예정 영역에 선택적으로 P형 불순물을 경사 이온 주입하는 단계;상기 스페이서용 산화막 상에 스페이서용 질화막을 형성하여 산화막과 질화막의 적층막으로 이루어진 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 콘트롤게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 강유전체는 PZT막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 강유전체는 30∼1000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 제1, 제2 및 제3확산베리어막은 TiN막 또는 Al2O3막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 제1, 제2 및 제3확산베리어막은 20∼500Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 제3확산베리어막은 기판 상에 형성된 부분의 제거시 제2확산베리어막 상에 형성된 부분이 함께 제거되는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 플로팅게이트는 그 양측 각각이 강유전체로부터 바깥으로 1∼50㎚ 연장 배치되게 형성하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 P형 불순물을 경사 이온 주입하는 단계는, B, 또는, BF2를 사용하여 1∼50keV의 에너지와 1.0×1012∼1.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 P형 불순물을 경사 이온 주입하는 단계는, 1∼30°의 입사각을 주면서 수행하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
- 제 6 항에 있어서,상기 P형 불순물을 경사 이온 주입하는 단계 후, 그리고, 상기 스페이서를 형성하는 단계 전,상기 P형 불순물이 경사 이온 주입된 기판 결과물에 대해 HF 용액을 이용한 세정 공정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 제조방법.
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