TWI717792B

TWI717792B - 記憶卡

Info

Publication number: TWI717792B
Application number: TW108126856A
Authority: TW
Inventors: 藤本曜久; 齋藤利忠; 坂本典哉; 近藤敦志
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2017-06-05
Filing date: 2018-03-13
Publication date: 2021-02-01
Also published as: TWI671618B; US11093811B2; CN110998605A; TWI785444B; CN110998605B; JP6915093B2; CN117669631A; JP2023145690A; TW201903557A; JP2021157852A; KR102480176B1; JP2022177292A; KR20220003164A; JP7155353B2; KR102346918B1; TW201945884A; US20200090020A1; TW202125145A; JP2020522787A; KR20200007856A

Abstract

根據實施形態，提供一種具有第1面、第2面及第1端子群至第N端子群之記憶卡。第1面包含自第1列至第N(N為2以上之整數)列。第2面朝向與第1面相反之側。第1端子群至第N端子群配置於第1列至第N列。第1端子群包含分派有差動時脈信號之端子、分派有單端信號之端子及分派有第1電源電壓之端子。第K端子群(K為2以上且N以下之整數)包含分派有差動資料信號之端子。

Description

記憶卡

本實施形態大體而言係關於記憶卡、主機機器、記憶卡用連接器及記憶卡用配接器。

於記憶卡中，伴隨著記憶容量之增大而資料之傳送量增大。為了防止伴隨著資料之傳送量增大而資料之傳送時間增大，謀求搭載於記憶卡之通信介面之高速化。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2016-29556號公報

根據實施形態，提供具有第1面、第2面及第1端子群至第N端子群之記憶卡。第1面包含第1列至第N(N為2以上之整數)列。第2面朝向與第1面之相反之側。第1端子群至第N端子群配置於第1列至第N列。第1端子群包含分派有差動時脈信號之端子，分派有單端信號之端子及分派有第1電源電壓之端子。第K端子群(K為2以上且N以下之整數)包含分派有差動資料信號之端子。

本申請案享受2017年6月5日申請之日本專利申請號2017-111133號之優先權之利益，該日本專利申請之所有內容在本申請案中援用。以下茲參照隨附圖式，詳細說明實施形態之記憶卡、主機機器、記憶卡用連接器及記憶卡用配接器。另，本發明並非由該等實施形態限定者。於以下之實施形態中，作為記憶卡雖以SD卡為例，但亦可為多媒體卡等其他卡。 (第1實施形態) 圖1係顯示第1實施形態之記憶卡之概略構成之俯視圖。於圖1中，於記憶卡SD1之卡面上設置有列R1、R2。於列R1、R2，分別設置有端子群PA1、PA2。列R1可指定橫向排列配置端子群PA1之端子之區域。列R2可指定橫向排列配置端子群PA2之端子之區域。各端子群PA1、PA2之端子之尺寸可不同，各端子群PA1、PA2之端子間之間隔亦可不同。於列R1中，端子群PA1之各端子之配置位置亦可縱向偏移。於列R2中，端子群PA2之各端子之配置位置亦可縱向偏移。該記憶卡SD1之形狀尺寸可對應於microSD卡。此時，記憶卡SD1之縱向尺寸A1可設定為15 mm，橫向尺寸B1可設定為11 mm，厚度為1.0 mm。於各列R1、R2，分派使用於依據某1種介面規格之通信之信號。此時，可避免將使用於依據複數個介面規格之通信之信號分派於1列。但是，亦可將使用於依據1個介面規格之通信之信號分派於複數列。於列R1，分派有使用於對應於SD規格之第1模式下之通信之信號。於對應於SD規格之第1模式之通信，可使用單端信號。即，單端信號對應於SD規格。於對應於SD規格之第1模式下，於端子群PA1，分派有電源VDD、接地電位VSS 、指令CMD、時脈CLK及資料DAT[3：0]。於與SD規格對應之第1模式下，可依據DS(Default Speed：默認速度)、HS(High Speed：高速)或UHS(Ultra High Speed：超高速)-I進行通信。DS之最大傳送速度為12.5M位元組/秒、HS之最大傳送速度為25M位元組/秒，UHS-I最大傳送速度為104M位元組/秒。於列R2，分派有使用於與PCIe(Peripheral Component Interconnect express，快捷外設互聯標準)規格對應之第2模式下之通信之信號。於對應於PCIe規格之第2模式下，可於資料之通信中使用差動信號。於對應於PCIe規格之第2模式下，於端子群PA2，分派有發送差動信號TX0P、TX0N、接收差動信號RX0P、RX0N。藉由使用發送差動信號TX0P、TX0N及接收差動信號RX0P、RX0N可進行雙向通信。此時，於列R2中，以夾著分派有差動信號之端子之方式分別分派有接地電位之GND端子。進而，於列R2中，於端子群PA2之1個端子分派有電源端子VDD2或電源端子VDD3，於端子群PA2之另一個端子分派有電源端子VDD2。又，於端子群PA2之進而另一個端子，分派有SWIO。SWIO可採用記載於ETIS規格書「ETSI TS 102 613 V11.0.0 (2012-09)」之6.2.3節之SWIO。於對應於SD規格之第1模式下，時脈CLK及資料DAT[3：0]分派於另一個端子。因此，時脈CLK及資料DAT[3：0]經由另一個傳送路徑傳送。於對應於PCIe規格之第2模式下，雖串列傳送資料，但為了於接收電路中可產生時脈，資料係以不長期持續相同之電壓位準之方式每隔某個單位被編碼化。對於編碼化，使用8B10B或128b/130b等方式。接收側藉由自資料之變化點產生時脈，從而即使電壓位準稍微變動亦可接收資料。於有複數個通道(差動資料信號之升降之對)之情形時，亦藉由以各通道獨立地構成接收電路使接收資料之開始位置一致，可消除通道間偏斜。例如，與PCIe3.0規格對應之第2模式之情形之最大傳送速度為每1通道2G位元組/秒(上下之合計)。與對應於PCIe規格之第2模式下，可以一組發送差動信號TX0P、TX0N及接收差動信號RX0P、RX0N構成1通道。一組發送差動信號TX0P、TX0N及接收差動信號RX0P、RX0N可配置於記憶卡SD1之1列。因此，藉由增大記憶卡SD1之列數，可增大對應於PCIe規格之第2模式之通道數，可提高對應於PCIe規格之第2模式之傳送速度。於對應於PCIe規格之第2模式下，可於初始化時辨識複數個通道構成，可以複數個通道傳送1個資料。於以與PCIe規格對應之第2模式進行通信之情形時，將使用於對應於PCIe規格之第2模式下之通信之控制之控制信號分派於列R1。該控制信號可使用參考差動時脈信號REFCLKp/n、復位信號PERST、電源管理控制信號CLKREQ。又，該控制信號亦可進而使用喚醒信號PEWAKE。該等控制信號係替代列R1之指令CMD及資料DAT[3：0]而分派。參考差動時脈信號REFCLKp/n係以2個構成差動時脈，藉由自主機機器發送時脈，記憶卡SD1可使與安裝有該記憶卡SD1之主機機器同步容易化。但是，參考差動時脈信號REFCLKp/n分派於列R1，發送差動信號TX0P、TX0N及接收差動信號RX0P、RX0N分派於列R2以後。因此，參考差動時脈信號REFCLKp/n係與發送差動信號TX0P、TX0N及接收差動信號RX0P、RX0N以不同傳送路徑發送。主機機器例如可為個人電腦等資訊處理裝置、行動電話、數位相機、攝像裝置，亦可為平板電腦或智慧型手機等攜帶終端，亦可為遊戲機器，亦可為汽車導航系統等車載終端。記憶卡SD1倍增接收之參考差動時脈而產生位元時鐘。資料與位元時脈同步，自發送差動信號TX0P、TX0N輸出，且自接收差動信號RX0P、RX0N讀入之資料與位元時脈同步對齊。即使於複數個通道之情形時亦可與位元時脈同步，作為1個資料對齊。重置信號PERST可用於主機機器重置對應於PCIe規格之第2模式下之通信之匯流排。該重置信號PERST係可於錯誤發生時等主機機器進行卡之再初始化時使用。電力管理控制信號CLKREQ可作為用於自省電模式恢復之時脈而使用。於省電模式下，藉由使用於資料傳送之高頻位元時脈停止，可降低消耗電力。於喚醒信號PEWAKE安裝於記憶卡SD1之情形時，喚醒信號PEWAKE可用於於省電模式下，記憶卡SD1通知主機機器各種事件。當主機機器自記憶卡SD1接收到喚醒信號PEWAKE時，可解除省電模式，處理事件。於記憶卡之中亦有安裝I/O功能之類型，且亦可作為通知I/O中斷之手段而使用。於列R2中，於端子群PA2之1個端子分派有電源端子VDD2或電源端子VDD3。於列R1之電源VDD，主機機器可供給電源電壓VDD1。電源電壓VDD1可設定成3.3 V。於列R2之電源VDD2，可供給電源電壓VDD2。電源電壓VDD2可設定成1.8 V。或，於列R2之電源VDD3，可供給電源電壓VDD3。電源電壓VDD3可設定為1.2 V。電源電壓標記顯示中央值，且允許某種程度之電壓變動幅度。例如，3.3 V之容許範圍為2.7 V～3.6 V，1.8 V之容許範圍為1.70～1.95 V，1.2 V之容許範圍為1.1 V～1.3 V。於下述說明中，雖對電源端子VDD3之存在做了假定之說明，但於支持電源電壓VDD3之記憶卡SD1不具備電源端子VDD3之情形時可使用列R2之電源端子VDD2、可供給電源電壓VDD2或電源電壓VDD3。具體而言，電源電壓VDD2施加1.8 V或1.2 V。即，雖亦存在於記憶卡SD1中無電源端子VDD3之情形，但除將電源電壓VDD3之供給地變為電源端子VDD2以外，其他之說明相同。於上述之說明中，雖對將使用於對應於PCIe規格之第2模式下之通信之信號分派於列R2之方法進行了說明，但亦可將使用於UHS-II之通信之信號分派於列R2。UHS-II之最大傳送速度為312M位元組/秒。此處，為了可判別記憶卡SD1是以對應於UHS-II規格之第2模式進行通信，還是以對應於PCIe規格之第2模式進行通信，可使用電源電壓VDD2或電源電壓VDD3。於對端子群PA2之電源端子VDD2或電源端子VDD3施加電源電壓之情形時，記憶卡SD1若支持PCIe規格，則可以PCIe匯流排模式進行通信。或，亦有檢測出電源電壓VDD2或電源電壓VDD3之變化點並切換之方法。於VDD2或VDD3自斷開變成導通之情形時，進入PCIe匯流排模式，於自導通變成斷開之情形時退出PCIe匯流排模式。藉此，於SD模式下，無論VDD2或VDD3為導通/斷開之哪一者均可動作。使用UHS-II規格之主機機器將電源電壓VDD2施加於電源端子VDD2，使用PCIe規格之主機機器將電源電壓VDD2施加於電源端子VDD2，或將電源電壓VDD3施加於電源端子VDD3。記憶卡SD1藉由有無VDD2/VDD3電壓之組合，可容易地進行主機機器期待之匯流排模式判定。因此，記憶卡SD1無需藉由發送至資料之符號進行匯流排模式判定。此處，為了使主機機器可辨識記憶卡SD1支持PCIe規格，還是支持UHS-II規格，對應於PCIe規格之主機機器可將用於辨識支持PCIe規格之指定之PCIe符號發送至列2之端子群PA2。當自記憶卡SD1對該符號產生響應時，主機機器可辨識記憶卡SD1支持PCIe規格。對應於UHS-II之主機機器可將UHS-II初始化符號發送至列R2之端子群PA2。當自記憶卡SD1對該符號產生響應時，主機機器可辨識記憶卡SD1支持UHS-II。此處，將使用於對應於PCIe規格之第2模式下之通信之信號分派於列2，藉由記憶卡SD1可支持PCIe規格之通信，可提高資料之傳送速度。伴隨著記憶卡SD1之記憶容量之增大，存取記憶體區域全體時之時間增大，藉由多通道構成等方法進一步使匯流排高速化，從而可縮短該時間。又，由於記憶卡SD1支持PCIe規格下之通信，故可使用PCIe規格之標準之物理層(PHY：Physical Layer)。因此，可謀求用於提高記憶卡SD1之資料之傳送速度之設計之容易化與開發成本之降低。進而，藉由記憶卡SD1支持PCIe規格下之通信，可於PCIe規格之資料連結層採用NVMe(Non Volatile Memory express：不變性記憶體)。因此，可降低資料傳送時之耗用，可提高資料傳送效率。 (第2實施形態) 圖2係顯示第2實施形態之記憶卡之概略構成之俯視圖。於圖2中，於記憶卡SD2之卡面上設置有列R1～R4。於列R1、R2，分別設置有端子群PA1、PA2。列R1、R2可與圖1之記憶卡SD1同樣地使用。例如，於列2可支持UHS-II，於列R3、R4可支持PCIe規格。於列R3、R4，分別設置有端子群PA3、PA4。列R3可指定橫向排列配置端子群PA3之端子之區域。列R4可指定橫向排列配置端子群PA4之端子之區域。該記憶卡SD2之形狀尺寸可對應於microSD卡。另，於記憶卡SD2設置列R3、R4之情形時，列R2為可選(亦可省略)。於圖2中列R3、R4為以2段構成之例，但各列表示1通道之構成所需之端子之集合，且不限制記憶卡上之端子配置。例如，亦可將2段焊墊配置成「Z字形」，或將列R3、R4排成一行成「コ字形」排列配置。端子群PA3、PA4之各端子之面積可較端子群PA1、PA2之各端子之面積小。藉由連接器之連接方式端子群PA3、PA4之各端子之形狀可彼此相同。此處，藉由縮小端子群PA3、PA4之各端子之面積，可降低寄生電容，且可縮小與端子連接時之殘端，並可提高頻率特性。另，此處言及之殘端係指於與記憶卡SD2之端子連接時可形成不與插頭接觸之部分之端子之末端。又，藉由端子群PA3、PA4之各端子之形狀彼此相同，可提高構成通道之差動信號之電氣特性之對稱性。於各列R3、R4，分派有使用於PCIe規格之通信之信號。於列3之端子群PA3，分派有發送差動信號TX0P、TX0N、接收差動信號RX0P、RX0N。於列4之端子群PA4，分派有發送差動信號TX1P、TX1N、接收差動信號RX1P、RX1N。此處，1列可構成PCIe規格之1條通道。因此，藉由將使用於PCIe規格之通信之信號分派於列R3、R4，可構成PCIe規格之2條通道，且與將使用於PCIe規格之通信之信號分派於1條通道之方法相比，可2倍地提高資料傳送速度。於使用2列R3、R4以PCIe規格進行通信之情形時，亦將使用於PCIe規格之通信之控制之控制信號分派於列R1。此時，分派於列R1之控制信號可於2列R3、R4共用。於列R3中，於端子群PA3之1個端子分派有電源端子VDD3。於列R3之電源端子VDD3，可供給電源電壓VDD3。端子群PA3之電源端子VDD3可於列R3、R4共用。為了可判別記憶卡SD2是以對應於UHS-II規格之第1模式進行通信，還是以對應於PCIe規格之第2模式進行通信，可使用電源電壓VDD3。又，於各列R3、R4中，以夾著分派有差動信號之端子之方式分別分派有接地電位之GND端子。例如，於列R3中，自右邊起於第2、第3、第6、第7之端子分派有接收差動信號RX0N、RX0P、TX0N、TX0P。此時，自列R3之右邊起於第1、第4、第5、第8之端子分派有接地電位GND。但是，記憶卡亦可相對於圖2所示之構成，而為替代包圍差動信號端子之2個GND端子之一側之GND端子而配置電源端子之圖3所示之構成。電源端子可採用對應於穩定之電源之電源端子。圖3係顯示第2實施形態之記憶卡之其他概略構成之俯視圖。於圖3中，「D0+」、「D0−」、「D1−」、「D1+」係依據UHS-II SD卡規格中之表述法之端子名稱，作為預設狀態，「D0」表示卡輸入(主機輸出)，「D1」表示卡輸出(主機輸入)，「+」表示差動對之P側，「−」表示差動對之N側。該等端子名稱與圖2之3rd/4th Row之差動信號名稱之對應係如下所示。 D0+ = RX0P D0− = RX0N D1+ = TX0P D1− = TX0N 此處，RX：Receiver (接收)，Tx：Transmitter (發送)，以數值0及1識別通道。末尾之文字係P = Plus，N = Minus (表示差動對)。或者，由於通道0與通道1為對照，「D0+」、「D0−」、「D1−」、「D1+」之端子名稱與圖2之3rd/4th Row之差動信號名稱之對應亦可為如下所示。 D0+ = RX1P D0− = RX1N D1+ = TX1P D1− = TX1N 此處，藉由於夾著分派有差動信號之端子(例如由端子對D0+、D0−與端子對D1+、D1−所夾之端子VSS4)分派接地電位GND，於各差動信號可確保迴路，且可降低差動信號間之相互干擾。另，於圖2或圖3之例中，雖對於每差動信號獨立地分派接地電位GND之方法進行了說明，但於相對於差動信號間之相互干擾有充分之雜訊容限之情形時，分派有接地電位GND之相互鄰接之端子亦可共通化。例如，於列R3中，亦可省略已分派接地電位GND之自右邊起第4及第5端子中之任一個端子。藉此，可減少設置於各列R3、R4之端子數，即使於對可配置於記憶卡SD2之1列之端子數有限制之情形時亦可容易地應對該限制。又，於圖2或圖3之例中，針對於記憶卡SD2設置列R3、R4之方法進行了說明，但亦可省略列R4。進而，於圖2或圖3之例中，雖針對除列R1、R2以外還設置2個列R3、R4之方法進行了說明，但除列R1、R2以外亦可設置3以上之列。例如，亦可進而追加列R5、R6。此處，由於記憶卡SD2支持PCIe規格之通信，故可藉由增大列數而增大通道數，可容易地應對資料傳送速度之增大。即，於記憶卡之卡面上可設置N(N為2以上之整數)個列。且，於第1列中，以對應於SD規格之第1模式進行資料通信，於自第2列至第N列中，可以PCIe規格進行資料通信。第2列亦可作為PCIe通道而分派，但由於焊墊之形狀與第3列以後不同，故亦可不使用。若將PCIe通道之數設為X，可於PCIe規格中使用X通道進行資料通信，例如，PCIe3.0規格之最大傳送速度可達成X×2G位元組/秒(雙方向)。 (第3實施形態) 圖4A係顯示第3實施形態之記憶卡之概略構成之俯視圖。於microSD形狀尺寸中，具有有列R2與無列2之情形、有列R3、R4之情形與無列R3、R4之情形之3種組合。 (1)有列R2、無列R3、R4之情形(圖1之實例) 於列R2分派有UHS-II之差動信號，或PCIe規格之差動信號1通道。於初始化時可識別支持哪一個(亦可雙方皆支持)。進而，於列R2具有有電源端子VDD3之情形與無電源端子VDD3之情形之組合，於有電源端子VDD3之情形時施加1.2 V。無電源端子VDD3之情形時使用電源端子VDD2，於電源端子VDD2施加1.8V或1.2V。 (2)無列R2、有列R3、R4之情形(圖4A之實例) 列R3、R4分派有PCIe規格之差動信號2通道。電源電壓VDD3位於列R3。無法支持UHS-II。 (3)有列R2、有列R3、R4之情形(圖2之案例) 於列R2分派有UHS-II之差動信號、列R3、R4分派有PCIe規格之差動信號2通道。進而，於列R2具有有電源端子VDD3之情形與無電源端子VDD3之情形之組合，於有電源端子VDD3之情形時施加1.2 V，於無電源端子VDD3之情形使用電源端子VDD2，亦可使用列R3之電源端子VDD3。使用電源端子VDD2之情形時施加1.8 V或1.2 V。又，於對應於PCIe規格之第2模式時，列R2可作為其他用途之介面而使用。記憶卡SD3之列R1、R3、R4可與圖2之記憶卡SD2之列R1、R3、R4同樣地使用。此處，藉由去除記憶卡SD2之列R2，可增加記憶卡SD3之卡面上之空閒空間。例如，可用作用於散熱之接觸區域。 (第4實施形態) 圖4C係顯示第4實施形態之記憶卡之概略構成之俯視圖。於圖4C中，於記憶卡SD5之卡面上設置有列R1、R3、R4。於列R1，設置有端子群PC1。於列R1，分派有使用於對應於SD規格之第1模式之通信之信號。此時，於列R1中，於端子4分派有電源VDD、於端子3、6分派有接地電位VSS，於端子2分派有指令CMD、於端子5分派有時脈CLK、於端子1、9、8、7分派有資料DAT[3：0]。於列R3、R4，分別設置有端子群PC3、PC4，可構成2列。該記憶卡SD5之形狀尺寸可對應於標準尺寸之SD卡。此時，記憶卡SD5之縱向尺寸A2設定為32 mm，橫向尺寸B2設定為24 mm，厚度設定為2.1 mm。記憶卡SD5之列R1、R3/R4可與記憶卡SD2之列R1、R3、R4同樣地使用。藉此，即使於記憶卡SD5之形狀尺寸與標準尺寸之SD卡對應之情形時亦可支持對應於PCIe規格之第2模式下之通信，且可提高資料之傳送速度。 (第5實施形態) 圖4B為顯示第5實施形態之記憶卡之概略構成之俯視圖。於圖4B中，於記憶卡SD4之卡面上設置有列R1、R3、R4。於列R1設置有端子群PB1。於列R1，分派有使用於對應於SD規格之第1模式下之通信之信號。圖4B之端子群PB1顯示與圖4A之端子群PA1相同形狀之情形之例，但端子群PB1之形狀亦可與列R3、R4之端子形狀相同，或為類似之較小之焊墊形狀。藉由使用配接器，可製作成只要轉換成圖4C之形狀尺寸便可維持相容性。於列R3、R4，分別設置有端子群PB3、PB4。該記憶卡SD4之形狀尺寸係於體積上包含對應於microSD卡之形狀尺寸，且可於體積上包含於對應於標準尺寸之SD卡之形狀尺寸。此時，記憶卡SD4之縱向尺寸A3可設定為16 mm～20 mm，橫向尺寸B3可設定為12 mm～16 mm，厚度可設定為1.4 mm～1.6 mm之範圍。此處，記憶卡SD4之形狀尺寸藉由體積上包含對應於microSD卡之形狀尺寸，即使於NAND快閃記憶體之晶片尺寸增大之情形時，亦可將NAND快閃記憶體納入於記憶卡SD4，可對應於NAND快閃記憶體之記憶容量之增大。又，記憶卡SD4之形狀尺寸藉由體積上包含於對應於標準尺寸之SD卡之形狀尺寸，可抑制記憶卡SD4之尺寸之增大。因此，可確保記憶卡SD4之精簡性，可使用於智慧型手機等攜帶終端或數位相機等攜帶機器等。記憶卡SD4之列R1、R3、R4可與記憶卡SD5之列R1、R3、R4同樣，與記憶卡SD3之列R1、R3、R4同樣地使用。藉此，即使於記憶卡SD4之形狀尺寸與microSD卡之形狀尺寸及標準尺寸之SD卡之形狀尺寸不同之情形時亦可支持PCIe規格下之通信，無論形狀尺寸如何不同均可存取記憶體區域。另，於記憶卡SD2～SD5中，配置於列R3、R4之端子之尺寸、形狀及配置間隔可共通化。藉此，可將與配置於列R3、R4之端子連接之連接器於記憶卡SD2～SD5間共通化。 (第6實施形態) 圖5係顯示第6實施形態之記憶卡之概略構成之方塊圖。另，圖5之構成亦可使用於圖1、圖2及圖4A～圖4C之任一記憶卡SD1～SD5。於以下之說明中，以圖5之構成應用於圖2之記憶卡SD2之情形為例。於圖5中，於記憶卡SD2，設置有調整器11、12，比較器13，卡控制器14，記憶體介面電路15及記憶體16。記憶體16可使用NAND快閃記憶體。卡控制器14可進行對記憶體16之讀取/寫入控制及與外部之通信控制等。於該通信控制，可包含對應於SD規格之第1模式之協定控制及對應於IPCIe規格之協定控制。於卡控制器14，設置有IO單元17、物理層介面18及卡介面電路19。 IO單元17可對應於單端信號。IO單元17可對應於分派於列R1之信號。於IO單元17，設置有輸入緩衝器V1、V3及輸出緩衝器V2。於輸入緩衝器V1可輸入時脈CLK。於輸入時脈V3可輸入指令CMD及資料DAT[3：0]。輸出緩衝器V2可輸出針對指令CMD之響應及資料DAT[3：0]。輸入緩衝器V3及輸出緩衝器V2可設置於每個指令CMD及資料DAT[3：0]。物理層介面18可對應於差動信號。物理層介面18可對應於分派於列R2、R3、R4之信號。於物理層介面18，設置有接收器RE及傳送器TR。於接收器RE，可輸入列R2、R3之接收差動信號RX0P、RX0N及列R4之接收差動信號RX1P、RX1N。電晶體TR可輸出列R2、R3之發送差動信號TX0P、TX0N及列R4之發送差動信號TX1P、TX1N。接收器RE及電晶體TR可設置於各列R2、R3、R4。於列R2中，無論為對應於UHS-II規格之第2模式或對應於PCIe規格之第2模式，物理層介面18均可採用相同之構成。 IO單元17及物理層介面18連接於卡介面電路19。卡控制器14經由記憶體介面電路15連接於記憶體16。為了於記憶卡SD2支持PCIe規格，於卡控制器14，可設置除PCIe規格之物理層介面18以外之PCIe規格之資料連結層及交換層。物理層介面18可進行串列/並行轉換，並行/串列轉換及資料之符號化等。該符號化於資料之0或1連續時係將相同值之連續次數抑制至特定值以下之處理。藉由該符號化，可抑制資料傳送時之電壓位準之偏差。又，藉由使用特定之頻率之高頻波不變大之符號亦可抑制EMI(Electro Magnetic Interference：電磁干擾)。另，於PCIe規格之交換層中，可封包化資料，或於封包之標頭附加指令等。於PCIe規格之資料連結層中，可對自交換層接收之封包附加序列號，或附加CRC(Cyclic Redundancy Check：循環冗餘檢測)符號。序列號可使用於封包之送達確認等。電源電壓VDD1被供給至調整器11、卡控制器14、記憶體介面電路15及記憶體16。供給至調整器11之電源電壓VDD1轉換成電源電壓VDDL，且供給至卡控制器14及記憶體介面電路15。電源電壓VDDL根據卡控制器之技術而決定。記憶體介面電路15於卡控制器14之介面電壓與記憶體16之介面電壓不同之情形時為位準偏移器電路。於對應於SD規格之第1模式(DS、HS或UHS-I)之情形時構成為僅電源電壓VDD1可動作。於UHS-7模式之情形時，卡控制器14及記憶體介面電路15可將電源電壓VDDL作為1.8V使用。此時，於IO單元17中，根據電源電壓VDD1、VDDL可切換輸出信號電壓及輸入閾值。可選擇供給電壓VDD2。電源電壓VDD3供給至調整器12及比較器13。供給至調整器12之電源電壓VDD3轉化成使物理層介面18動作所需之電源電壓VDDPHY，供給至物理層介面18。供給至比較器13之電源電壓VDD3與基準電壓比較。且，基於該比較結果檢測電源電壓VDD3之施加，該檢測信號VDD3SP輸出至卡控制器14。雖未圖示，但使用電源電壓VDD2時亦同樣，電源電壓VDD2供給至調整器12及比較器13，轉換成使物理層介面18動作所需之電源電壓VDDPHY，供給至物理層介面18，檢測信號VDD3SP輸出至卡控制器14。於未藉由比較器13檢測出電源電壓VDD3之施加之情形時，於記憶卡SD2中以對應於SD規格之第1模式進行通信。此時，自主機機器發送至記憶卡SD2之時脈CLK經由輸入緩衝器V1發送至卡介面電路19。自主機機器發送至記憶卡SD2之指令CMD及資料DAT[3：0]經由輸入緩衝器V3發送至卡介面電路19。針對自卡介面電路19發送之指令CMD之響應及資料DAT[3：0]經由輸出緩衝器V2發送至主機機器。於藉由比較器13檢測電源電壓VDD2或電源電壓VDD3之施加之情形時，於記憶卡SD2中可以對應於PCIe規格之第2模式進行通信。此時，於記憶卡SD2中，經由列R3、R4進行資料通信，可經由列R1進行控制信號之通信。控制信號分派參考差動時脈信號REFCLKp/n，重置信號PERST，電源管理控制信號CLKREQ及喚醒信號PEWAKE替代列R1之指令CMD及資料DAT[3：0]。但是，喚醒信號PEWAKE之安裝並非必須。若自主機機器將串列之接收差動信號RX0P、RX0N、RX1P、RX1N發送至記憶卡SD2，則以接收器RE轉換成串列資料之接收信號Rx，發送至卡介面電路19。若自卡介面電路19將平行資料之發送信號Tx發送至傳輸器TR，該發送信號Tx轉換成發送差動信號TX0P、TX0N、TX1P、TX1N，且發送至主機機器。 (第7實施形態) 圖6係顯示第7實施形態之安裝著記憶卡之主機機器之概略構成之方塊圖。於圖6中，於主機機器設置有系統控制器21及系統記憶體27。於系統控制器21，設置有根聯合體22、SD主機控制器23、第1列開關24、連接器25及記憶體控制器26。記憶體控制器26連接於系統記憶體27。根聯合體22可藉由複數個PCIe通道之協調進行系統記憶體之存取控制。又，可協調連接於PCIe通道之器件與系統記憶體間之資料傳送。於根聯合體22具有複數個PCIe通道之情形時，可與複數個PCIe器件(包含記憶卡)Y-Y接線。於1個器件亦可分派複數個通道。SD主機控制器23可將記憶卡SD2使用於以對應於SD規格之第1模式控制之情形。第1列開關24基於選擇信號R1SEL可切換將列R1使用於對應於SD規格之第1模式之通信，或使用於對應於PCIe規格之第2模式下之通信。連接器25可與記憶卡SD2連接。此時，連接器25之形狀尺寸可對應於microSD卡。於連接器25，為了與記憶卡SD2連接，可設置對應於記憶卡SD2之卡端子群之連接接點端子群。記憶卡SD2之卡端子群為圖2之端子群PA1～PA4。又，連接器25具有用於與主機控制器連接之接點端子群。另，於以下之說明中，為了區別設置於記憶卡之端子群與設置於連接器之端子群，可將設置於記憶卡之端子群稱作卡端子群，將設置於連接器之端子群稱作連接器端子群。對連接器25，施加電源電壓VDD3，於不施加電源電壓VDD3之情形時，施加電源電壓VDD2。記憶體控制器26可控制系統記憶體27之動作。於根聯合體22，設置有物理層介面22A、22C、22E及IO單元22B、22D、22F。各物理層介面22A、22C、22E為PCIe規格之差動信號介面，IO單元22B、22D、22F為PCIe規格之單端信號與差動參考時脈之介面。物理層介面22A及IO單元22B連接於SD主機控制器23。此時，根聯合體22可使用差動信號DS1及控制信號CS1與SD主機控制器23通信。物理層介面22C連接於連接器25。IO單元22D連接於第1列開關24。物理層介面22E及IO單元22F連接於M.2槽。M.2支持SATA(Serial Advanced Technology Attachment：序列先進技術附件)及PCIe規格，可連接各種之PCIe器件。SD主機控制器23經由第1列開關24連接於連接器25。於藉由選擇信號R1SEL選擇與SD規格對應之第1模式下之通信之情形時，藉由第1列開關24記憶卡SD2之列R1切換至SD主機控制器23側。且，自SD主機控制器23輸出之SD匯流排信號BS分派於列R1，SD主機控制器23與記憶卡SD2間以對應於SD規格之第1模式進行通信。SD總線信號BS可包含指令CMD、時脈CLK及資料DAT[3：0]。於藉由選擇信號R1SEL選擇與PCIe規格對應之第2模式下之通信之情形時，藉由第1列開關24記憶卡SD2之列R1切換至IO單元22D側。且，控制信號CS2分派於列R1。於該控制信號CS2，可包含參考差動時脈信號REFCLKp/n、重置信號PERST、電源管理控制信號CLKREQ。又，該控制信號CS2亦可進而包含喚醒信號PEWAKE。又，於物理層介面22C與記憶卡SD2之列R3、R4之間收發差動信號DS2。該差動信號DS2可包含接收差動信號RX0P、RX0N、RX1P、RX1N及發送差動信號TX0P、TX0N、TX1P、TX1N。藉此，根聯合體22與記憶卡SD2間可以對應於PCIe規格之第2模式進行通信。作為選擇信號R1SEL之設定方法，可設定是否施加電源電壓VDD2或電源電壓VDD3。藉由檢測電源電壓VDD2或電源電壓VDD3之變化點(自0ff至on、自on至off)可控制初始化中之狀態。或，於系統控制器21等設置暫存器，亦可基於收納於該暫存器之值設定選擇信號R1SEL。基於收納於暫存器之值設定選擇信號R1SEL，無論是否使用電源電壓VDD3，均可切換對應於SD規格之第1模式下之通信與對應於PCIe規格之第2模式下之通信。另，於圖6之實施形態中，雖顯示了將可安裝記憶卡SD2之連接器25安裝於主機機器之構成，但亦可將可安裝記憶卡SD1、SD3～SD5之連接器安裝於主機機器。可安裝記憶卡SD1、SD3之連接器之形狀尺寸可對應於microSD卡。可安裝記憶卡SD4之連接器之形狀尺寸可包含對應於microSD卡之形狀尺寸，且被包含於對應於標準尺寸之SD卡之形狀尺寸。可安裝記憶卡SD5之連接器之形狀尺寸可對應於標準尺寸之SD卡，且包含對應於microSD卡之形狀尺寸與卡SD4之形狀尺寸。 (第8實施形態) 圖7係顯示第8實施形態之安裝有記憶卡之介面卡之概略構成之方塊圖。於圖7中，於介面卡31，設置有橋接器32、SD主機控制器33、第1列開關34及連接器35。橋接器32藉由安裝介面卡31於PCIe槽或M.2槽可移行至對應於PCIe規格之第2模式下之通信。SD主機控制器33、第1列開關34及連接器35可與圖6之SD主機控制器23、第1列開關24及連接器25同樣地構成。於橋接器32，設置有物理層介面32A、32C及IO單元32B、32D。各物理層介面32A、32C可介面PCIe規格之差動信號。IO單元32B、32D可介面PCIe規格之單端信號與差動參考時脈。物理層介面32A及IO單元32B連接於SD主機控制器33。此時，橋接器32可使用差動信號DS1及控制信號CS1與SD主機控制器33通信。物理層介面32C連接於連接器35。IO單元32D連接於第1列開關34。於以選擇信號R1SEL選擇與SD規格對應之第1模式下之通信之情形時，藉由第1列開關34記憶卡SD2之列R1可切換至SD主機控制器33側。且，自SD主機控制器33輸出之SD匯流排信號BS被分派於列R1，SD主機控制器33與記憶卡SD2間以對應於SD規格之第1模式進行通信。於以選擇信號R1SEL選擇與PCIe規格對應之第2模式下之通信之情形時，藉由第1列開關34記憶卡SD2之列R1切換至IO單元32D側。且，控制信號CS2被分派於列R1。又，於物理層介面32C與記憶卡SD2之列R3、R4之間收發差動信號DS2。且，橋接器32與記憶卡SD2間以對應於PCIe規格之第2模式進行通信。 (第9實施形態) 圖8係顯示第9實施形態之記憶卡之匯流排模式之設定時之主機機器之動作之流程圖。另，該記憶卡之匯流排模式之設定方法亦可用於圖1、圖2及圖4A～圖4C之任一記憶卡SD1～SD5。於圖8中，主機機器對記憶卡供給電源電壓VDD1、電源電壓VDD3(S1)。電源電壓VDD1可供給至記憶卡之列R1之電源端子VDD。如圖1所示，於記憶卡只有列R1、R2之情形時，電源電壓VDD3可供給至記憶卡之列R2之電源端子VDD3，或若無電源端子VDD3則可供給至電源端子VDD2。如圖2或圖4A～圖4C所示，於記憶卡有列R3之情形時，電源電壓VDD3可供給至記憶卡之列R3之電源端子VDD3。又，雖未圖示，但於不支持電源電壓VDD3之情形時，代替地將電源電壓VDD2供給至電源端子VDD2。此時，主機機器藉由監視分派有發送差動信號TX0P、TX0N、TX1P、TX1N之列R3、R4之端子之電壓之上升時間可檢查是否安裝有卡。主機機器與卡間藉由AC耦合電容器連接，但僅裝載有卡之情形時流通充電電流至電容器。因此，於主機機器裝載有記憶卡之情形與於主機機器未裝載記憶卡之情形相比上升時間變長。因此，基於該上升時間，可判定於主機機器是否安裝有記憶卡。於由複數個通道構成之情形時，亦可判定可使用多少條通道於通信。且，於主機機器安裝有記憶卡之情形時，主機機器可與記憶卡開始通信。其次，主機機器將列R1作為第3匯流排模式選擇(S2)。第3匯流排模式係對應於PCIe規格之第2模式之通信。其次，主機機器將識別記憶卡是否支持PCIe規格之符號發送至列R2、R3或R4(S3)。且，於對S3之符號之響應自記憶卡發送至規定時間以內之情形(S4之Yes)時，主機機器執行調校序列(S5)。於該調校序列中，可決定記憶卡與主機機器之雙方支持之最大性能之動作頻率。其次，主機機器將與記憶卡之通信方式設定為第3匯流排模式(S6)。另一方面，於針對S3之符號之響應未於規定時間以內自記憶卡發送之情形時(S4之No)，主機機器停止電源電壓VDD3之供給(S7)，將電源電壓VDD2供給至記憶卡(S8)。電源電壓VDD2可供給至記憶卡之列R2之電源端子VDD2。其次，主機機器選擇列R1作為UHS-II模式用之控制端子(S9)。具體而言，於2個端子分派有差動參考時脈。其次，主機機器向列R2發送識別記憶卡是否支持UHS-II之符號（S10）。且，當於規定時間內自記憶卡發送對S10之符號之響應時（S11之Yes），主機裝置執行UHS-II模式之初始化（S12）。於該UHS-II模式之初始化時，可決定記憶卡與主機機器雙方支持之最大性能動作頻率。其次，主機機器將與記憶卡之通信方式設定為第2匯流排模式（S13）。第2匯流排模式為UHS-II之通信。另一方面，若於規定時間內未自記憶卡發送對S10之符號之響應（S11之No），則主機裝置停止供給電源電壓VDD2（S14）。另，是否停止提供電源電壓VDD2為可選。其次，主機機器選擇列R1作為與SD規格對應之第1模式用之信號端子(S15)。其次，主機機器向列R1發送執行與SD規格對應之第1模式之初始化之指令（S16）。且，當於規定時間內自記憶卡發送對S16之指令之響應時（S17之Yes），主機機器執行與SD規格對應之第1模式之初始化（S18）。於對應於該SD規格之第1模式之初始化中，可決定記憶卡與主機機器雙方所支持之最大性能之SD匯流排模式與動作頻率。其次，主機機器將與記憶卡之通信方式設置為第1匯流排模式（S19）。第1匯流排模式是與SD規格對應之第1模式之通信。另一方面，若未於規定時間以內自記憶卡發送對S16之指令之響應(S17之No)，主機機器判定為故障且停止對應於SD規格之第1模式之初始化(S20)。於S20，亦包含連接非SD卡之卡之實例。例如，假定將圖8之處理應用於圖1之記憶卡SD1。此時，將電源電壓VDD3供給至記憶卡SD1之列R2之電源端子VDD3(S1)。若於記憶卡SD1支持PCIe規格之情形時，當對記憶卡SD1之列R2發送符號時(S3)，有來自記憶卡SD1（S4之Yes）之響應。因此，主機機器將與記憶卡SD1之通信方式設定為對應於PCIe規格之第2模式（S6）。另一方面，當記憶卡SD1支持UHS-II之情形時，當向記憶卡SD1之列R2發送符號時(S3)，不存在來自記憶卡SD1（S4之No）之響應。因此，停止對記憶卡SD1之列R2之電源端子VDD3之電源電壓VDD3(S7)，對記憶卡SD1之列R2之電源端子VDD2供給電源電壓VDD2(S8)。且，當符號被發送至記憶卡SD1之列R2時(S10)，有來自記憶卡SD1之響應（S11之Yes）。因此，主機機器將與記憶卡SD1之通信方式設定為UHS-II(S13)。另一方面，於記憶卡SD1亦不支持UHS-II之情形時，符號被發送至記憶卡SD1之列R2時(S10)，不存在來自記憶卡SD1之響應(S1之No)。且，於對記憶卡SD1之列R1發送指令時(S16)，只要有來自記憶卡SD1之響應，則主機機器將與記憶卡SD1之通信方式設定為與SD規格對應之第1模式(S19)。作為其他例，對圖4A之記憶卡SD3應用圖8之處理。此時，對記憶卡SD3之列R3之電源端子VDD3供給電源電壓VDD3(S1)。由於記憶卡SD3支持PCIe規格，對記憶卡SD3之列R3發送符號時(S3)，有來自記憶卡SD3之響應(S4之Yes)。因此，主機機器將與記憶卡SD1之通信方式設定為對應於PCIe規格之第2模式(S6)。另一方面，於使記憶卡SD3以對應於SD規格之第1模式動作之情形時，於S1中不對記憶卡SD3之列R3之電源端子VDD3供給電源電壓VDD3。此時，於對記憶卡SD3之列R3發送符號時(S3)，無來自記憶卡SD3之響應(S4之No)。又，由於於記憶卡SD3不存在列R2，故於向記憶卡SD3之列R2發送符號時(S10)，無來自記憶卡SD3之響應(S11之No)。由於記憶卡SD3支持SD規格，故於對記憶卡SD3之列R1發送指令時(S16)，有來自記憶卡SD3之響應(S17之Yes)。因此，主機機器將與記憶卡SD3之通信方式設定為對應於SD規格之第1模式(S19)。 (第10實施形態) 圖9係顯示連接於第10實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。於圖9中，於主機機器設置有系統板81及系統控制器83。於系統板81，設置有連接器82及物理層介面84。於物理層介面84，設置有接收器RE1及傳輸器TR1。於接收器RE1，可輸入自記憶卡SD1發送之發送差動信號TX0P、TX0N。傳輸器TR1可輸出於記憶卡SD1之列R2接收之接收差動信號RX0P、RX0N。傳輸器TR1與連接器82經由差動傳送路徑TP1連接。此時，差動傳送路徑TP1經由AC耦合電容器C1、C2可連接傳輸器TR1與連接器82。於AC耦合電容器C1、C2連接有開關WT。開關WT可使AC耦合電容器C1、C2短路。開關WT之安裝為可選。接收器RE1與連接器82經由差動傳送路徑TP2連接。此時，差動傳送路徑TP2可經由AC耦合電容器C3、C4連接接收器RE1與連接器82。於AC耦合電容器C3、C4連接有開關WR。開關WR可使AC耦合電容器C3、C4短路。開關WR之安裝為可選。於記憶卡SD1，設置有物理層介面85。物理層介面85可僅支持UHS-II規格或PCIe規格之任一方。於物理層介面85，設置有接收器RE2及傳輸器TR2。於接收器RE2，可輸入於記憶卡SD1之列R2接收之接收差動信號RX0P、RX0N。傳輸器TR2可輸出自記憶卡SD1之列R2發送之發送差動信號TX0P、TX0N。接收器RE2連接於差動傳送路徑TP3。傳輸器TR2連接於差動傳送路徑TP4。藉由將記憶卡SD1安裝於連接器82，可相互連接差動傳送路徑TP1、TP3，且可相互連接差動傳送路徑TP2、TP4。於記憶卡SD1支持UHS-II規格之情形時，系統控制器83接通開關WT、WR，可使AC耦合電容器C1～C4短路。另一方面，於記憶卡支持PCIe規格之情形時，系統控制器83可斷開開關WT、WR，且使物理層介面84、85直流地分離。藉此，於記憶卡SD1支持UHS-II規格之情形與支持PCIe規格之情形時不更換系統板81，可對應於記憶卡SD1支持UHS-II規格之情形與支持PCIe規格之情形之二者。另，於對應於PCIe規格之第2模式下，藉由經由AC耦合電容器C1～C4連接物理層介面84、85，可於差動信號之發送側與接收側DC分離，可於發送側與接收側獨立設計物理層介面84、85之共通電壓位準(相互不受影響)。另一方面，於無AC耦合電容器且DC耦合之情形時，由於接地位準之變動會對雙方之信號電壓造成影響，故必須有抑制接地位準之變動之設計。又，由於AC耦合電容器需要200 nF左右之容量，根據其大小，故難以進行對microSD形狀尺寸內之安裝。因此，藉由將AC耦合電容器C1～C4設置於系統板81，無需將AC耦合電容器C3、C4設置於記憶卡SD1，可容易地進行薄型記憶卡SD1之製造。 (第11實施形態) 圖10A係顯示連接於第11實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。於圖10A中，於主機機器設置有系統板81'。於系統板81'，設置有連接器82及物理層介面84。於物理層介面84，設置有接收器RE1及傳輸器TR1。自傳輸器TR1與連接器82之差動傳送路徑TP1經由AC耦合電容器C1、C2連接。接收器RE1與連接器82經由差動傳送路徑TP2連接。此時，差動傳送路徑TP2可直接連接接收器RE1與連接器82。於記憶卡SD5，設置有物理層介面85'。物理層介面85'可支持PCIe規格。於物理層介面85'，設置有接收器RE2'及傳輸器TR2'。於接收器RE2'，可輸入於記憶卡SD5之列R3接收之接收差動信號RX0P、RX0N。傳輸器TR2'可輸出自記憶卡SD5之列R3發送之發送差動信號TX0P、TX0N。接收器RE2'連接於差動傳送路徑TP3。傳輸器TR2'與差動傳送路徑TP4顯示經由AC耦合電容器C3、C4連接之情形。此係PCIe器件之一般之安裝方法。然而，AC耦合電容器之容量範圍已被決定，且存在於microSD形狀尺寸中安裝過大之問題。即，圖10A之構成不適合應用於厚度較薄之形狀尺寸之小型可移除式卡片。 (第12實施形態) 圖10B係顯示連接於第12實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。於圖10B中，於主機機器設置有系統板81''。於系統板81'，設置有連接器82'及物理層介面84。於物理層介面84，設置有接收器RE1及傳輸器TR1。於連接器82'，設置有AC耦合電容器C3、C4。AC耦合電容器C3、C4可電性***可連接連接器82'之記憶卡SD1側之連接器端子與連接於主機機器之物理層介面84之連接端子之間。來自傳輸器TR1與連接器82'之差動傳送路徑TP1經由AC耦合電容器C1、C2連接。AC耦合電容器C1、C2亦可配置於連接器82'之內部，如此，無需於PCB上確保配置C1、C2之區域。接收器RE1與連接器82'經由差動傳送路徑TP2連接。此時，差動傳送路徑TP2可直接連接接收器RE1與連接器82'。主機機器側之差動傳送路徑TP2與卡側之差動傳送路徑TP4於連接器82'內經由AC耦合電容器C3、C4連接。圖10B係顯示於連接器內配置AC耦合電容器C3、C4之實例之圖，但AC耦合電容器C3、C4亦可不配置於連接器內，***接收器RE1與來自連接器82'之差動傳送路徑TP2之間。於該情形時，於PCB(Printed Circuit Board：印刷電路板)上必須確保配置AC耦合電容器C3、C4之區域。藉由將記憶卡SD1安裝於連接器82'，可相互連接差動傳送路徑(主機機器之發送側之差動傳送路徑)TP1、差動傳送路徑(記憶卡SD1之接收側之差動傳送路徑)TP3，且可經由AC耦合電容器C3、C4相互連接差動傳送路徑(主機機器之接收側之差動傳送路徑)TP2、差動傳送路徑(記憶卡SD1之發送側之差動傳送路徑)TP4。此處，藉由將AC耦合電容器C3、C4設置於連接器82'，則無需將AC耦合電容器C3、C4設置於記憶卡SD1，可對應於如microSD記憶卡之厚度較薄之形狀尺寸之小型可移動式卡片。當然，亦可應用更大之形狀尺寸。 (第13實施形態) 圖11A係顯示使用於第13實施形態之記憶卡之連接器之概略構成之一例，圖11B係顯示使用於第13實施形態之記憶卡之連接器之概略構成之一例之剖視圖。另，於圖11B中，顯示圖11A之2根量之彈簧針。於圖11A中，該連接器可使用於與記憶卡SD2～SD5之列R3、R4之端子群PA3～PC3、PA4～PC4連接。於該連接器，設置有彈簧針40。彈簧針40可對應於列R3、R4之端子配置而配置。如圖11B所示，於彈簧針40，設置有針腳44。針腳44收容於圓柱43。於圓柱43內，於針腳44之底部設置有彈簧45，針腳44經由彈簧45以可上下之狀態被支持。彈簧針40以直立之狀態支持於殼體42。殼體42可設置於基台41上。例如，於與記憶卡SD2之列R3連接之情形時，將記憶卡SD2之端子群PA3之各端子向針腳44之前端壓抵。此時，藉由按下針腳44，針腳44會因彈簧45而向上推回。因此，可使針腳44牢固地壓接於端子，且可使耐衝擊性提高。其結果，即使於汽車或無人機等施加較激烈之振動或衝擊之環境下使用記憶卡SD2之情形時亦可防止記憶卡SD2之動作變得不穩定。 (第14實施形態) 圖12A係顯示第14實施形態之記憶卡之安裝前之連接器之概略構成之一例之剖視圖，圖12B係顯示第14實施形態之記憶卡之安裝前之連接器之概略構成之一例之俯視圖，圖12C係顯示第14實施形態之記憶卡之安裝後之連接器之概略構成之一例之剖視圖，圖12D係顯示第14實施形態之記憶卡之安裝後之概略構成之一例之俯視圖。另，於圖12B及圖12D中，顯示去除連接器之蓋體時之狀態。又，於該實施形態中，以與圖4B之記憶卡SD4連接之連接器為例。於圖12A及圖12B中，於連接器CN1設置有基座51及蓋體52。基座51之端部與蓋體52之端部經由銷53耦合。此時，藉由以銷53為旋轉軸使蓋體52旋轉，可開閉蓋體52。於基座51之中央部，以橫向橫截之方式設置有凹部54。於凹部54，設置有散熱片55。散熱片55可由熱傳導性較高且可撓性之材料構成。散熱片55之材料例如可使用丙烯酸系樹脂。此時，散熱片55可以自基座51橫向拉出之方式設定尺寸。自基座51橫向拉出之散熱片55可接觸於連接器CN1之設置面。連接器CN1之設置面例如為主機機器之框體。於基座51，有與主機側連接之連接列R1端子群58與連接列R3/R4端子群59，有以向基座51面上突出之狀態與卡側連接之連接列R1接點群與連接列R3/R4接點群，埋入引線接腳56及彈簧針57。引線接腳56可對應於記憶卡SD4之列R1之端子排列而配置。彈簧針57可對應於記憶卡SD4之列R3、R4之端子排列而配置。引線接腳56之連接器列R1接點群配線於連接列R1端子群58，可連接於主機機器。彈簧針57之連接列R3/R4接點群配線於連接器列R3/R4端子群59，可連接於主機機器。安裝記憶卡SD4於連接器CN1之情形時，以打開蓋體52之狀態將記憶卡SD4設置於基座51上。且，藉由關閉蓋體52，可將記憶卡SD4固定於連接器CN1。此時，如圖12C及圖12D所示，使記憶卡SD4之列R1之端子群PB1壓接於引線接腳56，可使記憶卡SD4之列R3、R4之端子群PB3、PB4壓接於彈簧針57。又，可使記憶卡SD4之卡面之列R1與列R3、R4之間之空閒空間壓接於散熱片55。此處，為了與記憶卡SD4之列R3、R4之端子群PB3、PB4連接，藉由使用彈簧針57，可降低端子群PB3、PB4與彈簧針57接觸時之橫向偏移。因此，可一面對應於端子群PB3、PB4之各端子之縮小化，且一面確實地使端子群PB3、PB4與彈簧針57接觸。又，藉由將散熱片設置於連接器CN1，於記憶卡SD4產生之熱經由散熱片55可效率良好地逃至主機機器，且可提高記憶卡SD4之散熱性。另，於上述之實施形態中，針對於基座51之凹部54設置散熱片55之方法進行說明，但亦可替代散熱片55設置帕爾帖元件於基座51之凹部54。藉由使用帕爾帖元件，可強制性地冷卻記憶卡SD4。 (第15實施形態) 圖13A係顯示第15實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖，圖13B係顯示第15實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖，圖13C係顯示第15實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖，圖13D係顯示第15實施形態之記憶卡之安裝後之概略構成之一例之俯視圖。另，於該實施形態中，顯示了將圖1之記憶卡SD1之形狀尺寸轉換成圖4B之記憶卡SD4之形狀尺寸之配接器。於圖13A及圖13B中，於配接器AP1，設置有將記憶卡SD1***於配接器AP1內之***部IE1。***部IE1之入口可設置於配接器AP1之後端部。於配接器AP1之表面，設置有與連接器連接之配接器列R1端子群即端子群DA1與配接器列R3/R4端子群即端子群DA3、DA4。端子群DA1、DA3、DA4之各端子可分別對應於記憶卡SD4之列R1、R3、R4之端子排列而配置。於配接器AP1之***部IE1之內面，設置有與記憶卡側連接之配接器列R1接點群即引線針腳IA1與配接器列R2接點群即引線針腳IA2。引線針腳IA1可對應於記憶卡SD1之列R1之端子排列而配置。引線針腳IA2可對應於分派有記憶卡SD1之列R2之發送差動信號TX0P、TX0N、接收差動信號RX0P、RX0N及電源VDD之端子之端子位置而配置。引線針腳IA1之配接器列R1連接群配線於端子群DA1之配接器列R1端子群，可連接於連接器。引線針腳IA2之配接器列R2連接群配線於端子群DA4之連接器列R4端子群(或端子群DA3之連接器列R3端子群)，可連接於連接器。於圖5中，以連接於列R4之情形為例進行圖示。以虛線表示電源端子VDD3與資料線之配線，但為了便於觀察省略對GND端子之配線之圖示。端子群DA1、DA3、DA4可作為配接器AP1之配接器端子群而使用。引線針腳IA1、IA2可作為配接器AP1之配接器連接群而使用。配接器端子群於將配接器AP1安裝於連接器時可與連接器接點群接觸。配接器接點群於將記憶卡SD1***於配接器AP1內時，可與卡端子群接觸。引線針腳IA1經由配線HA1與端子群DA1之各端子1對1地連接。引線針腳IA2經由配線HA2與端子群DA4(或DA3)之各端子1對1地連接。主機機器於初始化序列下，由於可辨識卡是否連接於端子群DA3或端子群DA4中之任一者，故亦可均連接。由於連接於端子群DA4者配線變短，故圖示該例。將記憶卡SD1安裝於配接器AP1之情形時，自配接器AP1之後端部將記憶卡SD1******部IE1。此時，如圖13C及圖13D所示，使記憶卡SD1之列R1之端子群PA1之各端子接觸於引線針腳IA1，且可使記憶卡SD1之列R2之端子群PA2之各端子與引線針腳IA2接觸。藉此，可將記憶卡SD1之形狀尺寸轉換成記憶卡SD4之形狀尺寸。 (第16實施形態) 圖14A係顯示第16實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖，圖14B係顯示第16實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖，圖14C係顯示第16實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖，圖14D係顯示第16實施形態之記憶卡之安裝後之概略構成之一例之俯視圖。另，於該實施形態中，將圖4A之記憶卡SD3之形狀尺寸轉換成圖4B之記憶卡SD4之形狀尺寸之配接器。於圖14A及圖14B中，於配接器AP3設置有將記憶卡SD3***配接器AP3內之***部IE2。***部IE2之入口可設置於配接器AP3之後端部。於***部IE2，於將記憶卡SD3******部IE2時，設置有使記憶卡SD3之列R3、R4之端子群PA3、PA4露出於配接器AP3之表面之切口IK2。 ***部IE2之位置於將記憶卡SD3******部IE2時，可將記憶卡SD3之列R3、R4之端子群PA3、PA4之各端子之配置位置以與記憶卡SD4之列R3、R4之端子群PB3、PB4之各端子之配置位置對應之方式設定。於配接器AP3之表面，設置有端子群DA1。端子群DA1之各端子可對應於記憶卡SD4之列R1之端子排列而配置。於配接器AP3之***部IE2之內面，設置有引線針腳IA1。引線針腳IA1可對應於記憶卡SD3之列R1之端子排列而配置。引線針腳IA1經由配線HA1與端子群DA1之各端子1對1地連接。於將記憶卡SD3安裝於配接器AP3之情形時，自配接器AP3之後端部將記憶卡SD3******部IE2。此時，如圖14C及圖14D所示，可使記憶卡SD3之列R1之端子群PA1之各端子接觸於引線針腳IA1。又，於使記憶卡SD3之列R1之端子群PA1之各端子接觸於引線針腳IA1時，可使配接器AP3之端子群DA1及記憶卡SD3之端子群PA3、PA4之配置關係與記憶卡SD4之端子群PB1、PB3、PB4之配置關係一致。藉此，可將記憶卡SD3之形狀尺寸轉換成記憶卡SD4之形狀尺寸。此處，於將記憶卡SD3安裝於配接器AP3時，藉由使記憶卡SD3之端子群PA3、PA4露出於配接器AP3之表面，可不介置配接器AP3之端子群，可與記憶卡SD3之端子群PA3、PA4連接。因此，即使於將記憶卡SD3之形狀尺寸轉換成記憶卡SD4之形狀尺寸之情形時亦無需使記憶卡SD3之端子群PA3、PA4接觸於配接器AP3之端子群。其結果，於將記憶卡SD3安裝於配接器AP3時，可消除記憶卡SD3之端子群PA3、PA4之電氣特性之惡化。 (第17實施形態) 圖15A係顯示第17實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖，圖15B係顯示第17實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖，圖15C係顯示第17實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖，圖15D係顯示第17實施形態之記憶卡之安裝後之概略構成之一例之俯視圖。另，於該實施形態中，顯示了將圖4B之記憶卡SD4之形狀尺寸轉換成圖4C之記憶卡SD5之形狀尺寸之配接器。於圖15A及圖15B中，於配接器AP4，設置有將記憶卡SD4***配接器AP4內之***部IE3。***部IE3之入口可設置於配接器AP4之表面。***部IE3之入口係於將記憶卡SD4******部IE3時，可使記憶卡SD4之列R3、R4之端子群PB3、PB4露出於配接器AP4之表面。 ***部IE3之位置係將記憶卡SD4******部IE3時，記憶卡SD4之列R3、R4之端子群PB3、PB4之各端子之配置位置可設定為與記憶卡SD5之列R3、R4之端子群PC3、PC4之各端子之配置位置對應。於配接器AP4之表面，設置有端子群DB1。端子群DB1之各端子可對應於記憶卡SD5之列R1之端子排列而配置。於配接器AP4之***部IE3之內面，設置有引線針腳IB1。引線針腳IB1可對應於記憶卡SD4之列R1之端子排列而配置。引線針腳IB1經由配線HB1與端子群DB1之各端子1對1地連接。於將記憶卡SD4安裝於配接器AP4之情形時，將記憶卡SD4自配接器AP4之表面***於***部IE3。此時，如圖15C及圖15D所示，可使記憶卡SD4之列R1之端子群PB1之各端子接觸於引線針腳IB1。又，於使記憶卡SD4之列R1之端子群PB1之各端子接觸於引線針腳IB1時，可使配接器AP4之端子群DB1及記憶卡SD4之端子群PB3、PB4之配置關係與記憶卡SD5之端子群PC1、PC3、PC4之配置關係一致。藉此，可將記憶卡SD4之形狀尺寸轉換成記憶卡SD5之形狀尺寸。此處，於將記憶卡SD4安裝於配接器AP4時，藉由使記憶卡SD4之端子群PB3、PB4露出於配接器AP4之表面，可不介置配接器AP4之端子群，且可與記憶卡SD4之端子群PB3、PB4連接。因此，於將記憶卡SD4之形狀尺寸轉換成記憶卡SD5之形狀尺寸之情形時亦無需使記憶卡SD4之端子群PB3、PB4與配接器AP4之端子群接觸。其結果，於將記憶卡SD4安裝於配接器AP4時，可消除記憶卡SD4之端子群PB3、PB4之電氣特性之惡化。 (第18實施形態) 圖16A係顯示第18實施形態之記憶卡之概略構成之立體圖。於圖16A中，顯示圖4B之記憶卡SD4之變化例。於圖16A中，於該記憶卡SD4中，替代記憶卡SD4之端子群PB1設置有端子群PB1'。端子群PB1'之各端子自上表面遍及前端面配置於記憶卡SD4'。藉此，可自記憶卡SD4'之前端與記憶卡SD4'之列R1之端子連接。 (第19實施形態) 圖16B係顯示第19實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖。於圖16B中，顯示圖15A～圖15D之配接器AP4之變形例。於圖16B中，於配接器AP4'，設置有***部IE3'、彈簧針62及配線HB2替代配接器AP4之***部IE3、引線針腳IB1及配線HB1。彈簧針62埋入***部IE3'之前端之側面。彈簧針62經由配線HB2與端子群DB1之各端子1對1地連接。於將記憶卡SD4'安裝於配接器AP4'之情形時，自配接器AP4'之表面將記憶卡SD4'******部IE3'。此時，藉由將記憶卡SD4'之列R1之端子群PB1'之各端子之前端壓接於彈簧針62而可取得穩定之連接。此處，如圖15C所示，於將記憶卡SD4安裝於配接器AP4之情形時，於配接器AP4之端子群DB1與記憶卡SD4之端子群PB3、PB4之間產生階差。於與該等端子群DB1、PB3、PB4連接之情形，必須於連接器吸收階差。另一方面，於將記憶卡SD4'安裝於配接器AP4'之情形時，可大致消除配接器AP4'之端子群DB1與記憶卡SD4'之端子群PB3、PB4之階差。因此，無需於與端子群DB1、PB3、PB4連接之連接器吸收階差，從而可防止連接器之構造之複雜化。 (第20實施形態) 圖16C係顯示第20實施形態之記憶卡之概略構成之立體圖。圖16D係顯示圖16C之記憶卡之安裝後之配接器之狀態之剖視圖。於圖16C中，顯示圖4B之記憶卡SD4之變化例。於圖16C中，於記憶卡SD4'之前端設置有階差61。此時，於僅階差61之高度較低之位置可配置端子群PB1。於將記憶卡SD4''安裝於配接器AP4之情形時，自配接器AP4之表面將記憶卡SD4''******部IE3。此時，可使記憶卡SD4''之列R1之端子群PB1之各端子接觸於引線針腳IB1。此處，如圖15C所示，於將記憶卡SD4安裝於配接器AP4之情形時，於配接器AP4之端子群DB1與記憶卡SD4之端子群PB3、PB4之間產生階差。另一方面，於將記憶卡SD4'安裝於配接器AP4之情形時，可大概消除配接器AP4之端子群DB1與記憶卡SD4''之端子群PB3、PB4之階差。因此，無需於連接於端子群DB1、PB3、PB4之連接器吸收階差，從而可防止連接器之構造之複雜化。 (第21實施形態) 圖17係顯示第21實施形態之記憶卡之安裝後之配接器之概略構成之一例之俯視圖。於圖17中，顯示圖13A～圖13D之配接器AP1之變化例。於圖17中，於配接器AP1'，設置有半導體晶片71。即使於圖示之場所以外，半導體晶片71之安裝位置為任意，半導體晶片71可埋入配接器AP1'之空閒空間。半導體晶片71連接於圖13A及圖13B之引線針腳IA2。對於半導體晶片71，可使其擁有無線模塊、接近無線模塊、安全模塊、氣味或照度等感測器等之功能。無線模塊可對應於11a、11b、11g、11n、11ad、WiGig等規格。接近無線模組可對應於NFC、Zwave、ZigBee、Transfer Jet等規格。安全模塊可對應於TEE(Trusted Execution Environment：可信執行環境)、TCG(Trusted Computing Group：可信計算組織)之OPAL等規格。且，於將記憶卡SD2安裝於配接器AP1'時，藉由主機機器與記憶卡SD2之列R3、R4連接，半導體晶片71可利用具有記憶卡SD2之列R2之端子群與記憶卡連接。藉此，藉由將安裝有記憶卡SD2之配接器AP1'安裝於主機機器，可使主機機器具有無線模塊、安全模塊或感測器等功能。 (第22實施形態) 圖18係顯示第22實施形態之記憶卡之概略構成之俯視圖。於圖18中表示圖4B之記憶卡SD4之變化例。於圖18中，於記憶卡SD6中，去除記憶卡SD4之列R1之端子群PB1。且，於記憶卡SD4之列R1之位置設置有列R3、R4。於記憶卡SD6之列R3、R4中，作為使用記憶卡SD4之差動信號之端子群PB3、PB4之控制信號端子之替代分別追加端子群PB3'、PB4'。端子群PB3'、PB4'之形狀或端子數亦可不同，但藉由繼承列R1所具有之功能可維持相容性。即，記憶卡SD6藉由使用配接器可轉換成記憶卡SD5。對於記憶卡SD6，可維持對應於PCIe規格之第2模式之通信功能。此時，於端子群PB3'、PB4'，分派有使用於對應於PCIe規格之第2模式之通信之控制之控制信號。該控制信號可使用參考差動信號REFCLKp/n、重置信號PERST、電源控制信號CLKREQ。又，該控制信號亦可進而使用喚醒信號PEWAKE。此處，藉由去除記憶卡SD4之列R1之端子群PB1，將端子群PB3、PB3'、PB4、PB4'設置於記憶卡SD6之列R3、R4，可一面使記憶卡SD6具有對應於PCIe規格之第2模式之通信功能，一面使記憶卡SD6之卡面之空閒空間增大。因此，可容易地增加記憶卡SD6之列數，由於可容易地增加PCIe規格之通道數，可容易地提高記憶卡SD6之資料傳送速度。雖然已說明本發明之若干實施形態，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎實施形態可以其他各種形態實施，可於不脫離發明之主旨之範圍內進行各種省略、置換、及變更。該等實施形態及其變化包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等範圍內。

11‧‧‧調整器 12‧‧‧調節器 13‧‧‧比較器 14‧‧‧卡控制器 15‧‧‧記憶體介面電路 16‧‧‧記憶體 17‧‧‧IO單元 18‧‧‧物理層介面 19‧‧‧卡介面電路 21‧‧‧系統控制器 22‧‧‧根聯合體 22A‧‧‧物理層介面 22B‧‧‧IO單元 22C‧‧‧物理層介面 22D‧‧‧IO單元 22E‧‧‧物理層介面 22F‧‧‧IO單元 23‧‧‧SD主機控制器 24‧‧‧第1列按鍵 25‧‧‧連接器 26‧‧‧記憶體控制器 27‧‧‧系統記憶體 31‧‧‧介面卡 32‧‧‧橋接器 32A‧‧‧物理層介面 32C‧‧‧物理層介面 32B‧‧‧IO單元 32D‧‧‧IO單元 33‧‧‧SD主機控制器 34‧‧‧第1列控制器 35‧‧‧連接器 40‧‧‧彈簧針 41‧‧‧基台 42‧‧‧外殼 43‧‧‧缸體 44‧‧‧針 45‧‧‧彈簧 51‧‧‧基座 52‧‧‧罩體 53‧‧‧銷 54‧‧‧凹部 55‧‧‧散熱片 56‧‧‧引線接腳 57‧‧‧彈簧針 58‧‧‧連接器列R1端子群 59‧‧‧連接器列R3/R4端子群 61‧‧‧階差 62‧‧‧彈簧針 71‧‧‧半導體晶片 81‧‧‧系統板 81'‧‧‧系統板 81''‧‧‧系統板 82‧‧‧連接器 82'‧‧‧連接器 83‧‧‧系統控制器 84‧‧‧物理層介面 85‧‧‧物理層介面 85'‧‧‧物理層介面 A1‧‧‧縱尺寸 A2‧‧‧縱尺寸 A3‧‧‧縱尺寸 AP1‧‧‧配接器 AP1'‧‧‧配接器 AP3‧‧‧配接器 AP4‧‧‧配接器 AP4'‧‧‧配接器 B1‧‧‧橫尺寸 B2‧‧‧橫尺寸 B3‧‧‧橫尺寸 BS‧‧‧SD匯流排信號 C1‧‧‧AC耦合電容器 C2‧‧‧AC耦合電容器 C3‧‧‧AC耦合電容器 C4‧‧‧AC耦合電容器 CLK‧‧‧時脈 CMD‧‧‧指令 CN1‧‧‧連接器 CS1‧‧‧控制信號 CS2‧‧‧控制信號 DA1～DA4‧‧‧端子群 DAT0‧‧‧資料 DAT1‧‧‧資料 DAT2‧‧‧資料 DAT3‧‧‧資料 DB1‧‧‧端子群 DS1‧‧‧差動信號 DS2‧‧‧差動信號 HA1‧‧‧配線 HA2‧‧‧配線 HB1‧‧‧配線 IA2‧‧‧引線接腳 IA1‧‧‧引線接腳 IB1‧‧‧引線接腳 IE1‧‧‧***部 IE2‧‧‧***部 IE3‧‧‧***部 IE3'‧‧‧***部 IK2‧‧‧切口 GND‧‧‧接地電位 PA1‧‧‧端子群 PA2‧‧‧端子群 PA3‧‧‧端子群 PA4‧‧‧端子群 PB1‧‧‧端子群 PB1'‧‧‧端子群 PB3‧‧‧端子群 PB3'‧‧‧端子群 PB4‧‧‧端子群 PB4'‧‧‧端子群 PC1‧‧‧端子群 PC3‧‧‧端子群 PC4‧‧‧端子群 R1‧‧‧列 R2‧‧‧列 R3‧‧‧列 R4‧‧‧列 RE‧‧‧接收器 RE1‧‧‧接收器 RE2‧‧‧接收器 RE2'‧‧‧接收器 R1SEL‧‧‧選擇信號 RX1P‧‧‧接收差動信號 RX0P‧‧‧接收差動信號 RX0N‧‧‧接收差動信號 RX1N‧‧‧接收差動信號 S1～S20‧‧‧步驟 SD1‧‧‧記憶卡 SD2‧‧‧記憶卡 SD3‧‧‧記憶卡 SD4‧‧‧記憶卡 SD4'‧‧‧記憶卡 SD4''‧‧‧記憶卡 SD5‧‧‧記憶卡 SD6‧‧‧記憶卡 TP1‧‧‧差動傳送路徑 TP2‧‧‧差動傳送路徑 TP3‧‧‧差動傳送路徑 TP4‧‧‧差動傳送路徑 TR‧‧‧傳輸器 TR1‧‧‧傳輸器 TR2‧‧‧傳輸器 TR2'‧‧‧傳輸器 TX0P‧‧‧發送差動信號 TX0N‧‧‧發送差動信號 TX1P‧‧‧發送差動信號 TX1N‧‧‧發送差動信號 V1‧‧‧輸入緩衝器 V2‧‧‧輸出緩衝器 V3‧‧‧輸入緩衝器 VDD‧‧‧電源 VDD1‧‧‧電源電壓 VDD2‧‧‧電源端子 VDD3‧‧‧電源端子/電源電壓 VDD3SP‧‧‧檢測信號 VDDL‧‧‧電源電壓 VDDPHY‧‧‧電源電壓 VSS‧‧‧接地電位 VSS1～5‧‧‧接地電位 WT‧‧‧開關 WR‧‧‧開關

圖1係顯示第1實施形態之記憶卡之概略構成之俯視圖。圖2係顯示第2實施形態之記憶卡之概略構成之俯視圖。圖3係顯示第2實施形態之記憶卡之其他概略構成之俯視圖。圖4A係顯示第3實施形態之記憶卡之概略構成之俯視圖。圖4B係顯示第5實施形態之記憶卡之概略構成之俯視圖。圖4C係顯示第4實施形態之記憶卡之概略構成之俯視圖。圖5係顯示第6實施形態之記憶卡之概略構成之方塊圖。圖6係顯示第7實施形態之安裝有記憶卡之主機機器之概略構成之方塊圖。圖7係顯示第8實施形態之安裝有記憶卡之介面卡之概略構成之方塊圖。圖8係顯示第9實施形態之記憶卡之匯流排模式之設定時之主機機器之動作之流程圖。圖9係顯示連接於第10實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。圖10A係顯示連接於第11實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。圖10B係顯示連接於第12實施形態之記憶卡之差動傳送路徑之AC耦合電容器之安裝方法之方塊圖。圖11A係顯示第13實施形態之使用於記憶卡之連接器之概略構成之一例之立體圖。圖11B係顯示第13實施形態之使用於記憶卡之連接器之概略構成之一例之剖視圖。圖12A係顯示第14實施形態之記憶卡之安裝前之連接器之概略構成之一例之剖視圖。圖12B係顯示第14實施形態之記憶卡之安裝前之連接器之概略構成之一例之俯視圖。圖12C係顯示第14實施形態之記憶卡之安裝後之連接器之概略構成之一例之剖視圖。圖12D係顯示第14實施形態之記憶卡之安裝後之連接器之概略構成之一例之俯視圖。圖13A係顯示第15實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖。圖13B係顯示第15實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖。圖13C係顯示第15實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖。圖13D係顯示第15實施形態之記憶卡之安裝後之配接器之概略構成之一例之俯視圖。圖14A係顯示第16實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖。圖14B係顯示第16實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖。圖14C係顯示第16實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖。圖14D係顯示第16實施形態之記憶卡之安裝後之配接器之概略構成之一例之俯視圖。圖15A係顯示第17實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖。圖15B係顯示第17實施形態之記憶卡之安裝前之配接器之概略構成之一例之俯視圖。圖15C係顯示第17實施形態之記憶卡之安裝後之配接器之概略構成之一例之剖視圖。圖15D係顯示第17實施形態之記憶卡之安裝後之配接器之概略構成之一例之俯視圖。圖16A係顯示第18實施形態之記憶卡之概略構成之立體圖。圖16B係顯示第19實施形態之記憶卡之安裝前之配接器之概略構成之一例之剖視圖。圖16C係顯示第20實施形態之記憶卡之概略構成之立體圖。圖16D係顯示圖16C之記憶卡之安裝後之配接器之狀態之剖視圖。圖17係顯示第21實施形態之記憶卡之安裝後之配接器之概略構成之一例之俯視圖。圖18係顯示第22實施形態之記憶卡之概略構成之俯視圖。

A1‧‧‧縱尺寸

B1‧‧‧橫尺寸

CLK‧‧‧時脈

CMD‧‧‧指令

DAT0‧‧‧資料

DAT1‧‧‧資料

DAT2‧‧‧資料

DAT3‧‧‧資料

GND‧‧‧接地電位

PA1‧‧‧端子群

PA2‧‧‧端子群

R1‧‧‧列

R2‧‧‧列

RX0P‧‧‧接收差動信號

RX0N‧‧‧接收差動信號

SD1‧‧‧記憶卡

TX0P‧‧‧發送差動信號

TX0N‧‧‧發送差動信號

VDD‧‧‧電源

VDD2‧‧‧電源端子

VDD3‧‧‧電源端子

VSS‧‧‧接地電位

Claims

一種記憶卡，其可與主機機器連接，並具備：第1面，其設置有第1端子群至第N端子群(N為2以上之整數)；及第2面，其朝向與上述第1面相反之側；上述第1端子群包含：被分派差動時脈信號之端子、及於與上述主機機器連接的情況下自上述主機機器被供給電源電壓之端子；上述第K端子群(K為2以上且N以下之整數)包含被分派差動資料信號之端子；且上述第K端子群進而包含配置於被分派上述差動資料信號之端子之間且被分派接地電位之端子。
如請求項1之記憶卡，其中上述第1端子群至上述第N端子群係沿著上述記憶卡之一邊設置；且上述第(M+1)端子群係：相較於上述第M端子群(M為1以上未滿N之整數)，自上述記憶卡之一邊遠離地設置。
如請求項1之記憶卡，其中上述差動資料信號係對應於PCIe(Peripheral Component Interconnect express)規格。
如請求項3之記憶卡，其中上述N係2；對應於上述PCIe規格之控制信號被分派至包含於上述第1端子群之端子；且對應於上述PCIe規格之差動資料信號被分派至包含於上述第2端子群之端子。
如請求項1之記憶卡，其中上述第1端子群係包含被分派單端信號之端子。
如請求項5之記憶卡，其中上述單端信號係對應於SD規格，上述差動資料信號係對應於與SD規格不同之規格。
一種記憶卡，其可與主機機器連接，並具備：第1面，其設置有第1端子群至第N端子群(N為2以上之整數)；第2面，其朝向與上述第1面相反之側；及控制器，其包含對應於PCIe規格之物理層介面；上述第1端子群包含：被分派差動時脈信號之端子、及於與上述主機機器連接的情況下自上述主機機器被供給電源電壓之端子；上述第K端子群(K為2以上且N以下之整數)包含被分派差動資料信號之端子；且分派有上述差動資料信號之端子係不經由電容器地連接於上述物理層介面。
如請求項7之記憶卡，其中上述第1端子群至上述第N端子群係沿著上述記憶卡之一邊設置；且上述第(M+1)端子群係：相較於上述第M端子群(M為1以上未滿N之整數)，自上述記憶卡之一邊遠離地設置。
如請求項7之記憶卡，其中上述差動資料信號係對應於PCIe規格。
如請求項7之記憶卡，其中上述N係2；對應於上述PCIe規格之控制信號被分派至包含於上述第1端子群之端子；且對應於上述PCIe規格之差動資料信號被分派至包含於上述第2端子群之端子。