TWI710028B - 溝槽式二極體和用於製造此種二極體之方法 - Google Patents

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Abstract

本發明提供一種半導體配置(10)，其包含一平面陽極接觸(12)、一平面陰極接觸(14)及由n型導電半導體材料組成之一第一容積(16)，該第一容積具有一陽極端(16.1)及一陰極端(16.2)且在該陽極接觸與該陰極接觸之間延伸。至少一個p型導電區域(20)從該第一容積之該陽極端(16.1)延伸至該第一容積的該陰極端，而沒有到達該陰極端。該半導體配置係藉由以下事實而被區別：在相對於該陽極接觸及該陰極接觸(14)橫向定位之一橫截面中，該p型導電區域具有彼此分離的兩個部分區域(20.1、20.2；28.1、28.2)，該些部分區域定界該第一容積之一第一部分容積(16.3)，該第一部分容積由n型導電半導體材料填充，其中該第一部分容積朝向該陰極接觸開啟，開口(16.4)係藉由該些部分區域(20.1、20.2；28.1、28.2)之陰極端(20.3、20.4)來定界，且在限定該開口(16.4)的該兩個部分區域(20.1、20.2；28.1、28.2)之間的一距離小於位在超出該開口的該兩個部分區域之間的一距離(24)且位於該些部分區域(20.1、20.2；28.1、28.2) 之陽極端(20.5、20.6)之間。

Description

溝槽式二極體和用於製造此種二極體之方法
本發明係關於一種如申請專利範圍第1項之前言所述的半導體配置。
已知的半導體配置包含平面陽極接觸及平面陰極接觸以及由n型導電半導體材料組成之第一容積，該第一容積在平面陽極接觸與平面陰極接觸之間延伸。在此情況下，自陽極接觸指向陰極接觸之方向限定深度方向。半導體配置包含具有陽極端及陰極端且自陽極端行進之至少一個p型導電區域，其在深度方向上延伸至陰極端，而沒有到達陰極端。
AC橋接(整流器)用於整流三相或AC電流。包含由矽組成之PN接合的半導體二極體通常用作整流元件。在高功率系統中高功率系統中使用適用於超出500A/cm2電流密度及Tj~225℃之最大接合溫度下的較高操作溫度的功率半導體二極體。典型地，順向方向中之電壓降UF(亦即，順向電壓)在使用較高電流之情況下為約1伏特。在針對相對低系統電壓設計之系統中，其為例如用於機動車發電機二極體之情況，二極體之最大反向電壓可另外受限。該些二極體可在反向電壓擊穿時至少瞬時以高電流操作。因此可達成系統電壓或機載電子系統電壓之限制。通常需要在 20伏特至50伏特範圍內之電壓限制。
PN二極體之順向電壓導致接通狀態損耗且因此導致系統效率之降低，例如發電機之系統效率之降低。作為接通狀態損耗之結果，產生對組件之非所需加熱，其必須藉助於散熱片及/或風扇從整流器將熱分散至周圍的複雜措施來抵消。
為減少接通狀態損耗，諸如經改良蕭特基二極體(Schottky diode)、虛擬蕭特基整流器等或主動驅動功率電晶體的其他組件愈來愈多地被提出。DE 10 2004 056 663 A1在此上下文中揭示(例如)具有經整合PN二極體的溝槽MOS障礙蕭特基二極體。
現有解決方案係相對複雜，如在主動驅動功率晶體管之情況中，及/或其可難以整合至單個外殼(例如用於機動車發電機之壓配二極體外殼)中，或其僅具有有限作用。就此而言，在純二極體解決方案之情況下，迄今為止尚不可能克服順向電壓與逆向電流之間的相關性。順向電壓愈低，逆向電流愈高。
本發明藉助於如申請專利範圍第1項之標的物而不同於先前技術。因此，在相對於陽極接觸及陰極接觸橫向定位之橫截面中，p型導電區域具有彼此分離之兩個部分區域，該些部分區域定界第一容積16之第一部分容積，該第一部分容積係經n型導電半導體材料填充，其中藉由半導體材料填充之部分容積朝向陰極開啟，其中開口藉由部分區域之陰極端定界，且其中限定開口之兩個部分區域之間的距離小於位在超出開口之兩個部分區域之間的距離且定位於部分區域之陽極端之間。因此，開口構成 由在陽極與陰極之間流動之n型導電材料組成之電流路徑中之收縮。
本發明使得有可能減少逆向電流與順向電壓之間的不符合要求的相關性。根據本發明之二極體係藉由順向方向中之極小電阻、與此相關聯之較小損耗及自其所得之極高效率而突出。此外，其具有較低逆向電流。根據本發明之二極體亦可用於電壓限制。根據本發明之功率半導體二極體亦可封裝至壓配二極體(press-fit diode)外殼中且用於機動車AC發電機之有效整流。
另外優點自附屬申請專利範圍、本說明書及附圖顯而易見。
不言而喻，上文提及之特徵及下文待解釋之彼等不僅可用於分別經指示之組合中，且亦可在不脫離本發明之範圍，以其他組合或單獨的使用。
10‧‧‧半導體配置
12‧‧‧陽極接觸
14‧‧‧陰極接觸
16‧‧‧第一容積
16.1‧‧‧陽極端
16.2‧‧‧陰極端
16.3‧‧‧部分容積
16.4‧‧‧n型摻雜磊晶層/開口/距離
16.5‧‧‧n+型摻雜矽基板層/高阻抗基板
16.6‧‧‧部分容積
16.7‧‧‧溝槽/n+型摻雜部分容積
17‧‧‧溝槽
18‧‧‧深度方向
19‧‧‧凸台結構
20‧‧‧區域
20.1‧‧‧區域
20.2‧‧‧區域
20.3‧‧‧陰極端
20.4‧‧‧陰極端
20.5‧‧‧陽極端
20.6‧‧‧陽極端
22‧‧‧距離/寬度
24‧‧‧距離/寬度
26‧‧‧p型摻雜區域/p型摻雜層
28‧‧‧區域
30‧‧‧矽化物層
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116a‧‧‧步驟
116b‧‧‧步驟
118a‧‧‧步驟
118b‧‧‧步驟
120‧‧‧步驟
122‧‧‧步驟
123‧‧‧步驟
124‧‧‧步驟
200‧‧‧步驟
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
210‧‧‧步驟
212‧‧‧步驟
214‧‧‧步驟
215‧‧‧步驟
216‧‧‧步驟
Depi‧‧‧厚度
Dt‧‧‧深度
Wm‧‧‧距離
Wp‧‧‧厚度
Wt‧‧‧距離
本發明之例示性具體實例在附圖中說明且在下文說明書中更詳細地解釋。在此情況下，不同圖式中之相同參考符號分別表示根據其功能相同或至少類似的元件。在圖式中，在示意圖形式中每之一情況下：圖1顯示根據本發明之半導體配置之第一例示性具體實例；圖2顯示作為用於製造此種半導體配置之方法之例示性具體實例之流程圖；圖3顯示根據本發明之半導體配置之第二例示性具體實例；圖4顯示用於製造根據圖3之半導體配置之方法的例示性具體實例；圖5顯示根據本發明之半導體配置之第三例示性具體實例；圖6顯示根據本發明之半導體配置之第四例示性具體實例；且 圖7顯示根據本發明之半導體配置之第五例示性具體實例。
圖1特定詳細展示一種半導體配置10，其包含平面陽極接觸12、平面陰極接觸14，且包含由n型導電半導體材料組成之第一容積16，該第一容積具有陽極端16.1及一陰極端16.2且在平面陽極接觸12與平面陰極接觸14之間延伸。自陽極接觸12指向陰極接觸14之方向限定深度方向18。半導體配置10包含自第一容積16之陽極端16.1行進之至少一個p型導電區域20，其在深度方向18上延伸至第一容積16之陰極端16.2，而不到達第一容積16之陰極端16.2。
在相對於陽極接觸12及陰極接觸14橫向定位之橫截面中，p型導電區域20具有彼此分離之至少兩個部分區域20.1、20.2，該些部分區域定界第一容積16之第一部分容積16.3，該第一部分容積係經n型導電半導體材料填充，其中藉由半導體材料填充之第一部分容積16.3係朝向陰極接觸14開啟。橫截面定位於圖1中之附圖之平面中。開口16.4係藉由部分區域20.1、20.2之陰極端20.3、20.4所界定。用來限定開口16.4的兩個部分區域20.1、20.2之間的距離小於位於超出開口16.4之兩個部分區域20.1、20.2之間的距離24且位於部分區域20.1、20.2之陽極端20.5、20.6之間。
陽極側較佳地形成半導體配置10之晶片表面。由n型導電材料組成之容積16之第二部分容積為高度n+型摻雜矽基板層16.5。加號符號在本文中表示較高摻雜濃度。定位於上該層16.5上，存在具有摻雜濃度Nepi及厚度Depi之較不高n型摻雜矽層(磊晶層)16.6，其中引入多種具有深度Dt之條帶形或島形、p型摻雜且因此p型導電區域20。在每一情況 下，藉助於面對彼此的端20.3、20.4而面對彼此的兩個區域基本上以距彼此之距離Wt在深度方向18上延伸。
四個p型摻雜區域20.1、20.2描繪於圖1中，在每一情況下，兩個左部分區域及兩個右部分區域形成功能上相關聯之p型導電區域20。陰極端20.3、20.4形成p型摻雜區域20之基極。基極較佳地藉助於端20.3、20.4之圓形形式而略微變圓。開口16.4定位於基極中，使得p摻雜部分區域20.1、20.2之陰極端20.3、20.4在距彼此之距離22處。
較薄p型摻雜區域20具有摻雜濃度NA及厚度Wp。在島形區域之情況下厚度為柱狀區域20之直徑。在條帶形區域之情況下，厚度為部分區域20.1、20.2之壁厚度。此等壁例如直線地垂直於圖1中之附圖之平面延伸。以下描述主要關於具有條帶形區域之組態。
與具有寬度22之開口16.4相反的，由n型導電材料組成之第一容積16之高度n+型摻雜部分容積16.7定位於由n型導電材料組成之第一容積16之陽極端16.1處的p型導電部分區域20.1、20.2之陽極端20.5、20.6之間。在每一情況下，一個這樣的部分容積16.7係定位於p型導電區域20之兩個部分區域20.1、20.2之間。
同樣地，在由n型導電材料組成之第一容積16之陽極端16.1處，高度n+型摻雜部分容積16.7藉由平坦、p型摻雜區域26而鄰接，在每一情況下，前述平坦、p型摻雜區域26中之一者定位於兩個高度n+型摻雜部分容積16.7之間且將具有兩個部分區域20.1、20.2之第一p型摻雜區域20之第二部分區域20.2連接至與其鄰近且具有兩個部分區域20.1、20.2之第二p型摻雜區域20之第一部分區域20.1。
平坦、p型摻雜區域26較佳具有摻雜劑濃度NA2。在此情況下，濃度NA2係高於p型摻雜區域20之濃度NA。較佳地被實現為金屬層或金屬層堆疊之平面陽極接觸12是位於背離半導體配置10之半導體材料之剩餘部分的部分容積16.7及區域26之側上。n型摻雜部分容積16.7中之每一者且亦p型摻雜區域26中之每一者分別與陽極接觸12一起形成歐姆接觸。配置於晶片背側上之陰極接觸14同樣與高度n+型摻雜矽基板16.5形成歐姆接觸。
所說明之半導體配置具有以下特性：若將正電壓施加至陽極接觸12(順向方向)，則電流經由高度n+型摻雜部分容積16.7、部分容積16.3、部分容積16.6及高阻抗基板16.5自陽極接觸12流動至陰極接觸14。特定而言，電流流動穿過開口16.4。由於僅產生歐姆電壓降，原則上與二極體相比，電壓降可為任意小。相比之下，在陰極(逆向方向)處的正電壓之情況下，空間電荷區形成於一側上之p型摻雜區域20及26與鄰接n摻雜部分容積16.3及16.6之間。若適合地選擇層之尺寸及摻雜，則自個別p摻雜區域20.1、20.2且特定而言自其陰極端20.3、20.4行進之空間電荷區在一定程度上延伸至n型摻雜容積中，使得形成連續空間電荷區。此為特定而言開口16.4中之情況，其中陰極端20.3及20.4在距彼此之較小距離處。
由於在此情況下連續空間電荷區接著定位於陰極14與陽極12之間，因此除較小逆向電流之外，電流不再流動。斷開半導體配置10。在斷開狀態情況中，最高場強度之位置定位於藉由p摻雜區域及n摻雜部分容積而形成之PN接合點之介面處，特定言之在開口16.4之區域中，定位於p摻雜區域20之基極處，亦即p摻雜區域20之部分區域20.1、20.2之陰 極端20.3、20.4處。若增加逆向電壓，則場強亦增加，直至在此等位置處，由於在突崩擊穿時產生電荷載流子而導致電流流動，且限制另外的電壓上升(崩潰電壓)。
因此，半導體配置有利地具有電壓限制箝位功能。在斷開狀態情況中之組件處存在的電壓限於崩潰電壓之值。崩潰電壓之值可在其設計期間受半導體配置之幾何構型之變化的影響。特定而言，崩潰電壓取決於與晶片表面平行且與深度方向18呈直角的方向上之結構的尺寸且在圖1之情況中之附圖之平面中，且該崩潰電壓可為極小的。
p型摻雜區域或結構20之壁厚度Wp及開口16.4之寬度較佳為僅100奈米至400奈米。對於深度方向18上之p摻雜區域20之深度Dt亦較佳的係大於1微米且尤佳在2微米與4微米之間。
可僅使用習知方法以極高費用在均質的磊晶層16中產生圖1的p摻雜結構20之精細及深度部分區域20.1、20.2，或根本無法產生。為製造圖1中所說明之結構，因此提出方法次序，其涉及磊晶生長n型摻雜第一容積16且接著在寬度24上移除p摻雜部分區域20.1、20.2(尚未呈現)之間的此層(或此容積)之部分容積16.3。隨後，藉由側壁之p型摻雜之方式產生p型摻雜區域20。接著起始空的容積16.3係經具有與由n型導電半導體材料組成之容積16之剩餘部分相同的摻雜濃度或至少及類似之摻雜濃度的n型摻雜多晶矽填充。
因此，特定而言，圖1展示包含陽極接觸12及陰極接觸14之半導體配置10，半導體配置係藉由較低順向電壓而突出且包含用於限制逆向電壓之經整合箝位元件。半導體配置包含定位於極高n型摻雜半導體 層16.5上之n型摻雜磊晶半導體層16，其中後者在充當陰極接觸14之接觸層上方延伸。半導體配置10包含在其陰極端處下具有距離最小值的複數個緊密隔開之較薄、較深、柱狀或條帶形、p型摻雜區域20，結果為在此處產生收縮。特定而言，與在其陽極端處相比，區域20處於距彼此之較小距離16.4。自半導體配置之陽極側之區域20延伸至磊晶半導體層16之深度中。與陽極接觸層12之歐姆接觸出現在p型摻雜區域20之陽極端處，其定位於最窄距離之對置位置。在一個組態中，為形成歐姆接觸，亦在區域20與陽極接觸之間配置平坦、p型摻雜區域26，該些區域比區域20具有更高摻雜。n型摻雜層16之陽極端具備更高度摻雜之n摻雜層16.7且與陽極接觸12形成歐姆接觸。
圖2展示作為用於製造此種二極體之方法之例示性具體實例的流程圖。由具有厚度Depi之半導體材料組成的第一容積16充當起始材料。在更特定細節中，首先以光微影方法100製造遮罩層。接著，在步驟102中，以矽蝕刻具有深度Dt及寬度24之溝槽。間距應為Wt+Wm。間距形成半導體配置之基本單元之寬度。半導體配置較佳由多種此類基本單元組成。隨後，在步驟104中，將硼斜向地植入至溝槽壁中，其中由於傾斜植入方向，省略溝槽之底部之中心部分，因此產生開口16.4。隨後，步驟106涉及簡單退火且步驟108涉及溝槽表面之簡單氧化。在後續步驟110中移除所得氧化物。接著溝槽在步驟112中係經n型摻雜多晶矽填充。在步驟114中藉由回蝕或化學機械拋光(chemical mechanical polishing；CMP)移除過量多晶矽。
藉由感光(photographic)_方法步驟116a及116b製造高度n型 摻雜部分容積16.7及高度p型摻雜部分區域26且在步驟118a及118b中實行植入。隨後實行擴散步驟120，使得p型摻雜部分區域20.1、20.2傳播至n型磊晶區域16中，大約直至擴散指示之滲透深度Wp，且在方法中保持開啟基極處之開口16.4。在藉由熱處理實行之擴散步驟期間，n型導電部分容積16.7及p型導電部分區域26與擴散並行地經電性活化。隨後，金屬化步驟122涉及金屬化前側以便產生陽極接觸12且步驟124涉及金屬化背側以便產生陰極接觸14。視需要，亦在金屬化之前實行藉由回研磨(grinding back)薄化晶圓之方法步驟123。
當然，亦可應用此製造方法之變體。藉助於實例，可藉由氣相沈積製造p型導電區域20及亦p型導電區域26之部分。亦可在蝕刻溝槽之前產生p型導電區域26。
圖3展示替代性半導體配置10，其整體而言不產生多晶層。同樣在圖3之標的物之情況下，呈n摻雜磊晶層16形式之部分容積16.6處於n+型摻雜矽基板16.5上。將具有深度Dt、寬度Wt及溝槽之間的距離Wm的複數個溝槽蝕刻至部分容積16.6中。同樣地，再次呈現具有壁厚Wp之淺p型摻雜區域20。其在深度方向18上自部分容積16.6之陽極端16.1延伸至n型摻雜部分容積16或16.6中。藉由在其之間運行的凸台結構(mesastructure)19使溝槽17彼此分離。凸台結構19之陽極表面覆蓋有由n型導電材料組成之第一容積16之n+型摻雜部分容積16.7。
與圖1中之標的物相比，高度p型摻雜區域28定位於p型摻雜區域20之陰極端處，在垂直於深度方向18且在附圖之平面中運行之側向方向上的高度p型摻雜區域之寬度大於在定界相同溝槽之由兩個鄰近部 分區域20.1、20.2組成之p型摻雜區域20之此方向上定位之寬度。因此，高度p型摻雜區域28在超出定界溝槽17之兩個鄰近部分區域20.1及20.2的側向方向上突出。在無pn接合之情況下區域28進行轉變為p型導電部分區域20.1、20.2，且因此變為p型摻雜區域20及p型摻雜部分區域20.1及p型摻雜部分區域20.2之部分。在側向方向(間距=Wt+Wm)上重複具有凸台結構19及鄰近溝槽17的結構。因此，在彼此鄰接之兩個p型摻雜區域28之間，形成具有開口寬度16.4之收縮，藉助於該收縮，定位於彼此鄰接之兩個溝槽17之間的凸台結構19之n型摻雜半導體材料進行轉變成具有連續n型導電性的n型導電部分容積16.6。分別定界凸台結構之兩個p型摻雜區域20.1、20.2陽極地連接至n型導電半導體材料之高度n+型摻雜部分容積16.7。
整個晶片前側以及溝槽側面及底部完全覆蓋有平面、類似層的陽極接觸12，使得陽極接觸12連接n型導電部分容積16.7及p型導電區域20.1、20.2及28且至少與n型摻雜部分容積16.7及p型摻雜區域28形成歐姆接觸。
在替代性組態中，陽極接觸之金屬完全填充溝槽17。陰極接觸14同樣位於半導體配置之背側上。
根據圖3的配置之操作模式及特性基本上對應於圖1中之標的物之操作模式及特性。
然而，根據圖3的例示性具體實例整體而言沒有多晶填充溝槽17，該多晶填充通常自電學角度看並不完全完美。與在電流流動經由溝槽之填充16.3進行的情況下、在已蝕刻溝槽之後產生該填充的圖1中之標 的物相比，在圖3中之標的物之情況下，電流經由在溝槽17之蝕刻期間仍存在之凸台結構19流動。
圖4展示用於製造此二極體之方法的例示性具體實例。同樣，在本文中，由具有厚度Depi之半導體材料組成的第一容積16充當起始材料。在步驟200中，藉由將磷植入至n型導電半導體材料中來產生高度n+型摻雜部分容積16.7。隨後，步驟202涉及產生由(例如)氧化物或氮化矽組成之硬式遮罩且步驟204涉及用於限定溝槽結構之感光方法。隨後在步驟206中打開充當硬式遮罩之層。藉助於步驟208中之乾式蝕刻，在部分容積16之n型導電半導體材料中產生具有深度Dt及寬度Wt之溝槽。間距將為Wt+Wm。在步驟210中，藉由將第一摻雜物劑量之硼斜向地植入至溝槽壁及/或溝槽底部中的方式來產生p型導電部分區域20。另外，步驟212涉及垂直地植入硼至溝槽底部中以便產生p型摻雜區域28。在此情況下，此處所使用之植入劑量通常較佳地高於第一植入中所使用之劑量。植入之後為用於電性地活化植入層及用於限定p型摻雜區域20、20.1、20.2之滲透深度Wp及更高度p型摻雜區域28之間的距離16.4及用於活化n+型摻雜層16.7的擴散步驟212。另外，步驟214涉及藉助於金屬化前側來產生陽極接觸12，且步驟216涉及藉助於金屬化半導體配置之背側來產生陰極接觸14。若適宜，亦可在金屬化之前實行藉由回研磨薄化晶圓之方法步驟215。同樣，亦可使用替代性方法次序。就此而言，擴散步驟亦可細分為複數個子步驟。
圖5說明根據圖3之結構的替代性配置。在此，溝槽17係經p型摻雜多晶矽填充，其建立與金屬陽極接觸12之歐姆接觸及對定位於 溝槽底部中之p型導電區域28的電連接。盡可能高度p型摻雜且僅用於將陽極接觸12電連接至p型導電區域28的由多晶矽區域17之電學品質組成之要求顯著地比由根據圖1之第一例示性具體實例中之n型摻雜部分容積16.3組成之要求更不嚴格。因此，可更輕易地產生根據圖5之例示性具體實例中之溝槽17中之盡可能高度p型摻雜的多晶矽區域。
在根據圖6之根據本發明的另外配置中，在圖1中之標的物之情況下由p型摻雜層26及n型摻雜磊晶層16.4形成之根據圖1之例示性具體實例的PN接合點藉由蕭特基接觸替換。在此情況下，蕭特基接觸由陽極接觸12之金屬及容積16之n型導電半導體材料形成。替代的，例如在陽極接觸12與n型導電半導體材料16之間延伸的簡單金屬，較佳地矽化物層30(諸如NiSi)亦可用作蕭特基接觸之金屬。在此情況下，矽化物層30與n型摻雜半導體材料16形成蕭特基接合。舉例而言，n型摻雜半導體材料為矽。
由於蕭特基二極體之順向電壓可經設計低於PN二極體之順向電壓，因此在較高電流下，蕭特基二極體可接受電流流動之一部分且因此減少電壓降中之其他近似線形上升。
最後，圖7展示就建構及功能而言同樣類似於根據圖1之配置的配置。然而，順向方向上之區域攜載電流之數目因加倍開口16.4之數目之緣故而加倍。作為所要結果，順向方向上之電壓降減半。製造方法緊密地基於第一例示性具體實例之製造方法。視需要，另外有可能在其陽極端處實行p型管柱20之p型摻雜，以便改良p型摻雜管柱20與陽極接觸12之金屬的歐姆接觸。
10‧‧‧半導體配置
12‧‧‧陽極接觸
14‧‧‧陰極接觸
16‧‧‧第一容積
16.1‧‧‧陽極端
16.2‧‧‧陰極端
16.3‧‧‧部分容積
16.4‧‧‧n型摻雜磊晶層/開口/距離
16.5‧‧‧n+型摻雜矽基板層/高阻抗基板
16.6‧‧‧部分容積
16.7‧‧‧溝槽/n+型摻雜部分容積
18‧‧‧深度方向
20‧‧‧區域
20.1‧‧‧區域
20.2‧‧‧區域
20.3‧‧‧陰極端
20.4‧‧‧陰極端
20.5‧‧‧陽極端
20.6‧‧‧陽極端
22‧‧‧距離
26‧‧‧p型摻雜區域/p型摻雜層
Depi‧‧‧厚度
Dt‧‧‧深度
Wm‧‧‧距離
Wp‧‧‧厚度
Wt‧‧‧距離

Claims (14)

  1. 一種半導體配置(10)，其包含一平面陽極接觸(12)及一平面陰極接觸(14)，且包含由n型導電半導體材料組成之一第一容積(16)，該第一容積(16)具有一陽極端(16.1)及一陰極端(16.2)並且該第一容積(16)在該平面陽極接觸(12)與該平面陰極接觸(14)之間延伸，其中自該陽極接觸(12)指向陰極接觸(14)之一方向限定一深度方向(18)，且包含至少一個p型導電區域(20)，該至少一個p型導電區域從該第一容積(16)之該陽極端(16.1)在朝向該第一容積(16)之該陰極端(16.2)的該深度方向(18)上延伸，而沒有到達該第一容積(16)之該陰極端(16.2)，其中在相對於該陽極接觸(12)及該陰極接觸(14)橫向定位之一橫截面中，該p型導電區域(20)具有彼此分離的兩個部分區域(20.1、20.2；28.1、28.2)，該些部分區域定界該第一容積(16)之一第一部分容積(16.3)，該第一部分容積係經n型導電半導體材料填充，其中藉由該n型導電半導體材料填充之該第一部分容積(16.3)朝向該陰極接觸(14)開啟，其中該開口(16.4)係藉由該些部分區域(20.1、20.2；28.1、28.2)之陰極端(20.3、20.4)來定界，且其中在限定該開口(16.4)的該兩個部分區域(20.1、20.2；28.1、28.2)之間的一距離小於位在超出該開口(16.4)的該兩個部分區域(20.1、20.2；28.1、28.2)之間的一距離(24)且位於該些部分區域(20.1、20.2；28.1、28.2)之陽極端(20.5、20.6)之間。
  2. 如申請專利範圍第1項之半導體配置，其進一步包含平坦、p型摻雜區域(26)，其中之一者在每一情況下將具有兩個部分區域(20.1、20.2) 的一第一p型摻雜區域(20)之一第二部分區域(20.2)連接至與其鄰近且具有兩個部分區域(20.1、20.2)的一第二p型摻雜區域(20)之一第一部分區域(20.1)。
  3. 如申請專利範圍第1項之半導體配置，其中一高度p型摻雜區域(28)位於該p型摻雜區域(20)之該陰極端處，在垂直於該深度方向(18)且指向一鄰近p型摻雜區域(20)之一側向方向上的高度p型摻雜區域之側向寬度大於在由定界相同溝槽(17)的兩個鄰近部分區域(20.1、20.2)組成之一p型摻雜區域(20)之此方向上所位在之寬度，使得該高度p型摻雜區域(28)因此在超出定界一溝槽(17)之該兩個鄰近部分區域(20.1)及(20.2)之該側向方向上突出。
  4. 如申請專利範圍第1項之半導體配置，其中該第一部分容積(16.3)是由與該第一容積(16)之剩餘部分相同的n型導電半導體材料填充。
  5. 如申請專利範圍第1項之半導體配置，其中該第一部分容積(16.3)是由n型導電多晶半導體材料填充。
  6. 如申請專利範圍第1項至第5項中任一項之半導體配置，其中該半導體材料為矽。
  7. 如申請專利範圍第1項之半導體配置，其中該陽極接觸(12)與該n型導電半導體材料之該陽極端形成蕭特基接觸(Schottky contact)。
  8. 如申請專利範圍第7項之半導體配置，其中該蕭特基接觸之金屬由鎳或矽化鎳組成。
  9. 如申請專利範圍第1項至第5項中任一項之半導體配置，其中彼此鄰接之所有p型摻雜區域(20)在其陰極端處具有一距離最小值。
  10. 如申請專利範圍第1項至第5項中任一項之半導體配置，其中由半導體材料組成之所有分別鄰近區域之摻雜被互換，使得在申請專利範圍第1項至第12項之標的物中，p型摻雜區域具有一n型摻雜，且在申請專利範圍第1項至第12項之該些標的物中，n型摻雜區域具有一p型摻雜。
  11. 如申請專利範圍第1項之半導體配置，其中該半導體材料為碳化矽。
  12. 一種用於製造一半導體配置之方法，該半導體配置具有如申請專利範圍第1項至第10項中任一項之特徵，其中在由n型摻雜半導體材料組成之該容積(16)中在產生期間所產生之溝槽(17)是由n型摻雜矽填充。
  13. 一種用於製造一半導體配置之方法，該半導體配置具有如申請專利範圍第1項至第9項中任一項之特徵，其中在產生期間中產生於由n型摻雜半導體材料組成之該容積(16)中之溝槽(17)是由金屬所填充。
  14. 一種用於製造一半導體配置之方法，該半導體配置具有如申請專利範圍第1項至第9項中任一項之特徵，其中在產生期間中產生於由n型摻雜半導體材料組成之該容積(16)中之溝槽是由p型摻雜矽所填充。
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