CN107195691A - 半导体设备以及其制造方法 - Google Patents

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Abstract

提出一种具有面式的阳极接触部(12)、面式的阴极接触部(14)、和由n型导电半导体材料制成的第一体积(16)的半导体设备(10)，所述第一体积具有阳极侧端部(16.1)和阴极侧端部(16.2)，并且所述第一体积在所述阳极接触部和所述阴极接触部之间延伸。至少一个p型导电区域(20)从所述第一体积的所述阳极侧端部(16.1)出发向所述第一体积的所述阴极侧端部延伸，而不到达所述阴极侧端部。所述半导体设备的特征在于，所述p型导电区域在横向于所述阳极接触部和所述阴极接触部的横截面中具有两个相互分开的部分区域(20.1，20.2；28.1，28.2)，所述部分区域限界所述第一体积的用n型导电半导体材料填充的第一部分体积(16.3)，其中，所述第一部分体积朝向所述阴极接触部敞开，所述开口(16.4)由所述部分区域(20.1，20.2；28.1，28.2)的阴极侧端部(20.3，20.4)限界，并且，所述两个部分区域(20.1，20.2；28.1，28.2)的限定所述开口(16.4)的间距小于在所述两个部分区域之间的、在所述开口外部存在着的并且位于所述部分区域(20.1，20.2；28.1，28.2)的阳极侧端部(20.5，20.6)之间的间距(24)。

Description

半导体设备以及其制造方法
技术领域
本发明涉及一种半导体设备。已知的半导体设备具有面式的阳极接触部和面式的阴极接触部和由n型导电半导体材料制成的第一体积，所述第一体积在面式的阳极接触部和面式的阴极接触部之间延伸。在此，从阳极接触部朝向阴极接触部的方向限定深度方向。半导体设备具有至少一个p型导电区域，所述至少一个p型导电区域具有阳极侧端部和阴极侧端部并且所述至少一个p型导电区域从阳极侧端部出发沿所述深度方向向阴极侧端部延伸，而不到达阴极侧端部。
背景技术
在对三相电流或者交流电进行整流时，使用交流电桥(整流器)。作为整流元件，大多使用具有由硅制成的PN结的半导体二极管。在高功率的***中，使用功率半导体二极管，所述功率半导体二极管适合用于在最大的阻挡层温度Tj～225°的情况下直到超过500A/cm2的电流密度和高的运行温度。典型地，在流方向上的电压降UF(即正向电压)在使用高的电流的情况下为大约1伏特。在设计用于相对小的***电压的***中——例如在机动车发电机二极管中是这种情况，可以附加地限制二极管的最大的截止电压(Sperrspannung)。这些二极管可以至少短暂地以在截止电压击穿中的高的电流运行。由此可以实现***电压或者车载电网电压的限制。通常需要在20-50伏特范围内的电压限制。
PN二极管的正向电压导致导通损耗并且因此导致***、例如发电机的效率变差。作为导通损耗的后果，发生构件的所不期望的加热，所述加热必须通过用于通过冷却体和/或通风装置向周围环境排放整流器的热量的昂贵的措施来抵抗。
为了减少导通损耗，增加地提出其他构件，如改进的肖特基二极管、伪肖特基整流器(Pseudo-Schottky-Rectifier)等等或者主动地控制的功率晶体管。DE 10 2004 056663 A1在此示出例如一种具有集成的PN二极管的沟槽MOS势垒肖特基二极管。
现有的解决方案或者如在主动控制的功率晶体管的情况下那样相对昂贵和/或它们难以集成在一个唯一的壳体中、例如在用于机动车发电机的压入式二极管(Einpressdiode)壳体中，或者它们仅仅具有有限的作用。因此，在单纯的二极管解决方案中到目前为止不可能的是，克服在正向电压或者导通电压与截止电流之间的关联。正向电压越小，截止电流越高。
发明内容
本发明与现有技术的区别在于，p型导电区域在横向于阳极接触部和阴极接触部的横截面中具有两个相互分开的部分区域，所述两个相互分开的部分区域限界第一体积的以n型导电半导体材料填充的部分体积，其中，由半导体材料填充的部分体积朝向阴极敞开，其中，开口受部分区域的阴极侧端部限界，其中，所述两个部分区域的限定开口的间距小于在所述两个部分区域之间的、在开口外部存在着的并且位于部分区域的阳极侧端部之间的间距。因此，所述开口为在阳极和阴极之间延伸的、由n型材料制成的电流路径中的狭窄部位。
借助本发明可以减少在截止电流和正向电压之间的不令人满意的关联。根据本发明的二极管的特征在于在流方向上非常小的电阻、与之相伴的小的损耗和由此产生的非常高的效率。此外，其具有低的截止电流。根据本发明的二极管也可以被用于电压限制。根据本发明的功率半导体二极管也可以封装在压入式二极管壳体中并且用于在机动车交流电发电机中的高效的整流。
其他优点由从属权利要求、说明书和附图得出。
显然，以上提到的和以下还要阐述的特征不仅仅可以以相应地说明的组合使用，而且也可以以其他组合或者单独地使用，而不离开本发明的范畴。
附图说明
在附图中示出并且在以下的描述中详细地阐述本发明的实施例。在此，相同的附图标记在不同的附图中分别表示相同的或者至少在其功能上可比的元件。分别以示意性的形式示出：
图1根据本发明的半导体设备的第一实施例；
图2作为用于制造这样的半导体设备的方法的实施例的流程图；
图3根据本发明的半导体设备的第二实施例；
图4用于制造根据图3的半导体设备的方法的一个实施例；
图5根据本发明的半导体设备的第三实施例；
图6根据本发明的半导体设备的第四实施例；
图7根据本发明的半导体设备的第五实施例。
具体实施方式
图1详细地示出具有面式的阳极接触部12和面式的阴极接触部14并且具有由n型导电半导体材料制成的第一体积16的半导体设备10，所述第一体积具有阳极侧端部16.1和阴极侧端部16.2并且所述第一体积在面式的阳极接触部12和面式的阴极接触部14之间延伸。从阳极接触部12朝向阴极接触部14的方向限定深度方向18。半导体设备10具有至少一个p型导电区域20，所述至少一个p型导电区域从第一体积16的阳极侧端部16.1出发沿深度方向18朝第一体积16的阴极侧端部16.2延伸，而不到达第一体积16的阴极侧端部16.2。
p型导电区域20在横向于阳极接触部12和阴极接触部14的横截面中具有相互分开的至少两个部分区域20.1、20.2，所述至少两个部分区域限界第一体积16的以n型导电半导体材料填充的第一部分体积16.3，其中，由半导体材料填充的第一部分体积16.3朝阴极接触部14敞开。所述横截面在图1中位于图平面内。开口16.4由部分区域20.1、20.2的阴极侧端部20.3、20.4限界。两个部分区域20.1、20.2的限定所述开口16.4的间距小于在所述两个部分区域20.1、20.2之间的、在开口16.4外部存在着的并且位于所述部分区域20.1、20.2的阳极侧端部20.5、20.6之间的间距24。
阳极侧优选构成半导体设备10的芯片表面。由n型导电材料制成的体积16的第二部分体积为高度地n+型掺杂的硅衬底层16.5。在此，正号代表高的掺杂物浓度。具有掺杂浓度Nepi和厚度Depi的较不高度地n型掺杂的硅层(外延层)16.6位于该层16.5上，深度Dt的条带状的或者岛状的、p型掺杂的并且因此p型导电的多个区域20引入到所述硅层(外延层)中。所述区域中的通过朝向彼此的端部20.3、20.4而朝向彼此的各两个区域在深度方向18上在很大程度上具有相互间距Wt地延伸。
在图1中绘出p型掺杂的四个区域20.1、20.2，所述四个区域中，两个左边的部分区域和两个右边的部分区域分别构成在功能上息息相关的p型导电区域20。阴极侧端部20.3、20.4构成p型掺杂的区域20的底部。所述底部通过端部20.3、20.4的成圆形的形状优选稍微成圆形。开口16.4位于底部中，从而p型掺杂的部分区域20.1、20.2的阴极侧端部20.3、20.4在那具有相互间距22。
p型掺杂的薄的区域20具有掺杂浓度NA和厚度Wp。在岛状的区域中，所述厚度为柱状的区域20的直径。在条带状的区域中，厚度为部分区域20.1、20.2的壁厚。这类壁例如垂直于附图1的图平面地直线地延伸。以下的描述主要涉及具有条带状的区域的构型。
由n型导电材料制成的第一体积16的、在p型导电部分区域20.1、20.2的阳极侧端部20.5、20.6之间在由n型导电材料制成的第一体积16的阳极侧端部16.1处高度地n+型掺杂的部分体积16.7与具有宽度22的开口16.4相对置。各一个这样的部分体积16.7位于p型导电区域20的两个部分区域20.1、20.2之间。
同样在由n型导电材料制成的第一体积16的阳极侧端部16.1处，平坦的、p型掺杂的区域26也邻接高度地n+型掺杂的部分体积16.7，所述区域中的分别一个位于两个高度地n+型掺杂的部分体积16.7之间并且将具有两个第二部分区域20.1、20.2的p型掺杂的第一区域20的第二部分区域20.2与与之邻近的、具有两个部分区域20.1、20.2的p型掺杂的第二部分区域20的第一部分区域20.1连接。
平坦的、p型掺杂的区域26优选具有掺杂物浓度NA2。在此，浓度NA2高于p型掺杂的区域20的浓度NA。优选作为材料层或者材料层堆叠实现的面式的阳极接触部12位于部分体积16.7的和区域26的与半导体设备10的剩余的半导体材料背离的侧上。不但n型掺杂的部分体积16.7中的每一个而且p型掺杂的区域26中的每一个分别与阳极接触部12共同构成欧姆式接触。布置在芯片背侧上的阴极接触部14与高度地n+型掺杂的硅衬底16.5也构成欧姆式接触。
所示出的半导体设备具有以下特性：如果正的电压施加到阳极接触部12(导通方向)上，则电流从阳极接触部12通过高度地n+型掺杂的部分体积16.7、部分体积16.3、部分体积16.6和高欧姆的衬底16.5流向阴极接触部14。所述电流尤其穿过开口16.4地流动。因为仅仅出现欧姆式电压降，所以电压降与二极管相比原则上可以任意小。反之，在阴极上的电压为正的情况下(截止方向)，在一侧上的p型掺杂的区域20和26和与之邻接的n型掺杂的部分体积16.3和16.6之间形成空间电荷区。如果所述层的尺寸和掺杂适当地选择，则从各个p型掺杂的区域20.1、20.2和尤其从其阴极侧端部20.3、20.4出发的空间电荷区以此程度延伸进入n型掺杂的体积中，使得形成连贯的空间电荷区。尤其在开口16.4中是这种情况，在所述开口中，阴极侧端部20.3和20.4具有小的相互间距。
因为连续的空间电荷区在这种情况下现在位于阴极14和阳极12之间，所以不再有电流流动，小的截止电流除外。半导体设备10截止。在截止情况下，最高的场强的位置位于由p型掺杂的区域和n型掺杂的部分体积构成的PN结的边界面上，更确切地说，在开口16.4的区域中，所述开口位于p型掺杂的区域20的底部、即位于p型掺杂的区域20的部分区域20.1、20.2的阴极侧端部20.3、20.4处。如果提高截止电压，则场强也一直增加，直到由载流子生成引起的电流以雪崩击穿(突崩击穿)出现在这些位置上并且限制进一步的电压上升(击穿电压)。
因此，半导体设备有利地具有进行电压限制的箝位功能。在截止情况下在部件上存在的电压被限制在击穿电压的值上。击穿电压的值可以受半导体设备在其设计中的几何尺寸的改变影响。击穿电压尤其与所述结构在平行于芯片表面的方向上的尺寸相关并且可以是非常小的，所述方向相对于深度方向18成直角并且在图1中位于图平面内。
p型掺杂的区域结构20的壁厚Wp和开口16.4的宽度优选为仅仅100-400纳米。也优选的是，p型掺杂的区域20在深度方向18上的深度Dt大于1微米并且特别优选在2微米和4微米之间。
图1的p型掺杂的结构20的细小和深的部分区域20.1、20.2在均匀的外延层16中借助普通的方法仅仅能够以非常高的耗费来制造或者根本不能制造。因此，为了制造在图1中示出的结构，提出一种工艺工序，在该工艺工序中，在n型掺杂的第一体积16的外延生长之后，除去该层(或者该体积)的在(还不存在的)p型掺杂的部分区域20.1、20.2之间的在宽度24上的部分体积16.3。然后，通过侧壁的p型掺杂产生p型掺杂的区域20。首先空着的体积16.3以n型掺杂的聚合硅来填充，所述聚合硅具有与由n型导电半导体材料制成的剩余的体积16相同的掺杂浓度或者至少非常类似的掺杂浓度。
因此，图1尤其示出具有阳极接触部12和阴极接触部14的半导体设备10，所述半导体设备的特征在于低的导通电压并且具有用于限制截止电压的集成的箝位元件。半导体设备具有n型掺杂的外延半导体层16，所述外延半导体层位于非常高度地n型掺杂的半导体层16.5上，其中，后者在用作阴极接触部14的接触层上延伸。半导体设备10具有紧密地间隔开的、薄的、深的、柱状或者条带状的、p型掺杂的多个区域20，所述多个区域在其阴极侧端部上具有间距最小值，从而在那里出现狭窄部位。区域20在那里尤其相比在其阳极侧端部上具有更小的相互间距16.4。区域20从半导体设备的阳极侧出发延伸进入外延半导体层16的深度中。在p型掺杂的区域20的与最狭窄的间距的位置相对置的阳极侧端部上产生与阳极接触层12的欧姆式接触。为了构造欧姆式接触，在一种构型中，在区域20和阳极接触部之间还布置有平坦的、p型掺杂的区域26，所述区域26比区域20更高地掺杂。n型掺杂的层16的阳极侧端部设有n型掺杂的层16.7，其更高地掺杂并且与阳极接触部12构成欧姆式接触。
图2示出作为用于制造这样的二极管的方法的实施例的流程图。由厚度Depi的半导体材料制成的第一体积16作为初始材料。详细地，首先在光蚀刻的工艺步骤100中产生掩盖层。然后，在步骤102中，在硅中蚀刻深度Dt和宽度24的槽。节距(Pitch)应为Wt+Wm。所述节距构成半导体设备的单位晶胞(Elementarzelle)的宽度。半导体设备优选由多个这样的单位晶胞组成。紧接着，在步骤104中，倾斜地进行硼到槽壁中的注入，其中，槽底部的中心部分由于倾斜的注入方向而保持留空，从而产生开口16.4。然后，在步骤106中进行短暂的恢复(Ausheilen)并且在步骤108中进行槽表面的短暂的氧化。在接着的步骤110中除去在此出现的氧化物。然后，在步骤112中，以n型掺杂的聚合硅填充槽。在步骤114中，通过反向蚀刻或者CMP(chemical mechanical polishing：化学机械抛光)除去剩余的聚合硅。
高度地n型掺杂的部分体积16.7和高度地p型掺杂的部分区域26通过光学工艺步骤116a和116b和在步骤118a和118b中进行的注入来产生。接着，进行扩散步骤120，从而p型掺杂的部分区域20.1、20.2大约伸展至到n型外延区16中的由扩散决定的进入深度Wp并且在此在底部处使开口16.4留出。在通过热处理进行的扩散步骤中，与扩散并行地，用电激活n型导电部分体积16.7和p型导电部分区域26。紧接着，在金属化步骤122中，对前侧金属化以便产生阳极接触部12，并且在步骤124中，对背侧金属化以便产生阴极接触部14。如果必要，在金属化之前还进行用于通过反向抛光来使晶片减薄的工艺步骤123。
自然，也可以应用这样的制造方法的变型。例如可以通过气相涂覆(Gasphasenbelegung)实现p型导电区域20的产生和也部分地通过气相涂覆实现p型导电区域26的产生。p型导电区域26也可以在蚀刻槽之前产生。
在图3中示出一种替代的半导体设备10，该半导体设备在不产生多晶体层的情况下完全够用。在图3的主题中，部分体积16.6也以n型掺杂的外延层16的形式位于n+型掺杂的硅衬底16.5上。深度Dt、宽度Wt和在槽之间的间距Wm的多个槽蚀刻到部分体积16.6中。同样地，壁厚Wp的平坦的p型掺杂的区域20又存在。所述区域从部分体积16.6的阳极侧端部16.1出发沿深度方向18延伸进入n型掺杂的部分区域16或者16.6中。槽17通过在其之间延伸的台式结构19相互分开。台式结构19的阳极侧表面以由n型导电材料制成的第一体积16的n+型掺杂的部分体积16.7盖住。
与图1的主题不同的，高度地p型掺杂的区域28位于p型掺杂的区域20的阴极侧端部上，所述区域28在垂直于深度方向18并且在图平面内延伸的横向方向上的宽度大于p型掺杂的区域20的位于该方向上的宽度，所述p型掺杂的区域20由两个邻近的部分区域20.1、20.2组成，所述两个邻近的部分区域限界相同的槽。因此，高度地p型掺杂的区域28在横向方向上突出超过限界槽17的两个邻近的部分区域20.1和20.2。区域28在无pn结的情况下过渡到p型导电部分区域20.1、20.2中并且因此成为p型掺杂的区域20的和p型掺杂的部分区域20.1的和p型掺杂的部分区域20.2的一部分。具有台面和邻近的槽17的结构在横向方向上重复(节距＝Wt+Wm)。作为结果，在两个相互邻近的p型掺杂的区域28之间产生具有开口宽度16.4的狭窄部位，通过该狭窄部位，位于两个相互邻近的槽17之间的、具有连续的n型导电性的台面的n型掺杂的半导体材料过渡到n型导电部分区域16.6中。两个分别限界台面的p型掺杂的区域20.1、20.2在阳极侧与n型导电半导体材料的高度地n+型掺杂的部分体积16.7连接。
整个芯片前侧以及槽侧和槽底部完全借助面式的、层状的阳极接触部12盖住，从而阳极接触部12将n型导电部分体积16.7和p型导电区域20.1、20.2和28连接并且至少与n型掺杂的部分体积16.7和p型掺杂的区域28构成欧姆式接触。
在一种替代的构型中，阳极接触部的金属完全填充槽17。阴极接触部14又位于半导体设备的背侧上。
根据图3的设备的作用原理和特性在很大程度上相当于图1的主题的作用原理和特性。
然而，根据图3的实施例在没有对槽17进行通常以电的方式不完全完美的多晶片的填充的情况下完全够用。与图1的主题——在图1的主题中通过电流通过在槽的蚀刻之产生的、槽的填充16.3来实现——不同地，在图3的主题中，电流通过在蚀刻槽17时保留下来的台式结构19流动。
图4示出用于制造这样的二极管的方法的一个实施例。在此，由厚度Depi的半导体材料制成的第一体积16也用作初始材料。在步骤200中，高度地n+型掺杂的部分体积16.7通过将磷注入到n型导电半导体材料中来产生。在步骤202中，接着是例如由氧化物或者氮化硅制成的硬掩膜的产生，并且在步骤204中，接着是用于限定槽结构的光学工艺。接着，在步骤206中，实现用作硬掩膜的层的开口。在步骤208中，通过干燥蚀刻，在部分体积16的n型导电半导体材料中产生深度Dt和宽度Wt的槽。节距为Wt+Wm。在步骤210中，通过将硼以第一掺杂物剂量倾斜地注入到槽壁和/或槽底部中来产生p型导电部分区域20。附加地，在步骤212中，将硼垂直地注入到槽底部中，以便产生p型掺杂的区域28。在此使用的注入剂量在此大多优选高于在第一注入时使用的剂量。紧跟所述注入的是扩散步骤212，其用于以电的方式激活所注入的层并且用于限定p型掺杂的区域20、20.1、20.2的进入深度Wp和在较高地p型掺杂的区域28之间的间距16.4并且用于激活n+型掺杂的层16.7。进一步地，在步骤214中通过前侧的金属化来实现阳极接触部12的制造，并且在步骤216中，通过半导体设备的背侧的金属化来实现阴极接触部14的制造。必要时，在金属化之前，还可以进行用于通过反向抛光来使晶片减薄的工艺步骤215。也可以再次使用替代的工艺工序。因此，扩散步骤也可以分成多个分步骤。
在图5中示出根据图3的结构的替代的设备。在此，槽17以p型掺杂的聚合硅来填充，所述聚合硅建立到金属的阳极接触部12的欧姆式接触和到位于槽底部的p型导电区域28的导电连接。对尽可能高度地p型掺杂的聚合硅区域17的电质量的要求显著小于对在根据图1的第一实施例中的n型掺杂的部分体积16.3应提出的要求，所述聚合硅区域仅仅用于阳极接触部12与p型导电区域28的导电连接。因此，根据图5的实施例的在槽17中的尽可能高度地p型掺杂的聚合硅区域可简单地制造。
在另外的、根据图6的根据本发明的设备中，根据图1的实施例的PN结通过肖特基接触部取代，在图1的主题中，所述PN结由p型掺杂的层26和n型掺杂的外延层16.6构成。在此，肖特基接触部通过阳极接触部12的金属和体积16的n型导电半导体材料构成。替代单一金属地，优选地也可以将硅化物层30——如例如NiSi——用作肖特基接触部的金属，所述硅化物层在阳极接触部12和n型导电半导体材料16之间延伸。在此，硅化物层30构成具有n型掺杂的半导体材料16的肖特基结。n型掺杂的半导体材料例如为硅。
因为肖特基二极管的正向电压可以低于PN二极管的正向电压地设计，所以在高的电流的情况下，肖特基二极管可以承担通过电流的一部分并且因此降低电压降的否则稍微线性的上升。
最后，借助图7示出一种设备，该设备在结构和功能上又类似于根据图1的设备。然而，在流方向上承载电流的区域的数目由于开口16.4的数目的倍增而倍增。作为想要的结果，在流方向上的电压降减半。制造工艺紧密地仿造第一实施例的制造工艺。在必要时，附加地可以在其阳极侧端部上进行p型柱20的p型掺杂，以便改进p型掺杂的柱20与阳极接触部12的金属的欧姆式接触。

Claims (14)

1.一种半导体设备(10)，其具有面式的阳极接触部(12)和面式的阴极接触部(14)并且具有由n型导电半导体材料制成的第一体积(16)，所述第一体积具有阳极侧端部(16.1)和阴极侧端部(16.2)，并且所述第一体积在所述面式的阳极接触部(12)和所述面式的阴极接触部(14)之间延伸，其中，从所述阳极接触部(12)朝向所述阴极接触部(14)的方向限定深度方向(18)，并且所述半导体设备(10)具有至少一个p型导电区域(20)，所述至少一个p型导电区域从所述第一体积(16)的所述阳极侧端部(16.1)出发沿所述深度方向(18)向所述第一体积(16)的所述阴极侧端部(16.2)延伸，而不到达所述第一体积(16)的所述阴极侧端部(16.2)，其特征在于，所述p型导电区域(20)在横向于所述阳极接触部(12)和所述阴极接触部(14)的横截面中具有相互分开的两个部分区域(20.1，20.2；28.1，28.2)，所述两个部分区域限界所述第一体积(16)的以n型导电半导体材料填充的第一部分体积(16.3)，其中，由所述由n型导电半导体材料填充的第一部分体积(16.3)朝所述阴极接触部(14)敞开，其中，所述开口(16.4)由所述部分区域(20.1，20.2；28.1，28.2)的阴极侧端部(20.3，20.4)限界，其中，所述两个部分区域(20.1，20.2；28.1，28.2)的限定所述开口(16.4)的间距小于在所述两个部分区域(20.1，20.2；28.1，28.2)之间的、在所述开口(16.4)外部存在着的并且位于所述部分区域(20.1，20.2；28.1，28.2)的阳极侧端部(20.5，20.6)之间的间距(24)。
2.根据权利要求1所述的半导体设备，其特征在于平坦的、p型掺杂的区域(26)，所述区域中的分别一个将具有两个部分区域(20.1，20.2)的p型掺杂的第一区域(20)的第二部分区域(20.2)与与之邻近的、具有两个部分区域(20.1，20.2)的p型掺杂的第二部分区域(20)的第一部分区域(20.1)连接。
3.根据权利要求1所述的半导体设备，其特征在于，高度地p型掺杂的区域(28)位于所述p型掺杂的区域(20)的阴极侧端部上，所述高度地p型掺杂的区域在垂直于所述深度方向(18)并且朝向邻近的p型掺杂的区域(20)的横向方向上的横向宽度大于所述p型掺杂的区域(20)的位于所述方向上的宽度，所述p型掺杂的区域由两个邻近的部分区域(20.1，20.2)组成，所述两个邻近的部分区域限界相同的槽(17)，从而所述高度地p型掺杂的区域(28)因此在所述横向方向上突出超过所述两个邻近的部分区域(20.1)和(20.2)，所述两个邻近的部分区域限界槽(17)。
4.根据权利要求1所述的半导体设备，其特征在于，所述第一部分体积(16.3)与剩余的第一体积(16)以相同的n型导电半导体材料填充。
5.根据权利要求1所述的半导体设备，其特征在于，所述第一部分体积(16.3)以n型导电多晶体半导体材料填充。
6.根据以上权利要求中任一项所述的半导体设备，其特征在于，所述半导体材料为硅。
7.根据权利要求1所述的半导体设备，其特征在于，所述阳极接触部(12)与所述n型导电半导体材料的阳极侧端部构成肖特基接触部。
8.根据权利要求7所述的半导体设备，其特征在于，所述肖特基接触部的金属由镍或者硅化镍制成。
9.根据以上权利要求中任一项所述的半导体设备，其特征在于，所有相互邻近的p型掺杂的区域(20)在其阴极侧端部上具有间距最小值。
10.根据以上权利要求中任一项所述的半导体设备，其特征在于，所有分别相邻的、由半导体材料制成的区域的掺杂调换，从而在权利要求1至12的主题中，p型掺杂的区域具有n型掺杂，并且在权利要求1至12的主题中，n型掺杂的区域具有p型掺杂。
11.一种用于制造具有以上权利要求中任一项所述的特征的半导体设备的方法，其特征在于，在所述制造时，以n型掺杂的硅填充在所述由n型掺杂的半导体材料制成的体积(16)中的所产生的槽(17)。
12.一种用于制造具有权利要求1至9中任一项的特征的半导体设备的方法，其特征在于，在所述制造时，以金属填充在所述由n型掺杂的半导体材料制成的体积(16)中的所产生的槽(17)。
13.一种用于制造具有权利要求1至9中任一项的特征的半导体设备的方法，其特征在于，在所述制造时，以p型掺杂的硅填充在所述由n型掺杂的半导体材料制成的体积(16)中的所产生的槽。
14.根据权利要求1所述的半导体设备，其特征在于，所述半导体材料为碳化硅。
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