KR102059527B1 - 점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자 - Google Patents

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Abstract

트랜지스터 영역을 갖는 기판, 상기 기판의 상기 트랜지스터 영역 상의 게이트 구조체, 상기 게이트 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층 상의 블로킹 패턴, 및 상기 블로킹 패턴 상의 점퍼 패턴을 포함하고, 상기 점퍼 패턴은 상기 제1 층간 절연층을 수직으로 관통하여 상기 게이트 구조체의 양쪽에 노출된 상기 기판과 접촉하는 컨택 플러그들, 및 상기 컨택 플러그들을 전기적으로 연결하는 점퍼부를 포함하는 반도체 소자가 설명된다.

Description

점퍼 패턴 및 블로킹 패턴을 가진 반도체 소자{Semiconductor Device Having a Jumper Pattern and a Blocking Pattern}
본 발명은 점퍼 패턴 및 블로킹 패턴을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 높아지고 패턴들이 미세해지면서 하나의 점퍼 패턴을 두 번의 포토리소그래피 공정들을 통해 형성하는 기술이 제안되었다.
본 발명이 해결하고자 하는 과제는, 점퍼 패턴 및 블로킹 패턴을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 점퍼 패턴 블로킹 패턴, 레지스터 패턴, 퓨즈 패턴 및/또는 전극 패턴을 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 점퍼 패턴 및 블로킹 패턴을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 점퍼 패턴, 블로킹 패턴, 레지스터 패턴, 퓨즈 패턴 및/또는 전극 패턴을 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 트랜지스터 영역을 갖는 기판, 상기 기판의 상기 트랜지스터 영역 상의 게이트 구조체, 상기 게이트 구조체를 덮는 제1 층간 절연층, 상기 제1 층간 절연층 상의 블로킹 패턴, 및 상기 블로킹 패턴 상의 점퍼 패턴을 포함할 수 있다. 상기 점퍼 패턴은 상기 제1 층간 절연층을 수직으로 관통하여 상기 게이트 구조체의 양쪽에 노출된 상기 기판과 접촉하는 컨택 플러그들, 및 상기 컨택 플러그들을 전기적으로 연결하는 점퍼부를 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 트랜지스터 영역, 레지스터 영역, 및 퓨즈 영역을 갖는 기판, 상기 기판의 상기 트랜지스터 영역 상의 게이트 구조체, 상기 게이트 구조체 상의 층간 절연층, 상기 트랜지스터 영역의 상기 층간 절연층 상의 블로킹 패턴, 상기 블로킹 패턴은 상기 게이트 구조체와 수직으로 중첩하고, 상기 레지스터 영역의 상기 층간 절연층 상의 레지스터 패턴, 상기 퓨즈 영역 상의 상기 층간 절연층 상의 퓨즈 패턴, 상기 블로킹 패턴, 상기 레지스터 패턴, 및 상기 퓨즈 패턴은 동일한 물질을 포함하고, 및 상기 블로킹 패턴 상의 점퍼 패턴을 포함할 수 있다. 상기 점퍼 패턴은 상기 게이트 구조체의 양쪽에 노출된 상기 기판과 접촉하는 두 개의 컨택 플러그들, 및 상기 블로킹 패턴과 접촉하고 상기 두 개의 컨택 플러그들을 연결하는 점퍼부를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들의 트랜지스터 구조는 상부 층간 절연층, 중간 층간 절연층, 하부 층간 절연층, 및 스토퍼 층과 우수한 식각 선택비를 갖는 블로킹 패턴을 포함하므로, 점퍼 패턴의 점퍼부가 게이트 구조체를 향하도록 스토퍼 층보다 낮게 볼록해지는 것이 방지된다. 따라서, 점퍼부와 게이트 전극층이 단락(short)되 는 것이 방지될 수 있고, 점퍼부와 게이트 전극층 간의 기생 캐퍼시턴스가 무시할 수 있을 정도로 감소할 수 있다.
중간 층간 절연층 및 스토퍼 층을 얇게 디자인할 수 있으므로, 전체적으로 반도체 소자의 두께가 감소할 수 있다. 또한, 부피가 줄어드는 만큼, 자재 소모가 줄어들고, 공정이 단순화될 수 있다.
또한, 점퍼 패턴은 도전성을 가질 수 있으므로 두 개의 소스/드레인 영역들 및/또는 두 개의 하부 컨택 플러그들을 전기적으로 연결하기 위한 점퍼 패턴의 효율이 높아질 수 있다.
본 실시예에 의한 반도체 소자들의 레지스터 구조 및/또는 퓨즈 구조는 블로킹 패턴 및 점퍼 패턴을 형성하는 공정에서 동일한 물질을 이용하여 동시에 형성될 수 있다. 따라서, 반도체 소자를 제조하는 공정의 수가 줄어들거나, 추가적인 구성 요소가 추가되어도 공정의 수가 증가하지 않을 수 있다.
본 실시예에 의한 반도체 소자들은 게이트 구조체와 동일한 구조를 갖는 캐퍼시터 하부 전극용 게이트 구조체를 포함하고, 블로킹 패턴, 레지스터 패턴, 또는 퓨즈 패턴과 동일한 구조를 갖는 캐퍼시터 상부 전극용 전극 패턴을 포함할 수 있다. 따라서, 게이트 구조체, 점퍼 패턴, 블로킹 패턴, 레지스터 패턴, 및/또는 퓨즈 패턴을 형성하는 공정들을 이용하여 캐퍼시터 구조가 형성될 수 있으므로, 반도체 소자를 제조하는 공정이 단순화될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 트랜지스터 구조(10)의 간략한 레이아웃이고, 도 1b는 도 1a의 I-I'를 따른 종단면도이다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 2b는 도 2a의 I-I', II-II', 및 III-III'를 따른 종단면도들이다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 3b는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다.
도 4는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개략적인 종단면도들이다.
도 5a 내지 5r은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 1a의 I-I'을 따른 종단면도들이다.
도 6a 내지 6c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 도 2a의 I-I', II-II', 및 III-III'를 따른 종단면도들이다.
도 7a 내지 7e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다.
도 8a 내지 8c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다.
도 9a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 로직 카드를 개념적으로 도시한 도면이다.
도 9b 및 9c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템들을 개념적으로 도시한 블록도들이다.
도 9d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 디바이스를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일하거나 유사한 구성 요소를 지칭할 수 있다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 트랜지스터 구조(10)의 간략한 레이아웃이고, 도 1b는 도 1a의 I-I'를 따른 종단면도이다. 도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 트랜지스터 구조(10)는 기판(100) 상의 게이트 구조체들(200), 점퍼 패턴(400), 및 블로킹 패턴(510)을 포함할 수 있다. 트랜지스터 구조(10)는 게이트 구조체들(200)의 외벽들 상의 하부 층간 절연층(310), 게이트 구조체들(200) 상에 적층된 중간 층간 절연층(320), 스토퍼 층(330), 상부 층간 절연층(340), 및/또는 최상부 절연층(350)을 포함할 수 있다. 트랜지스터 구조(10)는 점퍼 패턴(400), 블로킹 패턴(510), 및/또는 금속 배선층(610)을 포함할 수 있다.
기판(100)은 벌크(bulk) 단결정 실리콘 웨이퍼, SOI (silicon on insulator) 웨이퍼, 또는 카본(C), 게르마늄(Ge), 주석(Sn, tin), 알루미늄(Al), 갈륨(Ga), 인듐(In), 비소(As), 또는 안티몬(Sb) 등, 3족 또는 5족을 원소를 포함하는 화합물 반도체 웨이퍼를 포함할 수 있다. 기판(100)은 소스/드레인 영역들(110)을 포함할 수 있다. 소스/드레인 영역들(110)은 기판(100) 내에 도핑된 N형 또는 P형 불순물을 포함할 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함할 수 있고, 및 P형 불순물은 붕소(B)를 포함할 수 있다. 소스/드레인 영역들(110)은 금속-실리사이드를 포함할 수 있다. 예를 들어, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 또는 니켈 실리사이드(NiSi)를 포함할 수 있다.
게이트 구조체(200)는 버퍼 절연층(210), 게이트 절연층(220), 게이트 배리어 층(230), 게이트 전극층(240), 및 게이트 스페이서(250)를 포함할 수 있다. 버퍼 절연층(210)은 기판(100) 상에 직접적으로 형성될 수 있다. 버퍼 절연층(210)은 기판(100)의 표면이 산화되어 형성된 산화된 실리콘(oxidized silicon)을 포함할 수 있다. 또는, 버퍼 절연층(210)은 ALD(atomic layered deposition) 공정을 통해 형성된 실리콘 산화물을 포함할 수도 있다. 게이트 절연층(220)은 버퍼 절연층(210) 상에 직접적으로 형성될 수 있다. 게이트 절연층(220)은 게이트 배리어 층(230)의 하면 및 측면들을 감싸도록 "U"자 모양의 종단면을 가질 수 있다. 게이트 절연층(220)은 하프늄 산화물(HfO) 또는 알루미늄 산화물(AlO) 같은 금속 산화물을 포함할 수 있다. 게이트 배리어 층(230)은 게이트 절연층(220)의 상면 및 내측 표면등 상에 직접적으로 형성될 수 있다. 게이트 배리어 층(230)은 게이트 전극층(240)의 하면 및 측면들을 감싸도록 "U"자 모양의 종단면을 가질 수 있다. 게이트 배리어 층(230)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있다. 게이트 전극층(240)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐, 또는 기타 금속을 포함할 수 있다. 게이트 스페이서(250)는 게이트 절연층(220)의 외측 측면들 상에 형성될 수 있다. 게이트 스페이서(250)는 다층으로 형성될 수 있다. 예를 들어, 게이트 스페이서(250)는 내측의 실리콘 산화물 및 외측의 실리콘 질화물을 포함할 수 있다. 도면을 간단하게 도시하기 위하여, 게이트 스페이서(250)가 단층인 것으로 가정, 도시되었다. 게이트 구조체(200)의 상부 표면은 평탄할 수 있다. 예를 들어, 게이트 절연층(220), 게이트 배리어 층(230), 게이트 전극층(240), 및 게이트 스페이서(250)의 상부 표면들은 동일할(co-planar) 수 있다.
하부 층간 절연층(310)은 게이트 구조체들(200)의 외벽을 감쌀 수 있다. 예를 들어, 하부 층간 절연층(310)은 게이트 스페이서(250)의 외측 측면들과 직접적으로 접촉할 수 있다. 하부 층간 절연층(310)은 실리콘 산화물을 포함할 수 있다. 중간 층간 절연층(320)은 하부 층간 절연층(310) 및 게이트 구조체들(200)을 덮도록 하부 층간 절연층(310) 및 게이트 구조체들(200) 상에 형성될 수 있다. 중간 층간 절연층(320)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 중간 층간 절연층(320)이 하부 층간 절연층(310)과 동일한 물질을 포함하는 경우, 그 경계면이 사라질 수 있다. 스토퍼 층(330)이 중간 층간 절연층(320) 상에 형성될 수 있다. 스토퍼 층(330)은 실리콘 질화물을 포함할 수 있다.
점퍼 패턴(400)은 하부의 컨택 플러그들(410) 및 상부의 점퍼부(420)를 포함할 수 있다. 컨택 플러그들(410)은 중간 층간 절연층(320) 및 하부 층간 절연층(310)을 수직으로 관통하여 게이트 구조체(200)의 양 옆에 노출된 기판(100), 예를 들어 소스/드레인 영역들(110)과 접촉할 수 있다. 컨택 플러그들(410)은 각각 컨택 배리어 층(411) 및 컨택 코어층(412)을 포함할 수 있다. 컨택 배리어 층(411)은 컨택 코어층(412)의 하면 및 측면들을 감싸도록 "U"자 모양의 종단면을 가질 수 있다. 컨택 배리어 층(411)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있다. 컨택 코어층(412)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 점퍼부(420)는 상부 층간 절연층(340)을 수직으로 관통할 수 있다. 예를 들어, 상부 층간 절연층(340)은 점퍼부(420)의 측면들을 감쌀 수 있다. 점퍼부(420)는 두 개의 컨택 플러그들(410)을 전기적으로 연결할 수 있다. 점퍼부(420)는 점퍼 배리어 층(421) 및 점퍼 코어층(422)을 포함할 수 있다. 점퍼 배리어 층(421)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있다. 점퍼 코어층(422)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 점퍼부(420)의 일 단부는 컨택 플러그들(410) 중 하나와 직접적으로 접촉할 수 있고, 다른 일 단부는 컨택 플러그들(410) 중 다른 하나와 직접적으로 접촉할 수 있다. 예를 들어, 점퍼부(420)의 점퍼 배리어 층(421)이 블로킹 패턴(510)과 직접적으로 접촉할 수 있다. 컨택 플러그들(410)과 접촉하는 점퍼 배리어 층(421) 최하단면은 컨택 플러그들(410)의 수평 폭보다 넓은 폭을 가질 수 있다. 점퍼 배리어 층(421)은 컨택 플러그(410)의 상부 측면들의 일부 상으로 연장할 수 있다. 예를 들어, 점퍼 배리어 층(421)은 컨택 배리어 층(411)의 상단부들의 외부 측면들과 접촉할 수 있다.
블로킹 패턴(510)이 게이트 구조체들(200) 중 적어도 하나와 수직으로 중첩하도록 스토퍼 층(330)과 점퍼부(420)의 사이에 형성될 수 있다. 블로킹 패턴(510)의 상면은 점퍼부(420)와 접촉할 수 있다. 예를 들어, 블로킹 패턴(510)은 점퍼 배리어층(421)과 직접적으로 접촉할 수 있다. 블로킹 패턴(510)의 측면들 점퍼부(420) 또는 컨택 플러그들()과 접촉할 수 있다. 예를 들어, 블로킹 패턴(510)은 점퍼 배리어층(421) 또는 컨택 배리어 층(411)과 직접적으로 접촉할 수 있다. 블로킹 패턴(510)은 하부에 수직으로 중첩된 게이트 구조체(200)의 게이트 전극(240) 및 게이트 배리어 층(230)의 수평 폭보다 넓은 수평 폭을 가질 수 있다. 블로킹 패턴(510)은 전도체를 포함할 수 있다. 예를 들어, 블로킹 패턴(510)은 텅스텐 실리사이드(WSi), 티타늄 질화물(TiN), 탄탈룸 질화물(TaN), 티타늄 실리사이드 질화물(TiSiN), 탄탈룸 실리사이드 질화물(TaSiN) 등, 게이트 전극층(240) 보다 저항이 높은 금속 화합물을 포함할 수 있다.
금속 배선층(600)이 상부 층간 절연층(340) 및 점퍼 패턴(400) 상에 형성될 수 있다. 금속 배선층(600)은 점퍼 패턴(400)과 전기적으로 연결될 수 있다. 금속 배선층(600)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다.
최상부 절연층(350)이 금속 배선층(600)을 덮도록 상부 층간 절연층(340) 상에 형성될 수 있다. 최상부 절연층(350)은 실리콘 산화물, 실리콘 질화물 또는 폴리이미드를 포함할 수 있다.
본 실시예에 의한 반도체 소자의 트랜지스터 구조(10)는 상부 층간 절연층(340), 중간 층간 절연층(320), 하부 층간 절연층(310), 및 스토퍼 층(330)과 우수한 식각 선택비를 갖는 블로킹 패턴(510)을 포함하므로, 점퍼 패턴(400)의 점퍼부(420)가 게이트 구조체(200)를 향하도록 스토퍼 층(330)보다 낮게 볼록해지는 것이 방지된다. 따라서, 점퍼부(420)와 게이트 전극층(240)이 단락(short)되 는 것이 방지될 수 있고, 점퍼부(420)와 게이트 전극층(240) 간의 기생 캐퍼시턴스가 무시할 수 있을 정도로 감소할 수 있다. 중간 층간 절연층(320) 및 스토퍼 층(330)을 얇게 디자인할 수 있으므로, 전체적으로 반도체 소자의 두께가 감소할 수 있다. 또한, 부피가 줄어드는 만큼, 자재 소모가 줄어들고, 공정이 단순화될 수 있다. 또한, 점퍼 패턴(400)은 도전성을 가질 수 있으므로 두 개의 소스/드레인 영역들(110) 및/또는 두 개의 하부 컨택 플러그들(410)을 전기적으로 연결하기 위한 점퍼 패턴(400)의 효율이 높아질 수 있다.
도 2a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 2b는 도 2a의 I-I', II-II', 및 III-III'를 따른 종단면도들이다. 도 2a 및 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 트랜지스터 영역(TA) 내의 트랜지스터 구조(10), 레지스터 영역(RA) 내의 레지스터 구조(20), 및 퓨즈 영역(FA)의 퓨즈 구조(30)을 포함할 수 있다. 트랜지스터 구조(10)는 도 1a 및 1b를 참조하여 이해될 수 있을 것이다.
레지스터 구조(20)는 레지스터 패턴(520) 및 레지스터 컨택 플러그들(525)을 포함할 수 있다. 레지스터 패턴(520)은 블로킹 패턴(510)과 동일한 레벨에 위치하도록 스토퍼 층(330) 상에 형성될 수 있다. 레지스터 패턴(520)은 블로킹 패턴(510)과 동일한 물질을 포함할 수 있다. 상부 층간 절연층(340)이 스토퍼 층(330) 및 레지스터 패턴(520) 상에 형성될 수 있다. 적어도 두 개의 레지스터 컨택 플러그들(525)이 상부 층간 절연층(340)을 수직으로 관통하여 레지스터 패턴(520)의 상면의 일부와 각각 접촉할 수 있다. 레지스터 컨택 플러그들(525)은 점퍼부(420)와 동일한(co-p-lanar) 상면을 가질 수 있다. 레지스터 컨택 플러그들(525)은 레지스터 컨택 배리어 층(526) 및 레지스터 컨택 코어층(527)을 포함할 수 있다. 레지스터 컨택 배리어 층(526)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있다. 레지스터 컨택 코어 층(527)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 레지스터 컨택 플러그들(525) 중 하나는 레지스터 패턴(520)의 일 단부와 접촉할 수 있고, 레지스터 컨택 플러그들(525) 중 다른 하나는 레지스터 패턴(520)의 다른 일 단부와 접촉할 수 있다.
퓨즈 구조(30)는 퓨즈 패턴(530) 및 퓨즈 컨택 플러그들(535)을 포함할 수 있다. 퓨즈 패턴(530)은 블로킹 패턴(510) 및/또는 레지스터 패턴(520)과 동일한 레벨에 위치하도록 스토퍼 층(330) 상에 형성될 수 있다. 퓨즈 패턴(530)은 블로킹 패턴(510) 및/또는 레지스터 패턴(520)과 동일한 물질을 포함할 수 있다. 상부 층간 절연층(540)이 스토퍼 층(330) 및 퓨즈 패턴(530) 상에 형성될 수 있다. 적어도 두 개의 퓨즈 컨택 플러그들(535)이 상부 층간 절연층(340)을 수직으로 관통하여 퓨즈 패턴(530)의 상면의 일부들과 각각 접촉할 수 있다. 퓨즈 컨택 플러그들(535)은 퓨즈 컨택 배리어 층(536) 및 퓨즈 컨택 코어층(537)을 포함할 수 있다. 퓨즈 컨택 배리어 층(536)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 다른 배리어 금속을 포함할 수 있다. 퓨즈 컨택 코어 층(537)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 퓨즈 컨택 플러그들(535) 중 하나는 퓨즈 패턴(530)의 일 단부와 접촉할 수 있고, 퓨즈 컨택 플러그들(535) 중 다른 하나는 퓨즈 패턴(530)의 다른 일 단부와 접촉할 수 있다.
금속 배선층(600)이 레지스터 컨택 플러그들(525) 및/또는 퓨즈 컨택 플러그들(535) 상에 형성될 수 있다. 금속 배선층(600)은 레지스터 컨택 플러그들(525) 및/또는 퓨즈 컨택 플러그들(535)과 전기적으로 연결될 수 있다. 금속 배선층(600)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄 화합물, 텅스텐 화합물, 텅스텐(W), 구리(Cu) 또는 기타 금속을 포함할 수 있다. 최상부 절연층(350)은 금속 배선층(600)을 덮도록 상부 층간 절연층(340) 상에 형성될 수 있다.
본 실시예에 의한 반도체 소자의 레지스터 구조(20) 및/또는 퓨즈 구조(30)는 블로킹 패턴(510) 및 점퍼 패턴(400)을 형성하는 공정에서 동일한 물질을 이용하여 동시에 형성될 수 있다. 따라서, 반도체 소자를 제조하는 공정의 수가 줄어들거나, 추가적인 구성 요소가 추가되어도 공정의 수가 증가하지 않을 수 있다.
도 3a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 간략한 레이아웃이고, 도 3b는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다. 도 3a 및 3b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 트랜지스터 영역(TA) 내의 트랜지스터 구조(10), 레지스터 영역(RA) 내의 레지스터 구조(20), 퓨즈 영역(FA) 내의 퓨즈 구조(30), 및 캐퍼시터 영역(CA)의 캐퍼시터 구조(40)를 포함할 수 있다. 도 1b의 중간 층간 절연층(320)이 생략될 수 있다. 스토퍼 층(330)이 하부 층간 절연층(310), 트랜지스터용 게이트 구조체들(200T), 및 캐퍼시터 하부 전극용 게이트 구조체(200C) 상에 직접적으로 형성될 수 있다.
게이트 구조체들(200T, 200C)는 게이트 캡핑층(260)을 더 포함할 수 있다. 게이트 캡핑층(260)은 게이트 전극층(240)과 스토퍼 층(330) 사이에 형성될 수 있다. 게이트 캡핑층(260)은 게이트 절연층(220)과 접촉하도록 게이트 배리어 층(230) 상에 형성될 수 있다. 또는, 게이트 캡핑층(360)은 게이트 스페이서(260)와 접촉하도록 게이트 절연층(220) 상에 형성될 수 있다. 예를 들어, 게이트 캡핑층(260)의 측벽들은 게이트 절연층(220) 또는 게이트 스페이서(250)와 접촉할 수 있다. 게이트 캡핑층(260)은 실리콘 질화물, 실리콘 산화물, 또는 금속 산화물을 포함할 수 있다. 게이트 캡핑층(260), 게이트 절연층(220), 및/또는 게이트 스페이서(250)의 상부 표면들은 동일할(co-planar) 수 있다.
점퍼 패턴(400)은 하부의 컨택 플러그부(410) 및 상부의 점퍼부(420)를 포함할 수 있다. 점퍼 패턴(400)은 물질적으로 연속되는 컨택 플러그 배리어 층(411)과 점퍼 배리어 층(421), 및 컨택 플러그 코어층(412)과 점퍼 코어층(422)을 포함할 수 있다. 도 1b 및 2b와 비교하여, 컨택 플러그들(410)과 점퍼부(420)가 물질적으로 연속하도록 일체로(unified) 형성될 수 있다.
트랜지스터 구조(10)는 도 1a 및 1b를 더 참조하여 이해될 수 있고, 레지스터 구조(20) 및 퓨즈 구조(30)는 도 2a 및 2b를 더 참조하여 이해될 수 있다.
캐퍼시터 구조(40)는 캐퍼시터 하부 전극용 게이트 구조체(200C) 및 스토퍼 층(330) 상의 캐퍼시터 상부 전극용 전극 패턴(540)을 포함할 수 있다. 캐퍼시터 하부 전극용 게이트 구조체(200C)는 트랜지스터 영역(TA)의 게이트 구조체(200)와 동일한 구조를 가질 수 있다. 캐퍼시터 하부 전극용 게이트 구조체(200C)의 게이트 전극층(240)은 캐퍼시터 하부 전극으로 이용될 수 있다. 캐퍼시터 하부 전극용 게이트 구조체(200C)의 게이트 캡핑층(260) 및 스토퍼 층(330)은 캐퍼시터의 유전층으로 이용될 수 있다. 전극 패턴(540)은 캐퍼시터의 상부 전극으로 이용될 수 있다. 전극 패턴(540)의 수평 폭은 게이트 캡핑층(260)의 수평 폭보다 클 수 있다. 캐퍼시터 컨택 플러그(545)는 상부 층간 절연층(340)을 수직으로 관통하여 전극 패턴(540)과 접촉할 수 있다. 캐퍼시터 컨택 플러그(545)는 캐퍼시터 컨택 배리어 층(546) 및 캐퍼시터 컨택 코어층(547)을 포함할 수 있다. 예를 들어, 캐퍼시터 컨택 플러그(545)는 점퍼 패턴(400), 레지스터 컨택 플러그(525), 또는 퓨즈 컨택 플러그(535)와 동일한 구조를 가질 수 있다. 금속 배선층(600)은 캐퍼시터 컨택 플러그(545)와 전기적으로 연결될 수 있다.
본 실시예에 의한 반도체 소자는 게이트 구조체(200)와 동일한 구조를 갖는 캐퍼시터 하부 전극용 게이트 구조체(200C)를 포함하고, 블로킹 패턴(510), 레지스터 패턴(520), 또는 퓨즈 패턴(530)과 동일한 구조를 갖는 캐퍼시터 상부 전극용 전극 패턴(540)을 포함할 수 있다. 따라서, 게이트 구조체(200), 점퍼 패턴(400), 블로킹 패턴(510), 레지스터 패턴(520), 및/또는 퓨즈 패턴(530)을 형성하는 공정들을 이용하여 캐퍼시터 구조(40)가 형성될 수 있으므로, 반도체 소자를 제조하는 공정이 단순화될 수 있다.
도 4는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 개략적인 종단면도들이다. 도 3a 및 4를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자는 도 3b와 비교하여, 스토퍼 층(330)이 생략될 수 있다. 따라서, 블로킹 패턴(510)이 하부 층간 절연층(310) 및 게이트 구조체(200) 상에 직접적으로 형성될 수 있다. 레지스터 패턴(520) 및 퓨즈 패턴(530)이 하부 층간 절연층(310) 상에 직접적으로 형성될 수 있다. 캐퍼시터 상부 전극용 전극 패턴(540)이 하부 층간 절연층(310) 및 캐퍼시터 하부 전극용 게이트 전극(200C) 상에 직접적으로 형성될 수 있다. 캐퍼시터 하부 전극용 게이트 구조(200C)의 게이트 캡핑층(260)이 게이트 유전막으로 이용될 수 있다.
도 5a 내지 5r은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 1a의 I-I'을 따른 종단면도들이다. 도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 기판(100) 상에 버퍼 절연층(210), 희생층(215), 하드 마스크 층(225), 및 마스크 패턴(235)을 형성하는 것을 포함할 수 있다. 기판(100)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insultor) 웨이퍼를 포함할 수 있다. 버퍼 절연층(210)을 형성하는 것은 기판(100)의 표면을 산화시키는 것을 포함할 수 있다. 또는, 버퍼 절연층(210)을 형성하는 것은 기판(100) 상에 ALD (atomic layered deposition) 공정 또는 MLD (molecular layered deposition) 공정 같은 증착 공정을 수행하여 실리콘 산화물 층을 형성하는 것을 포함할 수 있다. 희생층(215)을 형성하는 것은 CVD 공정 또는 저압 CVD 공정 (LP-CVD process, low pressure CVD process) 등을 수행하여 다결정 실리콘을 형성하는 것을 포함할 수 있다. 하드 마스크 층(225)을 형성하는 것은, CVD 공정 등을 수행하여 실리콘 질화물을 형성하는 것을 포함할 수 있다. 마스크 패턴(235)을 형성하는 것은, 포토리소그래피 공정을 수행하여 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.
도 5b를 참조하면, 상기 방법은 마스크 패턴(235)을 식각 마스크로 이용하여 하드 마스크 층(225)을 식각하여 하드 마스크 패턴(226)을 형성하는 것을 포함할 수 있다. 이후, 마스크 패턴()은 제거될 수 있다.
도 5c를 참조하면, 상기 방법은 하드 마스크 패턴(236)을 식각 마스크로 이용하여 희생층(215), 및 버퍼 절연층(210)을 식각하여 제1 예비 게이트 구조체들(200p1)을 형성하는 것을 포함할 수 있다. 제1 예비 게이트 구조체들(200p1)은 각각 패터닝 및 적층된 버퍼 절연층(210), 희생 패턴(216), 및 하드 마스크 패턴(226)을 포함할 수 있다. 이 공정에서, 하드 마스크 층(226)의 두께가 얇아질 수 있다.
도 5d를 참조하면, 상기 방법은 제1 예비 게이트 구조체들(200p1)의 측면들 상에 게이트 스페이서(250)를 형성하여 제2 예비 게이트 구조체(200p2)를 형성하는 것을 포함할 수 있다. 게이트 스페이서(250)를 형성하는 것은 제1 예비 게이트 구조체들(200p1)의 표면들 및 기판(100)의 노출된 표면들 상에 게이트 스페이서 물질층을 컨포멀하게 형성하고, 및 에치-백 공정을 이용하여 게이트 스페이서 물질층을 블랑켓(blanket) 식각하는 것을 포함할 수 있다. 게이트 스페이서(250)는 실리콘 산화물, 실리콘 질화물, 또는 그 이중층을 포함할 수 있다. 예를 들어, 제1 예비 게이트 구조체들(200p1)의 표면들 상에 실리콘 산화물이 직접적으로 형성되고, 실리콘 산화물 상에 실리콘 질화물이 형성될 수 있다. 본 발명을 이해하기 쉽도록하기 위하여, 도면에는 게이트 스페이서 층(250)이 실리콘 질화물을 포함하는 단일층인 것으로 가정, 도시된다.
도 5e를 참조하면, 상기 방법은 제2 예비 게이트 구조체들(200p2)의 노출된 기판(100) 내에 불순물 원자 또는 이온을 주입하여 전도성을 가진 소스/드레인 영역들(110)을 형성하는 것을 포함할 수 있다. 불순물 원자 또는 이온은 보론(B), 인(P), 및/또는 비소(As)를 포함할 수 있다.
도 5f를 참조하면, 상기 방법은 제2 예비 게이트 구조체들(200p2)을 덮는 하부 층간 절연층(310)을 형성하고, CMP 공정 같은 평탄화 공정을 수행하여 희생 패턴(215)이 노출되도록 하드 마스크 패턴(225)을 제거하는 것을 포함할 수 있다. 하부 층간 절연층(310)은 실리콘 산화물 등을 포함할 수 있다.
도 5g를 참조하면, 상기 방법은 노출된 희생 패턴(215)을 제거하여 공간(S)을 형성하는 것을 포함할 수 있다. 희생 패턴(215)을 제거하는 것은 염소 이온(Cl-) 또는 염소 라디칼(Cl*)을 이용하여 건식 식각 공정을 수행하는 것을 포함할 수 있다.
도 5h를 참조하면, 상기 방법은 공간(S) 내에 게이트 절연층(220), 게이트 배리어 층(230), 및 게이트 전극층(240)을 형성하는 것을 포함할 수 있다. 게이트 절연층(220)을 형성하는 것은 ALD 같은 증착 공정을 수행하여 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같이 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 버퍼 절연층(210)의 상면 및 게이트 스페이서(250)의 내면들 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 게이트 배리어 층(230)을 형성하는 것은 ALD 같은 증착 공정을 수행하여 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 게이트 절연층(220) 상에 컨포멀하게 형성하는 것을 포함할 수 있다. 게이트 전극층(240)을 형성하는 것은 CVD, PVD 또는 도금 공정을 수행하여 알루미늄, 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 전극 공간(S)을 채우도록 게이트 배리어 층(230) 상에 형성하는 것을 포함할 수 있다.
도 5i를 참조하면, 상기 방법은 CMP 같은 평탄화 공정을 수행하여 버퍼 절연층(210), 게이트 절연층(220), 게이트 배리어 층(230), 게이트 전극층(240), 및 게이트 스페이서(250)를 갖는 게이트 구조체(200)를 형성하는 것을 포함할 수 있다.
도 5j를 참조하면, 상기 방법은 중간 층간 절연층(320)을 형성하고, 소스/드레인 영역들(110)의 일부를 노출하는 컨택 홀들(H)을 형성하는 것을 포함할 수 있다.
도 5k를 참조하면, 상기 방법은 컨택 홀들(H)의 내부를 채우는 컨택 플러그들(410)을 형성하는 것을 포함할 수 있다. 컨택 플러그들(410)을 형성하는 것은 컨택 홀들(H)의 내벽들 및 노출된 소스/드레인 영역들(110)의 표면들 상에 컨택 배리어 층(411)을 형성하고, 및 컨택 홀들(H)을 채우는 컨택 코어층(412)을 형성하는 것을 포함할 수 있다. 이후, CMP 같은 평탄화 공정을 수행하여 컨택 플러그들(410)의 상부 표면들과 중간 층간 절연층(320)의 상부 표면들을 동일하게(co-planar)하는 것을 포함할 수 있다. 컨택 플러그들(410)은 제1 컨택 플러그(410a) 및 제2 컨택 플러그(410b)를 포함할 수 있다.
도 5l을 참조하면, 상기 방법은 중간 층간 절연층(320) 및 컨택 플러그들(410) 상에 스토퍼 층(330) 및 블로킹 패턴(510)을 형성하는 것을 포함할 수 있다. 스토퍼 층(330)은 CVD 공정을 이용하여 형성된 실리콘 질화물을 포함할 수 있다. 블로킹 패턴(510)은 증착 공정 및 포토리소그래피 공정을 수행하여 형성될 수 있다. 블로킹 패턴(510)은 텅스텐 실리사이드(WSi), 티타늄 질화물(TiN), 티타늄 실리사이드 질화물(TiSiN), 탄탈룸 질화물(TaN), 탄탈룸 실리사이드 질화물(TaSiN) 같이 다양한 금속, 금속 합금, 금속 화합물, 금속 실리사이드 및 다결정 실리콘 중 어느 하나를 포함할 수 있다.
도 5m을 참조하면, 상기 방법은 스토퍼 층(330) 및 블로킹 패턴(510) 상에 상부 층간 절연층(340)을 형성하는 것을 포함할 수 있다. 상부 층간 절연층(340)은 실리콘 산화물을 포함할 수 있다.
도 5n을 참조하면, 상기 방법은 제1 점퍼 마스크 패턴(JM1)을 형성하고, 제1 점퍼 마스크 패턴(JM1)을 식각 마스크로 이용하여 상부 층간 절연층(340) 및 스토퍼 층(330)을 식각하여 블로킹 패턴(510)의 상면의 일부 및 제1 컨택 플러그(410a)의 상면을 노출하는 제1 점퍼 홀(JH1)을 형성하는 것을 포함할 수 있다. 제1 점퍼 홀(JH1) 내에서 제1 컨택 플러그(410a)의 상부의 측면들이 노출되도록 중간 층간 절연층(320)이 초과 식각(over-etch)될 수 있다. 제1 점퍼 마스크 패턴(JM1)은 포토레지스트를 포함할 수 있다. 이후, 제1 점퍼 마스크 패턴(JM1)이 제거될 수 있다.
도 5o를 참조하면, 상기 방법은 제1 점퍼 홀(JH1) 내에 충진물(450)을 충진하는 것을 포함할 수 있다. 충진물()은 SOH (spin-on-hardmask) 같은 유기물을 포함할 수 있다. 부가하여, 충진물(450)을 에치-백하여 충진물(450)의 상면과 상부 층간 절연층(340)의 상면을 유사하게 조절하는 것을 더 포함할 수 있다.
도 5p를 참조하면, 상기 방법은 제2 점퍼 마스크 패턴(JM2)을 형성하고, 제2 점퍼 마스크 패턴(JM2)을 식각 마스크로 이용하여 상부 층간 절연층(340) 및 스토퍼 층(330)을 식각하여 블로킹 패턴(510)의 상면의 일부 및 제2 컨택 플러그(410b)의 상면을 노출하는 제2 점퍼 홀(JH2)을 형성하는 것을 포함할 수 있다. 제2 점퍼 홀(JH2) 내에서 제2 컨택 플러그(410b)의 상부의 측면들이 노출되도록 중간 층간 절연층(320)이 초과 식각될 수 있다. 제2 점퍼 마스크 패턴(JM2)도 포토레지스트를 포함할 수 있다. 제1 점퍼 홀(JH1)과 제2 점퍼 홀(JH2)은 공간적으로 중첩될 수 있다.
도 5q를 참조하면, 상기 방법은 제2 점퍼 마스크 패턴(JM2) 및 충진물(450)을 제거하는 것을 포함할 수 있다. 제1 점퍼 홀(JH1) 및 제2 점퍼 홀(JH2)을 포함하는 점퍼 홀(JH)이 형성될 수 있다. 점퍼 홀(JH) 내부에 제1 컨택 플러그(410a)의 상면 및 상부 측면들, 제2 컨택 플러그(410b)의 상면 및 상부 측면들, 및 블로킹 패턴(510)의 전체 상면이 노출될 수 있다.
도 5r을 참조하면, 상기 방법은 점퍼 홀(JH) 내에 점퍼부(420)를 형성하는 것을 포함할 수 있다. 점퍼부(420)를 형성하는 것은 점퍼 홀(JH)의 내벽들 상에 점퍼 배리어 층(421)을 컨포멀하게 형성하고, 점퍼 홀(JH)을 채우는 점퍼 코어층(422)을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상부 층간 절연층(340) 상에 형성된 점퍼 배리어 층(421) 및 점퍼 코어층(422)을 제거하는 것을 포함할 수 있다. 점퍼 배리어 층(421)은 CVD 공정을 통해 형성된 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 기타 배리어용 금속을 포함할 수 있다. 점퍼 코어층(422)은 CVD 공정 또는 도금 공정 등을 통해 형성된 텅스텐, 알루미늄, 구리 같은 금속 또는 금속 합금을 포함할 수 있다. 이 공정을 수행함으로써, 컨택 플러그들(410) 및 점퍼부(420)를 포함하는 점퍼 패턴(400)이 형성될 수 있다.
이후, 도 1b를 참조하면, 상기 방법은 상부 층간 절연층(340) 및 점퍼 패턴(400) 상에 금속 배선층(600) 및 최상부 절연층(350)을 형성하는 것을 포함할 수 있다. 금속 배선층(600)은 점퍼 패턴(400)과 전기적으로 연결될 수 있다. 최상부 절연층(350)은 점퍼 패턴(400)을 덮을 수 있다. 최상부 절연층(350)은 실리콘 산화물을 포함할 수 있다.
도 6a 내지 6c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 형성하는 방법을 설명하는 도 2a의 I-I', II-II', 및 III-III'를 따른 종단면도들이다. 도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 도 5a 내지 5l을 참조하여 설명된 공정들을 수행하여 중간 층간 절연층(320) 및 컨택 플러그들(410) 상에 스토퍼 층(330)을 형성하고, 스토퍼 층(330) 상에 블로킹 패턴(510), 레지스터 패턴(520), 및 퓨즈 패턴(530)을 형성하는 것을 포함할 수 있다. 블로킹 패턴(510), 레지스터 패턴(520), 및 퓨즈 패턴(530)은 동시에 형성될 수 있다. 따라서, 블로킹 패턴(510), 레지스터 패턴(520), 및 퓨즈 패턴(530)은 동일한 물질을 포함할 수 있다.
도 6b를 참조하면, 상기 방법은 도 5k 내지 5q를 참조하여 설명된 공정들을 수행하여, 상부 층간 절연층(340)을 형성하고, 상부 층간 절연층(340)을 관통하여 블로킹 패턴(510), 레지스터 패턴(520), 및 퓨즈 패턴(530)의 상면들을 노출하는 점퍼 홀(JH), 레지스터 컨택 홀들(RH), 및 퓨즈 컨택 홀들(FH)을 형성하는 것을 포함할 수 있다. 도 5n 내지 5p를 다시 참조하여, 레지스터 컨택 홀들(RH) 및 퓨즈 컨택 홀들(FH)은 제1 점퍼 홀(JH1)을 형성하는 공정 또는 제2 점퍼 홀(JH2)을 형성하는 공정 중, 어느 한 공정, 또는 두 공정에서 형성될 수 있다.
도 6c를 참조하면, 상기 방법은 5r을 참조하여 설명된 공정들을 수행하여, 점퍼부(420), 레지스터 컨택 플러그들(525), 및 퓨즈 컨택 플러그들(535)을 형성하는 것을 더 포함할 수 있다. 점퍼부(420), 레지스터 컨택 플러그들(525) 및 퓨즈 컨택 플러그들(535)을 형성하는 것은 점퍼 홀(JH), 레지스터 컨택 홀들(RH) 및 퓨즈 컨택 홀들(FH)의 내벽들 상에 점퍼 배리어 층(421), 레지스터 컨택 배리어 층들(526) 및 퓨즈 컨택 배리어 층들(536)을 컨포멀하게 형성하고, 점퍼 홀(JH), 레지스터 컨택 홀들(RH) 및 퓨즈 컨택 홀들(FH)을 채우는 점퍼 코어층(422), 레지스터 컨택 코어층들(527) 및 퓨즈 컨택 코어층들(537)을 형성하고, 및 CMP 같은 평탄화 공정을 수행하여 상부 층간 절연층(340) 상에 형성된 점퍼 배리어 층(421), 점퍼 코어층(422), 레지스터 컨택 배리어 층들(526), 레지스터 컨택 코어층들(527), 퓨즈 컨택 배리어 층들(536), 및 퓨즈 컨택 코어층들(537)을 제거하는 것을 포함할 수 있다. 점퍼 배리어 층(421), 레지스터 컨택 배리어 층들(526), 및 퓨즈 컨택 배리어 층들(536)은 CVD 공정을 통해 형성된 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 기타 배리어용 금속을 포함할 수 있다. 점퍼 코어층(422), 레지스터 컨택 코어층들(527), 및 퓨즈 컨택 코어층들(537)은 CVD 공정 또는 도금 공정 등을 통해 형성된 텅스텐, 알루미늄, 구리 같은 금속 또는 금속 합금을 포함할 수 있다.
이후, 도 2b를 참조하면, 상기 방법은 상부 층간 절연층(340), 점퍼 패턴(400), 레지스터 플러그들(525), 및 퓨즈 플러그들(535) 상에 금속 배선층(600) 및 최상부 절연층(350)을 형성하는 것을 포함할 수 있다.
도 7a 내지 7e는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다. 도 7a를 참조하면, 상기 방법은, 도 5a 내지 5i를 참조하여 설명된 공정들을 수행하여 트랜지스터 영역(TA) 및 캐퍼시터 영역(CA) 내에 트랜지스터용 예비 게이트 구조체들(200Tp) 및 캐퍼시터 하부 전극용 예비 게이트 구조체(200Cp)를 형성하고, 에치-백 공정을 더 수행하여 게이트 배리어 층들(230) 및 게이트 전극층들(240)을 리세스시키는 것을 포함할 수 있다.
도 7b를 참조하면, 상기 방법은 리세스된 게이트 배리어 층들(230) 및 게이트 전극층들(240) 상에 게이트 캡핑층들(260)을 형성하여, 트랜지스터용 게이트 구조체들(200T) 및 캐퍼시터 하부 전극용 게이트 구조체(200C)를 형성하는 것을 포함할 수 있다. 게이트 캡핑층들(260)을 형성하는 것은 리세스된 게이트 전극층들(250) 상에 전면적으로 캡핑 물질을 형성하고 에치-백 공정을 수행하는 것을 포함할 수 있다.
도 7c를 참조하면, 상기 방법은 하부 층간 절연층(310) 및 게이트 구조체들(200T, 200C) 상에 스토퍼 층(330)을 형성하고, 스토퍼 층(330) 상에 블로킹 패턴(510), 레지스터 패턴(520), 퓨즈 패턴(530), 및 전극 패턴(540)을 형성하는 것을 포함할 수 있다.
도 7d를 참조하면, 상기 방법은 도 5m 내지 5q를 참조하여 설명된 공정들을 수행하여 상부 층간 절연층(340)을 형성하고, 상부 층간 절연층(340)을 관통하여 각각 블로킹 패턴(510), 레지스터 패턴(520), 퓨즈 패턴(530), 및 전극 패턴(540)을 노출하는 점퍼 홀(JH), 레지스터 컨택 홀들(RH), 퓨즈 컨택 홀들(FH), 및 캐퍼시터 컨택 홀(CH)을 형성하는 것을 포함할 수 있다. 레지스터 컨택 홀들(RH), 퓨즈 컨택 홀들(FH), 및 캐퍼시터 컨택 홀(CH)은 제1 점퍼 홀(JH1)을 형성하는 공정 또는 제2 점퍼 홀(J2)을 형성하는 공정 중, 어느 한 공정에서 형성될 수 있다.
도 7e를 참조하면, 상기 방법은 도 5r을 참조하여 설명된 공정들을 수행하여 점퍼 패턴(400), 레지스터 컨택 플러그들(525), 퓨즈 컨택 플러그들(535), 및 캐퍼시터 컨택 플러그(545)를 형성하는 것을 포함할 수 있다.
이후, 도 3b를 더 참조하면, 상기 방법은 상부 층간 절연층(340), 점퍼 패턴(400), 레지스터 컨택 플러그들(525), 퓨즈 컨택 플러그들(535), 및 캐퍼시터 컨택 플러그(545) 상에 금속 배선층(600) 및 최상부 절연층(350)을 형성하는 것을 더 포함할 수 있다.
도 8a 내지 8c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도 3a의 I-I', II-II', III-III', 및 IV-IV'를 따른 종단면도들이다. 도 8a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은 도 5a 내지 5i 및 도 7a 및 7b를 참조하여 설명된 공정들을 수행하여 리세스된 게이트 전극층들(540) 상에 게이트 캡핑층들(260)을 형성하고, 및 하부 층간 절연층(310) 및 게이트 캡핑층들(260) 상에 블로킹 패턴(510), 레지스터 패턴(520), 퓨즈 패턴(530), 및 전극 패턴(540)을 형성하는 것을 포함할 수 있다.
도 8b를 참조하면, 상기 방법은 도 5m 내지 5q 및 7d를 참조하여 설명된 공정들을 수행하여 하부 층간 절연층(310), 블로킹 패턴(510), 레지스터 패턴(520), 퓨즈 패턴(530), 및 전극 패턴(540) 상에 점퍼 홀(JH), 레지스터 컨택 홀들(RH), 퓨즈 컨택 홀들(FH), 및 캐퍼시터 컨택 홀(CH)을 갖는 상부 층간 절연층(340)을 형성하는 것을 포함할 수 있다.
도 8c를 참조하면, 상기 방법은 도 5r 및 7e를 참조하여 설명된 공정들을 수행하여 점퍼 패턴(400), 레지스터 컨택 플러그들(525), 퓨즈 컨택 플러그들(535), 및 캐퍼시터 컨택 플러그(545)를 형성하는 것을 포함할 수 있다.
이후, 도 4를 더 참조하면, 상기 방법은 상부 층간 절연층(340), 점퍼 패턴(400), 레지스터 컨택 플러그들(525), 퓨즈 컨택 플러그들(535), 및 캐퍼시터 컨택 플러그(545) 상에 금속 배선층(600) 및 최상부 절연층(350)을 형성하는 것을 더 포함할 수 있다.
9a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 9a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(2200)은, 모듈 기판(2210) 상에 실장된 프로세서(2220) 및 반도체 소자들(2230)을 포함할 수 있다. 프로세서(220) 또는 반도체 소자들(2230)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 중 적어도 하나를 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다.
도 9b 및 9c는 본 발명의 기술적 사상의 실시예들에 의한 전자 시스템들을 개념적으로 도시한 블록다이어그램이다. 도 9b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2300)은 바디(2310), 디스플레이 유닛(2360), 및 외부 장치(2370)를 포함할 수 있다.
바디(2310)는 마이크로 프로세서 유닛(Micro Processor Unit; 2320), 파워 공급부(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 2350)을 포함할 수 있다. 바디(2310)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 마이크로 프로세서 유닛(2320), 파워 공급부(2330), 기능 유닛(2340), 및 디스플레이 컨트롤 유닛(2350)은 바디(2310)의 상면 또는 내부에 실장 또는 배치될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 내/외부에 디스플레이 유닛(2360)이 배치될 수 있다.
디스플레이 유닛(2360)은 디스플레이 컨트롤 유닛(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 디스플레이 유닛(2360)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 디스플레이 유닛(2360)은 터치 스크린을 포함할 수 있다. 따라서, 디스플레이 유닛(2360)은 입출력 기능을 가질 수 있다.
파워 공급부(2330)는 전류 또는 전압을 마이크로 프로세서 유닛(2320), 기능 유닛(2340), 디스플레이 컨트롤 유닛(2350) 등으로 공급할 수 있다. 파워 공급부(2330)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다.
마이크로 프로세서 유닛(2320)은 파워 공급부(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이 유닛(2360)을 제어할 수 있다. 예를 들어, 마이크로 프로세서 유닛(2320)은 CPU 또는 AP (application processor)를 포함할 수 있다.
기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 기능 유닛(2340)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
마이크로 프로세서 유닛(2320) 또는 기능 유닛(2340)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 9c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(2400)은 버스(2420)를 통하여 데이터 통신을 수행하는 마이크로프로세서(2414), 메모리 시스템(2412) 및 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 CPU 또는 AP를 포함할 수 있다. 전자 시스템(2400)은 마이크로프로세서(2414)와 직접적으로 통신하는 램(2416)을 더 포함할 수 있다. 마이크로프로세서(2414) 및/또는 램(2416)은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 정보를 입력하거나 또는 전자 시스템(2400)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 유저 인터페이스(2418)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다. 마이크로프로세서(2414), 램(2416), 및/또는 메모리 시스템(2412)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다.
도 9d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 무선 디바이스(2500)를 개략적으로 도시한 도면이다. 모바일 무선 디바이스(2500)는 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 디바이스, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 트랜지스터 구조 20: 레지스터 구조
30: 퓨즈 구조 40: 캐퍼시터 구조
100: 기판 110: 소스/드레인 영역
200: 게이트 구조체 210: 버퍼 절연층
220: 게이트 절연층 230: 게이트 배리어 층
240: 게이트 전극층 250: 게이트 스페이서
260: 게이트 캡핑층
215: 희생층 216: 희생 패턴
225: 하드 마스크 층 226: 하드 마스크 패턴
235: 마스크 패턴
200A: 제1 예비 게이트 구조체
200B: 제2 예비 게이트 구조체
200C: 캐퍼시터 하부 전극용 게이트 구조체
200T: 트랜지스터용 게이트 구조체
310: 하부 층간 절연층 320: 중간 층간 절연층
330: 스토퍼 층 340: 상부 층간 절연층
350: 최상부 절연층 400: 점퍼 패턴
410: 컨택 플러그 410H: 컨택 홀
411: 컨택 배리어 층 412: 컨택 코어층
420: 점퍼부 420H: 점퍼 홀
421: 점퍼 배리어 층 422: 점퍼 코어층
450: 충진물
510: 블로킹 패턴 520: 레지스터 패턴
525: 레지스터 컨택 플러그 525H: 레지스터 컨택 홀
526: 레지스터 컨택 배리어 층 527: 레지스터 컨택 코어층
530: 퓨즈 패턴 535: 퓨즈 컨택 플러그
535H: 퓨즈 컨택 홀 536: 퓨즈 컨택 배리어 층
537: 퓨즈 컨택 코어층 540: 전극 패턴
545: 캐퍼시터 컨택 플러그 545H: 캐퍼시터 컨택 홀
546: 캐퍼시터 컨택 배리어 층 547: 캐퍼시터 컨택 코어 층
S: 공간 H: 컨택 홀들
600: 금속 배선층
JM1: 제1 점퍼 마스크 패턴 JM2: 제2 점퍼 마스크 패턴
JH: 점퍼 홀
JH1: 제1 점퍼 홀 JH2: 제2 점퍼 홀
TA: 트랜지스터 영역 RA: 레지스터 영역
FA: 퓨즈 영역 CA: 캐퍼시터 영역

Claims (10)

  1. 트랜지스터 영역을 갖는 기판;
    상기 기판의 상기 트랜지스터 영역 상의 게이트 구조체;
    상기 게이트 구조체를 덮는 제1 층간 절연층;
    상기 제1 층간 절연층 상의 블로킹 패턴; 및
    상기 블로킹 패턴 상에 배치되고, 상기 블로킹 패턴의 상부면 및 양 측면들을 감싸는 점퍼 패턴을 포함하고,
    상기 점퍼 패턴은,
    상기 제1 층간 절연층을 수직으로 관통하여 상기 게이트 구조체의 양쪽에 노출된 상기 기판과 접촉하는 컨택 플러그들; 및
    상기 컨택 플러그들을 전기적으로 연결하는 점퍼부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 블로킹 패턴은 상기 게이트 구조체와 수직으로 중첩하는 반도체 소자.
  3. 제1항에 있어서,
    상기 블로킹 패턴은 상기 점퍼 패턴과 직접적으로 접촉하고, 전도체를 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 층간 절연층 상에 형성되고 실리콘 질화물을 포함하는 스토퍼 층;
    상기 점퍼부의 측면들을 감싸는 제2 층간 절연층; 및
    상기 점퍼부의 상면을 덮는 최상부 절연층을 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 블로킹 패턴은 상기 스토퍼 층 상에 직접적으로 배치되는 반도체 소자.
  6. 제1항에 있어서,
    상기 기판의 레지스터 영역 상에 형성되고 상기 제1 층간 절연층 상에 형성된 레지스터 패턴을 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 기판의 퓨즈 영역 상에 형성되고 상기 블로킹 패턴 및 상기 레지스터 패턴과 동일한 레벨에 위치한 퓨즈 패턴을 더 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 기판의 캐퍼시터 영역 상에 형성되고, 상기 게이트 구조체와 동일한 구조를 갖는 캐퍼시터 하부 전극용 게이트 구조체;
    상기 캐퍼시터 하부 전극용 게이트 구조체의 전도성 게이트 전극층 상의 게이트 캡핑층; 및
    상기 제1 층간 절연층 상에 형성되고 상기 블로킹 패턴과 동일한 물질을 포함하는 전극 패턴을 더 포함하는 반도체 소자.
  9. 기판;
    상기 기판 상의 블로킹 패턴; 및
    상기 기판 상의 점퍼 패턴을 포함하되,
    상기 점퍼 패턴은 상기 블로킹 패턴의 상부면 및 양 측면들을 감싸는 점퍼부, 및 상기 점퍼부로부터 상기 기판을 향하는 방향으로 연장되는 컨택 플러그들을 포함하고,
    상기 컨택 플러그들은 상기 블로킹 패턴의 하부면 보다 낮은 레벨에 위치하는 반도체 소자.
  10. 제9항에 있어서,
    상기 점퍼 패턴은 배리어 층 및 코어 층을 포함하고,
    상기 배리어 층은 상기 점퍼부의 코어 층 및 상기 블로킹 패턴의 상부면 사이에 개재되고, 상기 컨택 플러그들의 코어 층의 측면들 및 상기 블로킹 패턴의 측면들 사이로 연장되며,
    상기 블로킹 패턴은 전도체를 포함하는 반도체 소자.
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