TWI707434B - 半導體封裝及其製造方法 - Google Patents

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TWI707434B
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橋本聖昭
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日商安靠科技日本公司
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Abstract

課題在於提供一種高度可靠性且高度設計自由度之半導體封裝及其製造方法。半導體封裝包含一第一半導體裝置、一第一密封體、一第一配線、一中間緩衝層及一第二密封體。第一半導體裝置設置於一支撐基板上。第一密封體覆蓋前述第一半導體裝置。第一配線設置於前述第一密封體上且連接至前述第一半導體裝置。中間緩衝層覆蓋前述第一配線。第二密封體設置於前述中間緩衝層上。製成前述第一密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異，且製成前述第二密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異。

Description

半導體封裝及其製造方法
本發明係關於一種半導體封裝之實裝技術。特別是有關於一種用以緩和堆疊型半導體封裝之製造流程中所產生之應力之技術，此堆疊型半導體封裝係於支撐基板上堆疊多個半導體裝置。
從前，已知一種半導體封裝構造，係於支撐基板上搭載積體電路晶片等之半導體裝置。如此之半導體封裝一般會採用的構造，為經由被稱為晶粒附著料(die attach)之黏著材，將積體電路晶片等之半導體裝置黏著於支撐基板上，且以密封體(密封用樹脂)覆蓋保護此半導體裝置。
用於半導體封裝之支撐基板，可使用印刷基板、陶瓷基板等各式各樣的基板。由其是近年來，演進有使用金屬基板之半導體封裝之開發。半導體封裝於金屬基板上搭載半導體裝置，且藉由各個半導體裝置以配線連接而構成邏輯電路。此半導體封裝具有電磁屏蔽性優良及散熱特性優良之優點，故以做為具有高度可靠性之半導體封裝而受到注目。而且，如此之半導體封裝還具有高度封裝設計之自由度之優點。
再者，於支撐基板上搭載半導體裝置之構造之場合中，能夠藉由於大型的支撐基板上搭載多個半導體裝置，而於相同處理中製造多個半導體封裝。此場合中形成於支撐基板上之多個半導體封裝，能夠於製造處理終了後分開，而完成個別的半導體封裝。如此於支撐基板上搭載半導體裝置之半導體封裝構造具有高度量產性之優點。
考慮到使用金屬基板做為如此之支撐基板進行量產之場合中，支撐基板於加工處理中必須具有某種程度上的剛性。然而，因發生於製造處理之過程中之翹曲為此剛性引起而難以矯正，故若要於製造處理中避免發生強烈翹曲，從半導體封裝之可靠性之觀點看來，降低內部應力為重大的課題。
特別是近年來，如日本專利公開案2010-278334號公報所示，現正開發於金屬基板上堆疊多個半導體裝置之堆疊型半導體封裝。如此之堆疊型半導體封裝中，仍會於其製造過程中發生問題。第一，由於用以絕緣分離半導體裝置之樹脂層於硬化時會發生內部應力，而具有發生翹曲之問題，因殘留應力而使長期可靠度低下之問題，以及於相異材料所構成之層體之間發生剝離之問題。第二，由於構成半導體封裝之支撐基板、樹脂材料、矽材料、金屬配線等各自的線膨脹率並未配合而會有發生翹曲之問題。
有鑑於上述所提出之問題，本發明以提供一種具高度可靠性及高度設計自由度之半導體封裝為課題。
根據本發明之一實施型態之半導體封裝包含一第一半導體裝置、一第一密封體、一第一配線、一中間緩衝層及一第二密封體。第一半導體裝置設置於一支撐基板上。第一密封體覆蓋前述第一半導體裝置。第一配線設置於前述第一密封體上且連接至前述第一半導體裝置。中間緩衝層覆蓋前述第一配線。第二密封體設置於前述中間緩衝層上。製成前述第一密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異，且製成前述第二密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異。
根據本發明之一實施型態之半導體封裝之製造方法，包含以下步驟。於一支撐基板上配置以一第一密封體覆蓋之一第一半導體裝置。於前述第一密封體上形成連接至前述第一半導體裝置之一第一配線。於前述第一配線 上形成一中間緩衝層。於前述中間緩衝層上形成一第二密封體。製成前述第一密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異，且製成前述第二密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異。
於前述中間緩衝層上更亦可配置受到前述第二密封體覆蓋之至少一第二半導體裝置。多個第二半導體裝置時，亦可並列配置。
而且，於前述第二密封體上更亦可具有連接至前述第二半導體裝置之一第二配線。於前述中間緩衝層與前述第二密封體之間更亦可具有連接至前述第一配線之一第二配線。
另外，根據本發明之一實施型態之半導體封裝包含多個半導體裝置、一第一密封體、一第一配線、一中間緩衝層及一第二密封體。多個半導體裝置配置成於一支撐基板上沿垂直於前述支撐基板之一主面之一方向堆疊。第一密封體覆蓋前述多個半導體裝置。第一配線設置於前述第一密封體上且連接至前述多個半導體裝置之一者。中間緩衝層覆蓋前述第一配線。第二密封體設置於前述中間緩衝層上。製成前述第一密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異，且製成前述第二密封體之絕緣材料與製成前述中間緩衝層之絕緣材料相異。
前述中間緩衝層亦可具有由多個層構成之一層疊構造。另外，於前述中間緩衝層上更亦可包含配置成沿垂直於前述支撐基板之主面之方向堆疊之多個半導體裝置，其中前述第二密封體覆蓋設置於前述中間緩衝層上之多個半導體裝置。
前述多個半導體裝置亦可配置成於一俯視視角中彼此一部分不重疊。
構成前述第一密封體之材料及構成前述第二密封體之材料亦可為相同之絕緣材料。此時，於相同溫度條件下，前述中間緩衝層所使用之材料 所具有之彈性模數(elastic modulus)小於前述第一密封體所具有之彈性模數且小於前述第二密封體所具有之彈性模數。而且，前述中間緩衝層之膜厚可為前述第一密封體之膜厚之十分之一至二分之一。
更亦可設置一基底緩衝層接觸於前述支撐基板。而且，前述半導體裝置亦可配置於前述基底緩衝層上。此時，亦可為一種構造，為於前述基底緩衝層設置有一第一開口部，於前述第一開口部之內側之前述第一密封體設置有一第二開口部，前述第一配線及前述支撐基板經由前述第二開口部連接。
前述中間緩衝層可由於室溫時所具有之彈性模數為2GPa以下且溫度超過攝氏100度時所具有之彈性模數為1GPa以下之材料構成。
可為一種構造，為藉由前述中間緩衝層平坦化前述第一配線所引起之高度差。前述中間緩衝層亦可包含一熱硬化性樹脂。
藉由本發明，而能夠實現高度可靠性且高度設計自由度之半導體封裝。
100、200、300、400、500、600、700、800、801:半導體封裝
11、101、151、201、251、301、351:支撐基板
102、152、202、252、302、352:基底緩衝層
103、105、107、109、153、203、205、253、255、257:層疊體
259、303、307、353、355:層疊體
12a、12b、12c、103a、105a、107a、109a、153a:半導體裝置
1531a、1532a、2031a、2032a、2051a、2052a、2531a:半導體裝置
2532a、2551a、2552a、2571a、2572a、2591a、2592a:半導體裝置
3031a、3032a、3033a、3034a、3071a、3072a、3073a:半導體裝置
3074a、353a、355a:半導體裝置
13a、13b、13c、103b、105b、107b、109b、110、112:密封體
153b、156、2031b、2032b、2051b、2052b、206:密封體
2531b、2532b、2551b、2552b、2571b、2572b、2591b:密封體
2592b、260、303b、307b、308、353b、355b、356:密封體
103c、105c、107c、109c、111、113、153c、155、157:配線
203c、205c、207、253c、255c、257c、259c、261:配線
303c、305、307c、309、353c、355c、357:配線
104、106、108、154、204、254、256、258、304、306:中間緩衝層
354:中間緩衝層
14、114、158、208、262、310、358:阻焊層
15、115、159、209、263、311、359:外部端子
401、402:虛線
圖1為本發明之第一實施型態中之半導體封裝之外觀圖。
圖2為本發明之第一實施型態中之半導體封裝之剖面圖。
圖3A及圖3B繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖4A及圖4B繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖5A及圖5B繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖6A及圖6B繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖7繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖8繪示本發明之第一實施型態中之半導體封裝之製造流程之圖。
圖9為本發明之第二實施型態中之半導體封裝之剖面圖。
圖10為本發明之第三實施型態中之半導體封裝之剖面圖。
圖11為本發明之第四實施型態中之半導體封裝之剖面圖。
圖12為本發明之第五實施型態中之半導體封裝之剖面圖。
圖13為本發明之第六實施型態中之半導體封裝之剖面圖。
圖14為本發明之第七實施型態中之半導體封裝之剖面圖。
圖15A及圖15B為本發明之第八實施型態中之半導體封裝之剖面圖。
以下，關於本發明之一實施型態中之半導體封裝，將一邊參照圖式一邊詳細說明。以下所示之實施型態為本發明之實施型態之一範例，而並非將本發明限定於此些實施型態。
而且，以本實施型態所參照之圖式中，具有如下之場合：同一部分或具有同樣功能之部分將附上相同符號或類似符號(僅於數字之後附上a、b等之符號)，且將省略如此反覆的說明。再者，也具有如下之場合：圖式之尺寸比例為了說明的便利而與實際的比例相異，以及結構之一部分自圖式省略。
再者，本說明書中之所謂之「上」，為以支撐基板之主面(配置半導體裝置之表面)為基準指向所對應之位置，而從支撐基板之主面遠離之方向為「上」。圖2以後之圖式中，於觀看紙面時之上方為所謂之「上」。而且，所謂之「上」，包含接觸於物體之上之場合，也包含位於物體上方而不與之接觸之場合。關於「下」也同樣地，接近支撐基板之主面之方向為「下」。
以下將說明第一實施型態之封裝外觀。
圖1為本發明之第一實施型態中之半導體封裝100之外觀圖。圖1之前部繪示有用以表示內部結構之外觀之剖面圖。
圖1中，於支撐基板11上配置有半導體裝置12a、12b及12c。各半 導體裝置12a、12b及12c以分別受到密封體13a、13b及13c覆蓋之狀態配置於支撐基板11上。換言之，於支撐基板11上配置有交互堆疊半導體裝置12a、12b及12c與密封體13a、13b及13c之一構造體。更進一步，於密封體13c上配置阻焊層14及外部端子15，以構成堆疊型半導體封裝100。
如此一來，於本實施型態中之堆疊型半導體封裝100之構造，為使用支撐基板11做為基體，且藉由以樹脂構成之多個密封體13a、13b及13c之覆蓋以保護所堆疊的多個半導體裝置12a、12b及12c避開外部氣體。而且，本實施型態之半導體封裝100具有一特徵，要點在於密封體與密封體之間設置用以抑制於此界面產生之內部應力之應力緩和層。關於其細節，以下將使用更具體的剖面圖加以說明。
以下將說明第一實施型態之封裝構造。
圖2為用以詳細說明之前使用圖1說明之半導體封裝100之構造之一部分之剖面圖。於此，使用金屬基板做為支撐基板101。於使用金屬基板做為支撐基板101之場合中，可使用不鏽鋼等之鐵合金基板或銅合金基板等之金屬基板。當然地，限定於金屬基板並非必要，亦能夠依據用途或成本，而使用矽基板、玻璃基板、陶瓷基板、有機樹脂基板等。
於支撐基板101上，設置有緩和支撐基板101與密封體103b之間之內部應力之絕緣層(本說明書中稱為「基底緩衝層」)102。基底緩衝層102為設置成用以緩和支撐基板101與密封體103b之間所產生之內部應力。換言之，基底緩衝層102所扮演之角色，為降低支撐基板101之物性數值及密封體103b之物性數值之差異所引起之內部應力(於支撐基板101與密封體103b之邊境界面所產生之應力)。
因此，使用做為基底緩衝層102之絕緣層，優選為此絕緣層所具有之彈性模數小於支撐基板101及密封體103b之彈性模數。於本實施型態中之半 導體封裝100中，可使用膜厚為10~200微米(μm)之熱硬化性樹脂或熱塑性樹脂(例如環氧(epoxy)系樹脂)做為基底緩衝層102。而且，亦可使用含有高熱傳導率無機材料或金屬填充物之樹脂材料。
而且，於本實施型態中，雖然顯示了設有接觸於支撐基板101之基底緩衝層102之範例，但亦能夠省略基底緩衝層102。
於基底緩衝層102上，可經由未繪示之黏著材(晶粒附著料)設置半導體裝置103a。黏著材可為公知之黏著支撐基板及半導體裝置之黏著材(於此為黏著基底緩衝層102及半導體裝置103a之黏著材)，例如可使用晶粒附著膜。
此外，雖於本實施型態中使用黏著材黏著半導體裝置103a，亦能夠不使用黏著材而於基底緩衝層102上直接設置半導體裝置103a。此場合中，可使用樹脂材料做為基底緩衝層102，於硬化此樹脂材料前配置半導體裝置103a，之後再硬化。
半導體裝置103a可為積體電路晶片或大規模積體電路晶片(large scaled integration chip，LSI chip)等之半導體元件。經過公知之切割流程及晶粒接合(die bonding)後，再配置於基底緩衝層102上。此外，於圖2中雖然顯示了於支撐基板101上之一個層疊體103、105、107或109中配置一個半導體裝置103a、105a(圖4B)、107a(圖5B)或109a(圖6B)之範例，但實際上亦能夠於支撐基板101上之一個層疊體103、105、107或109中更並列配置多個半導體裝置。藉此能夠提升量產性。舉例而言，於尺寸為500公釐(mm)×400公釐之大型基板上亦可配置全數500個以上之半導體裝置。
密封體103b覆蓋半導體裝置103a之上面及側面而保護半導體裝置103a避開外部環境。雖能夠使用環氧系樹脂做為密封體103b，亦可使用其他公知的密封用樹脂。
於密封體103b之上設置配線103c。於此，可使用銅配線做為配線103c。當然地，並非限於銅，只要是能夠確保良好地電性連接於半導體裝置之材料，亦可使用鋁或銀等之公知的任何材料。而且，圖2中，雖然僅對一個圖案標示符號為配線103c，但由圖2可知，亦可於相同層形成更多的配線。
於本實施型態中，以上所說明之由半導體裝置103a、密封體103b及配線103c所構成之構造體稱為層疊體103。亦即，本說明書中，集合半導體裝置、覆蓋此半導體裝置之密封體及設置於此密封體上之配線，而以所謂之「堆疊體」之單位進行處理。
於配線103c上(亦即層疊體103上)，設置有緩和密封體與密封體之間之內部應力之絕緣層(本說明書中稱為「中間緩衝層」)104。中間緩衝層104可使用與密封體103b或後述之密封體105b相異之材料，具體而言，可使用於相同溫度條件下與密封體103b或密封體105b相比所具有之彈性模數較小之絕緣層。舉例而言，可使用室溫區域時所具有之彈性模數為2GPa以下且溫度區域超過攝氏100度時所具有之彈性模數為1GPa以下之絕緣材料。於各溫度區域設定彈性模數之上限的理由，是因為若是超過這些上限值時，中間緩衝層104會過硬而使得做為應力緩和層之功能變得低落。
亦即，為了於室溫中即使具有某種程度之硬度(即使彈性模數變大)也能充分具有做為應力緩和層之功能，中間緩衝層104之彈性模數至少要在2GPa以下為佳。另一方面，熱硬化性樹脂之硬化溫度(攝氏170度左右)附近等超過攝氏100度之溫度區域(優選為超過攝氏150度之溫度區域)中，中間緩衝層104之彈性模數為1GPa以下。若在如此高溫區域中彈性模數在1GPa以上，則會有無法做為應力緩和層之功能的疑慮。
此外，雖然彈性模數愈小做為應力緩和層之功能愈強，但若是彈性模數過小則流動性會變得極大，而恐怕無法再維持層體的形狀。因此，於 本實施型態中，雖然並未特別設定彈性模數之下限，但彈性模數之條件為從室溫至攝氏260度(後述之回焊溫度)之範圍內能夠維持形狀之範圍。
於本實施型態中，於配線103c上之中間緩衝層104之膜厚以控制於15~20μm之膜厚為佳。僅就應力緩和之目的而言，中間緩衝層104之厚度愈厚愈有效果。然而，由於彈性模數愈小之材料可謂為線膨脹係數(CTE)愈大之材料，故若是將具有大的線膨脹係數之中間緩衝層104設置得很厚，則於之後形成導電通孔(via，接觸孔(contact hole))時恐怕會影響導電通孔的可靠性。舉例而言，故若是將中間緩衝層104設置得很厚時，會因垂直方向之伸縮而破壞導電通孔底部之接合面，或發生導電通孔頂部方向及內側方向與配線圖案斷線之問題。
因此，中間緩衝層104之膜厚，於能夠平坦化配線103c之範圍內為愈薄愈好。舉例而言，優選為相對於密封體103b之膜厚之十分之一至二分之一(較佳為四分之一至二分之一)之厚度。中間緩衝層104之膜厚為密封體103b之十分之一之程度的場合中，能夠確保可靠性，同時能夠小型化半導體封裝100。然而，由於膜厚愈薄則應力緩和效果相對較差，故於重視應力緩和效果的場合中，為了實現半導體封裝100之小型化與可靠性之提升之良好平衡，而以確保四分之一至二分之一之程度之膜厚為佳。
而且因此，中間緩衝層104所使用之絕緣材料之線膨脹係數亦可謂以大於密封體所具有之線膨脹係數為佳，其中此密封體構成設置於中間緩衝層104上之層疊體105。於本實施型態中，由於中間緩衝層104使用彈性模數小的絕緣層，結果變成使用線膨脹係數大的絕緣層。
形成具有如上之物性數值之中間緩衝層104時，優選為使用環氧系、苯酚(phenol)系或聚醯亞胺(polyimide)系之樹脂或對於金屬具有充分附著力之樹脂材料。所謂「充分附著力」為對於溫度、濕度及機械應力之一般半 導體封裝100可靠性試驗中不會發生剝離之程度的附著力。
而且，使用於中間緩衝層104之樹脂材料，優選為於硬化前具備充分的流動性而能夠平坦化配線103c所引起之高度差的材料。特別是因於半導體封裝100中必須形成數十μm之膜厚之絕緣層，故優選為使用於厚度方向能夠均勻硬化之熱硬化性樹脂。中間緩衝層104亦可使用滿足上述物性數值之任何樹脂材料。
再者一般而言，由於比起產生於金屬基板與密封體之間之內部應力，產生於密封體彼此之間之內部應力較小，故中間緩衝層104之彈性模數亦可大於基底緩衝層102之彈性模數。
於中間緩衝層104上依序堆疊配置層疊體105、中間緩衝層106、層疊體107、中間緩衝層108及層疊體109。如此一來，於本實施型態中之半導體封裝100之構造，為藉由於每個層疊體設置中間緩衝層，而緩和於層疊體與層疊體之間亦即密封體與密封體之間之界面所產生之內部應力。
其中，雖參照圖3A至圖8並後述，層疊體105、層疊體107及層疊體109分別由半導體裝置105a、107a、109a、密封體105b、107b、109b以及配線105c、107c、109c構成。於此，雖然例示堆疊配置層疊體至四層，但並非必須限定為此數量，可堆疊配置更少的層數，也可堆疊配置更多的層數。
圖2中，中間緩衝層106及中間緩衝層108分別可用與中間緩衝層104相同之材料構成。而且密封體105b(圖4B)、密封體107b(圖5B)、密封體109b(圖6B)分別亦能夠用與密封體103b相同之材料構成。當然地，中間緩衝層及各密封體並非限定於此，其彈性模數亦可相異，且膜厚亦可相異。
於層疊體109上設置密封體110、配線111、密封體112及配線113。然而，於本實施型態中，雖於層疊體109之上方設置由配線111及配線113構層之雙層構造之配線層，但亦能夠增減配線的層數而可依據需求適宜決定配 線的層數。
於配線113上設置阻焊層114，且於配線113上經由開口部設置外部端子(於本實施型態中為焊料球)115。阻焊層114可使用與密封體103b等之其他的密封體相同之材質。由於阻焊層114會直接與外部氣體接觸，而亦可使用做為保護膜之功能性更為優良之材料。而且，於以焊料球構成外部端子115之場合中，可藉由攝氏260度左右之回焊處理形成外部端子115。當然地，並非限定於焊料球，而能夠使用針狀或平面狀之電極端子做為外部端子115。亦即本實施型態中之半導體封裝100亦可為球柵陣列(ball grid array，BGA)、線柵陣列(line grid array，LGA)、針柵陣列(pin grid arrya，PGA)或其他任何類型的半導體封裝。關於此點，於此後的實施型態中也同樣如此。
以下將說明第一實施型態之製造流程。
圖3A至圖8繪示本發明之第一實施型態中之半導體封裝100之製造流程之圖。
首先於圖3A中，於支撐基板101上形成做為應力緩和層之功能的基底緩衝層102。於此，雖可使用鐵合金之不鏽鋼基板(SUS基板)做為支撐基板101，但只要是具有某種程度剛性的基板，亦可為由其他材料構成之基板。舉例而言，可為玻璃基板、矽基板、陶瓷基板或有機基板。
可使用絕緣層做為基底緩衝層102，此絕緣層所具有之彈性模數小於支撐基板101及之後形成之密封體103b。於本實施型態中之半導體封裝100中，基底緩衝層102可使用膜厚為10~200μm之熱硬化性樹脂。
形成基底緩衝層102之後，於基底緩衝層102之上黏著半導體裝置103a。其中，圖3A中雖未繪示，但可使用黏著材(晶粒附著料)黏著半導體裝置103a。具體而言，首先於晶圓上藉由公知的半導體處理做出多個半導體裝置(半導體元件)，再於晶粒附著膜貼附至半導體裝置之狀態下進行背部研磨 (back grind)流程(薄化晶圓厚度之流程)。之後，藉由切割流程個別分割多個半導體裝置，切開各處晶粒附著料後於基底緩衝層102上黏著多個半導體裝置103a。
接著，如圖3B所示，以覆蓋半導體裝置103a之方式形成密封體103b。能夠使用環氧系樹脂、苯酚系樹脂及聚醯亞胺系樹脂之一者做為密封體103b。可為熱硬化性樹脂，亦可為光硬化性樹脂。而且，密封體103b可使用網版印刷法、旋塗法等公知之任何塗布方法。
形成密封體103b後，接下來藉由公知的光微影技術對密封體103b進行圖案化以於必要位置形成開口部之後，藉由公知的成膜技術及光微影技術或公知的雷射加工技術形成配線103c。前述之開口部用以連接配線103c及半導體裝置103a。
因此，能夠為如圖3B所示之構造，此構造為於支撐基板101上配置由半導體裝置103a、密封體103b及配線103c構成之層疊體103。
接下來，如圖4A所示，以覆蓋配線103c之方式形成中間緩衝層104。如同前述，中間緩衝層104所使用之絕緣層之彈性模數小於密封體103b及之後形成之密封體105b。於本實施型態中，中間緩衝層104所使用熱硬化性的樹脂材料，於室溫區域時所具有之彈性模數為2GPa以下，且溫度區域超過攝氏100度時所具有之彈性模數為1GPa以下。
更進一步，於本實施型態中，可藉由公知之塗布法將樹脂材料塗布於配線103c上之後，藉由熱硬化使樹脂材料硬化，以形成中間緩衝層104。藉由使用於塗布階段具備充分流動性之樹脂材料，而能夠平坦化由配線103c引起之高度差。之後於中間緩衝層104上形成半導體裝置105a時，此平坦化所帶來的效果能夠薄化黏著材(晶粒附著料)。
接下來，如圖4B所示，於中間緩衝層104上設置半導體裝置 105a、密封體105b及配線105c。因此如圖4B所示，於支撐基板101上配置由半導體裝置105a、密封體105b及配線105c構成之層疊體105。關於層疊體105之具體配置方法，因與層疊體103相同，故在此省略詳細說明。
接下來，如圖5A所示，以覆蓋配線105c之方式形成中間緩衝層106。與中間緩衝層104同樣地，中間緩衝層106所使用之絕緣層之彈性模數小於密封體105b及之後形成之密封體107b。本實施型態中，中間緩衝層106所使用熱硬化性的樹脂材料，於室溫區域時所具有之彈性模數為2GPa以下，且溫度區域超過攝氏100度時所具有之彈性模數為1GPa以下。於本實施型態中，亦可藉由公知之塗布法將樹脂材料塗布於配線105c上之後，藉由熱硬化使樹脂材料硬化，以形成中間緩衝層106。
接下來，如圖5B所示，於中間緩衝層106上設置半導體裝置107a、密封體107b及配線107c。因此如圖5B所示，於支撐基板101上配置由半導體裝置107a、密封體107b及配線107c構成之層疊體107。關於層疊體107之具體配置方法，因與層疊體103相同，故在此省略詳細說明。
更進一步，如圖6A所示，以覆蓋配線107c之方式形成中間緩衝層108。與中間緩衝層104同樣地，中間緩衝層108所使用之絕緣層之彈性模數小於密封體107b及之後形成之密封體109b。本實施型態中，中間緩衝層108所使用熱硬化性的樹脂材料，於室溫區域時所具有之彈性模數為2GPa以下，且溫度區域超過攝氏100度時所具有之彈性模數為1GPa以下。於本實施型態中，亦可藉由公知之塗布法將樹脂材料塗布於配線107c上之後，藉由熱硬化使樹脂材料硬化，以形成中間緩衝層108。
接下來，如圖6B所示，於中間緩衝層108上設置半導體裝置109a、密封體109b及配線109c。因此如圖6B所示，於支撐基板101上配置由半導體裝置109a、密封體109b及配線109c構成之層疊體109。關於層疊體109之具體配 置方法，因與層疊體103相同，故在此省略詳細說明。
如上所述，於支撐基板101上形成層疊體103、層疊體105、層疊體107及層疊體109後，如圖7所示，於配線109c上形成密封體110。然後，藉由公知的成膜技術及光微影技術形成配線111。於本實施型態中，更於配線111上形成密封體112，且於密封體112上形成配線113。
最後，如圖8所示，於配線113上設置阻焊層114，且形成連接至配線113之外部端子(於本實施型態中為焊料球)115。此些阻焊層114及外部端子115之形成方法，可使用公知的方法。於此，可藉由攝氏260度之回焊處理進行焊料球之形成。亦即本實施型態中之半導體封裝100亦可為BGA(球柵陣列)、LGA(線柵陣列)、PGA(針柵陣列)或其他任何類型的半導體封裝。
之後，雖於此並未繪示，但可藉由公知之切割流程切斷各處支撐基板101以個別分開半導體裝置。如上所述，形成多個半導體封裝100。
經過以上所述之製造流程，而完成如圖1及圖2所示之本發明之半導體封裝100。本實施型態之半導體封裝100中，密封體絕緣分離各個半導體裝置，藉由密封體彼此之間設置做為應力緩和層功能之中間緩衝層之構造，而能夠降低密封體硬化時所發生之內部應力，且能夠極力防止翹曲的發生、防止殘留應力導致之長期可靠性低下及防止相異材料所構成之層體之間發生剝離等問題。更進一步，還能夠降低由於構成半導體封裝之支撐基板、樹脂材料、矽材料、金屬配線等各自的線膨脹率並未配合而造成之翹曲問題。
因此，根據本實施型態，即使不大幅變更製造流程，也能夠實現高度可靠性之半導體封裝。而且藉此，能夠擴展材料及構造的選擇幅度，而能夠實現高度設計自由度之半導體封裝。
以下將說明第二實施型態。
圖9顯示本發明之第二實施型態中之半導體封裝200之構造之一 部分之剖面圖。第二實施型態中之半導體封裝200，為於中間緩衝層上直接設置配線之構造。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
於圖9中，於支撐基板151上設置基底緩衝層152，且於基底緩衝層152上配置由半導體裝置153a、密封體153b及配線153c構成之層疊體153。配線153c經由設置於密封體153b之開口部而連接至半導體裝置153a。而且，於本實施型態中，雖然例示支撐基板151上接觸設置基底緩衝層152，但亦能夠省略基底緩衝層152。
於層疊體153上設置做為應力緩和層之中間緩衝層154。於本實施型態中，可藉由公知的光微影技術或雷射加工技術，對中間緩衝層154設置多個開口部。接下來，於中間緩衝層154之上令配線155經由前述之開口部而連接至配線153c。而且，於中間緩衝層154之上且未配置配線155之空間中，能夠設置其他的半導體裝置，亦能夠設置電阻器、電感器、電容器等被動元件。
於配線155上設置密封體156。此時，於本實施型態中，由於存在有中間緩衝層154，故密封體153b及密封體156不會直接接觸，而亦能夠降低產生於界面之內部應力。於密封體156形成開口部，再令設置於密封體156上之配線157經由此開口部而連接至配線155。
於配線157上設置阻焊層158及外部端子159。於本實施型態中，雖然配線157為最終配線，但亦可設置更多配線。
以上所說明之第二實施型態中之半導體封裝200，於中間緩衝層154上設置第二配線155。因此，藉由中間緩衝層與密封體之間有效利用做為配線層，而除了第一實施型態所說明之效果以外，還能夠實現更加高度積體化之半導體封裝。
以下將說明第三實施型態。
圖10顯示本發明之第三實施型態中之半導體封裝300之構造之一部分之剖面圖。第三實施型態中之半導體封裝300與第二實施型態中之半導體封裝200相比，於基底緩衝層上並列配置多個半導體裝置之要點相異。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
於圖10中，於支撐基板151上設置基底緩衝層152，且於基底緩衝層152上並列配置半導體裝置1531a及半導體裝置1532a。於本實施型態中，雖然例示配置二個半導體裝置，但亦可配置更多個半導體裝置。而且，於本實施型態中，雖然例示支撐基板151上接觸設置基底緩衝層152，但亦能夠省略基底緩衝層152。
再者，層疊體153由半導體裝置1531a、半導體裝置1532a、密封體153b及配線153c構成。配線153c經由設置於密封體153b之開口部而連接至半導體裝置1531a及半導體裝置1532a。其中，配線153c亦可設置成電性連接至半導體裝置1531a及半導體裝置1532a。
於層疊體153上設置做為應力緩和層之中間緩衝層154。於本實施型態中，可藉由公知的光微影技術或雷射加工技術，對中間緩衝層154設置多個開口部。接下來，於中間緩衝層154之上令配線155經由前述之開口部而連接至配線153c。而且，於中間緩衝層154之上且未配置配線155之空間中，能夠設置其他的半導體裝置，亦能夠設置電阻器、電感器、電容器等被動元件。
於配線155上設置密封體156。此時，於本實施型態中，由於存在有中間緩衝層154，故密封體153b及密封體156不會直接接觸，而亦能夠降低產生於界面之內部應力。於密封體156形成開口部，再令設置於密封體156上之配線157經由此開口部而連接至配線155。
於配線157上設置阻焊層158及外部端子159。於本實施型態中，雖然配線157為最終配線，但亦可設置更多配線。
以上所說明之第三實施型態中之半導體封裝300，於基底緩衝層152上並列配置多個半導體裝置1531a、1532a。因此，能夠提升基底緩衝層上之半導體裝置之積體密度，而除了第一實施型態及第二實施型態所說明之效果以外，還能夠實現更加高度積體化之半導體封裝。
以下將說明第四實施型態。
圖11顯示本發明之第四實施型態中之半導體封裝400之構造之一部分之剖面圖。第四實施型態中之半導體封裝400之構造，為於每個層疊體設置中間緩衝層，此層疊體由堆疊多個半導體裝置構成。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
於圖11中之配置，為於支撐基板201上設置基底緩衝層202，於基底緩衝層202上沿垂直於支撐基板201之一主面之一方向堆疊半導體裝置2031a及2032a。而且，於本實施型態中，雖然例示支撐基板201上接觸設置基底緩衝層202，但亦能夠省略基底緩衝層202。
再者，半導體裝置2031a及2032a配置成於一俯視視角(從垂直於支撐基板201之主面之方向觀看半導體封裝400)中彼此一部分不重疊。如此一來，藉由半導體裝置彼此錯位配置，而能夠露出各個半導體裝置之端子部，進而能夠對任何半導體裝置電性連接。此場合中，若是相鄰的半導體裝置為相同尺寸，則可為彼此錯位之位置，若是不同尺寸，則可將較小的半導體裝置配置在上面，以避開下面的半導體裝置之端子部。
半導體裝置2031a及2032a可分別由密封體2031b及2032b覆蓋。如此一來，本實施型態中之半導體封裝400中，層疊體203之構成，可為沿垂直於 支撐基板201之主面之方向設置之多個半導體裝置2031a及2032a、多個密封體2031b及2032b及配線203c。
而且，於本實施型態中之構造，雖為配置半導體裝置之後以密封體覆蓋此半導體裝置再堆疊下一個半導體裝置，但亦可為堆疊多個半導體裝置之後再集中一次以密封體覆蓋之構造。如此之場合中，可對堆疊多層半導體裝置之構造體塗布流動性高的樹脂材料，再硬化此樹脂材料以成為密封體。於此後的層疊體也同樣如此。
層疊體203之上，設置做為應力緩和層之中間緩衝層204。此時，中間緩衝層204之膜厚可為密封體2031b及2032b之總和膜厚之十分之一至二分之一(較佳為四分之一至二分之一)。本實施型態中，因一個層疊體中以沿著垂直方向堆疊之狀態而含有二個半導體裝置，故於堆疊二層密封體上配置中間緩衝層。因此，為了緩和因堆疊二層密封體而產生之內部應力，故所設置之中間緩衝層之厚度比於設置一層密封體上時更厚則較有效果。然而，如前所述，因中間緩衝層於過厚時恐會損害導電通孔之可靠性，故取在上述之十分之一至二分之一(較佳為四分之一至二分之一)之範圍內為佳。
於中間緩衝層204上，設置由多個半導體裝置2051a及2052a、多個密封體2051b及2052b及配線205c構成之層疊體205。此時，於本實施型態中，由於存在有中間緩衝層204，故密封體2032b及密封體2051b不會直接接觸，而亦能夠降低產生於界面之內部應力。
於密封體2051b及密封體2052b形成開口部，再令設置於密封體2052b上之配線205c經由此開口部而連接至配線203c。藉此，結構成為半導體裝置2031a與半導體裝置2051a電性連接，且半導體裝置2032a與半導體裝置2052a電性連接。當然地，並非限定為此種結構，半導體裝置2031a與半導體裝置2052a亦可電性連接，或半導體裝置2032a與半導體裝置2051a亦可電性連接。
層疊體205上設置密封體206及配線207，再於其上設置阻焊層208及外部端子209。本實施型態中，雖然配線207為最終配線，但亦可設置更多配線。
以上所說明之第四實施型態中之半導體封裝400具有多個層疊體，此層疊體之結構為沿垂直於支撐基板201之主面之方向堆疊之多個半導體裝置、覆蓋此些半導體裝置之密封體及設置於此密封體上且連接至多個半導體裝置之一者之配線。接著，結構可為於每個層疊體設置中間緩衝層。換言之，結構可為層疊體與層疊體之間設置中間緩衝層。
其中，本實施型態之結構之場合中，例如密封體2031b與密封體2032b之間或密封體2051b與密封體2052b之間會發生內部應力。因此，從應力緩和的觀點看來，結構亦可為於這些之間設置中間緩衝層。
然而，此場合中，僅增加中間緩衝層之份量，也會增加最終半導體封裝之厚度。因此，如本實施型態中，可謂結構較佳為起碼於有配線存在的層體(亦即層疊體與層疊體之間)設置中間緩衝層。此結構之場合中，因位於配線上之中間緩衝層之膜厚份量而抑制實質上厚度的增加，故結構能降低配線引起之高度差且亦能達到應力緩和。因此，本實施型態中之半導體封裝400除了第一實施型態所說明之效果以外，還能夠達到半導體封裝之小型化，且能夠實現更加高度積體化之半導體封裝。
以下將說明第五實施型態。
圖12顯示本發明之第五實施型態中之半導體封裝500之構造之一部分之剖面圖。第五實施型態中之半導體封裝500之構造，為堆疊多個層疊體並於每個層疊體設置中間緩衝層，此層疊體由堆疊多個半導體裝置構成。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
於圖12中之配置，為於支撐基板251上設置基底緩衝層252，於基底緩衝層252上沿垂直於支撐基板251之一主面之一方向堆疊半導體裝置2531a及2532a。而且，於本實施型態中，雖然例示支撐基板251上接觸設置基底緩衝層252，但亦能夠省略基底緩衝層252。
再者，半導體裝置2531a及2532a配置成於一俯視視角(從垂直於支撐基板251之主面之方向觀看半導體封裝500)中彼此一部分不重疊。如此一來，藉由半導體裝置彼此錯位配置，而能夠露出各個半導體裝置之端子部，進而能夠對任何半導體裝置電性連接。此場合中，若是相鄰的半導體裝置為相同尺寸，則可為彼此錯位之位置，若是不同尺寸，則可將較小的半導體裝置配置在上面，以避開下面的半導體裝置之端子部。
半導體裝置2531a及2532a可分別由密封體2531b及2532b覆蓋。如此一來，本實施型態中之半導體封裝500中，層疊體253之構成，可為沿垂直於支撐基板251之主面之方向設置之多個半導體裝置2531a及2532a、多個密封體2531b及2532b及配線253c。
而且，於本實施型態中之構造，雖為配置半導體裝置之後以密封體覆蓋此半導體裝置再堆疊下一個半導體裝置，但亦可為堆疊多個半導體裝置之後再集中一次以密封體覆蓋之構造。如此之場合中，可對堆疊多層半導體裝置之構造體塗布流動性高的樹脂材料，再硬化此樹脂材料以成為密封體。於此後的層疊體也同樣如此。
層疊體253之上，設置做為應力緩和層之中間緩衝層254。此時，根據與第四實施型態同樣的理由，中間緩衝層254之膜厚優選為密封體2531b及2532b之總和膜厚之十分之一至二分之一(較佳為四分之一至二分之一)。關於此點，與此後所說明的中間緩衝層有關的情形亦同樣如此。
於中間緩衝層254上，設置由多個半導體裝置2551a及2552a、多 個密封體2551b及2552b及配線255c構成之層疊體255。此時，於本實施型態中，由於存在有中間緩衝層254，故密封體2532b及密封體2551b不會直接接觸，而亦能夠降低產生於界面之內部應力。
於密封體2551b及密封體2552b形成開口部，再令設置於密封體2552b上之配線255c經由此開口部而連接至配線253c。藉此，結構成為半導體裝置2531a與半導體裝置2551a電性連接，且半導體裝置2532a與半導體裝置2552a電性連接。當然地，並非限定為此種結構，半導體裝置2531a與半導體裝置2552a亦可電性連接，或半導體裝置2532a與半導體裝置2551a亦可電性連接。
於配線255c之上設置第二層之中間緩衝層256。此時，中間緩衝層256不僅能夠平坦化由配線255c引起之高度差，亦能夠平坦化設置於前述密封體2551b及密封體2552b之開口部所引起之高度差。藉此，即使於設置有連接層疊體彼此之配線之場合中，中間緩衝層因擔負了應力緩和功能與平坦化功能，而能夠抑制半導體封裝整體之厚度。
中間緩衝層256上，設置由多個半導體裝置2571a及2572a、多個密封體2571b及2572b及配線257c構成之層疊體257。此時，於本實施型態中，由於存在有中間緩衝層256，故密封體2552b及密封體2571b不會直接接觸，而亦能夠降低產生於界面之內部應力。
於配線257c之上設置第三層之中間緩衝層258。此時，中間緩衝層258不僅能夠平坦化由配線257c引起之高度差，亦能夠平坦化設置於前述密封體2571b及密封體2572b之開口部所引起之高度差。
中間緩衝層258上，設置由多個半導體裝置2591a及2592a、多個密封體2591b及2592b及配線259c構成之層疊體259。此時，於本實施型態中，由於存在有中間緩衝層258，故密封體2572b及密封體2591b不會直接接觸，而亦能夠降低產生於界面之內部應力。
層疊體259上設置密封體260及配線261，再於其上設置阻焊層262及外部端子263。本實施型態中，雖然配線261為最終配線，但亦可設置更多配線。
以上所說明之第五實施型態中之半導體封裝500具有多個層疊體，此層疊體之結構為沿垂直於支撐基板251之主面之方向堆疊之多個半導體裝置、覆蓋此些半導體裝置之密封體及設置於此密封體上且連接至多個半導體裝置之一者之配線。接著，結構可為於每個層疊體設置中間緩衝層。換言之，結構可為層疊體與層疊體之間設置中間緩衝層。
其中，本實施型態之結構之場合中，如第四實施型態中所說明，結構亦可為於構成各個層疊體之密封體(例如密封體2531b與密封體2532b)之間設置中間緩衝層。然而，從達成半導體封裝之小型化的觀點看來，結構亦可為於每個層疊體設置中間緩衝層。
其中，如本實施型態中之半導體封裝500堆疊有三層以上之層疊體之構造的場合中，雖為設置多個中間緩衝層之結構，接近支撐基板251附近之中間緩衝層亦能夠具有小的彈性模數。做為如此之層疊構造體之場合中，由於從支撐基板附近的位置向上堆疊而累積內部應力，故內部應力(累積應力)有愈下方愈大的傾向。因此舉例而言，優選為與中間緩衝層254、256及258之彈性模數相比，基底緩衝層252之彈性模數為最小的。更進一步，隨著中間緩衝層258、中間緩衝層256、中間緩衝層254往下方配置，彈性模數亦可設定成逐漸變小。
以上所說明之本實施型態中之半導體封裝500除了第一實施型態所說明之效果以外，還能夠達到半導體封裝之小型化，且能夠實現更加高度積體化之半導體封裝。
以下將說明第六實施型態。
圖13顯示本發明之第六實施型態中之半導體封裝600之構造之一部分之剖面圖。第六實施型態中之半導體封裝600為於每個層疊體設置中間緩衝層之構造，此層疊體由堆疊四層半導體裝置構成。當然地，並非限定於四層，亦可為堆疊有八層、十六層等更多層半導體裝置之構造。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
圖13中之配置，為於支撐基板301上設置基底緩衝層302，於基底緩衝層302上沿垂直於支撐基板301之一主面之一方向堆疊半導體裝置3031a、3032a、3033a及3034a。而且，於本實施型態中，雖然例示支撐基板301上接觸設置基底緩衝層302，但亦能夠省略基底緩衝層302。
再者，半導體裝置3031a、3032a、3033a及3034a配置成於一俯視視角(從垂直於支撐基板301之主面之方向觀看半導體封裝600)中彼此一部分不重疊。如此一來，藉由半導體裝置彼此錯位配置，而能夠露出各個半導體裝置之端子部，進而能夠對任何半導體裝置電性連接。此場合中，若是相鄰的半導體裝置為相同尺寸，則可為彼此錯位之位置，若是不同尺寸，則可將較小的半導體裝置配置在上面，以避開下面的半導體裝置之端子部。
半導體裝置3031a、3032a、3033a及3034a可由密封體303b覆蓋。如此一來，本實施型態中之半導體封裝600中，層疊體303之構成，可為沿垂直於支撐基板301之主面之方向設置之多個半導體裝置3031a、3032a、3033a及3034a、密封體303b及配線303c。
舉例而言，為了完成如此之構造，可用未繪示之晶粒附著料相互黏著多個半導體裝置3031a、3032a、3033a及3034a以彼此堆疊之後，於減壓下使用樹脂材料進行密封，藉此以樹脂材料構成密封體303b且以密封體303b覆蓋構造體整體。因此，各個半導體裝置之間不存在有密封體，而能夠抑制半導體 封裝之厚度。而且，與堆疊密封體而設置密封體303b之場合相比，更能夠抑制內部應力之發生，而更能夠提升半導體封裝之可靠性。
層疊體303之上，設置做為應力緩和層之中間緩衝層304。更進一步，本實施型態中之半導體封裝600，可藉由公知的光微影技術或雷射加工技術對中間緩衝層304設置開口部，且設置經由此開口部而連接至配線303c之配線305。而且，於配線305之上設置做為應力緩和層之第二層中間緩衝層306。
此時，根據與第四實施型態同樣的理由，中間緩衝層304與中間緩衝層306之總和膜厚優選為密封體303b之膜厚之十分之一至二分之一(較佳為四分之一至二分之一)。如此一來，構成層疊體之密封體之膜厚變厚的場合中，不僅可增厚中間緩衝層之膜厚以施予應力緩和，還能夠堆疊中間緩衝層以進行處理。
而且，於本實施型態中，雖於中間緩衝層304與中間緩衝層306之間設置配線305，但並非限定於此，亦能夠省略配線305。而且，與配線305同層且未配置配線之空的空間中，亦可設置其他的半導體裝置或被動元件(電阻器、線圈等)。
中間緩衝層306上，設置由多個半導體裝置3071a、3072a、3073a及3074a、密封體307b及配線307c構成之層疊體307。此時，於本實施型態中，由於存在有中間緩衝層304及306，故密封體303b及密封體307b不會直接接觸，而亦能夠降低產生於界面之內部應力。
於密封體307b形成開口部，再令設置於密封體307b上之配線307c經由此開口部而連接至配線305。藉此，結構成為半導體裝置3031a及3032a與半導體裝置3071a及3072a電性連接，且半導體裝置3033a及3034a與半導體裝置3073a及3074a電性連接。當然地，並非限定為此種結構，能以各式各樣的組合電性連接各半導體裝置而無限制。
層疊體307上設置密封體308及配線309，再於其上設置阻焊層310及外部端子311。本實施型態中，雖然配線309為最終配線，但亦可設置更多配線。
以上所說明之第六實施型態中之半導體封裝600具有多個層疊體，此層疊體之結構為沿垂直於支撐基板301之主面之方向堆疊之多層半導體裝置(本實施型態中有四層)、覆蓋此些半導體裝置之密封體及設置於此密封體上且連接至多個半導體裝置之一者之配線。接著，結構可為於每個層疊體設置所具有之膜厚對應於密封體之膜厚之中間緩衝層。換言之，結構可為層疊體與層疊體之間堆疊中間緩衝層。
以上所說明之本實施型態中之半導體封裝600除了第一實施型態所說明之效果以外，還能夠達到半導體封裝之小型化，且能夠實現更加高度積體化之半導體封裝。
以下將說明第七實施型態。
圖14顯示本發明之第七實施型態中之半導體封裝700之構造之一部分之剖面圖。第七實施型態中之半導體封裝400之構造，為經由中間緩衝層堆疊含有一個半導體裝置之層疊體，並電性連接各個半導體裝置。其中，關於本實施型態中之各層體(例如基底緩衝層、中間緩衝層及密封體)之詳情，因如於第一實施型態所說明，故關於共通的部分將省略其說明。
於圖14中之配置，為於支撐基板351上設置基底緩衝層352，於基底緩衝層352上配置由半導體裝置353a、密封體353b及配線353c構成之層疊體353。配線353c經由設置於密封體353b之開口部而連接至半導體裝置353a。而且，於本實施型態中，雖然例示支撐基板351上接觸設置基底緩衝層352，但亦能夠省略基底緩衝層352。
層疊體353上，設置做為應力緩和層之中間緩衝層354。接下 來，於中間緩衝層354之上配置由半導體裝置355a、密封體355b及配線355c構成之層疊體355。配線355c經由設置於密封體355b之開口部而連接至半導體裝置355a，亦可連接至配線353c。藉此，可為經由配線353c及配線355c電性連接半導體裝置353a及半導體裝置355a之構造。
此時，於本實施型態中，由於存在有中間緩衝層354，故密封體353b及密封體355b不會直接接觸，而亦能夠降低產生於界面之內部應力。
配線355c上設置密封體356。於密封體356形成開口部，再令設置於密封體356上之配線357經由此開口部而連接至配線355c。
於配線357上設置阻焊層358及外部端子359。本實施型態中，雖然配線357為最終配線，但亦可設置更多配線。
以上所說明之第七實施型態中之半導體封裝700，於中間緩衝層354上堆疊層疊體355，於各層疊體所含有之半導體裝置之間更能夠電性連接。因此，除了第一實施型態所說明之效果以外，還能夠實現更加高度積體化之半導體封裝。
以下將說明第八實施型態。
圖15A及圖15B分別顯示本發明之第八實施型態中之半導體封裝800及801之構造之一部分之剖面圖。由於本實施型態中之半導體封裝800及801之構造基本上與第七實施型態中之半導體封裝700相同，故，故於此著重說明相異的部分。因此，關於與第七實施型態相同的部分，將使用與第七實施型態中之半導體封裝700相同的符號。
圖15A顯示本發明之本實施型態中之半導體封裝800之構造之一部分之剖面圖。半導體封裝800如虛線401所示，於基底緩衝層352及密封體353b設置開口部，配線353c連接至支撐基板351。而且配線355c連接至配線353c。藉此，層疊體353及層疊體355所產生的熱量能夠往支撐基板351逸散。換言之，結 構可為利用配線353c或配線355c之一部分做為散熱器。
圖15B顯示本發明之本實施型態中之半導體封裝801之構造之一部分之剖面圖。半導體封裝801為對半導體封裝800加以改良。具體而言，如虛線402所示，於基底緩衝層352之一部分，亦即預定連接配線353c與支撐基板351之部分，預先設置開口部。換言之，於基底緩衝層352設置第一開口部，於此第一開口部之內側之密封體353b亦設置一第二開口部。以此方式，由於第二開口部之內徑小於第一開口部之內徑，配線353c經由設置於密封體353b之第二開口部連接至支撐基板351。
於圖15A所示之半導體封裝800之場合中，由於組合基底緩衝層352與密封體353b而一起設置開口部時，加工率產生大幅的差異，因此配線353c與支撐基板351之間可能有無法確保良好接觸的疑慮。
另一方面，於圖15B所示之半導體封裝801之場合中，由於是在基底緩衝層352預先去除而僅由密封體353b構成的區域形成開口部，而沒有考慮上述蝕刻率差異之必要性。因此，能夠使用做為基底緩衝層352或密封體353b之材料的選擇幅度變廣，而具有提升設計餘裕之效果。
如上所述，第八實施型態中之半導體封裝800、801中，藉由利用連接至支撐基板之配線之一部分做為散熱器，而除了第一實施型態所說明之效果以外，還能夠實現更加高度可靠性之半導體封裝。特別是第八實施型態中之半導體封裝800中，於製造處理中更具有提升設計餘裕之效果。
以下將說明第九實施型態。
本實施型態中，將詳細說明關於第一施型態至第八實施型態所說明之基底緩衝層。於各實施型態中之半導體封裝之構造，為藉由於支撐基板之主面設置做為應力緩和層之基底緩衝層，而降低支撐基板及密封體之間之物性數值(特別是彈性模數或線膨脹係數)之差異所引起之應力之發生。以下， 將詳細說明關於基底緩衝層之物性。
基底緩衝層所扮演之角色，為降低支撐基板之物性數值及密封體之物性數值之差異所引起之內部應力(於支撐基板與密封體之邊境界面所產生之應力)。因此，使用做為基底緩衝層之絕緣層，優選為此絕緣層所具有之彈性模數小於支撐基板及密封體之彈性模數。
具體而言，於相同溫度條件下，支撐基板之彈性模數為A，基底緩衝層之彈性模數為B，密封體之彈性模數為C之場合中，優選為以A>C>B或C>A>B成立之方式，決定支撐基板、基底緩衝層及密封體之組合。
如此之基底緩衝層優選為低彈性模數的材料。舉例而言，優選為約攝氏25度(室溫)之溫度區域時所具有之彈性模數為2GPa以下，且溫度區域超過攝氏100度時所具有之彈性模數為100MPa以下。於各溫度區域設定彈性模數之上限的理由，是因為若是超過這些上限值時，基底緩衝層會過硬而使得做為應力緩和層之功能變得低落。
亦即，為了於室溫中即使具有某種程度之硬度(即使彈性模數變大)也能充分具有做為應力緩和層之功能，基底緩衝層之彈性模數至少要在2GPa以下為佳。另一方面，熱硬化性樹脂之硬化溫度(攝氏170度左右)附近等超過攝氏100度之溫度區域(優選為超過攝氏150度之溫度區域)中，基底緩衝層之彈性模數為100MPa以下。若在如此高溫區域中彈性模數在100MPa以上，則會有無法做為應力緩和層之功能的疑慮。
此外，雖然彈性模數愈小做為應力緩和層之功能愈強，但若是彈性模數過小則流動性會變得極大，而有無法再維持層體形狀的疑慮。因此，於本實施型態中，雖然並未特別設定彈性模數之下限，但彈性模數之條件為從室溫至攝氏260度(後述之回焊溫度)之範圍內能夠維持形狀之範圍。
另外，於使用滿足上述彈性模數之關係之絕緣層做為基底緩衝 層之場合中，其結果為於相同溫度條件下，支撐基板之線膨脹係數為a，基底緩衝層之線膨脹係數為b，密封體之線膨脹係數為c時，a≦c<b(或a
Figure 104140735-A0305-02-0031-1
c<b)成立。
一般而言，金屬基板之線膨脹係數為每攝氏溫度20ppm(20ppm/℃)之程度，密封體之線膨脹係數為數個或數十個ppm/℃之程度。因此，上數個實施型態中之半導體封裝中，溫度區域為攝氏200度以下時，基底緩衝層所使用之絕緣層之線膨脹係數為100~200ppm/℃，優選為100~150ppm/℃。其中，溫度區域為攝氏200度以下之條件，是因為半導體封裝之製造流程中之上限溫度約在攝氏200度左右。起碼於半導體封裝之製造流程中，主要優選為線膨脹係數取在前述之範圍內。
更進一步，優選為使用溫度於攝氏300度以上重量減少百分之五之黏著材做為基底緩衝層。由於一般回焊溫度約在攝氏260度左右，故使用即使經過回焊處理也幾乎沒有減少重量之絕緣層(亦即具有耐回焊性之絕緣層)。因此，此條件可防止半導體封裝支可靠性降低。
其中，所謂的「重量減少溫度」，是用來顯示物質耐熱性的指標之一。「重量減少溫度」表示一邊流通氮氣或空氣，一邊從室溫逐漸加熱微量的物質，而發生一定重量減少時的溫度。於此，表示發生百分之五之重量減少時之溫度。
更進一步，優選為使用對支撐基板(以鐵合金或銅合金等具代表性金屬材料所構成之基板)及密封體(環氧系、苯酚系或聚醯亞胺系等之樹脂)二者皆具有附著力之樹脂做為基底緩衝層，此附著力於JIS之棋盤目膠帶試驗(舊JIS K5400)中分類為「分類0」。藉此，提升支撐基板與密封體之間的附著性，而更能抑制密封體的膜體剝落。
如上所述，上述之各實施型態中之半導體封裝中，可使用至少 滿足下列條件之一者(優選為全部滿足)之絕緣層做為基底緩衝層：(1)於相同溫度條件下，支撐基板之彈性模數為A，基底緩衝層之彈性模數為B，密封體之彈性模數為C之場合中，A>C>B或C>A>B成立；(2)於相同溫度條件下，支撐基板之線膨脹係數為a，基底緩衝層之線膨脹係數為b，密封體之線膨脹係數為c之場合中，a≦c<b(或a
Figure 104140735-A0305-02-0032-2
c<b)成立。
藉此，能夠降低支撐基板及密封體之間之物性數值之差異所引起之內部應力，且能夠令支撐基板或密封體不發生強烈翹曲，進而能夠更加提升半導體封裝之可靠性。
以下將說明實施例一。
支撐基板：金屬基板(溫度於攝氏25度及攝氏100度之彈性模數：193GPa)。
應力緩和層：變性環氧系樹脂(溫度於攝氏25度之彈性模數：580MPa，攝氏100度之彈性模數：4MPa)。
密封體：環氧系樹脂(溫度於攝氏25度之彈性模數：16GPa，攝氏100度之彈性模數：14.7GPa)。
以下將說明實施例二。
支撐基板：金屬基板(溫度於攝氏25度及攝氏100度之彈性模數：193GPa)。
應力緩和層：變性環氧系樹脂(溫度於攝氏25度之彈性模數：10MPa，攝氏100度之彈性模數：0.6MPa)。
密封體：環氧系樹脂(溫度於攝氏25度之彈性模數：1.8GPa，攝氏100度之彈性模數：1GPa)。
如上所述，於相同溫度條件下，支撐基板之彈性模數為A，基底緩衝層之彈性模數為B，密封體之彈性模數為C之場合中，藉由將各彈性模數 之關係調整成A>C>B或C>A>B成立，而能夠降低支撐基板及密封體之間所發生之內部應力，且能夠實現更加高度可靠性之半導體封裝。
100:半導體封裝
101:支撐基板
102:基底緩衝層
103、105、107、109:層疊體
103a:半導體裝置
103b、110、112:密封體
103c、111、113:配線
104、106、108:中間緩衝層
114:阻焊層
115:外部端子

Claims (32)

  1. 一種半導體封裝，包括：一第一半導體裝置，設置於一支撐基板上；一第一密封體，覆蓋該第一半導體裝置；一第一配線，設置於該第一密封體上且連接至該第一半導體裝置；一中間緩衝層，覆蓋該第一配線；以及一第二密封體，設置於該中間緩衝層上；其中，提供該第一密封體之絕緣材料與提供該中間緩衝層之絕緣材料相異，且製成該第二密封體之絕緣材料與製成該中間緩衝層之絕緣材料相異；以及其中，於相同溫度條件下，該中間緩衝層所具有之彈性模數小於該第一密封體之彈性模數且小於該第二密封體之彈性模數。
  2. 如請求項1所述之半導體封裝，更包括一第二半導體裝置，配置成於中間緩衝層上受到該第二密封體覆蓋。
  3. 如請求項1所述之半導體封裝，更包括多個第二半導體裝置，並列配置成於中間緩衝層上受到該第二密封體覆蓋。
  4. 如請求項2或3所述之半導體封裝，更包括一第二配線，於該第二密封體上連接至該第二半導體裝置或連接至該些第二半導體裝置。
  5. 如請求項1所述之半導體封裝，更包括一第二配線，於該中間緩衝層與該第二密封體之間連接至該第一配線。
  6. 一種半導體封裝，包括：多個第一半導體裝置，配置成於一支撐基板上沿垂直於該支撐基板之一主面之一方向堆疊；一第一密封體，覆蓋該些第一半導體裝置； 一第一配線，設置於該第一密封體上且連接至該些第一半導體裝置之一者；一中間緩衝層，覆蓋該第一配線；以及一第二密封體，設置於該中間緩衝層上；其中，製成該第一密封體之絕緣材料與製成該中間緩衝層之絕緣材料相異，且製成該第二密封體之絕緣材料與製成該中間緩衝層之絕緣材料相異；以及其中，於相同溫度條件下，該中間緩衝層所具有之彈性模數小於該第一密封體之彈性模數且小於該第二密封體之彈性模數。
  7. 如請求項6所述之半導體封裝，其中該中間緩衝層包括由多個層構成之一層疊構造。
  8. 如請求項6或7所述之半導體封裝，更包括多個第二半導體裝置，配置成於該中間緩衝層上沿垂直於該支撐基板之該主面之該方向堆疊，其中該第二密封體覆蓋設置於該中間緩衝層上之該些第二半導體裝置。
  9. 如請求項6所述之半導體封裝，其中該些第一半導體裝置配置成於一俯視視角中彼此一部分不重疊。
  10. 如請求項1或6所述之半導體封裝，其中製成該第一密封體之絕緣材料與製成該第二密封體之絕緣材料相同。
  11. 如請求項1或6所述之半導體封裝，其中該中間緩衝層之膜厚為該第一密封體之膜厚之十分之一至二分之一。
  12. 如請求項1或6所述之半導體封裝，更包括一基底緩衝層，設置成接觸於該支撐基板，其中該第一密封體配置於該基底緩衝層上。
  13. 如請求項12所述之半導體封裝，其中於該基底緩衝層設置有一第一開口部，於該第一開口部之內側之該第一密封體設置有一第二開口部，其 中該第一配線及該支撐基板經由該第二開口部連接。
  14. 如請求項1或6所述之半導體封裝，其中該中間緩衝層包括室溫中壓力為2GPa以下且溫度超過攝氏100度時所具有之彈性模數為1GPa於室溫時所具有之彈性模數為2GPa以下且溫度超過攝氏100度時所具有之彈性模數為1GPa以下之材料。
  15. 如請求項1或6所述之半導體封裝，其中藉由該中間緩衝層平坦化該第一配線所引起之高度差。
  16. 如請求項1或6所述之半導體封裝，其中該中間緩衝層包括一熱硬化性樹脂。
  17. 一種半導體封裝之製造方法，包括：於一支撐基板上配置以一第一密封體覆蓋之一第一半導體裝置；於該第一密封體上提供連接至該第一半導體裝置之一第一配線；於該第一配線上提供一中間緩衝層；以及於該中間緩衝層上提供一第二密封體；其中，提供該第一密封體之絕緣材料與提供該中間緩衝層之絕緣材料相異，且提供該第二密封體之絕緣材料與提供該中間緩衝層之絕緣材料相異；以及其中，於相同溫度條件下，該中間緩衝層所具有之彈性模數小於該第一密封體之彈性模數且小於該第二密封體之彈性模數。
  18. 如請求項17所述之半導體封裝之製造方法，更包括於該中間緩衝層上配置受到該第二密封體覆蓋之一第二半導體裝置。
  19. 如請求項17所述之半導體封裝之製造方法，更包括於該中間緩衝層上並列配置受到該第二密封體覆蓋之多個第二半導體裝置。
  20. 如請求項18或19所述之半導體封裝之製造方法，更包括於該第 二密封體上提供連接至該第二半導體裝置或該些第二半導體裝置之一第二配線。
  21. 如請求項17所述之半導體封裝之製造方法，更包括於該中間緩衝層與該第二密封體之間提供連接至該第一配線之一第二配線。
  22. 一種半導體封裝之製造方法，包括：於一支撐基板上提供一第一構造體，該第一構造體包括多個第一半導體裝置及覆蓋該些第一半導體裝置之多個第一密封體，其中該些第一半導體裝置配置成藉由該些第一半導體裝置與該些第一密封體交互堆疊之配置而沿垂直於該支撐基板之一主面之一方向堆疊；於該些第一密封體上提供連接至該些第一半導體裝置之一者之一第一配線；於該第一配線上提供一中間緩衝層；以及於該中間緩衝層上提供至少一第二密封體；其中，提供該些第一密封體之絕緣材料與提供該中間緩衝層之絕緣材料相異，且提供該至少一第二密封體之絕緣材料與提供該中間緩衝層之絕緣材料相異；其中，於相同溫度條件下，該中間緩衝層所具有之彈性模數小於該第一密封體之彈性模數且小於該第二密封體之彈性模數。
  23. 如請求項22所述之半導體封裝之製造方法，其中該中間緩衝層包括由多個層構成之一層疊構造。
  24. 如請求項22或23所述之半導體封裝之製造方法，更包括於該中間緩衝層上提供一第二構造體，其中該至少一第二密封體之數量為多個，該第二構造體包括多個第二半導體裝置及覆蓋該些第二半導體裝置之該些第二密封體，其中該些第二半導體裝置配置成藉由該些第二半導體裝置與該些第二密封 體交互堆疊之配置而沿垂直於該支撐基板之該主面之該方向堆疊。
  25. 如請求項22所述之半導體封裝之製造方法，其中該些第一半導體裝置配置成於一俯視視角中彼此一部分不重疊。
  26. 如請求項17或22所述之半導體封裝之製造方法，其中提供該第一密封體或該些第一密封體之絕緣材料與提供該第二密封體之絕緣材料相同。
  27. 如請求項17或22所述之半導體封裝之製造方法，其中該中間緩衝層之膜厚為該第一密封體或該些第一密封體之膜厚之十分之一至二分之一。
  28. 如請求項17或22所述之半導體封裝之製造方法，更包括於該支撐基板上提供一基底緩衝層，其中該第一半導體裝置或該些第一半導體裝置配置於該基底緩衝層上。
  29. 如請求項28所述之半導體封裝之製造方法，其中於該基底緩衝層形成一第一開口部，以該第一密封體或該些第一密封體覆蓋該第一開口部，於該第一開口部之內側之該第一密封體或該些第一密封體形成一第二開口部，經由該第二開口部連接該第一配線及該支撐基板。
  30. 如請求項17或22所述之半導體封裝之製造方法，其中該中間緩衝層包括室溫中壓力為2GPa以下且溫度超過攝氏100度時所具有之彈性模數為1GPa於室溫時所具有之彈性模數為2GPa以下且溫度超過攝氏100度時所具有之彈性模數為1GPa以下之材料。
  31. 如請求項17或22所述之半導體封裝之製造方法，其中使用該中間緩衝層平坦化該第一配線所引起之高度差。
  32. 如請求項17或22所述之半導體封裝之製造方法，其中該中間緩衝層包括一熱硬化性樹脂。
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