KR102493463B1 - 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법 - Google Patents

인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법 Download PDF

Info

Publication number
KR102493463B1
KR102493463B1 KR1020160005988A KR20160005988A KR102493463B1 KR 102493463 B1 KR102493463 B1 KR 102493463B1 KR 1020160005988 A KR1020160005988 A KR 1020160005988A KR 20160005988 A KR20160005988 A KR 20160005988A KR 102493463 B1 KR102493463 B1 KR 102493463B1
Authority
KR
South Korea
Prior art keywords
layer
wiring
wiring pattern
printed circuit
circuit board
Prior art date
Application number
KR1020160005988A
Other languages
English (en)
Other versions
KR20170086307A (ko
Inventor
김동석
김유덕
이슬기
조경순
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020160005988A priority Critical patent/KR102493463B1/ko
Priority to US15/397,970 priority patent/US10672694B2/en
Priority to CN201710029625.4A priority patent/CN106982508B/zh
Publication of KR20170086307A publication Critical patent/KR20170086307A/ko
Application granted granted Critical
Publication of KR102493463B1 publication Critical patent/KR102493463B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
    • H05K1/0298—Multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/321—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives
    • H05K3/323—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives by applying an anisotropic conductive adhesive layer over an array of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16113—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0311—Metallic part with specific elastic properties, e.g. bent piece of metal as electrical contact
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0388—Other aspects of conductors
    • H05K2201/0391—Using different types of conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09136—Means for correcting warpage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

반도체 패키지의 두께를 감소시키면서도 신뢰성을 향상시킬 수 있는 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법을 제공한다. 본 발명에 따른 인쇄회로기판은, 적어도 하나의 베이스층을 가지는 기판 베이스, 적어도 하나의 베이스층의 상면 및 하면에 배치되며 각각 배선 패턴을 가지는 다층의 배선 레이어(layer)를 포함하며, 다층의 배선 레이어 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 작은 값을 가진다.

Description

인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법{Printed circuit board, semiconductor package having the same, and method for manufacturing the same}
본 발명은 인쇄회로기판, 이를 가지는 반도체 패키지 및 인쇄회로기판의 제조 방법에 관한 것으로, 다층의 배선 레이어를 가지는 인쇄회로기판, 이를 가지는 반도체 패키지 및 인쇄회로기판의 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 고성능화와 소형화가 함께 요구되고 있다. 이에 따라 전자기기에 포함되는 반도체 패키지 두께의 감소가 요구되고 있다.
본 발명의 기술적 과제는 반도체 패키지의 두께를 감소시키면서도 신뢰성을 향상시킬 수 있는 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 인쇄회로기판을 제공한다. 본 발명에 따른 인쇄회로기판은, 적어도 하나의 베이스층을 가지는 기판 베이스, 상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며 각각 배선 패턴을 가지는 다층의 배선 레이어(layer)를 포함하며, 상기 다층의 배선 레이어 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 작은 값을 가진다.
상기 인쇄회로기판의 상면은 반도체 칩이 부착되는 칩 부착면이고, 상기 인쇄회로기판의 하면은 외부 연결 단자가 부착되는 연결 단자 부착면일 수 있다.
상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 큰 값을 가질 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 커질 수 있다.
상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 감소할 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 상면 및 하면 각각에 배치되는 배선 레이어보다 상기 기판 베이스의 내부에 배치되는 배선 레이어가 더 큰 값을 가질 수 있다.
상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴은 동일한 금속으로 이루어지며, 상기 다층의 배선 레이어 중 상기 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기(grain size)는 상기 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴은 구리로 이루어질 수 있다.
상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 금속은 도금 방법을 통하여 형성할 수 있다.
본 발명에 따른 인쇄회로기판은, 적어도 하나의 베이스층을 가지는 기판 베이스, 상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며 각각 배선 패턴을 가지는 다층의 배선 레이어를 포함하며, 상기 배선 패턴 중 일부분을 이루는 금속의 결정립 크기는 상기 배선 패턴 중 다른 일부분을 이루는 금속의 결정립 크기보다 큰 값을 가진다.
상기 다층의 배선 레이어 중, 상기 기판 베이스의 일면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 상기 기판 베이스의 타면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
상기 배선 패턴 중 상기 기판 베이스의 에지(edge)에 인접하는 일부분을 이루는 금속의 결정립 크기가, 상기 기판 베이스의 중심에 인접하는 일부분을 이루는 금속의 결정립 크기가 큰 값을 가질 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어 중, 상기 적층된 베이스층 사이에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기가, 상기 기판 베이스의 하면 및 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
결정립 크기가 큰 값을 가지는 금속으로 이루어지는 상기 배선 패턴 중 일부분은, 결정립 크기가 작은 값을 가지는 금속으로 이루어지는 상기 배선 패턴 중 다른 일부분보다 작은 값의 탄성 계수를 가질 수 있다.
본 발명에 따른 반도체 패키지는, 적어도 하나의 베이스층을 가지는 기판 베이스 및 상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며 각각 배선 패턴을 가지는 다층의 배선 레이어를 포함하되, 상기 다층의 배선 레이어 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수는 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수보다 작은 값을 가지는 인쇄회로기판, 상기 인쇄회로기판의 상면에 부착되며 상기 배선 패턴의 적어도 일부분과 전기적으로 연결되는 적어도 하나의 제1 반도체 칩 및 상기 인쇄회로기판의 상면의 적어도 일부분 및 상기 적어도 하나의 제1 반도체 칩을 덮는 제1 몰드층을 포함한다.
상기 적어도 하나의 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수는, 상기 인쇄회로기판의 열팽창 계수보다 큰 값을 가지며, 상기 다층의 배선 레이어 중 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수가, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 금속을 이루는 도전 물질의 탄성 계수보다 큰 값을 가질 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 금속의 탄성 계수는 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 감소할 수 있다.
상기 적어도 하나의 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수는 상기 인쇄회로기판의 열팽창 계수보다 작은 값을 가지며, 상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수보다 큰 값을 가질 수 있다.
상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 커질 수 있다.
상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴은 구리로 이루어지며, 상기 다층의 배선 레이어 중 상기 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기는 상기 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
상기 기판 베이스의 하면에 부착되며 상기 배선 패턴의 적어도 일부분과 전기적으로 연결되는 적어도 하나의 제2 반도체 칩 및 상기 기판 베이스의 하면 및 상기 적어도 하나의 제2 반도체 칩을 덮는 제2 몰드층을 더 포함하며, 상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고 상기 다층의 배선 레이어는 적어도 3개층이며, 상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 금속의 탄성 계수는 상기 기판 베이스의 상면 및 하면 각각에 배치되는 배선 레이어보다 상기 기판 베이스의 내부에 배치되는 배선 레이어가 더 큰 값을 가질 수 있다.
본 발명에 따른 인쇄회로기판의 제조 방법은, 제1 배선층을 형성하는 단계, 제1 베이스층 상에 제2 배선층을 형성하는 단계 및 상기 제1 베이스층이 상기 제1 배선층을 향하도록, 상기 제2 배선층이 형성된 상기 제1 베이스층을 상기 제1 배선층 상에 부착하는 단계를 포함하되, 상기 제1 배선층과 상기 제2 배선층은 탄성 계수가 서로 다른 값을 가지도록 형성한다.
상기 제1 배선층을 형성하는 단계 및 상기 제2 배선층을 형성하는 단계는, 각각 제1 도금 방법 및 제2 도금 방법에 의하여 수행되며, 상기 제1 도금 방법, 및 상기 제2 도금 방법은, 전류 밀도 및 첨가제(additive) 양 중 적어도 하나를 다르게 하여 수행될 수 있다.
상기 제1 배선층을 이루는 금속의 결정립 크기와 상기 제2 배선층을 이루는 금속의 결정립 크기는 서로 다를 수 있다.
상기 제1 베이스층을 상기 제1 배선층 상에 부착하는 단계 전에, 상기 제1 배선층의 일부분을 제거하여 제1 배선 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제2 배선층의 일부분을 제거하여 제2 배선 패턴을 형성하는 단계, 제2 베이스층 상에 제3 배선층을 형성하는 단계, 상기 제2 베이스층이 상기 제2 배선 패턴을 향하도록 상기 제3 배선층이 형성된 상기 제1 베이스층을 상기 제2 배선층 상에 부착하는 단계를 더 포함하되, 상기 제2 배선층과 상기 제3 배선층은 탄성 계수가 서로 다른 값을 가지도록 형성할 수 있다.
상기 제1 배선층, 상기 제2 배선층, 및 상기 제3 배선층 각각의 탄성 계수는 단계적으로 큰 값을 가질 수 있다.
상기 제2 배선층의 탄성 계수는, 상기 제1 배선층 및 상기 제3 배선층 각각의 탄성 계수보다 큰 값을 가질 수 있다.
상기 제1 배선층을 형성하는 단계, 상기 제2 배선층을 형성하는 단계, 및 상기 제3 배선층을 형성하는 단계는, 각각 제1 도금 방법, 제2 도금 방법, 및 제3 도금 방법에 의하여 수행되며, 상기 제2 도금 방법, 및 상기 제3 도금 방법은, 전류 밀도 및 첨가제 양 중 적어도 하나를 다르게 하여 수행될 수 있다.
본 발명에 따른 인쇄회로기판 및 이를 가지는 반도체 패키지는, 인쇄회로기판의 다층의 배선 레이어 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수와 다른 값을 가지므로, 반도체 패키지의 두께를 감소시켜도 반도체 패키지의 휨 현상을 최소화할 수 있다. 또한, 본 발명에 따른 인쇄회로기판 및 이를 가지는 반도체 패키지는, 인쇄회로기판의 다층의 배선 레이어 중 인쇄회로기판 내부의 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 인쇄회로기판 표면 층의 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 큰 값을 가지므로, 인쇄회로기판의 내부 중심에 강성이 부여될 수 있다. 따라서 반도체 칩과 인쇄회로기판 사이의 접촉 불량 및 인쇄회로기판 자체에 손상이 발생하는 것을 방지할 수 있어, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한 본 발명에 따른 인쇄회로기판의 제조 방법은, 인쇄회로기판을 가지는 반도체 패키지의 휨 현상을 최소화하고, 신뢰성을 향상시킬 수 있는 인쇄회로기판을 제공할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 2는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 3은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 7a 내지 도 7i는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8i는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다.
도 9a는 비교 실시 예에 따른 반도체 패키지를 나타내는 단면도이고, 도 9b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a는 비교 실시 예에 따른 반도체 패키지를 나타내는 단면도이고, 도 10b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 반도체 패키지들을 나타내는 단면도들이다.
도 12a는 본 발명의 일 실시 예에 따른 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질의 탄성 계수를 설명하기 위하여, 도전 물질의 결정립 크기와 도전 물질의 탄성 계수의 관계를 개략적으로 나타내는 그래프이다.
도 12b는 본 발명의 일 실시 예에 따른 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질의 탄성 계수를 설명하기 위하여, 도전 물질을 형성하는 도금 방법에서 사용되는 전류 밀도 또는 첨가제의 양과 도전 물질의 탄성 계수의 관계를 개략적으로 나타내는 그래프이다.
도 13은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 14a 내지 도 14f는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다.
도 15는 본 발명의 실시 예들에 의한 시스템을 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 1을 참조하면, 인쇄회로기판(100a)은 기판 베이스(110a), 및 배선 패턴(120a)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3)를 포함한다.
기판 베이스(110a)는 복수의 베이스층(112a, 114a)이 적층되어 이루어질 수 있다.
일부 실시 예에서, 기판 베이스(110a), 또는 복수의 베이스층(112a, 114a) 각각은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(110a), 또는 복수의 베이스층(112a, 114a) 각각은 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3)는 베이스층(112a, 114a)의 상면 및 하면에 배치될 수 있다. 기판 베이스(110a)가 제1 베이스층(112a) 및 제2 베이스층(114a)이 적층되어 이루어진 경우, 배선 레이어(Layer 1, Layer 2, Layer 3)는 제1 베이스층(112a)의 상면 상에 배치되는 제1 배선 레이어(Layer 1), 제1 베이스층(112a)의 하면과 제2 베이스층(114a)의 상면 사이에 배치되는 제2 배선 레이어(Layer 2) 및 제2 베이스층(114a)의 하면 상에 배치되는 제3 배선 레이어(Layer 3)를 포함할 수 있다.
배선 레이어란, 기판 베이스(110a)의 상면의 상, 하면의 상 및/또는 복수의 베이스층(112a, 114a) 각각의 사이에 배선이 배치되는 층을 의미한다. 즉, 배선 레이어는 기판 베이스(110a)가 가지는 베이스층의 층수보다 1개 더 많은 층수를 가질 수 있다.
일부 실시 예에서, 기판 베이스(110a)가 하나의 베이스층으로 이루어진 경우, 기판 베이스(110a)의 상면 및 하면에 2개층의 배선 레이어가 있을 수 있고, 기판 베이스(110a)가 3개 이상의 베이스층으로 이루어진 경우, 4개층 이상의 배선 레이어가 있을 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3)는 배선 패턴(120a)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122a)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124a)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126a)을 가질 수 있다.
제1 내지 제3 배선 패턴(122a, 124a, 126a)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제3 배선 패턴(122a, 124a, 126a)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122a), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124a), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126a) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수 및 제3 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122a), 제2 배선 패턴(124a) 및 제3 배선 패턴(126a) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110a)의 하면에 배치되는 제3 배선 레이어(Layer 3)로부터 기판 베이스(110a)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 커질 수 있다. 예를 들면, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 큰 값을 가지고, 상기 제2 탄성 계수는 상기 제3 탄성 계수보다 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 내지 제3 배선 레이어(Layer 1, Layer 2, Layer 3)가 가지는 제1 내지 제3 배선 패턴(122a, 124a, 126a)은 동일한 금속으로 이루어질 수 있다. 제1 내지 제3 배선 패턴(122a, 124a, 126a)은 도금 방법을 통하여 형성할 수 있다. 예를 들면, 제1 내지 제3 배선 패턴(122a, 124a, 126a)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
본 발명의 명세서에서 결정립 크기란, 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 평균 결정립 크기를 의미할 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122a), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124a), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126a) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기 및 제3 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122a), 제2 배선 패턴(124a) 및 제3 배선 패턴(126a) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110a)의 하면에 배치되는 제3 배선 레이어(Layer 3)로부터 기판 베이스(110a)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 작아질 수 있다. 예를 들면, 상기 제1 결정립 크기는 상기 제2 결정립 크기보다 작은 값을 가지고, 상기 제2 결정립 크기는 상기 제3 결정립 크기보다 작은 값을 가질 수 있다.
기판 베이스(110a) 내에는 제1 내지 제3 배선 패턴(122a, 124a, 126a) 사이를 전기적으로 연결하는 도전 비아(132, 134)가 형성될 수 있다. 일부 실시 예에서, 도전 비아(132, 134)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 도전 비아(132, 134)는 제1 베이스층(112a)을 관통하는 제1 도전 비아(132)와 제2 베이스층(114a)을 관통하는 제2 도전 비아(134)를 포함할 수 있다.
기판 베이스(110a)의 상면 상에는 제1 배선 패턴(122a)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110a)의 하면 상에는 제3 배선 패턴(126a)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122a)의 일부분 및 제3 배선 패턴(126a)의 일부분은 각각 인쇄회로기판(100a)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다. 상기 금속층은 상기 상면 패드 및 상기 하면 패드의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(110a)의 상면 및 하면 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각은 예를 들면, 기판 베이스(110a)의 상면 및 하면 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
인쇄회로기판(100a)의 상면(102a) 상에는 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100a)의 상면(102a)은 칩 부착면일 수 있다. 인쇄회로기판(100a)의 하면(104a) 상에는 외부 연결 단자가 부착될 수 있다. 즉, 인쇄회로기판(100a)의 하면(104a)은 연결 단자 부착면일 수 있다. 상기 반도체 칩은 상기 상면 패드와 전기적으로 연결될 수 있다. 상기 외부 연결 단자는 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100a)의 상면(102a) 상에는, 인쇄회로기판(100a)의 상면(102a)의 적어도 일부분 및 상기 반도체 칩을 덮는 몰드층이 형성될 수 있다.
상기 반도체 칩 및 상기 몰드층을 포함하는 칩 구조체의 열팽창 계수와 인쇄회로기판의 열팽창 계수가 다를 경우, 상기 칩 구조체가 형성된 인쇄회로기판, 즉 반도체 패키지에는 휨(warpage)이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100a)은, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 도전 물질의 탄성 계수가, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120a)을 이루는 도전 물질의 탄성 계수와 다른 값을 가지므로, 반도체 패키지의 휨 현상을 최소화할 수 있다.
예를 들면, 상기 칩 구조체의 열팽창 계수가 인쇄회로기판의 열팽창 계수보다 작을 경우, 반도체 패키지는 오목 형태로 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100a)은, 상기 제1 탄성 계수가 상기 제3 탄성 계수보다 상대적으로 큰 값을 가지므로, 인쇄회로기판(100a)이 오목 형태로 휘는 것을 방지할 수 있는 강성(Stiffness)이 부여될 수 있다. 따라서 인쇄회로기판(100a)을 포함하는 반도체 패키지의 휨 현상을 최소화할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다. 도 2에 대한 설명 중, 도 1과 중복되는 내용은 생략될 수 있다.
도 2를 참조하면, 인쇄회로기판(100b)은 기판 베이스(110a), 및 배선 패턴(120b)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3)를 포함한다.
기판 베이스(110a)는 복수의 베이스층(112a, 114a)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3)는 배선 패턴(120b)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122b)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124b)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126b)을 가질 수 있다.
제1 내지 제3 배선 패턴(122b, 124b, 126b)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제3 배선 패턴(122a, 124a, 126a)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122b), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124b), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126b) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수 및 제3 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122b), 제2 배선 패턴(124b) 및 제3 배선 패턴(126b) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110a)의 하면에 배치되는 제3 배선 레이어(Layer 3)로부터 기판 베이스(110a)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 작아질 수 있다. 예를 들면, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작은 값을 가지고, 상기 제2 탄성 계수는 상기 제3 탄성 계수보다 작은 값을 가질 수 있다.
일부 실시 예에서, 제1 내지 제3 배선 레이어(Layer 1, Layer 2, Layer 3)가 가지는 제1 내지 제3 배선 패턴(122b, 124b, 126b)은 동일한 금속으로 이루어질 수 있다. 예를 들면, 제1 내지 제3 배선 패턴(122b, 124b, 126b)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122b), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124b), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126b) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기 및 제3 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122b), 제2 배선 패턴(124b) 및 제3 배선 패턴(126b) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110a)의 하면에 배치되는 제3 배선 레이어(Layer 3)로부터 기판 베이스(110a)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 커질 수 있다. 예를 들면, 상기 제1 결정립 크기는 상기 제2 탄성 계수보다 큰 값을 가지고, 상기 제2 결정립 크기는 상기 제3 결정립 크기보다 큰 값을 가질 수 있다.
기판 베이스(110a) 내에는 제1 내지 제3 배선 패턴(122b, 124b, 126b) 사이를 전기적으로 연결하는 도전 비아(132, 134)가 형성될 수 있다.
기판 베이스(110a)의 상면 상에는 제1 배선 패턴(122b)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110a)의 하면 상에는 제3 배선 패턴(126b)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122b)의 일부분 및 제3 배선 패턴(126b)의 일부분은 각각 인쇄회로기판(100b)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다.
인쇄회로기판(100b)의 상면(102b) 상에는 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100b)의 상면(102b)은 칩 부착면일 수 있다. 인쇄회로기판(100b)의 하면(104b) 상에는 외부 연결 단자가 부착될 수 있다. 즉, 인쇄회로기판(100b)의 하면(104b)은 연결 단자 부착면일 수 있다. 상기 반도체 칩은 상기 상면 패드와 전기적으로 연결될 수 있다. 상기 외부 연결 단자는 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100b)의 상면(102b) 상에는, 인쇄회로기판(100b)의 상면(102b)의 적어도 일부분 및 상기 반도체 칩을 덮는 몰드층이 형성될 수 있다.
상기 반도체 칩 및 상기 몰드층을 포함하는 칩 구조체의 열팽창 계수와 인쇄회로기판의 열팽창 계수가 다를 경우, 상기 칩 구조체가 형성된 인쇄회로기판, 즉 반도체 패키지에는 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100b)은, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 도전 물질의 탄성 계수가, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120b)을 이루는 도전 물질의 탄성 계수와 다른 값을 가지므로, 반도체 패키지의 휨 현상을 최소화할 수 있다.
예를 들면, 상기 칩 구조체의 열팽창 계수가 인쇄회로기판의 열팽창 계수보다 클 경우, 반도체 패키지는 볼록 형태로 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100b)은, 상기 제1 탄성 계수가 상기 제3 탄성 계수보다 상대적으로 작은 값을 가지므로, 인쇄회로기판(100b)이 볼록 형태로 휘는 것을 방지할 수 있는 강성이 부여될 수 있다. 따라서 인쇄회로기판(100b)을 포함하는 반도체 패키지의 휨 현상을 최소화할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다. 도 3에 대한 설명 중, 도 1 및 도 2와 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 인쇄회로기판(100c)은 기판 베이스(110a), 및 배선 패턴(120c)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3)를 포함한다.
기판 베이스(110a)는 복수의 베이스층(112a, 114a)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3)는 배선 패턴(120c)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122c)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124c)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126c)을 가질 수 있다.
제1 내지 제3 배선 패턴(122c, 124c, 126c)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제3 배선 패턴(122c, 124c, 126c)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120c)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120c)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122c), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124c), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126c) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수 및 제3 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122c), 제2 배선 패턴(124c) 및 제3 배선 패턴(126c) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110a)의 상면 및 하면에 각각 배치되는 제1 배선 레이어(Layer 1) 및 제3 배선 레이어(Layer 3)보다 기판 베이스(110a)의 내부에 배치되는 제2 배선 레이어(Layer 2)가 더 큰 값을 가질 수 있다. 예를 들면, 상기 제2 탄성 계수는, 상기 제1 탄성 계수 및 상기 제3 탄성 계수보다 큰 값을 가질 수 있다. 상기 제1 탄성 계소와 상기 제3 탄성 계수는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 제1 내지 제3 배선 레이어(Layer 1, Layer 2, Layer 3)가 가지는 제1 내지 제3 배선 패턴(122c, 124c, 126c)은 동일한 금속으로 이루어질 수 있다. 예를 들면, 제1 내지 제3 배선 패턴(122c, 124c, 126c)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120c)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120c)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122c), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124c), 및 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126c) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기 및 제3 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 가지는 제1 배선 패턴(122c), 제2 배선 패턴(124c) 및 제3 배선 패턴(126c) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110a)의 상면 및 하면에 각각 배치되는 제1 배선 레이언(Layer 1) 및 제3 배선 레이어(Layer 3)보다 기판 베이스(110a)의 내부에 배치되는 제2 배선 레이어(Layer 2)가 작은 값을 가질 수 있다. 예를 들면, 상기 제2 결정립 크기는 상기 제1 결정립 크기 및 상기 제3 결정립 크기보다 작은 값을 가질 수 있다. 상기 제1 결정립 크기와 상기 제3 결정립 크기는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
기판 베이스(110a) 내에는 제1 내지 제3 배선 패턴(122c, 124c, 126c) 사이를 전기적으로 연결하는 도전 비아(132, 134)가 형성될 수 있다.
기판 베이스(110a)의 상면 상에는 제1 배선 패턴(122c)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110a)의 하면 상에는 제3 배선 패턴(126c)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122c)의 일부분 및 제3 배선 패턴(126c)의 일부분은 각각 인쇄회로기판(100c)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다.
인쇄회로기판(100c)의 상면(102c) 및 하면(104c) 상에는 각각 제1 반도체 칩 및 제2 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100c)의 상면(102c) 및 하면(104c)은 모두 칩 부착면일 수 있다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 상기 상면 패드 및 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100c)의 상면(102c) 상에는, 인쇄회로기판(100c)의 상면(102c)의 적어도 일부분 및 상기 제1 반도체 칩을 덮는 제1 몰드층이 형성될 수 있다. 인쇄회로기판(100c)의 하면(104c) 상에는, 인쇄회로기판(100c)의 하면(104c)의 적어도 일부분 및 상기 제2 반도체 칩을 덮는 제2 몰드층이 형성될 수 있다.
상기 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수와 상기 제2 반도체 칩 및 상기 제2 몰드층을 포함하는 제2 칩 구조체의 열팽창 계수가 서로 유사하나, 인쇄회로기판의 열팽창 계수와 다를 경우, 인쇄회로기판에는 스트레스가 가해져서, 제1 또는 제2 반도체 칩과 인쇄회로기판 사이의 접촉 불량 또는 인쇄회로기판 자체에 손상이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100c)은, 상기 제2 탄성 계수가 상기 제1 탄성 계수 및 상기 제3 탄성 계수보다 상대적으로 큰 값을 가지므로, 인쇄회로기판(100c)의 내부 중심에 강성이 부여될 수 있다. 따라서 인쇄회로기판(100c)을 포함하는 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1 내지 도 3은 인쇄회로기판이 홀수층의 배선 레이어를 가지는 경우를, 3개층의 배선 레이어를 예시하여 설명한 단면도들이다. 이후에 설명하는 도 4 내지 도 6의 인쇄회로기판이 짝수층의 배선 레이어를 가지는 경우를, 4개층의 배선 레이어를 예시하여 설명한 단면도들로, 도 4 내지 도 6에 대한 설명 중, 도 1 내지 도 3과 중복되는 설명은 생략될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 4를 참조하면, 인쇄회로기판(100d)은 기판 베이스(110b), 및 배선 패턴(120d)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)를 포함한다.
기판 베이스(110b)는 복수의 베이스층(112b, 114b, 116b)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)는 베이스층(112b, 114b, 116b)의 상면 및 하면에 배치될 수 있다. 기판 베이스(110b)가 제1 베이스층(112b), 제2 베이스층(114b) 및 제3 베이스층(114b)이 적층되어 이루어진 경우, 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)는 제1 베이스층(112b)의 상면 상에 배치되는 제1 배선 레이어(Layer 1), 제1 베이스층(112b)의 하면과 제2 베이스층(114b)의 상면 사이에 배치되는 제2 배선 레이어(Layer 2), 제2 베이스층(114b)의 하면과 제3 베이스층(116b)의 상면 사이에 배치되는 제3 배선 레이어(Layer 3), 및 제3 베이스층(116b)의 하면 상에 배치되는 제4 배선 레이어(Layer 4)를 포함할 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)는 배선 패턴(120d)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122d)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124d)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126d)을 가질 수 있고, 제4 배선 레이어(Layer 4)는 제4 배선 패턴(128d)을 가질 수 있다.
제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122d), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124d), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126d), 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128d) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수, 제3 탄성 계수, 및 제4 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레잉(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122d), 제2 배선 패턴(124d), 제3 배선 패턴(126d) 및 제4 배선 패턴(128d) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110b)의 하면에 배치되는 제4 배선 레이어(Layer 4)로부터 기판 베이스(110b)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 커질 수 있다. 예를 들면, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 큰 값을 가지고, 상기 제2 탄성 계수는 상기 제3 탄성 계수보다 큰 값을 가질 수 있고, 상기 제3 탄성 계수는 상기 제4 탄성 계수보다 큰 값을 가질 수 있다.
일부 실시 예에서, 제1 내지 제4 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)가 가지는 제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d)은 동일한 금속으로 이루어질 수 있다. 제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d)은 도금 방법을 통하여 형성할 수 있다. 예를 들면, 제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122d), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124d), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126d) 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128d) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기, 제3 결정립 크기 및 제4 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레이어(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122d), 제2 배선 패턴(124d), 제3 배선 패턴(126d) 및 제4 배선 패턴(128d) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110b)의 하면에 배치되는 제4 배선 레이어(Layer 4)로부터 기판 베이스(110b)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 작아질 수 있다. 예를 들면, 상기 제1 결정립 크기는 상기 제2 결정립 크기보다 작은 값을 가지고, 상기 제2 결정립 크기는 상기 제3 결정립 크기보다 작은 값을 가질 수 있고, 상기 제3 결정립 크기는 상기 제4 결정립 크기보다 작은 값을 가질 수 있다.
기판 베이스(110b) 내에는 제1 내지 제4 배선 패턴(122d, 124d, 126d, 128d) 사이를 전기적으로 연결하는 도전 비아(132, 134, 136)가 형성될 수 있다. 일부 실시 예에서, 도전 비아(132, 134, 136)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 도전 비아(132, 134, 136)는 제1 베이스층(112b)을 관통하는 제1 도전 비아(132), 제2 베이스층(114b)을 관통하는 제2 도전 비아(134)와 제3 베이스층(116b)을 관통하는 제3 도전 비아(136)를 포함할 수 있다.
기판 베이스(110b)의 상면 상에는 제1 배선 패턴(122d)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110b)의 하면 상에는 제4 배선 패턴(128d)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122d)의 일부분 및 제4 배선 패턴(128d)의 일부분은 각각 인쇄회로기판(100d)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다.
인쇄회로기판(100d)의 상면(102d) 상에는 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100d)의 상면(102d)은 칩 부착면일 수 있다. 인쇄회로기판(100d)의 하면(104d) 상에는 외부 연결 단자가 부착될 수 있다. 즉, 인쇄회로기판(100d)의 하면(104d)은 연결 단자 부착면일 수 있다. 상기 반도체 칩은 상기 상면 패드와 전기적으로 연결될 수 있다. 상기 외부 연결 단자는 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100d)의 상면(102d) 상에는, 인쇄회로기판(100d)의 상면(102d)의 적어도 일부분 및 상기 반도체 칩을 덮는 몰드층이 형성될 수 있다.
상기 반도체 칩 및 상기 몰드층을 포함하는 칩 구조체의 열팽창 계수와 인쇄회로기판의 열팽창 계수가 다를 경우, 상기 칩 구조체가 형성된 인쇄회로기판, 즉 반도체 패키지에는 휨(warpage)이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100d)은, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 도전 물질의 탄성 계수가, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120d)을 이루는 도전 물질의 탄성 계수와 다른 값을 가지므로, 반도체 패키지의 휨 현상을 최소화할 수 있다.
예를 들면, 상기 칩 구조체의 열팽창 계수가 인쇄회로기판의 열팽창 계수보다 작을 경우, 반도체 패키지는 오목 형태로 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100d)은, 상기 제1 탄성 계수가 상기 제4 탄성 계수보다 상대적으로 큰 값을 가지므로, 인쇄회로기판(100d)이 오목 형태로 휘는 것을 방지할 수 있는 강성(Stiffness)이 부여될 수 있다. 따라서 인쇄회로기판(100d)을 포함하는 반도체 패키지의 휨 현상을 최소화할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다. 도 5에 대한 설명 중, 도 4와 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 인쇄회로기판(100e)은 기판 베이스(110e), 및 배선 패턴(120e)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)를 포함한다.
기판 베이스(110b)는 복수의 베이스층(112b, 114b, 116b)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)는 배선 패턴(120e)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122e)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124e)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126e)을 가질 수 있고, 제4 배선 레이어(Layer 4)는 제4 배선 패턴(128e)을 가질 수 있다.
제1 내지 제4 배선 패턴(122e, 124e, 126e, 128e)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제4 배선 패턴(122e, 124e, 126e, 128e)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122e), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124e), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126e), 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128e) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수, 제3 탄성 계수, 및 제4 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레잉(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122e), 제2 배선 패턴(124e), 제3 배선 패턴(126e) 및 제4 배선 패턴(128e) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110b)의 하면에 배치되는 제4 배선 레이어(Layer 4)로부터 기판 베이스(110b)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 작아질 수 있다. 예를 들면, 상기 제1 탄성 계수는 상기 제2 탄성 계수보다 작은 값을 가지고, 상기 제2 탄성 계수는 상기 제3 탄성 계수보다 작은 값을 가질 수 있고, 상기 제3 탄성 계수는 상기 제4 탄성 계수보다 작은 값을 가질 수 있다.
일부 실시 예에서, 제1 내지 제4 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)가 가지는 제1 내지 제4 배선 패턴(122e, 124e, 126e, 128e)은 동일한 금속으로 이루어질 수 있다. 예를 들면, 제1 내지 제4 배선 패턴(122e, 124e, 126e, 128e)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122e), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124e), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126e) 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128e) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기, 제3 결정립 크기 및 제4 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레이어(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122e), 제2 배선 패턴(124e), 제3 배선 패턴(126e) 및 제4 배선 패턴(128e) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110b)의 하면에 배치되는 제4 배선 레이어(Layer 4)로부터 기판 베이스(110b)의 상면에 배치되는 제1 배선 레이어(Layer 1)까지 단계적으로 커질 수 있다. 예를 들면, 상기 제1 결정립 크기는 상기 제2 결정립 크기보다 큰 값을 가지고, 상기 제2 결정립 크기는 상기 제3 결정립 크기보다 큰 값을 가질 수 있고, 상기 제3 결정립 크기는 상기 제4 결정립 크기보다 큰 값을 가질 수 있다.
기판 베이스(110b) 내에는 제1 내지 제4 배선 패턴(122e, 124e, 126e, 128e) 사이를 전기적으로 연결하는 도전 비아(132, 134, 136)가 형성될 수 있다.
기판 베이스(110b)의 상면 상에는 제1 배선 패턴(122e)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110b)의 하면 상에는 제4 배선 패턴(128e)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122e)의 일부분 및 제4 배선 패턴(128e)의 일부분은 각각 인쇄회로기판(100e)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다.
인쇄회로기판(100e)의 상면(102e) 상에는 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100e)의 상면(102e)은 칩 부착면일 수 있다. 인쇄회로기판(100e)의 하면(104e) 상에는 외부 연결 단자가 부착될 수 있다. 즉, 인쇄회로기판(100e)의 하면(104e)은 연결 단자 부착면일 수 있다. 상기 반도체 칩은 상기 상면 패드와 전기적으로 연결될 수 있다. 상기 외부 연결 단자는 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100e)의 상면(102e) 상에는, 인쇄회로기판(100e)의 상면(102e)의 적어도 일부분 및 상기 반도체 칩을 덮는 몰드층이 형성될 수 있다.
상기 반도체 칩 및 상기 몰드층을 포함하는 칩 구조체의 열팽창 계수와 인쇄회로기판의 열팽창 계수가 다를 경우, 상기 칩 구조체가 형성된 인쇄회로기판, 즉 반도체 패키지에는 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100e)은, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 도전 물질의 탄성 계수가, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120e)을 이루는 도전 물질의 탄성 계수와 다른 값을 가지므로, 반도체 패키지의 휨 현상을 최소화할 수 있다.
예를 들면, 상기 칩 구조체의 열팽창 계수가 인쇄회로기판의 열팽창 계수보다 클 경우, 반도체 패키지는 볼록 형태로 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100e)은, 상기 제1 탄성 계수가 상기 제4 탄성 계수보다 상대적으로 작은 값을 가지므로, 인쇄회로기판(100e)이 볼록 형태로 휘는 것을 방지할 수 있는 강성이 부여될 수 있다. 따라서 인쇄회로기판(100e)을 포함하는 반도체 패키지의 휨 현상을 최소화할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다. 도 6에 대한 설명 중, 도 4 및 도 5와 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 인쇄회로기판(100f)은 기판 베이스(110f), 및 배선 패턴(120f)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)를 포함한다.
기판 베이스(110b)는 복수의 베이스층(112b, 114b, 116b)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)는 배선 패턴(120f)을 가질 수 있다. 구체적으로, 제1 배선 레이어(Layer 1)는 제1 배선 패턴(122f)을 가질 수 있고, 제2 배선 레이어(Layer 2)는 제2 배선 패턴(124f)을 가질 수 있고, 제3 배선 레이어(Layer 3)는 제3 배선 패턴(126f)을 가질 수 있고, 제4 배선 레이어(Layer 4)는 제4 배선 패턴(128f)을 가질 수 있다.
제1 내지 제4 배선 패턴(122f, 124f, 126f, 128f)은 각각 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제1 내지 제4 배선 패턴(122f, 124f, 126f, 128f)은 각각 금속으로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120f)을 이루는 도전 물질의 탄성 계수는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120f)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122f), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124f), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126f), 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128f) 각각을 이루는 도전 물질은 제1 탄성 계수, 제2 탄성 계수, 제3 탄성 계수, 및 제4 탄성 계수를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레잉(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122f), 제2 배선 패턴(124f), 제3 배선 패턴(126f) 및 제4 배선 패턴(128f) 각각을 이루는 도전 물질의 탄성 계수는, 기판 베이스(110b)의 상면 및 하면에 각각 배치되는 제1 배선 레이어(Layer 1) 및 제4 배선 레이어(Layer 4)보다 기판 베이스(110b)의 내부에 배치되는 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 더 큰 값을 가질 수 있다. 예를 들면, 상기 제2 탄성 계수 및 제3 탄성 계수는 상기 제1 탄성 계수 및 제4 탄성 계수보다 큰 값을 가질 수 있다. 상기 제1 탄성 계소와 상기 제4 탄성 계수는 동일한 값을 가질 수 있고, 상기 제2 탄성 계소와 상기 제3 탄성 계수는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 제1 내지 제4 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4)가 가지는 제1 내지 제4 배선 패턴(122f, 124f, 126f, 128f)은 동일한 금속으로 이루어질 수 있다. 예를 들면, 제1 내지 제4 배선 패턴(122f, 124f, 126f, 128f)은 구리로 이루어질 수 있다.
다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 중 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴(120f)을 이루는 금속의 결정립 크기(grain size)는, 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴(120f)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
제1 배선 레이어(Layer 1)가 가지는 제1 배선 패턴(122f), 제2 배선 레이어(Layer 2)가 가지는 제2 배선 패턴(124f), 제3 배선 레이어(Layer 3)가 가지는 제3 배선 패턴(126f) 및 제4 배선 레이어(Layer 4)가 가지는 제4 배선 패턴(128f) 각각을 이루는 금속은 제1 결정립 크기, 제2 결정립 크기, 제3 결정립 크기 및 제4 결정립 크기를 가질 수 있다.
일부 실시 예에서, 다층의 배선 레이어(Layer 1, Layer 2, Layer 3, Layer 4) 각각의 층, 즉 제1 배선 레이어(Layer 1), 제2 배선 레이어(Layer 2), 제3 배선 레이어(Layer 3) 및 제4 배선 레이어(Layer 4)가 가지는 제1 배선 패턴(122f), 제2 배선 패턴(124f), 제3 배선 패턴(126f) 및 제4 배선 패턴(128f) 각각을 이루는 금속의 결정립 크기는, 기판 베이스(110b)의 상면 및 하면에 배치되는 각각 배치되는 제1 배선 레이어(Layer 1) 및 제4 배선 레이어(Layer 4)보다 기판 베이스(110b)의 내부에 배치되는 제2 배선 레이어(Layer 2) 및 제3 배선 레이어(Layer 3)가 작은 값을 가질 수 있다. 예를 들면, 상기 제2 결정립 크기 및 상기 제3 결정립 크기는 상기 제1 결정립 크기 및 상기 제4 결정립 크기보다 작은 값을 가질 수 있다. 상기 제1 결정립 크기와 상기 제4 결정립 크기는 동일한 값을 가질 수 있다. 상기 제2 결정립 크기와 상기 제3 결정립 크기는 동일한 값을 가질 수 있으나, 이에 한정되지 않는다.
기판 베이스(110b) 내에는 제1 내지 제4 배선 패턴(122f, 124f, 126f, 128f) 사이를 전기적으로 연결하는 도전 비아(132, 134, 136)가 형성될 수 있다.
기판 베이스(110b)의 상면 상에는 제1 배선 패턴(122f)의 적어도 일부분을 덮는 상면 솔더 레지스트층(142)이 형성될 수 있다. 기판 베이스(110b)의 하면 상에는 제4 배선 패턴(128f)의 적어도 일부분을 덮는 하면 솔더 레지스트층(144)이 형성될 수 있다. 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144) 각각에 의하여 덮이지 않고 노출되는 제1 배선 패턴(122f)의 일부분 및 제4 배선 패턴(128f)의 일부분은 각각 인쇄회로기판(100f)의 상면 패드 및 하면 패드일 수 있다. 상기 상면 패드 및 상기 하면 패드 각각의 상에는 금속층(미도시)을 더 포함할 수 있다.
인쇄회로기판(100f)의 상면(102f) 및 하면(104f) 상에는 각각 제1 반도체 칩 및 제2 반도체 칩이 부착될 수 있다. 즉, 인쇄회로기판(100f)의 상면(102f) 및 하면(104f)은 모두 칩 부착면일 수 있다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 각각 상기 상면 패드 및 상기 하면 패드와 전기적으로 연결될 수 있다.
인쇄회로기판(100f)의 상면(102f) 상에는, 인쇄회로기판(100f)의 상면(102f)의 적어도 일부분 및 상기 제1 반도체 칩을 덮는 제1 몰드층이 형성될 수 있다. 인쇄회로기판(100f)의 하면(104f) 상에는, 인쇄회로기판(100f)의 하면(104f)의 적어도 일부분 및 상기 제2 반도체 칩을 덮는 제2 몰드층이 형성될 수 있다.
상기 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수와 상기 제2 반도체 칩 및 상기 제2 몰드층을 포함하는 제2 칩 구조체의 열팽창 계수가 서로 유사하나, 인쇄회로기판의 열팽창 계수와 다를 경우, 인쇄회로기판에는 스트레스가 가해져서, 제1 또는 제2 반도체 칩과 인쇄회로기판 사이의 접촉 불량 또는 인쇄회로기판 자체에 손상이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100f)은, 상기 제2 탄성 계수 및 제3 탄성 계수가 상기 제1 탄성 계수 및 상기 제4 탄성 계수보다 상대적으로 큰 값을 가지므로, 인쇄회로기판(100f)의 내부 중심에 강성이 부여될 수 있다. 따라서 인쇄회로기판(100f)을 포함하는 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 7a 내지 도 8i는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법들을 나타내는 단면도들이다. 도 7a 내지 도 8i에서는 도 1 내지 도 3에서 보인 도전 비아(132, 134) 또는 도 4 내지 도 6에 보인 도전 비아(132, 134, 136)의 형성 방법은 당업자에게 자명한 바, 생략되어 있다.
도 7a 내지 도 7i는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다.
도 7a를 참조하면, 분리 중심층(detach core layer, 50)을 준비한다. 이후 분리 중심층(50)의 상면 및 하면 상에 제1 도금 방법(P1a)을 수행하여, 분리 중심층(50)의 상면 및 하면 상에 제1 배선층(122-p1)이 형성된 제1 예비 구조체(10-1)를 준비한다. 예를 들면, 제1 배선층(122-p1)은 구리로 이루어질 수 있다.
제1 도금 방법(P1a)은 제1 양(amount)의 첨가제(additive)를 함유한 도금액을 이용하여, 제1 전류 밀도를 가하여 수행될 수 있다. 본 명세서에서 첨가제의 양이라함은, 도금액 내에 함유된 첨가제의 부피비를 의미할 수 있다.
상기 첨가제는, 예를 들면, 도금층을 평활하게 해주는 평활제(leveler), 도금층의 입자를 미세화시켜주는 결정립 리파이너(grain refiner), 도금되는 동안 도금층 내의 응력을 완화시켜주는 스트레스 감소제(stress reducer), 및 도금원소들이 음극(cathode) 표면에 잘 달라붙도록 해주는 웨팅제(wetting agent) 중 적어도 하나일 수 있다.
도 7b를 참조하면, 제1 베이스층(112)을 준비한다. 이후, 제1 베이스층(112)의 일면 상에 제2 도금 방법(P2a)을 수행하여, 제1 베이스층(112)의 일면 상에 제2 배선층(124-p1)이 형성된 제2 예비 구조체(10-2)를 준비한다. 예를 들면, 제2 배선층(124-p1)은 구리로 이루어질 수 있다.
제2 도금 방법(P2a)은 제2 양의 첨가제를 함유한 도금액을 이용하여, 제2 전류 밀도를 가하여 수행될 수 있다.
도 7c를 참조하면, 하나의 제1 예비 구조체(10-1)에 대하여, 2개의 제2 예비 구조체(10-2)를 준비한다. 제1 예비 구조체(10-1)의 양면에는 각각 하나의 제2 예비 구조체(10-2)가 부착될 수 있다.
도 7d를 참조하면, 제1 예비 구조체(10-1)의 양면에 각각 하나의 제2 예비 구조체(10-2)를 부착한다. 제2 예비 구조체(10-2)는 제1 베이스층(112)이 제1 예비 구조체(10-1)를 향하도록, 제1 예비 구조체(10-1)의 양면에 각각 하나의 제2 예비 구조체(10-2)를 부착하여 제3 예비 구조체(10-3)를 준비한다.
도 7d 및 도 7e를 함께 참조하면, 제3 예비 구조체(10-3)의 양면에 배치되는 제2 배선층(124-p1)을 식각 공정을 통하여 패터닝하여 제2 배선 패턴(124-1)을 형성하여, 제4 예비 구조체(10-4)를 준비한다.
도 7f를 참조하면, 제2 베이스층(114)을 준비한다. 이후, 제2 베이스층(114)의 일면 상에 제3 도금 방법(P3a)을 수행하여, 제2 베이스층(114)의 일면 상에 제3 배선층(126-p1)이 형성된 제5 예비 구조체(10-5)를 준비한다. 예를 들면, 제3 배선층(126-p1)은 구리로 이루어질 수 있다.
제3 도금 방법(P3a)은 제3 양의 첨가제를 함유한 도금액을 이용하여, 제3 전류 밀도를 가하여 수행될 수 있다.
이후, 하나의 제4 예비 구조체(10-4)에 대하여, 2개의 제5 예비 구조체(10-5)를 준비한다. 제4 예비 구조체(10-4)의 양면에는 각각 하나의 제5 예비 구조체(10-5)가 부착될 수 있다.
도 7g를 참조하면, 제4 예비 구조체(10-4)의 양면에 각각 하나의 제5 예비 구조체(10-5)를 부착한다. 제5 예비 구조체(10-5)는 제2 베이스층(114)이 제4 예비 구조체(10-4)를 향하도록, 제4 예비 구조체(10-4)의 양면에 각각 하나의 제5 예비 구조체(10-5)를 부착하여 제6 예비 구조체(10-6)를 준비한다.
도 7g 및 도 7h를 함께 참조하면, 분리 중심층(50)으로부터 제6 예비 구조체(10-6)의 나머지 부분들을 분리하여, 제7 예비 구조체(10-7)를 형성한다.
제7 예비 구조체(10-7)는 제1 및 제2 베이스층(112, 114) 사이에 제2 배선 패턴(124-1)이 배치되고, 제1 베이스층(112)의 상면 및 제2 베이스층(114)의 하면에는 제1 배선층(122-p1) 및 제3 배선층(126-p1)이 배치될 수 있다.
도 7h 및 7i를 함께 참조하면, 제7 예비 구조체(10-7)의 양면에 각각 배치되는 제1 배선층(122-p1) 및 제3 배선층(126-p1)을 식각 공정을 통하여 패터닝하여 제1 배선 패턴(122-1) 및 제3 배선 패턴(126-3)을 가지는 예비 인쇄회로기판(10-8)을 준비한다.
이후, 도 1 내지 도 3에서 보인 것과 같이 예비 인쇄회로기판(10-8)의 상면 및 하면에 각각 상면 솔더 레지스트층(142) 및 하면 레지스트층(144)을 형성하여, 인쇄회로기판(100a, 100b, 100c)을 형성할 수 있다.
도 7a 내지 도 7i에서는 제1 내지 제3 배선 패턴(122-1, 124-1, 126-1) 각각이 이루는 3개층의 배선 레이어를 포함하는 인쇄회로기판을 형성하는 방법을 도시하였으나, 도 7e 내지 도 7g에 보인 과정을 반복하면, 도 4 내지 도 6에서 보인 것과 같은 4개층의 배선 레이어를 포함하는 인쇄회로기판(100d, 100e, 100f)을 형성할 수 있음은 당업자에게 자명하다.
도 7a 내지 도 7i를 함께 참조하면, 제1 도금 방법(P1a), 제2 도금 방법(P2a) 및 제3 도금 방법(P3a)을 수행하는 과정에서 상기 제1 양 및/또는 상기 제1 전류 밀도, 상기 제2 양 및/또는 상기 제2 전류 밀도, 및 상기 제3 양 및/또는 상기 제3 전류 밀도를 조절하여, 제1 내지 제3 배선 패턴(122-1, 124-1, 126-1)의 탄성 계수와 결정립 크기를 다르게 할 수 있다.
일부 실시 예에서, 상대적으로 큰 전류 밀도를 가하여 수행된 도금 방법에 의하여 형성된 배선 패턴은 탄성 계수가 큰 값을 가지고, 결정립 크기가 작아질 수 있다. 또한 상대적으로 작은 전류 밀도를 가하여 수행된 도금 방법에 의하여 형성된 배선 패턴은 탄성 계수가 작은 값을 가지고, 결정립 크기가 커질 수 있다.
따라서 제1 내지 제3 도금 방법(P1a, P2a, P3a) 각각에서 상기 제1 양 내지 상기 제3 양, 및 상기 제1 전류 밀도 내지 상기 제3 전류 밀도 중 적어도 하나를 다르게 하면, 제1 내지 제3 배선 패턴(122-1, 124-1, 126-1)의 탄성 계수와 결정립 크기를 다르게 할 수 있다.
도 8a 내지 도 8i는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다.
도 8a를 참조하면, 제2 베이스층(114)을 준비한다. 이후, 제2 베이스층(114)의 일면, 예를 들면 하면 상을 덮는 제1 마스크층(32)을 형성한다. 제1 마스크층(32)은 예를 들면, 포토레지스트일 수 있다.
도 8b를 참조하면, 제1 마스크층(32)이 덮지 않는 제2 베이스층(114)의 타면, 예를 들면 상면 상에 제1 도금 방법(P1b)을 수행하여, 제2 베이스(114)의 상면 상에 제2 배선층(124-p2)를 형성한다. 예를 들면, 제2 배선층(124-p2)은 구리로 이루어질 수 있다.
제1 도금 방법(P1b)은 제1 양의 첨가제를 함유한 도금액을 이용하여, 제1 전류 밀도를 가하여 수행될 수 있다.
제2 배선층(124-p2)을 형성한 후, 제1 마스크층(32)을 제거한다.
도 8c를 참조하면, 제2 베이스층(114)의 상면 상에 형성된 제2 배선층(124-p2)을 덮는 제2 마스크층(34)을 형성한다. 제2 마스크층(34)은 예를 들면, 포토레지스트일 수 있다.
도 8d를 참조하면, 제2 마스크층(34)이 덮지 않는 제2 베이스층(114)의 일면, 예를 들면 하면 상에 제2 도금 방법(P2b)을 수행하여, 제2 베이스(114)의 하면 상에 제3 배선층(126-p2)를 형성한다. 예를 들면, 제3 배선층(126-p2)은 구리로 이루어질 수 있다.
제2 도금 방법(P2b)은 제2 양의 첨가제를 함유한 도금액을 이용하여, 제2 전류 밀도를 가하여 수행될 수 있다.
도 8e를 참조하면, 제3 배선층(126-p2)을 형성한 후, 제2 마스크층(도 8d의 34)을 제거하여 제2 베이스층(114)의 상면 및 하면 상에 각각 제2 배선층(124-p2) 및 제3 배선층(126-p2)이 형성된 제1 예비 구조체(20-1)를 준비한다.
도 8e 및 도 8f를 함께 참조하면, 제1 예비 구조체(20-1)의 양면에 배치되는 제2 배선층(124-p2) 및 제3 배선층(126-p2)을 식각 공정을 통하여 패터닝하여, 제2 배선 패턴(124-2) 및 제3 배선 패턴(126-2)을 형성하여, 제2 예비 구조체(20-2)를 준비한다.
도 8g를 참조하면, 제1 베이스층(112) 및 제3 베이스층(116)을 준비한다.
제1 베이스층(112)의 일면 상에 제3 도금 방법(P3b)을 수행하여, 제1 베이스층(112)의 일면 상에 제1 배선층(122-p2)이 형성된 제3 예비 구조체(20-3)를 준비한다. 예를 들면, 제1 배선층(122-p2)은 구리로 이루어질 수 있다.
제3 도금 방법(P3b)은 제3 양의 첨가제를 함유한 도금액을 이용하여, 제3 전류 밀도를 가하여 수행될 수 있다.
또한 제3 베이스층(116)의 일면 상에 제4 도금 방법(P4b)을 수행하여, 제3 베이스층(116)의 일면 상에 제4 배선층(128-p2)이 형성된 제4 예비 구조체(20-4)를 준비한다. 예를 들면, 제4 배선층(128-p2)은 구리로 이루어질 수 있다.
제4 도금 방법(P4b)은 제4 양의 첨가제를 함유한 도금액을 이용하여, 제4 전류 밀도를 가하여 수행될 수 있다.
도 8h를 참조하면, 제2 예비 구조체(20-2)의 일면 및 타면에 각각 제3 예비 구조체(20-3) 및 제4 예비 구조체(20-4)를 부착하여 제5 예비 구조체(20-5)를 준비한다.
제3 예비 구조체(20-3)는 제1 베이스층(112)이 제2 예비 구조체(20-2)를 향하도록, 제2 예비 구조체(20-2)의 일면에 제3 예비 구조체(20-3)를 부착한다. 또한 제4 예비 구조체(20-4)는 제3 베이스층(116)이 제2 예비 구조체(20-2)를 향하도록, 제2 예비 구조체(20-2)의 일면에 제4 예비 구조체(20-4)를 부착한다.
도 8h 및 도 8i를 함께 참조하면, 제4 예비 구조체(20-4)의 양면에 각각 배치되는 제1 배선층(122-p2) 및 제4 배선층(128-p2)을 식각 공정을 통하여 패터닝하여 제1 배선 패턴(122-2) 및 제4 배선 패턴(128-2)을 가지는 예비 인쇄회로기판(20-6)을 준비한다.
이후, 도 4 내지 도 6에서 보인 것과 같이 예비 인쇄회로기판(20-6)의 상면 및 하면에 각각 상면 솔더 레지스트층(142) 및 하면 레지스트층(144)을 형성하여, 인쇄회로기판(100d, 100e, 100f)을 형성할 수 있다.
도 8a 내지 도 8i에서는 제1 내지 제4 배선 패턴(122-2, 124-2, 126-2, 128-2) 각각이 이루는 4개층의 배선 레이어를 포함하는 인쇄회로기판을 형성하는 방법을 도시하였으나, 제3 예비 구조체(20-3) 또는 제4 예비 구조체(20-4) 중 어느 하나를 생략하면, 도 1 내지 도 3에서 보인 것과 같은 3개층의 배선 레이어를 포함하는 인쇄회로기판(100a, 100b, 100c)을 형성할 수 있음은 당업자에게 자명하다.
도 8a 내지 도 8i를 함께 참조하면, 제1 도금 방법(P1b), 제2 도금 방법(P2b), 제3 도금 방법(P3b) 및 제4 도금 방법(P4b)을 수행하는 과정에서 상기 제1 양 및/또는 상기 제1 전류 밀도, 상기 제2 양 및/또는 상기 제2 전류 밀도, 상기 제3 양 및/또는 상기 제3 전류 밀도, 및 상기 제4 양 및/또는 상기 제4 전류 밀도를 조절하여, 제1 내지 제4 배선 패턴(122-2, 124-2, 126-2, 128-2)의 탄성 계수와 결정립 크기를 다르게 할 수 있다.
일부 실시 예에서, 상대적으로 큰 전류 밀도를 가하여 수행된 도금 방법에 의하여 형성된 배선 패턴은 탄성 계수가 큰 값을 가지고, 결정립 크기가 작아질 수 있다. 또한 상대적으로 작은 전류 밀도를 가하여 수행된 도금 방법에 의하여 형성된 배선 패턴은 탄성 계수가 작은 값을 가지고, 결정립 크기가 커질 수 있다.
따라서 제1 내지 제4 도금 방법(P1b, P2b, P3b, P4b) 각각에서 상기 제1 양 내지 상기 제4 양, 및 상기 제1 전류 밀도 내지 상기 제4 전류 밀도 중 적어도 하나를 다르게 하면, 제1 내지 제4 배선 패턴(122-2, 124-2, 126-2, 128-2)의 탄성 계수와 결정립 크기를 다르게 할 수 있다.
또한 도 7a 내지 도 7i, 또는 도 8a 내지 도 8i에서 설명한 인쇄회로기판의 제조 방법으로부터, 2개의 배선 레이어, 또는 5개 이상의 배선 레이어를 가지는 인쇄회로기판의 제조 방법을 구현하는 것은 당업자에게 자명한 바, 자세한 설명은 생략하도록 한다.
도 9a는 비교 실시 예에 따른 반도체 패키지를 나타내는 단면도이고, 도 9b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 9a를 참조하면, 비교 실시 예에 따른 반도체 패키지(1)는 인쇄회로기판(10), 인쇄회로기판(10)의 상면 상에 부착된 반도체 칩(200) 및 인쇄회로기판(10)의 상면의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(1)는 인쇄회로기판(10)의 하면에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(10)은 기판 베이스(11) 및 다층의 배선 레이어가 가지는 배선 패턴(12)을 포함한다. 도 9a에서는 인쇄회로기판(10)이 2개층의 배선 레이어를 포함하는 것으로 도시되었으나, 이는 도시의 편의성을 위한 것으로, 이에 한정되지 않는다. 예를 들면, 인쇄회로기판(10)은 3개층 이상의 배선 레이어를 포함할 수 있다.
인쇄회로기판(10)의 다층의 배선 레이어가 가지는 배선 패턴(12)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 실질적으로 동일할 수 있다.
예를 들면, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수가 인쇄회로기판(10)의 열팽창 계수보다 작을 경우, 반도체 패키지(1)는 오목 형태로 휨이 발생할 수 있다.
도 9b를 참조하면, 반도체 패키지(1000a)는 인쇄회로기판(100-1), 인쇄회로기판(100-1)의 상면 상에 부착된 반도체 칩(200) 및 인쇄회로기판(100-1)의 상면의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(1000a)는 인쇄회로기판(100-1)의 하면에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(100-1)은 기판 베이스(110) 및 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1a, 120-2a)을 포함한다. 도 9b에서는 인쇄회로기판(100-1)이 2개층의 배선 레이어를 포함하는 것으로 도시되었으나, 이는 도시의 편의성을 위한 것으로, 이에 한정되지 않는다. 예를 들면, 인쇄회로기판(100-1)은 3개층 이상의 배선 레이어를 포함할 수 있다.
인쇄회로기판(100-1)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1a, 120-2a)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 배선 패턴(120-1a)을 이루는 금속은 제2 배선 패턴(120-2a)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다. 인쇄회로기판(100-1)은 도 1 또는 도 4에 보인 인쇄회로기판(100a, 100d)일 수 있다.
반도체 칩(200)은 활성면에 반도체 소자가 형성될 수 있다. 반도체 칩(200)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 칩(200)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 반도체 칩(200)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 칩(200)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 칩(200)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 반도체 칩(200)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 소자는 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 구체적으로, 상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 반도체 소자는 상기 복수의 개별 소자들을 다른 배선들과 연결시키기 위한 다층의 배선 구조들을 포함하도록 형성될 수 있다. 상기 다층의 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다.
일부 실시 예에서, 반도체 칩(200)은 컨트롤러 칩, 비휘발성 메모리 칩, 휘발성 메모리 칩 및/또는 더미 칩일 수 있다.
상기 비휘발성 메모리 칩은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다. 상기 비휘발성 메모리 칩은 하나의 비휘발성 메모리 칩 또는 적층된 복수의 비휘발성 메모리 칩을 포함하는 반도체 패키지일 수 있다.
상기 컨트롤러 칩은 호스트와 상기 비휘발성 메모리 칩 사이에 인터페이스 및/또는 프로토콜을 제공할 수 있다. 상기 컨트롤러 칩은 상기 비휘발성 메모리 칩과 호스트 사이의 인터페이스를 위하여 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI, 또는 PCIe(PCI Express)와 같은 표준 프토토콜을 제공할 수 있다. 또는 상기 컨트롤러 칩은 상기 비휘발성 메모리 칩을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
상기 휘발성 메모리 칩은 예를 들면, DRAM(Dynamic RAM)과 같은 휘발성 메모리 반도체 칩일 수 있다. 상기 휘발성 메모리 칩은 데이터를 저장하거나, 캐시(cache)를 제공할 수 있다. 상기 휘발성 메모리 칩은 하나의 휘발성 메모리 칩 또는 적층된 복수의 휘발성 메모리 칩을 포함하는 반도체 패키지일 수 있다.
예를 들면, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수가 인쇄회로기판(100-1)의 열팽창 계수보다 작을 경우에도, 인쇄회로기판(100-1)은 오목 형태로 휘는 것을 방지할 수 있는 강성이 부여되는 바, 인쇄회로기판(100-1)을 포함하는 반도체 패키지(1000a)의 휨 현상을 최소화할 수 있다.
도 10a는 비교 실시 예에 따른 반도체 패키지를 나타내는 단면도이고, 도 10b는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 10a를 참조하면, 비교 실시 예에 따른 반도체 패키지(2)는 인쇄회로기판(10), 인쇄회로기판(10)의 상면 상에 부착된 반도체 칩(200) 및 인쇄회로기판(10)의 상면의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(2)는 인쇄회로기판(10)의 하면에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(10)은 기판 베이스(11) 및 다층의 배선 레이어가 가지는 배선 패턴(12)을 포함한다. 도 10a에서는 인쇄회로기판(10)이 2개층의 배선 레이어를 포함하는 것으로 도시되었으나, 이는 도시의 편의성을 위한 것으로, 이에 한정되지 않는다. 예를 들면, 인쇄회로기판(10)은 3개층 이상의 배선 레이어를 포함할 수 있다.
인쇄회로기판(10)의 다층의 배선 레이어가 가지는 배선 패턴(12)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 실질적으로 동일할 수 있다.
예를 들면, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수가 인쇄회로기판(10)의 열팽창 계수보다 클 경우, 반도체 패키지(2)는 볼록 형태로 휨이 발생할 수 있다.
도 10b를 참조하면, 반도체 패키지(1000b)는 인쇄회로기판(100-2), 인쇄회로기판(100-2)의 상면 상에 부착된 반도체 칩(200) 및 인쇄회로기판(100-2)의 상면의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(1000b)는 인쇄회로기판(100-2)의 하면에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(100-2)은 기판 베이스(110) 및 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1b, 120-2b)을 포함한다. 도 10b에서는 인쇄회로기판(100-2)이 2개층의 배선 레이어를 포함하는 것으로 도시되었으나, 이는 도시의 편의성을 위한 것으로, 이에 한정되지 않는다. 예를 들면, 인쇄회로기판(100-2)은 3개층 이상의 배선 레이어를 포함할 수 있다.
인쇄회로기판(100-2)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1b, 120-2b)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 배선 패턴(120-1b)을 이루는 금속은 제2 배선 패턴(120-2b)을 이루는 금속보다 탄성 계수가 작은 값을 가지거나, 결정립 크기가 큰 값을 가질 수 있다. 인쇄회로기판(100-1)은 도 2 또는 도 5에 보인 인쇄회로기판(100b, 100e)일 수 있다.
예를 들면, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수가 인쇄회로기판(100-2)의 열팽창 계수보다 작을 경우에도, 인쇄회로기판(100-2)은 볼록 형태로 휘는 것을 방지할 수 있는 강성이 부여되는 바, 인쇄회로기판(100-2)을 포함하는 반도체 패키지(1000b)의 휨 현상을 최소화할 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시 예에 따른 반도체 패키지들을 나타내는 단면도들이다.
도 11a를 참조하면, 반도체 패키지(1100)는 인쇄회로기판(100), 인쇄회로기판(100)의 상면(102) 상에 부착된 반도체 칩(200) 및 인쇄회로기판(100)의 상면(102)의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(1100)는 인쇄회로기판(100)의 하면(104)에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(100)은 기판 베이스(110) 및 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1, 120-2)을 포함한다.
반도체 칩(200)은 다이 어태치 필름(210)을 사이에 두고 인쇄회로기판(100)의 상면(102)에 부착될 수 있다. 반도체 칩(200)은 본딩 와이어(240)를 통하여 제1 배선 패턴(120-1)과 전기적으로 연결될 수 있다. 외부 연결 단자(500)는 제2 배선 패턴(120-2)과 전기적으로 연결될 수 있다.
인쇄회로기판(100)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1, 120-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 배선 패턴(120-1)을 이루는 금속은 제2 배선 패턴(120-2)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다. 일부 실시 예에서, 일부 실시 예에서, 제1 배선 패턴(120-1)을 이루는 금속은 제2 배선 패턴(120-2)을 이루는 금속보다 탄성 계수가 작은 값을 가지거나, 결정립 크기가 큰 값을 가질 수 있다.
도 9a 내지 도 10b를 통하여 설명한 것과 같이, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수와 인쇄회로기판(100)의 열팽창 계수의 차이를 고려하여, 인쇄회로기판(100)에 휨을 방지할 수 있는 강성이 부여되도록, 제1 및 제2 배선 패턴(120-1, 120-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기를 결정할 수 있다.
예를 들면, 인쇄회로기판(100)은 도 1, 도 2, 도 4 및 도 5에 보인 인쇄회로기판(100a, 100b, 100d, 100e) 중 어느 하나일 수 있다.
도 11b를 참조하면, 반도체 패키지(1200)는 인쇄회로기판(100), 인쇄회로기판(100)의 상면(102) 상에 부착된 반도체 칩(200) 및 인쇄회로기판(100)의 상면(102)의 적어도 일부분과 반도체 칩(200)을 덮는 몰드층(300)을 포함할 수 있다. 반도체 패키지(1100)는 인쇄회로기판(100)의 하면(104)에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
인쇄회로기판(100)은 기판 베이스(110) 및 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1, 120-2)을 포함한다.
반도체 칩(200)은 연결 범프(250)를 사이에 두고 인쇄회로기판(100)의 상면(102)에 부착될 수 있다. 반도체 칩(200)은 연결 범프(250)를 통하여 제1 배선 패턴(120-1)과 전기적으로 연결될 수 있다. 외부 연결 단자(500)는 제2 배선 패턴(120-2)과 전기적으로 연결될 수 있다.
인쇄회로기판(100)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 배선 패턴(120-1, 120-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 배선 패턴(120-1)을 이루는 금속은 제2 배선 패턴(120-2)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다. 일부 실시 예에서, 일부 실시 예에서, 제1 배선 패턴(120-1)을 이루는 금속은 제2 배선 패턴(120-2)을 이루는 금속보다 탄성 계수가 작은 값을 가지거나, 결정립 크기가 큰 값을 가질 수 있다.
도 9a 내지 도 10b를 통하여 설명한 것과 같이, 반도체 칩(200) 및 몰드층(300)을 포함하는 칩 구조체(CS)의 열팽창 계수와 인쇄회로기판(100)의 열팽창 계수의 차이를 고려하여, 인쇄회로기판(100)에 휨을 방지할 수 있는 강성이 부여되도록, 제1 및 제2 배선 패턴(120-1, 120-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기를 결정할 수 있다.
예를 들면, 인쇄회로기판(100)은 도 1, 도 2, 도 4 및 도 5에 보인 인쇄회로기판(100a, 100b, 100d, 100e) 중 어느 하나일 수 있다.
도 11c를 참조하면, 반도체 패키지(1300)는 하부 패키지(1300B) 및 서브 패키지(1300B) 상에 적층되는 상부 패키지(1300T)를 포함할 수 있다. 반도체 패키지(1300)는 PoP(Package on Package)일 수 있다.
하부 패키지(1300B)는 메인 인쇄회로기판(100M), 메인 인쇄회로기판(100M)의 상면 상에 부착된 메인 반도체 칩(200M) 및 메인 인쇄회로기판(100M)의 상면의 적어도 일부분과 메인 반도체 칩(200M)의 적어도 일부분을 덮는 메인 몰드층(300M)을 포함할 수 있다. 반도체 패키지(1300)는 메인 인쇄회로기판(100M)의 하면에 부착되는 외부 연결 단자(500)를 더 포함할 수 있다.
메인 인쇄회로기판(100M)은 다층의 배선 레이어가 각각 가지는 제1 및 제2 메인 배선 패턴(120M-1, 120M-2)을 포함한다.
메인 반도체 칩(200)은 칩 연결 범프(250M)를 사이에 두고 인쇄회로기판(100)의 상면(102)에 부착될 수 있다. 반도체 칩(200)은 칩 연결 범프(250M)를 통하여 제1 메인 배선 패턴(120M-1)과 전기적으로 연결될 수 있다. 외부 연결 단자(500)는 제2 메인 배선 패턴(120M-2)과 전기적으로 연결될 수 있다.
상부 패키지(1300T)는 서브 인쇄회로기판(100S), 서브 인쇄회로기판(100S)의 상면 상에 부착된 서브 반도체 칩(200S) 및 서브 인쇄회로기판(100S)의 상면의 적어도 일부분과 서브 반도체 칩(200)을 덮는 서브 몰드층(300S)을 포함할 수 있다.
서브 인쇄회로기판(100S)은 다층의 배선 레이어가 각각 가지는 제1 및 제2 서브 배선 패턴(120S-1, 120S-2)을 포함한다.
서브 반도체 칩(200S)은 다이 어태치 필름(210S)을 사이에 두고 서브 인쇄회로기판(100S)의 상면에 부착될 수 있다. 서브 반도체 칩(200S)은 본딩 와이어(240S)를 통하여 제1 서브 배선 패턴(120-1S)과 전기적으로 연결될 수 있다.
메인 몰드층(300M)은 제1 메인 배선 패턴(120M-1)의 적어도 일부분을 노출시키는 몰드홀(300MH)을 가질 수 있다. 상부 패키지(1300T)의 제2 서브 배선 패턴(120S-2)과 하부 패키지(1300B)의 제1 메인 배선 패턴(120M-1)은 몰드홀(300MH)에 배치되는 메인 연결 범프(500M)을 통하여 전기적으로 연결될 수 있다.
메인 인쇄회로기판(100M)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 메인 배선 패턴(120M-1, 120M-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 메인 배선 패턴(120M-1)을 이루는 금속은 제2 메인 배선 패턴(120M-2)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다. 일부 실시 예에서, 일부 실시 예에서, 제1 메인 배선 패턴(120M-1)을 이루는 금속은 제2 메인 배선 패턴(120M-2)을 이루는 금속보다 탄성 계수가 작은 값을 가지거나, 결정립 크기가 큰 값을 가질 수 있다.
도 9a 내지 도 10b를 통하여 설명한 것과 같이, 메인 반도체 칩(200M) 및 메인 몰드층(300M)을 포함하는 메인 칩 구조체(CS-M)의 열팽창 계수와 메인 인쇄회로기판(100M)의 열팽창 계수의 차이를 고려하여, 메인 인쇄회로기판(100M)에 휨을 방지할 수 있는 강성이 부여되도록, 제1 및 제2 메인 배선 패턴(120M-1, 120M-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기를 결정할 수 있다.
예를 들면, 메인 인쇄회로기판(100M)은 도 1, 도 2, 도 4 및 도 5에 보인 인쇄회로기판(100a, 100b, 100d, 100e) 중 어느 하나일 수 있다.
서브 인쇄회로기판(100S)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 서브 배선 패턴(120S-1, 120S-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기는 다른 값을 가질 수 있다. 일부 실시 예에서, 제1 서브 배선 패턴(120S-1)을 이루는 금속은 제2 서브 배선 패턴(120S-2)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다. 일부 실시 예에서, 일부 실시 예에서, 제1 서브 배선 패턴(120S-1)을 이루는 금속은 제2 서브 배선 패턴(120S-2)을 이루는 금속보다 탄성 계수가 작은 값을 가지거나, 결정립 크기가 큰 값을 가질 수 있다.
도 9a 내지 도 10b를 통하여 설명한 것과 같이, 서브 반도체 칩(200S) 및 서브 몰드층(300S)을 포함하는 서브 칩 구조체(CS-S)의 열팽창 계수와 서브 인쇄회로기판(100S)의 열팽창 계수의 차이를 고려하여, 서브 인쇄회로기판(100S)에 휨을 방지할 수 있는 강성이 부여되도록, 제1 및 제2 서브 배선 패턴(120S-1, 120S-2)을 이루는 도전 물질, 예를 들면 금속의 탄성 계수 또는 결정립 크기를 결정할 수 있다.
예를 들면, 서브 인쇄회로기판(100S)은 도 1, 도 2, 도 4 및 도 5에 보인 인쇄회로기판(100a, 100b, 100d, 100e) 중 어느 하나일 수 있다.
또는 서브 인쇄회로기판(100S)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 서브 배선 패턴(120S-1, 120S-2)을 이루는 금속의 탄성 계수 또는 결정립 크기는, 메인 인쇄회로기판(100M)의 다층의 배선 레이어가 각각 가지는 제1 및 제2 메인 배선 패턴(120M-1, 120M-2)을 이루는 금속의 탄성 계수 또는 결정립 크기와 다른 값을 가질 수 있다.
상부 패키지(1300T)의 열팽창 계수와 하부 패키지(1300B)의 열팽창 계수의 차이를 고려하여, 상부 패키지(1300T)에 포함되는 서브 인쇄회로기판(100S) 및/또는 하부 패키지(1300B)에 포함되는 메인 인쇄회로기판(100M)에 휨을 방지할 수 있는 강성이 부여되도록, 제1 및 제2 서브 배선 패턴(120S-1, 120S-2)을 이루는 금속의 탄성 계수 또는 결정립 크기와 제1 및 제2 메인 배선 패턴(120M-1, 120M-2)을 이루는 금속의 탄성 계수 또는 결정립 크기를 결정할 수 있다.
도 11d를 참조하면, 반도체 패키지(1400)는 인쇄회로기판(100-3), 인쇄회로기판(100-3)의 상면 및 하면 상에 각각 부착된 제1 및 제2 반도체 칩(200T, 200B), 인쇄회로기판(100-3)의 상면의 적어도 일부분과 제1 반도체 칩(200T)을 덮는 제1 몰드층(300T) 및 인쇄회로기판(100-3)의 하면의 적어도 일부분과 제2 반도체 칩(200B)을 덮는 제2 몰드층(300B)을 포함할 수 있다.
반도체 패키지(1400)는 인쇄회로기판(100-3)과 연결되는 외부 연결 단자(150)를 더 포함할 수 있다. 도 11d에는 외부 연결 단자(150)가 인쇄회로기판(100-3)의 측단에 위치하는 것으로 도시되었으나, 이에 한정되지 않으며, 예를 들면 외부 연결 단자(150)는 인쇄회로기판(100-3)의 상면 및/또는 하면에 위치할 수 있다.
인쇄회로기판(100-3)은 기판 베이스(110) 및 다층의 배선 레이어가 각각 가지는 배선 패턴(120-3)을 포함한다. 배선 패턴(120-3)은 기판 베이스(110)의 내부에 배치되는 배선 레이어가 가지는 내부 배선 패턴(120-I) 및 기판 베이스(110)의 상면 및 하면에 배치되는 배선 레이어가 가지는 외부 배선 패턴(120-O)을 포함한다.
내부 배선 패턴(120-I)을 이루는 금속은 외부 배선 패턴(120-O)을 이루는 금속보다 탄성 계수가 큰 값을 가지거나, 결정립 크기가 작은 값을 가질 수 있다.
제1 반도체 칩(200T) 및 제1 몰드층(300T)을 포함하는 제1 칩 구조체(CS-T)의 열팽창 계수와 제2 반도체 칩(200B) 및 제2 몰드층(300B)을 포함하는 제2 칩 구조체(CS-B)의 열팽창 계수가 서로 유사하나, 인쇄회로기판(100-3)의 열팽창 계수와 다를 경우에도, 본 발명에 따른 인쇄회로기판(100-3)은, 내부 배선 패턴(120-I)을 이루는 금속의 탄성 계수가 외부 배선 패턴(120-O)을 이루는 금속의 탄성 계수보다 상대적으로 큰 값을 가지므로, 인쇄회로기판(100-3)의 내부 중심에 강성이 부여될 수 있다. 따라서 인쇄회로기판(100-3)을 포함하는 반도체 패키지(1400)의 신뢰성을 향상시킬 수 있다.
예를 들면, 인쇄회로기판(100-3)은 도 3 및 도 6에 보인 인쇄회로기판(100c, 100f) 중 어느 하나일 수 있다.
도 12a는 본 발명의 일 실시 예에 따른 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질의 탄성 계수를 설명하기 위하여, 도전 물질의 결정립 크기와 도전 물질의 탄성 계수의 관계를 개략적으로 나타내는 그래프이다.
도 12a를 참조하면, 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질의 결정립 크기(Grain Size)가 일정 범위에서 감소하는 경우, 탄성 계수(Modulus)가 증가할 수 있다.
도 12b는 본 발명의 일 실시 예에 따른 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질의 탄성 계수를 설명하기 위하여, 도전 물질을 형성하는 도금 방법에서 사용되는 전류 밀도 또는 첨가제의 양과 도전 물질의 탄성 계수의 관계를 개략적으로 나타내는 그래프이다.
도 12b를 참조하면, 인쇄회로기판에 포함되는 배선 패턴을 이루는 도전 물질, 예를 들어 금속을 도금 방법으로 형성하는 경우, 일정 범위에서 전류 밀도(Current Density)를 높이거나, 첨가제의 양(Amount of Additive)을 증가하면 탄성 계수(Modulus)를 증가시킬 수 있다.
도 12a 및 도 12b를 함께 참조하면, 배선 패턴을 이루는 도전 물질, 예를 들어 금속을 도금 방법으로 형성하는 경우, 일정 범위에서 전류 밀도(Current Density)를 높이거나, 첨가제의 양(Amount of Additive)을 증가하면 금속의 결정립 크기(Grain Size)를 감소시킬 수 있어, 탄성 계수(Grain Size)를 증가시킬 수 있다.
도 13은 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도이다.
도 13을 참조하면, 인쇄회로기판(100-4)은 기판 베이스(110), 및 배선 패턴(120-4)을 가지는 다층의 배선 레이어(Layer 1, Layer 2, Layer 3)를 포함한다.
기판 베이스(110)는 복수의 베이스층(112, 114)이 적층되어 이루어질 수 있다.
배선 레이어(Layer 1, Layer 2, Layer 3)는 배선 패턴(120-4)을 가질 수 있다. 배선 패턴(120-4)은 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 배선 패턴(120-4)은 금속으로 이루어질 수 있다.
인쇄회로기판(100-4)은 기판 베이스(110)의 에지(edge)에 인접하는 에지 영역(ER) 및 기판 베이스(110)의 중심에 인접하는 중심 영역(CR)으로 이루어질 수 있다. 일부 실시 예에서, 인쇄회로기판(100-4)이 사각 평판 형상인 경우, 에지 영역(ER)은 사각 평판 형상의 가장자리의 일부분일 수 있고, 중심 영역(CR)은 에지 영역(ER) 이외의 인쇄회로기판(100-4)의 적어도 일부분일 수 있다. 일부 실시 예에서 인쇄회로기판(100-4)이 사각 평판 형상인 경우, 에지 영역(ER)은 사각 평판 형상의 모서리의 일부분일 수 있고, 중심 영역(CR)은 에지 영역(ER) 이외의 인쇄회로기판(100-4)의 적어도 일부분일 수 있다.
배선 패턴(120-4)은 에지 영역(ER)에 형성되어 기판 베이스(110)의 에지에 인접하는 일부분인 에지 배선 패턴(120-4E)과, 중심 영역(CR)에 형성되어 기판 베이스(110)의 중심에 인접하는 일부분인 중심 배선 패턴(120-4C)으로 이루어질 수 있다.
중심 배선 패턴(120-4C)을 이루는 도전 물질의 탄성 계수는, 에지 배선 패턴(120-4E)을 이루는 도전 물질의 탄성 계수보다 작은 값을 가질 수 있다.
중심 배선 패턴(120-4C)을 이루는 금속의 결정립 크기는, 에지 배선 패턴(120-4E)을 이루는 금속의 결정립 크기보다 큰 값을 가질 수 있다.
기판 베이스(110) 내에는 배선 패턴(120-4) 사이를 전기적으로 연결하는 도전 비아(132, 134)가 형성될 수 있다.
기판 베이스(110)의 상면 및 하면 상에는 각각 상면 솔더 레지스트층(142) 및 하면 솔더 레지스트층(144)이 형성될 수 있다.
인쇄회로기판(100-4)의 두께가 얇아지거나, 연배열 인쇄회로기판처럼 면적이 큰 경우, 인쇄회로기판(100-4)의 에지 영역(CR)에 휨이 발생할 수 있다.
그러나 본 발명에 따른 인쇄회로기판(100-4)은, 에지 배선 패턴(120-4E)을 이루는 도전 물질의 탄성 계수가, 중심 배선 패턴(120-4C)을 이루는 도전 물질의 탄성 계수보다 큰 값을 가지므로, 인쇄회로기판(100-4)의 에지 영역(CR)에 휨이 발생하는 것을 방지할 수 있는 강성이 부여될 수 있다.
도 14a 내지 도 14f는 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 나타내는 단면도들이다. 도 14a 내지 도 14f는 도 13에 보인 인쇄회로기판(100-4) 중 2개층의 배선 레이어를 형성하는 과정을 설명하는 단면도들이다.
도 14a를 참조하면, 베이스층(60)을 준비한다. 이후 베이스층(60)의 에지 영역(ER)을 덮는 에지 마스크층(36E)을 형성한다. 에지 마스크층(36E)은 베이스층(60)의 양면의 에지 영역(ER)을 모두 덮을 수 있다. 일부 실시 예에서, 에지 마스크층(36E)은 베이스층(60)의 일면의 에지 영역(ER)만을 덮을 수 있다.
도 14b를 참조하면, 에지 마스크층(36E)이 덮지 않는 베이스층(60)의 표면, 즉 중심 영역(CR) 상에 제1 도금 방법(P1c)을 수행하여, 베이스층(60)의 중심 영역(CR)에 중심 배선층(120-C)를 형성한다. 예를 들면, 중심 배선층(120-C)은 구리로 이루어질 수 있다.
제1 도금 방법(P1c)은 제1 양의 첨가제를 함유한 도금액을 이용하여, 제1 전류 밀도를 가하여 수행될 수 있다.
도 14b 및 도 14c를 함께 참조하면, 중심 배선층(120-C)을 형성한 후, 에지 마스크층(36E)을 제거한다.
도 14d를 참조하면, 베이스층(60)의 중심 영역(CR)에 형성된 중심 배선층(120-C)을 덮는 중심 마스크층(36C)을 형성한다.
도 14e를 참조하면, 중심 마스크층(36C)이 덮지 않는 베이스층(60)의 표면, 즉 에지 영역(ER) 상에 제2 도금 방법(P2c)을 수행하여, 베이스층(60)의 에지 영역(ER)에 에지 배선층(120-E)를 형성한다. 예를 들면, 에지 배선층(120-E)은 구리로 이루어질 수 있다.
제2 도금 방법(P2c)은 제2 양의 첨가제를 함유한 도금액을 이용하여, 제2 전류 밀도를 가하여 수행될 수 있다.
도 14e 및 도 14f를 함께 참조하면, 에지 배선층(120-E)을 형성한 후, 중심 마스크층(36C)을 제거한다.
이후, 에지 배선층(120-E) 및 중심 배선층(120-C)을 식각 공정을 통하여 패터닝하여, 도 13에 보인 것과 같은 에지 배선 패턴(120-4E)과 중심 배선 패턴(120-4C)을 형성할 수 있다.
도 14a 내지 도 14f를 함께 참조하면, 제1 도금 방법(P1c) 및 제2 도금 방법(P2c)을 수행하는 과정에서 상기 제1 양 및/또는 상기 제1 전류 밀도, 및 상기 제2 양 및/또는 상기 제2 전류 밀도를 조절하여, 도 13에 보인 중심 배선 패턴(120-4C)과 에지 배선 패턴(120-4E) 각각의 탄성 계수와 결정립 크기를 다르게 할 수 있다.
도 15는 본 발명의 실시 예들에 의한 시스템을 나타내는 구성도이다.
도 15를 참조하면, 시스템(2000)은 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)를 포함한다. 시스템(2000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시 예에서, 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 시스템(2000)은 본 발명의 기술적 사상에 의한 실시 예들에 따른 인쇄회로기판 및/또는 반도체 패키지를 포함한다. 예를 들면, 시스템(200)은 도 1 내지 도 14f를 참조하여 설명한 인쇄회로기판들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100-1, 100-2, 100-3, 100-4) 및/또는 반도체 패키지들(1000a, 1000b, 1100, 1200, 1300, 1400) 중 적어도 하나를 포함할 수 있다.
제어기(2010)는 시스템(2000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 예를 들면, 제어기(2010)는 도 1 내지 도 14f를 참조하여 설명한 인쇄회로기판들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100-1, 100-2, 100-3, 100-4) 및/또는 반도체 패키지들(1000a, 1000b, 1100, 1200, 1300, 1400) 중 적어도 하나를 포함할 수 있다.
입/출력 장치(2020)는 시스템(2000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(2000)은 입/출력 장치(2020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(2020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(2030)는 제어기(2010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(2010)에서 처리된 데이터를 저장할 수 있다. 예를 들면, 기억장치(2030)는 도 1 내지 도 14f를 참조하여 설명한 인쇄회로기판들(100, 100a, 100b, 100c, 100d, 100e, 100f, 100-1, 100-2, 100-3, 100-4) 및/또는 반도체 패키지들(1000a, 1000b, 1100, 1200, 1300, 1400) 중 적어도 하나를 포함할 수 있다.
인터페이스(2040)는 시스템(2000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(2010), 입/출력 장치(2020), 기억 장치(2030), 및 인터페이스(2040)는 버스(2050)를 통해 서로 통신할 수 있다. 시스템(2000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100-1, 100-2, 100-3, 100-4 : 인쇄회로기판, 120a, 120b, 120c, 120d, 120e, 120f : 배선 패턴, 200 : 반도체 칩, 300 : 몰드층, 1000a, 1000b, 1100, 1200, 1300, 1400 : 반도체 패키지, Layer 1, Layer 2, Layer 3, Layer 4 : 배선 레이어

Claims (20)

  1. 적어도 하나의 베이스층을 가지는 기판 베이스;
    상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어(layer);를 포함하며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 큰 값을 가지고,
    상면은 반도체 칩이 부착되는 칩 부착면이고, 하면은 외부 연결 단자가 부착되는 연결 단자 부착면인 인쇄회로기판.
  2. 삭제
  3. 제1 항에 있어서,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴은 동일한 금속으로 이루어지며,
    상기 다층의 배선 레이어 중 상기 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기(grain size)는 상기 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  4. 제1 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 커지는 것을 특징으로 하는 인쇄회로기판.
  5. 적어도 하나의 베이스층을 가지는 기판 베이스;
    상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어(layer);를 포함하며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 작은 값을 가지고,
    상면은 반도체 칩이 부착되는 칩 부착면이고, 하면은 외부 연결 단자가 부착되는 연결 단자 부착면인 것을 특징으로 하는 인쇄회로기판.
  6. 제5 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 감소하는 것을 특징으로 하는 인쇄회로기판.
  7. 삭제
  8. 제5 항에 있어서,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴은 동일한 금속으로 이루어지며,
    상기 다층의 배선 레이어 중 상기 적어도 하나의 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기(grain size)는 상기 적어도 하나의 다른 층의 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  9. 적어도 하나의 베이스층을 가지는 기판 베이스;
    상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어;를 포함하며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 큰 값을 가지고, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기는 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가지고,
    상면은 반도체 칩이 부착되는 칩 부착면이고, 하면은 외부 연결 단자가 부착되는 연결 단자 부착면인 인쇄회로기판.
  10. 제9 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고,
    상기 다층의 배선 레이어 중, 상기 적층된 베이스층 사이에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기가 상기 기판 베이스의 하면 및 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  11. 적어도 하나의 베이스층을 가지는 기판 베이스;
    상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어;를 포함하며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수보다 작고,
    상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기가 큰 값을 가지고,
    상면은 반도체 칩이 부착되는 칩 부착면이고, 하면은 외부 연결 단자가 부착되는 연결 단자 부착면인 인쇄회로기판.
  12. 제11 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고,
    상기 다층의 배선 레이어 중, 상기 적층된 베이스층 사이에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기가, 상기 기판 베이스의 하면 및 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 결정립 크기보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  13. 적어도 하나의 베이스층을 가지는 기판 베이스; 및 상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어;를 포함하는 인쇄회로기판;
    상기 인쇄회로기판의 상면에 부착되며 상기 배선 패턴의 적어도 일부분과 전기적으로 연결되는 적어도 하나의 제1 반도체 칩; 및
    상기 인쇄회로기판의 상면의 적어도 일부분 및 상기 적어도 하나의 제1 반도체 칩을 덮는 제1 몰드층;을 포함하며,
    상기 적어도 하나의 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수는, 상기 인쇄회로기판의 열팽창 계수보다 큰 값을 가지며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수가, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 금속을 이루는 도전 물질의 탄성 계수보다 큰 값을 가지는 반도체 패키지.
  14. 삭제
  15. 제13 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 금속의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 감소하는 것을 특징으로 하는 반도체 패키지.
  16. 적어도 하나의 베이스층을 가지는 기판 베이스; 및 상기 적어도 하나의 베이스층의 상면 및 하면에 배치되며, 각각 배선 패턴을 가지는 다층의 배선 레이어;를 포함하는 인쇄회로기판;
    상기 인쇄회로기판의 상면에 부착되며 상기 배선 패턴의 적어도 일부분과 전기적으로 연결되는 적어도 하나의 제1 반도체 칩; 및
    상기 인쇄회로기판의 상면의 적어도 일부분 및 상기 적어도 하나의 제1 반도체 칩을 덮는 제1 몰드층;을 포함하며,
    상기 적어도 하나의 제1 반도체 칩 및 상기 제1 몰드층을 포함하는 제1 칩 구조체의 열팽창 계수는, 상기 인쇄회로기판의 열팽창 계수보다 작은 값을 가지며,
    상기 다층의 배선 레이어 중, 상기 기판 베이스의 상면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수가, 상기 기판 베이스의 하면에 배치되는 배선 레이어가 가지는 배선 패턴을 이루는 금속의 탄성 계수보다 큰 값을 가지는 것을 특징으로 하는 반도체 패키지.
  17. 제16 항에 있어서,
    상기 기판 베이스는 적어도 2개의 적층된 베이스층을 가지고, 상기 다층의 배선 레이어는 적어도 3개층이며,
    상기 다층의 배선 레이어 각각의 층이 가지는 배선 패턴을 이루는 도전 물질의 탄성 계수는, 상기 기판 베이스의 하면에 배치되는 배선 레이어로부터 상기 기판 베이스의 상면에 배치되는 배선 레이어까지 단계적으로 커지는 것을 특징으로 하는 반도체 패키지.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020160005988A 2016-01-18 2016-01-18 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법 KR102493463B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160005988A KR102493463B1 (ko) 2016-01-18 2016-01-18 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법
US15/397,970 US10672694B2 (en) 2016-01-18 2017-01-04 Printed circuit board, semiconductor package including the printed circuit board, and method of manufacturing the printed circuit board
CN201710029625.4A CN106982508B (zh) 2016-01-18 2017-01-16 印刷电路板以及包括该印刷电路板的半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160005988A KR102493463B1 (ko) 2016-01-18 2016-01-18 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170086307A KR20170086307A (ko) 2017-07-26
KR102493463B1 true KR102493463B1 (ko) 2023-01-30

Family

ID=59314157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160005988A KR102493463B1 (ko) 2016-01-18 2016-01-18 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법

Country Status (3)

Country Link
US (1) US10672694B2 (ko)
KR (1) KR102493463B1 (ko)
CN (1) CN106982508B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3479398A4 (en) 2016-07-01 2020-02-12 Intel Corporation MOLDED INTEGRATED BRIDGE FOR IMPROVED EMIB APPLICATIONS
US9922964B1 (en) * 2016-09-19 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure with dummy die
KR20190041215A (ko) 2017-10-12 2019-04-22 주식회사 아모그린텍 인쇄회로기판 제조 방법 및 이에 의해 제조된 인쇄회로기판
CN112201652A (zh) * 2019-07-07 2021-01-08 深南电路股份有限公司 线路板及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070044303A1 (en) 2005-08-26 2007-03-01 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring board
US20120047731A1 (en) * 2010-08-31 2012-03-01 Kyocera Corporation Method for Manufacturing Circuit Board and Method for Manufacturing Structure Using the Same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3237258B2 (ja) * 1993-01-22 2001-12-10 株式会社デンソー セラミック多層配線基板
JP2000012991A (ja) 1998-06-18 2000-01-14 Nitto Denko Corp 異なる厚さの導体層を有する回路基板形成部材およびそれを用いた回路基板
JP2001291802A (ja) * 2000-04-06 2001-10-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP4389788B2 (ja) * 2002-12-27 2009-12-24 日本電気株式会社 シート材及び配線板
US7070207B2 (en) * 2003-04-22 2006-07-04 Ibiden Co., Ltd. Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication
JP2004335934A (ja) 2003-05-12 2004-11-25 North:Kk フレキシブル回路基板及びその製造方法と、フレキシブル多層配線回路基板及びその製造方法。
KR20060111449A (ko) 2003-09-24 2006-10-27 이비덴 가부시키가이샤 인터포저, 다층프린트배선판
CN100477180C (zh) 2003-09-24 2009-04-08 揖斐电株式会社 中继基板及多层印刷电路板
JPWO2007037055A1 (ja) 2005-09-29 2009-04-02 日本電気株式会社 半導体パッケージ、基板、この半導体パッケージ又は基板を用いた電子機器、半導体パッケージの反り矯正方法
KR100744994B1 (ko) 2006-01-25 2007-08-02 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법
KR100731604B1 (ko) 2006-06-16 2007-06-22 삼성전기주식회사 스티프니스 특성이 강화된 인쇄회로기판 제조방법
MY152730A (en) 2008-03-31 2014-11-28 Sumitomo Bakelite Co Multilayer circuit board, insulating sheet, and semiconductor package using multilayer circuit board
US20110149532A1 (en) 2008-09-26 2011-06-23 Sumitomo Bakelite Co, Ltd. Laminate, circuit board and semiconductor device
WO2010058443A1 (ja) * 2008-11-20 2010-05-27 富士通株式会社 配線基板及び配線基板の製造方法
JP4473935B1 (ja) * 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
KR101611302B1 (ko) 2009-08-10 2016-04-11 엘지전자 주식회사 제스쳐 입력이 가능한 휴대 단말기 및 그 제어방법
JP2011097038A (ja) * 2009-10-02 2011-05-12 Ibiden Co Ltd セラミック配線基板およびその製造方法
KR101678052B1 (ko) 2010-02-25 2016-11-22 삼성전자 주식회사 단층 배선 패턴을 포함한 인쇄회로기판(ｐｃｂ), ｐｃｂ를 포함한 반도체 패키지, 반도체 패키지를 포함한 전기전자장치, ｐｃｂ제조방법, 및 반도체 패키지 제조방법
KR101537837B1 (ko) 2011-01-13 2015-07-17 주식회사 두산 신규 인쇄회로기판 및 이의 제조방법
JP5857615B2 (ja) * 2011-10-17 2016-02-10 富士通株式会社 電子装置およびその製造方法
CN102505132B (zh) 2011-10-25 2014-07-09 深南电路有限公司 封装基板表面电镀方法
KR20130063360A (ko) 2011-12-06 2013-06-14 삼성전기주식회사 인쇄회로기판의 제조방법
JP5938953B2 (ja) 2012-03-06 2016-06-22 Fdk株式会社 プリント配線基板の反り低減構造および回路基板の製造方法
JP2014013836A (ja) 2012-07-04 2014-01-23 Ps4 Luxco S A R L 半導体装置
KR101987043B1 (ko) 2012-07-11 2019-06-10 삼성전기주식회사 인쇄회로기판
US9893043B2 (en) * 2014-06-06 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a chip package
KR101814546B1 (ko) * 2014-09-19 2018-01-04 쿄세라 코포레이션 전자 소자 실장용 기판 및 전자 장치
JP6537815B2 (ja) * 2014-12-11 2019-07-03 株式会社ジェイデバイス 半導体パッケージ及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070044303A1 (en) 2005-08-26 2007-03-01 Shinko Electric Industries Co., Ltd. Method of manufacturing wiring board
US20120047731A1 (en) * 2010-08-31 2012-03-01 Kyocera Corporation Method for Manufacturing Circuit Board and Method for Manufacturing Structure Using the Same

Also Published As

Publication number Publication date
CN106982508B (zh) 2019-11-08
CN106982508A (zh) 2017-07-25
US20170207155A1 (en) 2017-07-20
US10672694B2 (en) 2020-06-02
KR20170086307A (ko) 2017-07-26

Similar Documents

Publication Publication Date Title
US9847319B2 (en) Solid state drive package and data storage system including the same
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US11664330B2 (en) Semiconductor package
KR101712043B1 (ko) 적층 반도체 패키지, 상기 적층 반도체 패키지를 포함하는 반도체 장치 및 상기 적층 반도체 패키지의 제조 방법
US7706148B2 (en) Stack structure of circuit boards embedded with semiconductor chips
US7800138B2 (en) Semiconductor device including thermally dissipating dummy pads
KR102243285B1 (ko) 반도체 패키지
TWI601266B (zh) 半導體裝置結構及其製造方法
KR102434435B1 (ko) 인쇄회로기판 및 이를 가지는 반도체 패키지
KR102493463B1 (ko) 인쇄회로기판, 이를 가지는 반도체 패키지, 및 인쇄회로기판의 제조 방법
US10141255B2 (en) Circuit boards and semiconductor packages including the same
JP2011091407A (ja) 半導体パッケージ及びその製造方法並びにデータ送受信システム
US11031371B2 (en) Semiconductor package and method of fabricating semiconductor package
KR102250997B1 (ko) 반도체 패키지
KR20160031121A (ko) 반도체 패키지 및 그 제조방법
US20150156877A1 (en) Strip level substrate including warpage preventing member and method of manufacturing the same
US9252139B2 (en) Stacked semiconductor package and method for manufacturing the same
KR102216195B1 (ko) 복수 개의 칩을 적층한 반도체 패키지
KR20160047841A (ko) 반도체 패키지
KR100722634B1 (ko) 고밀도 반도체 패키지 및 그 제조 방법
US20080315416A1 (en) A semiconductor package with passive elements embedded within a semiconductor chip
JP5409135B2 (ja) パッケージ基板
US10950535B2 (en) Package structure and method of manufacturing the same
TW201739004A (zh) 半導體模組以及製造其的方法
JP7219571B2 (ja) 印刷回路基板及びそれを含む半導体パッケージ

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant