TWI707364B

TWI707364B - 記憶體儲存裝置及其操作方法

Info

Publication number: TWI707364B
Application number: TW106117084A
Authority: TW
Inventors: 何文喬; 柳弼相
Original assignee: 華邦電子股份有限公司
Priority date: 2017-05-24
Filing date: 2017-05-24
Publication date: 2020-10-11
Also published as: TW201901682A

Abstract

一種記憶體儲存裝置，包括多條字元線以及多條位元線、記憶體晶胞陣列以及記憶體控制器。記憶體晶胞陣列包括多個記憶體晶胞。記憶體晶胞用以儲存資料。各記憶體晶胞耦接至對應的字元線以及位元線。記憶體控制器用以對記憶體晶胞陣列進行讀取操作。在記憶體控制器致能字元線之同時，記憶體控制器對位元線的一部分或全部進行預充電操作。另外，一種記憶體儲存裝置的操作方法亦被提出。

Description

記憶體儲存裝置及其操作方法

本發明是有關於一種電子裝置及其操作方法，且特別是有關於一種記憶體儲存裝置及其操作方法。

記憶體儲存裝置，例如非揮發性記憶體，其與記憶體控制器之間的訊號傳輸介面主要是以時脈為基礎(clock-based)來進行訊號傳遞的操作。因此，利用時脈的依賴性(clock dependency) 記憶體儲存裝置可與記憶體控制器之間訊號傳遞操作更加協調。並且，為了降低成本，晶片封裝的腳位數較少(less pin count)，記憶體儲存裝置也需要以時脈為基礎與控制器進行訊號傳遞操作。

隨著記憶體儲存裝置的發展與使用者需求，時脈速度(clock rate)也愈來愈快。然而，記憶體儲存裝置的讀取速度若無法相對地提昇，將會使得時脈速度的發展遭遇瓶頸。在現有技術中，為了完成讀取操作必須花費較多的時間來對位元線進行預充電操作，因此，讀取速度無法提昇，從而限制了時脈速度。

本發明提供一種記憶體儲存裝置以及記憶體儲存裝置的操作方法，其讀取速度快，可操作在較高的時脈速度。

本發明的記憶體儲存裝置包括多條字元線、多條位元線、記憶體晶胞陣列(cell array)以及記憶體控制器。記憶體晶胞陣列包括多個記憶體晶胞。記憶體晶胞用以儲存資料。各記憶體晶胞耦接至對應的字元線以及位元線。記憶體控制器用以對記憶體晶胞陣列進行讀取操作。在記憶體控制器致能字元線之同時，記憶體控制器對位元線的一部分或全部的位元線進行預充電操作。

本發明的記憶體儲存裝置的操作方法包括：接收並解碼區段訊號，以對記憶體晶胞陣列當中的區段進行讀取操作；以及致能字元線，並且在致能字元線之同時，對位元線的一部分或全部的位元線進行預充電操作。

基於上述，在本發明的示範實施例中，在記憶體控制器致能字元線之同時，記憶體控制器對一部分或全部的位元線進行預充電操作，以加快記憶體儲存裝置的讀取速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

以下提出多個實施例來說明本發明，然而本發明不僅限於所例示的多個實施例。又實施例之間也允許有適當的結合。在本申請說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、電磁波或任何其他一或多個訊號。

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。圖2繪示圖1實施例之位元線與通道閘門電晶體之組合的概要電路圖，其包括多個預充電路徑。請參考圖1及圖2，本實施例之記憶體儲存裝置100包括多條字元線WL、多條位元線BL、記憶體晶胞陣列110、記憶體控制器120、字元線解碼器130以及位元線解碼器140。在本實施例中，記憶體晶胞陣列110包括多個記憶體晶胞112。記憶體晶胞112用以儲存資料。各記憶體晶胞112耦接至對應的字元線WL以及位元線BL。記憶體控制器120用以對記憶體晶胞陣列110進行讀取操作。在本實施例中，記憶體控制器120接收並解碼區段訊號S，以據此選取記憶體晶胞陣列110中的目標區段(sector)，以進行讀取操作。

在本實施例中，記憶體儲存裝置100可包括其他用來協同控制資料存取之適合的電路，例如區段解碼器以及感測放大器電路等。在本實施例中，記憶體儲存裝置100當中的各種電路可分別由所屬技術領域的任一種適合的電路結構來加以實施，本發明並不加以限制，其電路結構及操作方法可以由所屬技術領域的通常知識獲致足夠的教示、建議與實施說明。

一般而言，在記憶體控制器120對記憶體晶胞陣列110進行讀取操作時，通常可以區分成多個階段，例如包括指令輸入、字元線位址輸入以及位元線位址輸入等階段。在記憶體控制器120對記憶體晶胞陣列110進行讀取操作之後，儲存在記憶體晶胞112中的資料可依序被讀出。位元線位址輸入的階段通常包括預充電操作、感測操作以及資料輸出操作。

請參考圖2，在本實施例中，在記憶體控制器120對記憶體晶胞陣列110進行預充電操作時，記憶體控制器120控制位元線解碼器140對位元線位址訊號YSC＜3：0＞、YSB＜3：0＞及YSA＜3：0＞進行解碼，以選取目標位元線進行預充電操作。在本實施例中，位元線包括多條區域(local)位元線LBL以及多條全域(global)位元線GBL。資料線包括多條區域資料線LDL以及多條全域資料線GDL。在各位元線及資料線上設置有通道閘門電晶體200。在本實施例中，記憶體控制器120例如是以分層(hierarchical)的方式來選擇導通或不導通通道閘門電晶體200，以選擇要預充電的目標位元線。舉例而言，在本實施例中，位元線位址訊號YSC＜3：0＞、YSB＜3：0＞及YSA＜3：0＞例如依序被解碼。因此，受控於位元線位址訊號YSC＜3：0＞的通道閘門電晶體(例如位元線位址訊號YSC[0]控制的電晶體)可能導通或不導通。接著，受控於位元線位址訊號YSB＜3：0＞的通道閘門電晶體(例如位元線位址訊號YSB[0]、YSB[1]、YSB[2]、YSB[3]控制的電晶體)可能導通或不導通。繼之，受控於位元線位址訊號YSA＜3：0＞的通道閘門電晶體(例如位元線位址訊號YSA[0]、YSA[1]、YSA[2]、YSA[3]控制的電晶體)可能導通或不導通。因此，藉由上述解碼次序，對應的通道閘門電晶體會被導通，從而包括全域資料線GDL、區域資料線LDL、全域位元線GBL以及區域位元線LBL的預充電路徑可被建立，並且要預充電的目標位元線可被選取。目標位元線例如是區域位元線LBL當中的任一個。在一實施例中，另一種分層方式例如是位元線位址訊號YSA＜3：0＞、YSB＜3：0＞及YSC＜3：0＞依序被解碼。因此，通道閘門電晶體200從區域位元線LBL、全域位元線GBL以及區域資料線LDL依序被導通，從而建立預充電路徑。在預充電路徑建立後，目標位元線被充電。因此，在進行資料讀取時，晶胞電流可在感測放大器電路(未繪示)的輸入端建立預設的電壓，以與參考電壓進行比較，從而感測放大器電路可判斷出晶胞所儲存的資料是位元0或位元1。

在圖1及圖2中，字元線、位元線、資料線、記憶體晶胞以及通道閘門電晶體的數量及其設置方式僅用以例示說明並不用以限定本發明。

一般而言，無論採用哪一種分層方式，在對位元線位址訊號進行解碼時，預充電操作都會占用相當多的時間，從而限制了記憶體儲存裝置100的讀取速度。因此，在本實施例中，在記憶體控制器120致能字元線WL之同時，或者在記憶體控制器120對區段訊號進行解碼之同時，記憶體控制器120對位元線的一部分或全部的位元線先進行預充電操作，以減少在對位元線位址訊號進行解碼時位元線的預充電時間，從而提高記憶體儲存裝置100的讀取速度。以下將舉多個示範實施例來說明本發明的記憶體儲存裝置的操作方法。

圖3繪示本發明一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。請參考圖1至圖3，圖3繪示的訊號包括時脈訊號CLK、輸入訊號DI以及輸出訊號DO。在本實施例中，記憶體控制器120接收到讀取指令以對記憶體晶胞陣列110進行讀取操作。

在本實施例中，在解碼期間T1，記憶體控制器120對區段訊號S (例如包括區段位址Aa、Ab)進行解碼以取得目標區段的位址，從而選取記憶體晶胞陣列110中要進行讀取操作的目標區段。在解碼期間T2，記憶體控制器120控制字元線解碼器130對字元線位址Ac、Ad進行解碼以選取目標字元線。解碼期間T3包括解碼期間T4、T5。在解碼期間T4，記憶體控制器120控制位元線解碼器140對位元線位址Ae、Af進行解碼以選取目標位元線。在解碼期間T5，記憶體控制器120對感測器位址Ag進行解碼以選取目標感測器來感測晶胞電流，以判斷晶胞所儲存的資料位元狀態。

在本實施例中，記憶體控制器120在起始時點t_Y-Line開始對全部的位元線進行預充電操作，並且在解碼期間T2結束之時，完成預充電操作，因此第一預充電期間tPRE_1包括解碼期間T1、T2。換句話說，在本實施例中，記憶體控制器120在對區段訊號S進行解碼之同時以及在致能字元線WL之同時，同時對區域位元線LBL、全域位元線GBL、區域資料線LDL以及全域資料線GDL進行預充電操作。接著，在第二預充電期間tPRE_2，依據位元線位址Ae、Af的解碼結果，未被選擇的位元線及資料線被放電，並且選擇的位元線(例如目標區域位元線)的電壓在感測期間之前被保持且被驅動。因此，在解碼期間T1、T2先對全部的位元線進行預充電操作，相較現有技術，可減少第二預充電期間tPRE_2的時間長度，加快讀取速度。

在本實施例中，記憶體控制器120在對區段訊號S進行解碼之同時以及在致能字元線WL之同時，是同時對全部的位元線進行預充電操作，惟本發明並不限於此。在一實施例中，在第一預充電期間tPRE_1，記憶體控制器120例如對一部份的位元線進行預充電操作。舉例而言，記憶體控制器120在對區段訊號S進行解碼之同時以及在致能字元線WL之同時，同時對全域位元線GBL、區域資料線LDL以及全域資料線GDL進行預充電。也就是說，除了區域位元線LBL之外，全域位元線GBL、區域資料線LDL以及全域資料線GDL在第一預充電期間tPRE_1都被預充電。因此，在解碼期間T1、T2先對除了區域位元線LBL之外的一部份的位元線進行預充電操作，相較現有技術，可減少第二預充電期間tPRE_2的時間長度，加快讀取速度。

圖4繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。請參考圖1、圖2及圖4，本實施例之預充電操作方法類似於圖3實施例的預充電操作方法，惟兩者之間主要的差異例如在於，記憶體控制器120在致能字元線WL之同時對全部的位元線進行預充電操作。

具體而言，在本實施例中，記憶體控制器120在起始時點t_Y-Line開始對全部的位元線進行預充電操作，並且在解碼期間T2結束時，完成預充電操作，因此第一預充電期間tPRE_1包括解碼期間T2。換句話說，在本實施例中，記憶體控制器120在致能字元線WL之同時，同時對區域位元線LBL、全域位元線GBL、區域資料線LDL以及全域資料線GDL進行預充電操作。接著，在第二預充電期間tPRE_2，依據位元線位址Ae、Af的解碼結果，未被選擇的位元線及資料線被放電，並且選擇的位元線(例如目標區域位元線)的電壓在感測期間之前被保持且被驅動。因此，在致能字元線WL之同時(解碼期間T2)先對全部的位元線進行預充電操作，相較現有技術，可減少第二預充電期間tPRE_2的時間長度，加快讀取速度。

在本實施例中，記憶體控制器120在致能字元線WL之同時，是同時對全部的位元線進行預充電操作，惟本發明並不限於此。在一實施例中，在第一預充電期間tPRE_1，記憶體控制器120例如對一部份的位元線進行預充電操作。舉例而言，記憶體控制器120在致能字元線WL之同時，同時對全域位元線GBL、區域資料線LDL以及全域資料線GDL進行預充電。也就是說，除了區域位元線LBL之外，全域位元線GBL、區域資料線LDL以及全域資料線GDL在第一預充電期間tPRE_1都被預充電。因此，在致能字元線WL之同時(解碼期間T2)先對除了區域位元線LBL之外的一部份的位元線進行預充電操作，相較現有技術，可減少第二預充電期間tPRE_2的時間長度，加快讀取速度。

圖5繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。請參考圖1、圖2及圖5，在本實施例中，除了區域位元線LBL之外，全域位元線GBL、區域資料線LDL以及全域資料線GDL在解碼期間T1、T2都被預充電。並且，在解碼期間T2，區域位元線LBL被隔離。舉例而言，在本實施例中，在致能字元線WL之同時(解碼期間T2)，受控於位元線位址訊號YSA＜3：0＞的通道閘門電晶體例如不導通，以將區域位元線LBL與全域位元線GBL等訊號線隔離。接著，在第三預充電期間tPRE_3，未被選擇的位元線及資料線被放電，並且在第四預充電期間tPRE_4，選擇的位元線(例如目標區域位元線)被預充電。

因此，在本實施例中，在解碼期間T1、T2先對除了區域位元線LBL之外的一部份的位元線進行預充電操作，相較現有技術，可減少第三預充電期間tPRE_3與第四預充電期間tPRE_4的時間長度的總和，加快讀取速度。

圖6繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。請參考圖1、圖2及圖6，本實施例之預充電操作方法類似於圖5實施例的預充電操作方法，惟兩者之間主要的差異例如在於，記憶體控制器120在第一預充電期間tPRE_1對一部份的位元線進行預充電操作。並且，在本實施例中，第一預充電期間tPRE_1包括解碼期間T1及與其鄰接的一部分的解碼期間T2。

具體而言，在本實施例中，除了區域位元線LBL之外，全域位元線GBL、區域資料線LDL以及全域資料線GDL在第一預充電期間tPRE_1都被預充電。並且，在第二預充電期間tPRE_2，區域位元線LBL被隔離。其中，第二預充電期間tPRE_2包括另一部分的解碼期間T2。舉例而言，在本實施例中，在致能字元線WL之同時(第二預充電期間tPRE_2)，受控於位元線位址訊號YSA＜3：0＞的通道閘門電晶體例如不導通，以將區域位元線LBL與全域位元線GBL等訊號線隔離。接著，在第三預充電期間tPRE_3，未被選擇的位元線及資料線被放電，並且在第四預充電期間tPRE_4，選擇的位元線(例如目標區域位元線)被預充電。

因此，在本實施例中，在第一預充電期間tPRE_1先對除了區域位元線LBL之外的一部份的位元線進行預充電操作，相較現有技術，可減少第三預充電期間tPRE_3與第四預充電期間tPRE_4的時間長度的總和，加快讀取速度。

圖7繪示本發明一實施例之預充電電路的概要示意圖。請參考圖2及圖7，在本實施例中，預充電電路700包括多個通道閘門電晶體電路710_1、710_2至710_N、多個感測放大器電路720_1、720_2至720_N以及預充電電晶體電路730，其中N為大於2的正整數。在本實施例中，每一通道閘門電晶體電路受控於位址訊號YSA、YSB、YSC，並且包括多個通道閘門電晶體200。當通道閘門電晶體電路中的電晶體被導通時，可建立預充電路徑，因此，晶胞電流可從預充電路徑流至對應的區域位元線。

在本實施例中，預充電電晶體電路730包括第一電晶體731以及第二電晶體732。第一電晶體731的第一端耦接至系統電壓VCC。第一電晶體731的第二端耦接至第二電晶體732的第二端。第一電晶體731的控制端耦接至預充電訊號Vpre。第二電晶體732的第二端耦接至對應的通道閘門電晶體電路。第二電晶體732的控制端耦接至電壓訊號。在本實施例中，在解碼期間T3，預充電訊號Vpre用來截止(cut off)預充電路徑。電壓訊號Vb為一特定的電壓用來將第二電晶體732的源極端限制到位元線的充電電位。在一實施例中，預充電電晶體電路730也可實施在感測放大器電路當中，本發明並不加以限制。

圖8繪示本發明一實施例之記憶體儲存裝置的操作方法的步驟流程圖。請參考圖1、圖2及圖8，本實施例之記憶體儲存裝置的操作方法至少適用於圖1、圖2的記憶體儲存裝置100，惟本發明並不加以限制。以圖1、圖2的記憶體儲存裝置100為例，在步驟S100中，記憶體儲存裝置100接收並解碼區段訊號S，以對記憶體晶胞陣列110當中的目標區段進行讀取操作。在步驟S110中，記憶體儲存裝置100致能字元線WL，並且在致能字元線WL之同時，對一部分或全部的位元線進行預充電操作。另外，本發明之實施例的記憶體儲存裝置的操作方法可以由圖1至圖7實施例之敘述中獲致足夠的教示、建議與實施說明，因此不再贅述。

綜上所述，在本發明的示範實施例中，記憶體控制器在致能字元線之同時及/或在解碼區段訊號之同時，會同時對一部分或全部的位元線、資料線進行預充電操作，以加快記憶體儲存裝置的讀取速度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧記憶體儲存裝置110‧‧‧記憶體晶胞陣列120‧‧‧記憶體控制器130‧‧‧字元線解碼器140‧‧‧位元線解碼器200‧‧‧通道閘門電晶體700‧‧‧預充電電路710_1、710_2、710_N‧‧‧通道閘門電晶體電路720_1、720_2、720_N‧‧‧感測放大器電路730‧‧‧預充電電晶體電路731、732‧‧‧電晶體WL‧‧‧字元線BL‧‧‧位元線LBL‧‧‧區域位元線GBL‧‧‧全域位元線LDL‧‧‧區域資料線GDL‧‧‧全域資料線S‧‧‧區段訊號YSA、YSA＜3 0＞、YSA[0]、YSA[1]、YSA[2]、YSA[3]、YSB、YSB＜3 0＞、YSB[0]、YSB[1]、YSB[2]、YSB[3]、YSC、YSC＜3 0＞、YSC[0]‧‧‧位元線位址訊號CLK‧‧‧時脈訊號DI‧‧‧輸入訊號DO‧‧‧輸出訊號D0、D1、D2‧‧‧輸出資料Vb‧‧‧電壓訊號Vpre‧‧‧預充電訊號Vref‧‧‧參考電壓VCC‧‧‧系統電壓Aa、Ab‧‧‧區段位址Ac、Ad‧‧‧字元線位址Ae、Af‧‧‧位元線位址Ag‧‧‧感測器位址t_Y-Line‧‧‧起始時點

T1、T2、T3、T4、T5:解碼期間

tPRE_1:第一預充電期間

tPRE_2:第二預充電期間

tPRE_3:第三預充電期間

tPRE_4:第四預充電期間

S100、S110:方法步驟

圖1繪示本發明一實施例之記憶體儲存裝置的概要示意圖。圖2繪示圖1實施例之位元線與通道閘門電晶體之組合的概要電路圖。圖3繪示本發明一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。圖4繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。圖5繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。圖6繪示本發明另一實施例之記憶體儲存裝置在進行讀取操作時各訊號的時序示意圖。圖7繪示本發明一實施例之預充電電路的概要示意圖。圖8繪示本發明一實施例之記憶體儲存裝置的操作方法的步驟流程圖。

S100、S110‧‧‧方法步驟

Claims

一種記憶體儲存裝置，包括：多條字元線、多條資料線以及多條位元線，其中該些資料線耦接至該些位元線；一記憶體晶胞陣列，包括多個記憶體晶胞，用以儲存資料，其中各該記憶體晶胞耦接至對應的字元線以及位元線；以及一記憶體控制器，用以對該記憶體晶胞陣列進行一讀取操作，其中在該記憶體控制器對字元線位址進行解碼以選取目標字元線之同時，且在該記憶體控制器對位元線位址進行解碼以選取目標位元線之前，該記憶體控制器對該些位元線的一部分或全部的位元線進行一預充電操作，其中該些位元線包括多條區域位元線以及多條全域位元線，以及該些資料線包括多條區域資料線以及多條全域資料線，並且在該記憶體控制器對該些位元線的一部分位元線進行該預充電操作時，該些全域位元線、該些區域資料線以及該些全域資料線被預充電。
如申請專利範圍第1項所述的記憶體儲存裝置，其中該記憶體控制器接收並解碼一區段訊號，以及在該記憶體控制器對該區段訊號進行解碼之同時，該記憶體控制器對該些位元線的一部分或全部的位元線進行該預充電操作。
如申請專利範圍第1項所述的記憶體儲存裝置，在該記憶體控制器對該些位元線的全部位元線進行該預充電操作時，該些區域位元線、該些全域位元線、該些區域資料線以及該些全域資料線被預充電。
如申請專利範圍第1項所述的記憶體儲存裝置，其中在該記憶體控制器致能該些字元線之後，該些位元線當中未被選擇的位元線被放電。
如申請專利範圍第1項所述的記憶體儲存裝置，其中在該記憶體控制器致能該些字元線之後，該些位元線當中被選擇的位元線的電壓在一感測期間之前被保持。
如申請專利範圍第1項所述的記憶體儲存裝置，其中在該記憶體控制器致能該些字元線之同時，且在該記憶體控制器對該位元線位址進行解碼以選取該目標位元線之前，該記憶體控制器對該些位元線的該部分的位元線進行該預充電操作，其中在該記憶體控制器致能該些字元線之後，該些位元線當中被選擇的位元線被預充電，其中該被選擇的位元線並非該部份的位元線。
如申請專利範圍第1項所述的記憶體儲存裝置，其中在該記憶體控制器致能該些字元線之同時，該些區域位元線被隔離。
如申請專利範圍第1項所述的記憶體儲存裝置，其中在一第一解碼期間，該記憶體控制器對一區段訊號進行解碼，在一第二解碼期間，在該記憶體控制器對該字元線位址進行解碼，以及在該第一解碼期間以及在一部份的該第二解碼期間，該記憶體控制器對該些位元線的一部分位元線進行該預充電操作。
如申請專利範圍第1項所述的記憶體儲存裝置，其中該記憶體儲存裝置更包括：一預充電電路，用以對該些位元線的一部分或全部的位元線進行該預充電操作，其中該預充電電路包括多個通道閘門電晶體電路、多個感測放大器電路以及一預充電電晶體電路，其中各該通道閘門電晶體電路耦接在對應的該位元線及對應的該感測放大器電路之間，並且受控於一位址訊號，以及在該位址訊號導通對應的該通道閘門電晶體電路時，該預充電電晶體電路建立一預充電路徑，並且一晶胞電流從該預充電路徑流至對應的該位元線。
如申請專利範圍第9項所述的記憶體儲存裝置，其中該預充電電晶體電路包括：一第一電晶體，具有一第一端、一第二端以及一控制端，其中該第一電晶體的該第一端耦接至一系統電壓，以及該第一電晶體的該控制端耦接至一預充電訊號；以及一第二電晶體，具有一第一端、一第二端以及一控制端，其中該第二電晶體的該第一端耦接至該第一電晶體的該第二端，該第二電晶體的該第二端耦接至對應的該通道閘門電晶體電路，以及該第二電晶體的該控制端耦接至一電壓訊號，其中在一第三解碼期間，該預充電訊號截止該預充電路徑。
一種記憶體儲存裝置，包括：多條字元線以及多條位元線；一記憶體晶胞陣列，包括多個記憶體晶胞，用以儲存資料，其中各該記憶體晶胞耦接至對應的字元線以及位元線；以及一記憶體控制器，用以接收並解碼一區段訊號，且對該記憶體晶胞陣列進行一讀取操作，其中在一第一解碼期間，該記憶體控制器對該區段訊號進行解碼，在一第二解碼期間，在該記憶體控制器對該字元線位址進行解碼，以及在該第一解碼期間以及在一部份的該第二解碼期間，該記憶體控制器對該些位元線的一部分位元線進行一預充電操作。