JP2004206856A - ライト保護領域を備えた不揮発性メモリ装置 - Google Patents
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Abstract
【解決手段】この発明に係るライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含む。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、不揮発性メモリ装置に関し、特にライト保護領域を備えた不揮発性メモリ装置に関する。
【0002】
【従来の技術】
フラッシュメモリ、強誘電体メモリ装置等のような不揮発性メモリ装置は、電源を切った後も書き込まれた情報を維持することができる長所がある。しかし、従来の不揮発性メモリ装置は、データ保護手段を備えていないので、望まない動作によりデータが消滅される恐れがあった。
【0003】
【特許文献1】
米国特許第6,556,476号
【0004】
【特許文献2】
米国特許第6,542,919号
【0005】
【特許文献3】
米国特許第6,542,426号
【0006】
【特許文献4】
米国特許第6,535,420号
【0007】
【特許文献5】
米国特許第6,510,501号
【0008】
【発明が解決しようとする課題】
このような従来技術の問題点を解決するため、この発明は、メモリセルの全部又は一部にライト保護機能を設けることができる不揮発性メモリ装置を提供することに目的がある。
【0009】
【課題を解決するための手段】
この発明によるライト保護領域を備えた不揮発性メモリ装置は、プログラム命令処理部、ライト保護領域設定部及びライト制御部を含んでなる。プログラム命令処理部は、外部信号をディコーディングしてプログラム命令信号を出力する。ライト保護領域設定部は、前記プログラム命令信号が活性化された場合は、入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合は、ライト保護信号を出力する。ライト制御部は、前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないように制御する。
【0010】
前記プログラム命令信号は、チップ選択信号及びライトイネーブル信号が活性化状態の時、出力イネーブル信号が所定の回数ほどトグリングすれば活性化されることを特徴とする。
【0011】
前記プログラム命令信号は、活性化されたあと所定の時間が経過すれば、非活性化されることを特徴とする。
【0012】
前記レジスタは、第1制御信号に応答し第1ノード及び第2ノードのうち電圧の高いノードの電圧を所定の量の電圧に増幅して固定させる第1増幅部、第2制御信号に応答し前記第1ノード及び前記第2ノードのうち電圧の低いノードの電圧をグラウンド電圧に増幅して固定させる第2増幅部、第3制御信号に応答して前記第1ノード及び前記第2ノードにデータ信号を提供する入力部、及び第4制御信号に応答して前記第1ノード及び前記第2ノードに提供された信号を貯蔵し、電源のない状態で貯蔵された情報を維持することができる貯蔵部を含み、前記第1及び第2ノードの電圧を外部に出力することを特徴とする。
【0013】
前記第1増幅部は、ゲートに前記第1制御信号が入力され、ソースが陽の電源に連結された第1PMOSトランジスタ、ゲートが前記第1ノードと連結され、ソースが前記第1PMOSトランジスタのドレインと連結され、ドレインが前記第2ノードに連結された第2PMOSトランジスタ、及びゲートが前記第2ノードと連結され、ソースが前記第1PMOSトランジスタのドレインと連結され、ドレインが前記第1ノードに連結された第3PMOSトランジスタを含むことを特徴とする。
【0014】
前記第2増幅部は、ゲートが前記第1ノードと連結され、ドレインが前記第2ノードと連結された第1NMOSトランジスタ、ゲートが前記第2ノードと連結され、ドレインが前記第1ノードと連結された第2NMOSトランジスタ、及びゲートに前記第2制御信号が入力され、ドレインが前記第1NMOSトランジスタのソース及び第2NMOSトランジスタのソースと連結され、ソースがグラウンドと連結された第3NMOSトランジスタを含むことを特徴とする。
【0015】
前記入力部は、ゲートに第3制御信号が入力され、ソースに第1データ信号が入力され、ドレインが第1ノードと連結された第1NMOSトランジスタ、及びゲートに第3制御信号が入力され、ソースに第2データ信号が入力され、ドレインが第2ノードと連結された第2NMOSトランジスタを含むことを特徴とする。
【0016】
前記貯蔵部は、前記第4制御信号と前記第1ノードとの間に連結された第1強誘電体キャパシタ、前記第4制御信号と前記2ノードとの間に連結された第2強誘電体キャパシタ、前記第1ノードとグラウンドとの間に連結された第3強誘電体キャパシタ、及び前記第2ノードとグラウンドとの間に連結された第4強誘電体キャパシタを含むことを特徴とする。
【0017】
前記ライト保護領域設定部は、前記領域アドレスを貯蔵するためのレジスタアレイ、及び前記入力されたアドレスに対応する領域アドレスと前記レジスタアレイに貯蔵された領域アドレスとを比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力する比較手段を含むことを特徴とする。
【0018】
前記ライト保護領域設定部は、前記レジスタアレイと同一個数の第2レジスタアレイをさらに含み、前記比較手段は外部制御信号が活性化されると、前記第2レジスタアレイに活性化されて貯蔵されたビットに対応する位置の領域アドレスビット等は比較せず、残りの領域アドレスビット等のみ前記レジスタアレイに貯蔵された領域アドレスビット等と比較し、前記比較結果により前記ライト保護信号のレベルを異にして出力することを特徴とする。
【0019】
前記ライト保護領域設定部は、マスタレジスタをさらに含み、前記マスタレジスタに貯蔵された信号が活性化されない場合は、前記ライト保護信号を非活性化して出力することを特徴とする。
【0020】
前記ライト制御部は、前記ライト保護信号又は外部制御信号が活性化された場合は、前記領域アドレスに対応するセル領域に対しライトモードが行われないようにすることを特徴とする。
【0021】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、領域アドレスが貯蔵される複数のレジスタを含む第1レジスタアレイ、それぞれ前記複数のレジスタに対応する複数のレジスタを含む第2レジスタアレイ、活性化の可否を制御するマスタレジスタ、及び前記マスタレジスタの出力値に応答して前記第1レジスタアレイに貯蔵された領域アドレスと外部から入力された領域アドレスの比較結果を出力するが、外部制御信号に応答して前記第2レジスタアレイに含まれたレジスタのうち活性化されたレジスタに対応するアドレスビットは無視し、比較結果を出力する比較手段を含むことを特徴とする。
【0022】
この発明に係るライト保護領域を備える不揮発性メモリ装置は、外部から入力されたアドレスと所定の保護領域のアドレスを受信し、内部保護信号を出力する内部保護信号制御部、外部制御信号に応答して外部保護信号を出力する外部保護信号制御部、前記内部保護信号と前記外部保護信号を受信してライト保護信号を出力するライト保護制御部、及び前記ライト保護信号及びライトイネーブル信号に応答し、メモリ装置のリードライトを制御するライト制御部を含むことを特徴とする。
【0023】
【発明の実施の形態】
以下に、図面を参考にしながら、この発明の実施の形態について詳しく説明する。
【0024】
図1は、この発明の1つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置の構成を示すブロック図である。
【0025】
この発明に係る不揮発性メモリ装置は、セルアレイブロック100、前記セルアレイブロック100に含まれたメインビットラインを陽の電圧にプルアップさせるメインビットラインプルアップ制御部11、前記メインビットラインをデータバス部21と連結させるカラム選択制御部12、データバス部21と連結されたセンスアンプアレイ22、センスアンプアレイ22を制御するスイッチ制御部23、センスアンプアレイ22とデータを交換するデータ入/出力バッファ24を含む。
【0026】
さらに、この発明に係る不揮発性メモリ装置は、ライト保護機能を行うためプログラム命令処理部400、ライト保護領域設定部300及びライト制御部200を含む。
【0027】
プログラム命令処理部400は、ライト保護命令をディコーディングする。ライト保護領域設定部300は、アドレスバッファ33から入力されたアドレス及びプログラム命令処理部400の出力信号により制御されてライト保護領域を設ける。ライト制御部200は、ライト保護バッファ31から提供されたライト保護信号、ライトイネーブルバッファ32から提供されたライトイネーブル信号、及びライト保護領域設定部300の出力信号に応答してリード又はライトを制御する。
【0028】
各構成要素の機能に対しては、下記で詳しく説明する。
【0029】
図2は、図1に示されているメインビットラインプルアップ制御部11、セルアレイブロック100及びカラム選択制御部12の詳細なブロック図である。セルアレイブロック100には、複数のメインビットライン負荷制御部13と複数のサブセルブロック111が含まれる。メインビットライン負荷制御部13は、所定個数のサブセルブロック111毎に1つずつ一定間隔で配置される。セルアレイブロックの一部又は全部は、保護領域100に動作する。1つの保護領域110には、複数のサブセルブッロク111が含まれる。同一の保護領域110に含まれたサブセルブッロク111は、同一のモードで動作する。
【0030】
図3は、図1に示されているメインビットラインプルアップ制御部11の構成を示す図である。メインビットラインプルアップ制御部11は、制御信号MBPUCが入力されるゲート、電源VPP(VCC)に連結されたソース、及びメインビットラインMBLに連結されたドレインを有するPMOSトランジスタで構成される。
【0031】
メインビットラインプルアップ制御部11は、プリチャージ動作でメインビットラインMBLを電圧VPP(VCC)にプルアップする。
【0032】
図4は、図2に示されているメインビットライン負荷制御部13の構成を示す図である。メインビットライン負荷制御部13は、制御信号MBLCが入力されるゲート、電源VPP(VCC)に連結されたソース、及びメインビットラインMBLに連結されたドレインを有するPMOSトランジスタで構成される。
【0033】
メインビットライン負荷制御部13は、電源VPP(VCC)とメインビットラインMBLとの間に連結された抵抗性素子であり、データ感知動作の際メインビットライン負荷制御部13を通して流れる電流の大きさによりメインビットラインの電位を決定することになる。
【0034】
メインビットラインMBLには、1つ又は2つ以上のメインビットライン負荷制御部13が連結される。2つ以上のメインビットライン負荷制御部13が連結される場合、それぞれのメインビットライン負荷制御部13は、一定個数のサブセルブロック111毎に1つずつ一定間隔で配置される。
【0035】
図5は、図1に示されているカラム選択制御部12の構成を示す図である。カラム選択制御部12は、メインビットラインMBLとデータバスとを連結するスイッチであり、制御信号CSN及びCSPによりオン/オフが制御される。
【0036】
図6は、図2に示されているサブセルブッロク111の構成を示す図である。1つのサブセルブロック111は、それぞれワードラインWL<m>及びプレートラインPL<m>に連結された複数の単位メモリセルが共通に連結されたサブビットラインSBL、ゲートにサブビットラインSBLの第1端が連結され、ドレインがメインビットラインMBLに連結された電流調節用NMOSトランジスタN1、ゲートに制御信号MBSWが連結され、ドレインが電流調節用NMOSトランジスタN1のソースに連結されてソースが接地されているNMOSトランジスタN2、ゲートに制御信号SBPDが連結され、ドレインがサブビットラインSBLの第2端に連結されてソースが接地されているNMOSトランジスタN3、ゲートに制御信号SBSW2が連結され、ソースがサブビットラインSBLの第2端に連結されてドレインが制御信号SBPUに連結されるNMOSトランジスタN4、及びゲートに制御信号SBSW1が連結され、ドレインがメインビットラインMBLに連結され、ソースがサブビットラインSBLの第2端に連結されるNMOSトランジスタN5で構成される。
【0037】
所定の単位セルに接近する場合、該当単位セルと連結されたサブビットラインSBLだけがNMOSトランジスタN5によりメインビットラインMBLと連結される。したがって、ビットライン駆動負荷は1つのサブビットラインの負荷に該当する程度に減少する。
【0038】
サブビットラインSBLはSBPD信号が活性化されると、その電位がグラウンドレベルに調整される。 SBPU信号は、サブビットラインSBLに供給する電源電圧を調整する信号である。SBSW1はメインビットラインMBLとサブビットラインSBLの間の信号の流れを制御し、SBSW2はSBPUとサブビットラインSBLの間の信号の流れを制御する。サブビットラインSBLには、複数の単位セルが連結されている。
【0039】
サブビットラインSBLは、NMOSトランジスタN1のゲートに連結されてメインビットラインMBLのセンシング電圧を調節する。メインビットラインMBLは、メインビットライン負荷制御部13を経由してVPP(VCC)と連結される。制御信号MBSWが「ハイ」となれば、陽の電源からメインビットライン負荷制御部13、メインビットラインMBL、NMOSトランジスタN1及びNMOSトランジスタN2を経てグラウンドに電流が流れることになる。このとき流れる電流の大きさは、NMOSトランジスタN1のゲートに提供されるサブビットラインSBLの電圧により決定される。若し、セルのデータが「1」であれば電流の量が大きくなってメインビットラインMBLの電圧が小さくなり、セルのデータが「0」であれば電流の量が小さくなってメインビットラインMBLの電圧は高くなる。このとき、メインビットラインMBLの電圧とレファレンス電圧を比較することにより、セルデータを感知することができるようになる。セルデータの感知は、センスアンプアレイ22で行われる。
【0040】
図7は、この発明に係るメモリ装置に含まれたプログラム命令処理部の構成を示す図である。図8は、この発明に係るプログラム命令処理部の動作を示すタイミング図である。図8に示されているように、図7に示したプログラム命令処理部の動作を説明する。以下で図7に示したDフリップフロップは、全てクロック信号の下降エッジに同期されると仮定する。
【0041】
ライトイネーブル信号WEB及びチップイネーブル信号CEBが「ロー」に活性化されると、出力イネーブル信号OEBがトグリングするに伴って発生するクロック信号が、Dフリップフロップのクロック入力端子に提供される。DフリップフロップがN個であるので、出力イネーブル信号OEBがN回トグリングすればNORゲートの「ハイ」出力がN番目のフリップフロップの出力信号WP_CMDに提供される。ところが、出力信号WP_CMDが活性化されたとき出力イネーブル信号OEBが「ハイ」となれば、全てのDフリップフロップがリセットされて出力信号WP_CMDが「ロー」に遷移することになる。すなわち、出力信号WP_CMDは、出力イネーブル信号OEBのN番目の下降エッジに活性化され、OEBが上昇すれば再び非活性化される。
【0042】
図9は、図7に示されているDフリップフロップの構成を示す図である。周知のように、Dフリップフロップは、クロックの上昇エッジ又は下降エッジに同期され、入力端に提供された信号をサンプリングして出力する。この回路の動作を簡単に説明すると、この回路はクロックCPの下降エッジに同期されて入力信号dをサンプリングする。マスタ部41はクロックCPが「ハイ」レベルにある場合、マスタ部41のスイッチS1をON状態にして入力信号dをラッチに貯蔵する。このとき、スレイブ部42にあるスイッチS2はOFF状態にあるので、入力信号dがスレイブ部42のラッチまで伝達されない。クロックCPが「ロー」に遷移すると、マスタ部41のスイッチS1は閉じることになり、スレイブ部42にあるスイッチS2が開くことになる。したがって、マスタ部41のラッチに貯蔵されていたデータがスレイブ部42のラッチに貯蔵され、スレイブ部42のラッチに貯蔵された信号はクロックCPの次の番の下降エッジまで引続き出力される。
【0043】
図10は、この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。レジスタは大きく第1増幅部51、入力部52、貯蔵部53及び第2増幅部54で構成される。
【0044】
第1増幅部51は、ゲートに第1制御信号ENPが入力され、ソースが陽の電源に連結されたPMOSトランジスタP1、ゲートが第1ノードと連結され、ソースがPMOSトランジスタP1のドレインと連結され、ドレインが第2のノードに連結されたPMOSトランジスタP2、及びゲートが第2ノードと連結され、ソースがPMOSトランジスタP1のドレインと連結され、ドレインが第1ノードに連結されたPMOSトランジスタP3で構成される。
【0045】
第2増幅部54は、ゲートが第1ノードと連結され、ドレインが第2ノードと連結されたNMOSトランジスタN3、ゲートが第2ノードと連結され、ドレインが第1ノードと連結されたNMOSトランジスタN4、及びゲートに第2制御信号ENNが入力され、ドレインがNMOSトランジスタN3のソース及びNMOSトランジスタN4のソースと連結され、ソースがグラウンドと連結されたNMOSトランジスタN5で構成される。
【0046】
入力部52は、ゲートに第3制御信号ENWが入力され、ソースにデータ信号SET(An)が入力され、ドレインが第2ノードに連結されたNMOSトランジスタN2、及びゲートに制御信号ENWが入力され、ソースにデータ信号RESET(AnB)が入力され、ドレインが第1ノードに連結されたNMOSトランジスタN1で構成される。
【0047】
貯蔵部は、第4制御信号CPLラインと第1ノードとの間に連結された強誘電体キャパシタFC1、第4制御信号CPLラインと第2ノードとの間に連結された強誘電体キャパシタFC2、第1ノードとグラウンドとの間に連結された強誘電体キャパシタFC3、及び第2ノードとグラウンドとの間に連結された強誘電体キャパシタFC4で構成される。
【0048】
第1増幅部51と第2増幅部54は、制御信号ENPが「ロー」で制御信号ENNが「ハイ」であるとき、第1ノードと第2ノードの電圧差に従って相対的に電圧の高いノードをVCCに固定し、低いノードをVSSに固定させる。制御信号ENPが「ハイ」で制御信号ENNが「ロー」であれば、レジスタは電源から遮断される。
【0049】
入力部52は、制御信号ENWが「ハイ」の場合にデータ信号SET及びRESETをそれぞれ第2及び第1ノードに提供する。制御信号ENWが「ロー」の場合、第1及び第2ノードはデータ信号SET及びRESETから遮断される。
【0050】
貯蔵部53は、制御信号CPLを調節して第1ノードと第2ノードに提供されたデータを強誘電体キャパシタFC1、FC2、FC3及びFC4に貯蔵する。
【0051】
第1ノードでは出力信号SPB_ENが提供され、第2ノードでは出力信号SP_ENが提供される。レジスタの動作については、以下に説明する。
【0052】
図11は、図10に示されているレジスタにデータを貯蔵する過程を示すタイミング図である。プログラム命令信号WP_CMDが活性化されると、プログラム過程が終了するまで、プログラム命令処理部(図4の400)は、非活性化される。
【0053】
図11に示されているように、t1区間でプログラム命令信号WP_CMDが活性化され、t2区間でデータ入/出力パッドから提供されたデータ信号DQ_n信号が「ハイ」から「ロー」に遷移する。これに従い、制御信号ENWが活性化され、データ信号SET及びRESETがそれぞれ第2ノードと第1ノードに提供される。CPLが「ハイ」になると、第1ノードと第2ノードの電圧に従い強誘電体キャパシタFC1〜FC4に信号が貯蔵される。たとえば、第1ノードが「ロー」で第2ノードが「ハイ」の場合であれば、FC1とFC4にデータが貯蔵される。
【0054】
t3区間で制御信号ENWが「ロー」になると、データ信号SET及びRESETが第1ノードと第2ノードで分離される。第1ノードと第2ノードの電圧は、第1増幅器51と第2増幅器54により増幅されて維持される。制御信号CPLがローになるとFC1とFC3の間、FC2とFC4の間でそれぞれ電荷の再分配が行われる。このとき、第1ノードと第2ノードの電圧にも変動が生ずる。前記の例で第2ノードの電圧は、第1ノードの電圧より高い水準になる。強誘電体キャパシタFC1〜FC4は、電源がない状態でも貯蔵された電荷を維持する。t4区間でDQ_nが「ハイ」になると、プログラムモードが終了する。DQ_nは、パルス信号を生成するため用いられるものであり、下記で詳しく説明する。
【0055】
図12は、図10に示されているレジスタに貯蔵された信号をリードする動作を示すタイミング図である。
【0056】
t1区間で電源が安定したレベルに到達すれば、パワーアップ探知信号のPUPが活性化される。PUPを利用して制御信号CPLを「ハイ」に遷移させると、図10のFC1、FC2、FC3及びFC4に貯蔵された電荷により、第1ノードと第2ノードとの間で電圧差が発生する。
【0057】
十分な電圧差が発生すると、t2区間で制御信号EMNとENPをそれぞれ「ハイ」と「ロー」に活性化することにより、第1ノードと第2ノードのデータを増幅する。
【0058】
増幅が完了すると、t3区間で制御信号CPLを「ロー」に遷移させて破壊されていたFC1〜FC4の電荷を復旧することになる。このとき、制御信号ENWは「ロー」に非活性化されて、データ信号SET及びRESETが第2及び第1ノードに提供されることを防止する。
【0059】
図13は、前述の制御信号ENW及びCPLを生成するための回路を示す図である。制御信号PUPは、初期のリセット直後の状態でレジスタに貯蔵されたデータを復旧するため用いられる信号である。プログラム命令信号WP_CMDが活性化された後DQ_nを「ハイ」から「ロー」に遷移させると、遅延回路で遅延された時間ほどの幅を有するパルス信号ENWとCPLが発生する(図11を参照)。
【0060】
図14は、この発明に係るメモリ装置に含まれた領域アドレスバッファの構成を示す図である。アドレスパッドでメモリアドレスが入力されると、領域アドレスバッファはメモリアドレスに対応する領域アドレス(SAn、SAn_B)を出力する。
【0061】
図15は、メモリアドレスAと領域アドレスSAとの関係を示す図である。本実施の形態では、k個のメモリアドレス毎に1つの領域アドレスが対応する。メモリアドレスと領域アドレスの対応関係は、実施の形態に従い自由に変更することができる。
【0062】
図16aは、図1に示されているライト保護領域設定部300の構成を示す図である。ライト保護領域設定部300はマスタレジスタREG_MASTER及び複数のレジスタREG_0〜REG_nを含む。レジスタREG_0の出力SP_EN及びSPB_ENは、それぞれ入力された領域アドレスのSA0及びSA0_BとAND演算し、その結果得られた2つの信号をOR演算する。残りのレジスタREG_1〜REG_nも同様の方式で構成される。したがって、全てn+1個のOR演算された結果を得る。n+1個のOR演算の結果及びマスタレジスタREG_MASTERの出力信号SPM_ENをAND演算することにより、ライト保護信号WP_ENを得る。
【0063】
前記の構成で、マスタレジスタのREG_MASTERの出力信号SPM_ENが「ハイ」になってこそ保護機能が活性化される。SPM_ENが「ロー」であれば、ライト保護信号WP_ENは常に「ロー」となり保護機能が活性化されない。本実施の形態で領域アドレスは(n+1)ビットで構成され、これに対応する複数のレジスタREG_0、...、REG_nを利用して保護機能の適用を望む領域のアドレスをプログラムする。所定の領域アドレスSAが入力されると、領域アドレスSAの各ビットSA0、...、SAn(SAn_BはSAnと逆極性の信号)を各ビットに対応するレジスタREG_0、...、REG_nの出力値SP_EN(SPB_ENは、SP_ENと逆レベルの信号)と比較する。
【0064】
たとえば、保護機能の活性化を図る領域のアドレスが「101」であれば、レジスタREG_2の出力SP_ENが「ハイ」、REG_1の出力SP_ENが「ロー」、及びREG_0の出力SP_ENが「ハイ」となるように設けられる。したがって、領域アドレス「101」が入力されると、全てのORゲートの出力が「ハイ」となる。このとき、マスタレジスタREG_MASTERの出力SPM_ENが「ハイ」であれば、ライト保護信号WP_ENが「ハイ」に活性化される。レジスタREG_0〜REG_nは、プログラムモードを行って任意の値にプログラムすることができるので、全ての保護領域に対し保護機能を自在に設けることができる。
【0065】
図16bは、図1に示されているライト保護領域設定部300のさらに他の実施の形態である。本実施の形態は、図16aに示されている実施の形態にレジスタREG_EXT0〜REG_EXTnが追加される。レジスタREG_EXT0から出力された信号は、外部制御信号WP_EXTとAND演算される。AND演算の結果は、レジスタREG_0から出力された信号SP_EN及びSPB_ENと、領域アドレス信号SA0及びSA0_BをそれぞれAND演算して得た2つの信号と共にOR演算される。その他の構成は、図16aに示されている実施の形態と同一である。
【0066】
本実施の形態は、図16aに示されている実施の形態と基本的に同一の機能を行う。ただ、本実施の形態に追加されたレジスタREG_EXT0〜REG_EXTnは次のような機能を行う。レジスタREG_EXTnの値が「1」に設けられると、外部制御信号WP_EXTが「ハイ」の場合SAnの値が「1」か「0」かに係わりなく残りの領域アドレスビットのSAn-1、...、SA0のみ比較してWP_ENの活性化の可否を決定する。
【0067】
たとえば、レジスタREG_3〜REG_0に貯蔵された領域アドレスが「1111」の場合を仮定する。若し、2番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合は、レジスタREG_EXT3〜REG_EXT0に「0010」を貯蔵して外部制御信号WP_EXTを「ハイ」にすれば、入力された領域アドレスSAが「11x1」の場合WP_ENが「ハイ」に活性化することができる。若し、2番目及び3番目のビットに係わりなく残りのアドレス等のみ比較しようとする場合であれば、レジスタREG_EXT3〜REG_EXT0に「0110」を貯蔵して外部制御信号WP_EXTを「ハイ」にすれば、入力された領域アドレスSAが「1xx1」の場合WP_ENが「ハイ」に活性化することができる。
【0068】
図17aは、図1に示されているライト制御部200の構成を示す図である。図16aに示されているライト保護領域設定部300から出力されたWP_ENは、ライトイネーブルバッファ(/WEバッファ)から出力された信号WEB_ENとOR演算され、演算結果を利用してライト制御部200を制御する。ライト保護領域設定部300から出力されたWP_ENが「ハイ」の場合、ライト制御部200はライトイネーブル信号WEB_ENに係わりなくリードモードで動作する。一方、WP_ENが「ロー」であれば、ライト制御部200はライトイネーブル信号WEB_ENによりライトモードで動作することになる。
【0069】
図17bは、ライト保護バッファ/WPバッファを追加し、/WPバッファの出力信号を図16bに示されているライト保護領域設定部300の制御信号WP_EXTに提供する構成を示す図である。その他の構成は、図17aに示されている部分と同一である。
【0070】
図17cに示されている構成は、図17bのように/WPバッファを備えて/WPバッファの出力を制御信号WP_EXTに用いるが、図16aに示されているライト保護領域設定部300を用いるとの点に差がある。制御信号WP_EXT、ライト保護領域設定部300の出力信号WP_EN、及びライトイネーブル信号WEB_ENをOR演算して得た信号を利用してライト制御部200を制御する。したがって、外部制御信号WP_EXTが活性化されると、ライト保護領域設定部300の出力信号WP_EN及びライトイネーブル信号WEB_ENと係わりなく、ライト制御部200はリードモードで動作する。
【0071】
【発明の効果】
以上のように、不揮発性メモリ装置にライト保護機能を備えることにより、所定のメモリセル領域に対しては望まない動作によるデータの損失を防ぐことができる。
【図面の簡単な説明】
【図1】この発明の1つの実施の形態に係るライト保護領域を備えた強誘電体メモリ装置のブロック図である。
【図2】図1に示されているメインビットラインプルアップ制御部11、セルアレイブロック100及びカラム選択制御部12の構成を示す図である。
【図3】図1に示されているメインビットラインプルアップ制御部11の構成を示す図である。
【図4】図2に示されているメインビットライン負荷制御部13の構成を示す図である。
【図5】図1に示されているカラム選択制御部12の構成を示す図である。
【図6】図2に示されているサブセルブロック111の構成を示す図である。
【図7】この発明に係るプログラム命令処理部の構成を示す図である。
【図8】この発明に係るメモリ装置に含まれたプログラム命令処理部の動作を説明する図である。
【図9】図8に示されているDフリップフロップの構成を示す図である。
【図10】この発明に係るメモリ装置に含まれたレジスタの構成を示す図である。
【図11】図10に示されているレジスタにデータを書き込む場合のタイミング図である。
【図12】図10に示されているレジスタからデータを読み出す過程を示すタイミング図である。
【図13】図10に示されているレジスタ制御信号のENW及びCPLを生成するための回路図である。
【図14】この発明に係るメモリ装置に含まれた領域アドレスバッファ部を示すブロック図である。
【図15】ライト保護領域のアドレスとメモリ装置に入力されるアドレスとの関係を示す図である。
【図16a】図1に示されているライト保護領域設定部300の構成を示す図である。
【図16b】図1に示されているライト保護領域設定部300の他の形態の構成を示す図である。
【図17a】図1に示されているライト制御部200の構成を示す図である。
【図17b】図1に示されているライト制御部200の他の形態の構成を示す図である。
【図17c】図1に示されているライト制御部200のさらに他の形態の構成を示す図である。
【符号の説明】
11 メインビットラインプルアップ制御部
12 カラム選択制御部
13 メインビットライン負荷制御部
21 データバス部
22 センスアンプアレイ
23 スイッチ制御部
24 データ入/出力バッファ
31 ライト保護バッファ
32 ライトイネーブルバッファ
33 アドレスバッファ
41 マスタ部
42 スレイブ部
51 第1増幅部
52 入力部
53 貯蔵部
54 第2増幅部
100 セルアレイブロック
110 保護領域
111 サブセルブロック
200 ライト制御部
300 ライト保護領域設定部
400 プログラム命令処理部
Claims (10)
- 外部信号をディコーディングしてプログラム命令信号を出力するプログラム命令処理部、
前記プログラム命令信号が活性化された場合は入力されたアドレスに対応する領域アドレスをレジスタに貯蔵し、前記プログラム命令信号が活性化されない場合はライト保護信号を出力するライト保護領域設定部、及び
前記ライト保護信号が活性化された場合は、前記領域アドレスに対応するセルに対しライトモードが行われないよう制御するライト制御部
を含んでなるライト保護領域を備えた不揮発性メモリ装置。 - 前記プログラム命令信号は、チップ選択信号及びライトイネーブル信号が活性化状態の時、出力イネーブル信号が所定の回数ほどトグリングすれば活性化される
ことを特徴とする請求項1に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記プログラム命令信号は、活性化されたあと所定の時間が経過すれば非活性化される
ことを特徴とする請求項2に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記レジスタは、
第1制御信号に応答し、第1ノード及び第2ノードのうち電圧の高いノードの電圧を所定の陽の電圧に増幅し固定させる第1増幅部、
第2制御信号に応答し、前記第1ノード及び前記第2ノードのうちで電圧が低いノードの電圧をグラウンド電圧に増幅し固定させる第2増幅部、
第3制御信号に応答し、前記第1ノード及び前記第2ノードにデータ信号を提供する入力部、及び
第4制御信号に応答し、前記第1ノード及び前記第2ノードに提供された信号を貯蔵して電源のない状態で貯蔵された情報を維持することができる貯蔵部を含んでなり、
前記第1及び第2ノードの電圧を外部に出力する
ことを特徴とする請求項1に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、
前記領域アドレスを貯蔵するためのレジスタアレイ、及び
前記入力されたアドレスに対応する領域アドレスと前記レジスタアレイに貯蔵された領域アドレスとを比較し、前記比較結果により前記ライト保護信号のレベルを別にして出力する比較手段を含む
ことを特徴とする請求項1に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、前記レジスタアレイと同一個数の第2レジスタアレイをさらに含み、
前記比較手段は、外部制御信号が活性化されると、前記第2レジスタアレイに活性化され貯蔵されたビットに対応する位置の領域アドレスビット等は比較せず、残る領域アドレスビット等のみ前記レジスタアレイに貯蔵された領域アドレスビット等と比較し、前記比較結果に伴い前記ライト保護信号のレベルを別にして出力する
ことを特徴とする請求項5に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト保護領域設定部は、マスタレジスタをさらに含み、前記マスタレジスタに貯蔵された信号が活性化されない場合は、前記ライト保護信号を非活性化して出力する
ことを特徴とする請求項5又は6に記載のライト保護領域を備えた不揮発性メモリ装置。 - 前記ライト制御部は、前記ライト保護信号又は外部制御信号が活性化される場合は、前記領域アドレスに対応するセル領域に対しライトモードが行われないようにする
ことを特徴とする請求項1に記載のライト保護領域を備えた不揮発性メモリ装置。 - 領域アドレスが貯蔵される複数のレジスタを含む第1レジスタアレイ、
それぞれ前記複数のレジスタに対応する複数のレジスタを含む第2レジスタアレイ、
活性化の可否を制御するマスタレジスタ、及び
前記マスタレジスタの出力値に応答し、前記第1レジスタアレイに貯蔵された領域アドレスと外部から入力された領域アドレスの比較結果を出力するが、外部制御信号に応答し、前記第2レジスタアレイに含まれたレジスタのうちで活性化されたレジスタに対応するアドレスビットは無視し、比較結果を出力する比較手段
を含んでなるライト保護領域を備えた不揮発性メモリ装置。 - 外部から入力されたアドレスと所定の保護領域のアドレスを受信し、内部保護信号を出力する内部保護信号制御部、
外部制御信号に応答して外部保護信号を出力する外部保護信号制御部、
前記内部保護信号と前記外部保護信号を受信してライト保護信号を出力するライト保護制御部、及び
前記ライト保護信号及びライトイネーブル信号に応答し、メモリ装置のリードライトを制御するライト制御部
を含んでなるライト保護領域を備えた不揮発性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2002-083351 | 2002-12-24 | ||
KR10-2002-0083351A KR100492774B1 (ko) | 2002-12-24 | 2002-12-24 | 라이트 보호 영역을 구비한 비휘발성 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004206856A true JP2004206856A (ja) | 2004-07-22 |
JP4731798B2 JP4731798B2 (ja) | 2011-07-27 |
Family
ID=32588910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003188230A Expired - Fee Related JP4731798B2 (ja) | 2002-12-24 | 2003-06-30 | ライト保護領域を備えた不揮発性メモリ装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6826097B2 (ja) |
JP (1) | JP4731798B2 (ja) |
KR (1) | KR100492774B1 (ja) |
CN (1) | CN100382201C (ja) |
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KR20040056783A (ko) | 2004-07-01 |
CN1510692A (zh) | 2004-07-07 |
US6826097B2 (en) | 2004-11-30 |
CN100382201C (zh) | 2008-04-16 |
US20040120187A1 (en) | 2004-06-24 |
JP4731798B2 (ja) | 2011-07-27 |
KR100492774B1 (ko) | 2005-06-07 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
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|
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|
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|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20091022 |
|
A601 | Written request for extension of time |
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|
A602 | Written permission of extension of time |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091127 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100323 |
|
A601 | Written request for extension of time |
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|
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100723 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100723 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101026 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110225 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110304 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110420 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4731798 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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R250 | Receipt of annual fees |
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