TWI705556B - 雙端口靜態隨機存取記憶體單元及半導體元件 - Google Patents
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Abstract
雙端口靜態隨機存取記憶體(static random access memory；SRAM)單元包括：第一至第三電力線；儲存單元，其連接至第一至第三電力線；第一端口，其具有由第一字線控制之第一傳送閘極電晶體及第二傳送閘極電晶體；第二端口，其具有由第二字線控制之第三傳送閘極電晶體及第四傳送閘極電晶體；以及第一位元線至第四位元線，其分別經由第一傳送閘極電晶體至第四傳送閘極電晶體耦接至儲存單元。第一位元線至第四位元線以及第一電力線至第三電力線各自在第一方向中延伸並且由第一金屬層形成。第一字線在實質垂直於第一方向之第二方向中延伸並且由第一金屬層上方之第二金屬層形成。第二字線在第二方向中延伸並且由第二金屬層上方之上層金屬層形成。
Description
本揭示案係關於靜態隨機存取記憶體(SRAM)，且更特定言之，係關於具有親微影圖案之SRAM。
當靜態隨機存取記憶體(SRAM)配備有電力時，通常使用SRAM進行資料儲存。為滿足可攜式電子設備及高速計算的需求，期望將更多包括交叉耦合反相器之資料儲存單元整合至單一SRAM晶片並降低其功耗，例如藉由用具有更小尺寸及更低功耗的鰭式場效電晶體(fin field-effect transistors；FinFET)取代習知電晶體。
根據本揭示案的多個實施例，一種雙端口靜態隨機存取記憶體(static random access memory；SRAM)單元限制於由第一邊界至第四邊界所定義之區域中。第一邊界及第二邊界彼此平行。第三邊界及第四邊界連接第一邊界
及第二邊界並彼此平行。雙端口SRAM單元包括第一電力線至第三電力線、儲存單元、第一端口以及第二端口。儲存單元連接至第一電力線至第三電力線。第一端口包括由第一字線控制之第一傳送閘極電晶體及第二傳送閘極電晶體。第一傳送閘極電晶體使第一位元線與儲存單元彼此耦接。第二傳送閘極電晶體使第二位元線與儲存單元彼此耦接。第二端口包括由第二字線控制之第三傳送閘極電晶體及第四傳送閘極電晶體。第三傳送閘極電晶體使第三位元線與儲存單元彼此耦接。第四傳送閘極電晶體使第四位元線與儲存單元彼此耦接。第一位元線至第四位元線以及第一電力線至第三電力線各自在第一方向中延伸，並由第一金屬層形成。第一字線在實質垂直於第一方向之第二方向中延伸，並由第一金屬層上方之第二金屬層形成。第二字線在第二方向中延伸，並由第二金屬層上方之上層金屬層形成。
根據本揭示案的多個實施例，一種雙端口SRAM單元包括第一金屬層，此第一金屬層包括彼此間隔之第一電力線至第三電力線，彼此間隔之第一位元線至第四位元線，彼此間隔之第一資料節點轉接墊至第四資料節點轉接墊，以及彼此間隔之第一字線轉接墊及第四字線轉接墊。第二金屬層包括第一字線，此第一字線經由第一金屬層與第二金屬層之間的通孔電連接至第一字線轉接墊及第二字線轉接墊；第一區域連接線，此第一區域連接線經由第一金屬層與第二金屬層之間的通孔電連接至第一資料節點轉接墊及第三資料節點轉接墊；第二區域連接線，此第二區域連接線
經由第一金屬層與第二金屬層之間的通孔電連接至第二資料節點轉接墊及第四資料節點轉接墊；以及第一額外字線轉接墊及第二額外字線轉接墊。第二金屬層上方之上層金屬層包括第二字線，此第二字線至少經由額外的第一額外字線轉接墊及第二額外字線轉接墊電連接至第三字線轉接墊以及第四字線轉接墊，此額外的第一額外字線轉接墊及第二額外字線轉接墊由第二金屬層形成。第一金屬層之每一圖案在第一方向中延伸且第二金屬層之每一圖案在實質垂直於第一方向之第二方向中延伸。
根據本揭示案的多個實施例，一種半導體元件包括在行方向及列方向中記憶體單元之第一陣列及第二陣列以及電力網格單元之一列，此等電力網格單元每一者具有與記憶體單元相同的尺寸，此記憶體單元安置於第一陣列與第二陣列之間。每一記憶體單元包括：交叉耦合的第一反相器及第二反相器，此第一反相器包括第一上拉電晶體及並聯的第一下拉電晶體及第三下拉電晶體，以及此第二反相器包括第二上拉電晶體及並聯的第二下拉電晶體及第四下拉電晶體；第一傳送閘極電晶體以及第三傳送閘極電晶體，耦接至第一反相器之輸出及第二反相器之輸入；第二傳送閘極電晶體以及第四傳送閘極電晶體，耦接至第一反相器之輸入及第二反相器之輸出。在一行中，半導體元件包括第一金屬層，此第一金屬層包括第一電力供電線，此第一電力供電線電連接至此一行中記憶體單元之第一下拉電晶體及第三下拉電晶體之源極區域，第二電力供電線，此第二電力供電線
電連接至此一行中記憶體單元之第二下拉電晶體及第四下拉電晶體之源極區域，以及第三電力供電線，此第三電力供電線電連接至此一行中記憶體單元之第一上拉電晶體及第二上拉電晶體之源極區域。在此一個行中，第二金屬層包括一個第一字線，在列方向中延伸，電連接至第一記憶體單元之第一傳送閘極電晶體及第二傳送閘極電晶體之閘極，此第一記憶體單元安置於此一行中之電力網格單元之一側上；以及另一第一字線，在列方向中延伸，電連接至第二記憶體單元之第一傳送閘極電晶體及第二傳送閘極電晶體之閘極，此第二記憶體單元安置於電力網格單元之另一側上。在一行中，第四金屬層包括一個第二字線，此一個第二字線在列方向中延伸，電連接至第一記憶體單元之第三傳送閘極電晶體及第四傳送閘極電晶體之閘極；以及另一第二字線，此另一第二字線在列方向中延伸，電連接至第二記憶體單元之第三傳送閘極電晶體及第四傳送閘極電晶體之閘極。在此一行中，第三金屬層安置於第二金屬層與第四金屬層之間並包括行方向中之字線轉接墊，此字線轉接墊安置於電力網格單元之一側上，且電連接至第一記憶體單元之第二字線；以及行方向中之字線轉接墊，此字線轉接墊安置於電力網格單元之另一側上，且電連接至第二記憶體單元之第二字線。第二金屬層進一步包括上層第一電力線，安置於電力網格單元中，橫跨電力網格單元電連接至第一電力線及第二電力線。第四金屬層進一步包括上層第二電力線，安置於電力網格單元中
並延伸於列方向中。第三金屬層進一步包括轉接墊，電連接至上層第一電力線及上層第二電力線。
100:SRAM單元
101、103:第一部分
102A、102B、102C、102D1、102D2、104:第二部分
111:第一區域連接電極
112:第二區域連接電極
141:第一字線轉接墊
142:第二字線轉接墊
143:第三字線轉接墊
144:第四字線轉接墊
161:第一資料節點轉接墊
162:第二資料節點轉接墊
163:第三資料節點轉接墊
164:第四資料節點轉接墊
171:第一Vss供電線
172:第二Vss供電線
173:Vdd供電線
181:第一位元線
182:第二位元線
183:第三位元線
184:第四位元線
211:第一區域連接線
212:第二區域連接線
243、244:額外字線轉接墊
343、344、3431、3432、3441、3442:字線轉接墊
501、502、503、504:邊界
511、512、521、522、523、524、531、532、533、534:半導體鰭片
541、542、543、551、552、553:閘極層
571:第一Vss觸點
572:第二Vss觸點
573:第一Vdd觸點
574:第二Vdd觸點
581:第一位元線觸點
582:第二位元線觸點
583:第三位元線觸點
584:第四位元線觸點
591:第一區域連接墊
592:第二區域連接墊
600:單元陣列
605:元件區域
610:迷你陣列
620:列邊緣區域
625:部分
640:行邊緣區域
650:電力網格條帶
800:SRAM陣列
810:第一端口字線驅動器/選擇器
820:第二端口字線驅動器/選擇器
830:第一端口Y多工器及感測放大器
840:第二端口Y多工器及感測放大器
CVss、CVdd:電力線
M1:第一金屬層
M2:第二金屬層
M3:第三金屬層
M4:第四金屬層
N1、N2、N3、N4:節點
Nwell:N型井
PG1:第一傳送閘極電晶體
PG2:第二傳送閘極電晶體
PG3:第三傳送閘極電晶體
PG4:第四傳送閘極電晶體
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PD3:第三下拉電晶體
PD4:第四下拉電晶體
Pwell1:第一P型井
Pwell2:第二P型井
INV1:第一反相器
INV2:第二反相器
WL1:第一字線
WL11:金屬線
WL2:第二字線
WL-A:第一字線觸點
WL-B:第二字線觸點
第1圖及第2圖各自繪示雙端口靜態隨機存取記憶體(SRAM)單元的電路圖。
第3圖係根據本揭示案之實施例示意性繪示半導體元件之各層的垂直排列的示例性橫截面圖。
第4圖根據本揭示案之實施例繪示記憶體單元之佈局的第一部分。
第5A圖根據本揭示案之實施例繪示記憶體單元之佈局的第二部分。
第5B圖至第5D圖根據本揭示案之實施例各自繪示記憶體單元之佈局之第二部分的修改實例。
第6圖係根據本揭示案之實施例之記憶體元件之單元陣列的示意圖。
第7A圖及第7B圖根據本揭示案之實施例繪示電力網格單元之佈局之第一部分及第二部分。
第8圖係根據本揭示案之實施例之SRAM元件之電路區塊。
以下揭示內容提供了許多不同實施例或實例來實施所提供標的之不同特徵。下文描述部件及排列之特定實例以簡化本揭示案。當然，此等實例僅為示例且並不意欲為
限制性。舉例而言，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括第一特徵及第二特徵形成為直接接觸的實施例，且亦可包括可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭示案可在各實例中重複元件符號及/或字母。此重複係出於簡明性及清晰之目的，且本身並不指示所論述之各實施例及/或配置之間的關係。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示的一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且因此本文所使用之空間相對性描述詞可相應地按此解讀。
在本揭示案中，考慮到在製造期間會發生製程誤差，層、圖案、線(諸如位元線、字線，及電力線)，或結構在一個方向中延伸意謂著在所延伸之一個方向中層、圖案、線，或結構之尺寸大於在垂直於此所延伸之一個方向之另一方向中層、圖案、線，或結構之另一尺寸。在本揭示案中，除非明確描述，考慮到製造中之製程誤差，延伸層、圖案、線，或結構意謂著單向延伸層、圖案、線(包括位元線或字線)。換言之，除非明確描述，考慮到製程誤差，延伸層、圖案、線，或結構意謂著形成具有相同寬度之層、圖案、
線，或結構。應理解，在本揭示案中，一個圖案(或一個方向)垂直於或實質垂直於另一圖案(或另一方向)意謂著兩個圖案(或兩個方向)彼此垂直或在考慮到製造製程中餘量或誤差之情況下兩個圖案(或兩個方向)彼此垂直。應理解，在本揭示案中，一個圖案(或一個方向)平行於或實質平行於另一圖案(或另一方向)意謂著兩個圖案(或兩個方向)彼此平行或在考慮到製造製程中餘量或誤差之情況下兩個圖案(或兩個方向)彼此平行。
應理解，本揭示案中由隨附圖式中圓形圖案所表示的通孔可具有矩形或正方形的形狀。
第1圖繪示雙端口靜態隨機存取記憶體(static random access memory；SRAM)單元100之電路圖。SRAM單元100包括交叉耦合的第一反相器INV1及第二反相器INV2，以及第一傳送閘極電晶體PG1至第四傳送閘極電晶體PG4。第一傳送閘極電晶體PG1及第二傳送閘極電晶體PG2之源極分別耦接至第一位元線181及第二位元線182，此第二位元線182為第一位元線181之互補位元線，且第一傳送閘極電晶體PG1及第二傳送閘極電晶體PG2之閘極均耦接至第一字線WL1。第三傳送閘極電晶體PG3及第四傳送閘極電晶體PG4之源極分別耦接至第三位元線183及第四位元線184，此第四位元線184為第三位元線183之互補位元線，且第三傳送閘極電晶體PG3及第四傳送閘極電晶體PG4之閘極均耦接至第二字線WL2。第一傳送閘極電晶體PG1及第三傳送閘極電晶體PG3之汲極、第一反相器
INV1之輸出，以及第二反相器INV2之輸入藉由第一區域連接電極111彼此耦接。第二傳送閘極電晶體PG2及第四傳送閘極電晶體PG4之汲極、第一反相器INV1之輸入，以及第二反相器INV2之輸出藉由第二區域連接電極112彼此耦接。交叉耦合的第一反相器INV1及第二反相器INV2用作儲存值及其補充的鎖存器。第一傳送閘極電晶體PG1及第二傳送閘極電晶體PG2形成第一端口，同時第三傳送閘極電晶體PG3及第四傳送閘極電晶體PG4形成雙端口SRAM單元100之第二端口。
第2圖繪示雙端口SRAM單元100之更詳細的電路圖。在第2圖中，第1圖之交叉耦合的反相器INV1及INV2係分別藉由第一上拉電晶體PU1及並聯的第一下拉電晶體PD1及第三下拉電晶體PD3，以及藉由第二上拉電晶體及並聯的第二下拉電晶體PD2及第四下拉電晶體PD4實施。第一上拉電晶體PU1、第一傳送閘極電晶體PG1，以及第一下拉電晶體PD1之汲極在節點N1處彼此連接，以及第三傳送閘極電晶體PG3及第三下拉電晶體PD3之汲極在節點N2處彼此連接。節點N1及節點N2藉由第一區域連接電極111彼此連接。第二上拉電晶體PU2、第二傳送閘極電晶體PG2，以及第二下拉電晶體PD2之汲極在節點N3處彼此連接，以及第四傳送閘極電晶體PG4及第四下拉電晶體PD4之汲極在節點N4處彼此連接。節點N3及節點N4藉由第二區域連接電極112彼此連接。
第一下拉電晶體PD1及第三下拉電晶體PD3之源極係連接至一個電力線CVss且第二下拉電晶體PD2及第四下拉電晶體PD4之源極係連接至另一電力線CVss。根據一些實施例此一個電力線CVss及另一電力線CVss在記憶體單元100之區域中彼此直接連接，或根據一些實施例在記憶體單元100之區域中彼此電氣隔離但在記憶體單元100之外的區域中彼此連接。將參考第4圖至第7圖描述此等特徵。
第一上拉電晶體PU1及第二上拉電晶體PU2之源極係連接至另一電力線CVdd。
為避免冗餘，將省略重疊於上文參考第1圖描述之那些特徵的其他特徵的描述。
第3圖係根據本揭示案之實施例示意性繪示半導體元件之層之垂直排列的示例性橫截面圖。可實施此垂直排列以製造包括前述雙端口SRAM單元之陣列的記憶體元件。隨後將參考第4圖至第5D圖及第7A圖及第7B圖來描述前述雙端口SRAM單元之各個層的路徑選擇。
參考第3圖，半導體元件的各層在疊層方向中之垂直排列可包括核心層、核心層上之第一至第四金屬層，以及***於核心層及第一至第四金屬層之間的通孔0至通孔3。核心層可包括：半導體區域(未繪示)，此半導體區域包括通道區域(未繪示)及形成電晶體之源極及汲極的重摻雜區域(未繪示)；覆蓋通道區域的閘極層(例如，標記為「閘極」的部件)；源極及汲極以及形成於源極及汲極區域上之區域互連層(例如，標記為「觸點」的部件)；以及閘
極觸點(例如，標記為「閘極-CO」的部件)，此閘極觸點將閘極層電連接至通孔0或區域互連層。應理解，可藉由淺溝槽隔離(shallow trench isolation；STI)界定不同類型的半導體井，以使得可在對應半導體井中形成不同類型的電晶體。
可在核心位準上方之不同位準處形成金屬層，此等金屬層包括第一至第四金屬層。不同位準處之金屬層可藉由包括安置於其間之通孔0至通孔3之通孔彼此電連接。因此，在記憶體元件中，經由金屬層及通孔，資料可自記憶體元件讀取並寫入記憶體元件，以便在記憶體元件及外部元件或匯流排之間交換資料，可在記憶體元件或記憶體單元內傳遞內部資料，以及可將讀取/寫入控制訊號施加至記憶體元件或對應的記憶體單元。
應理解，在第3圖中，四個金屬層及其間之三個通孔位準係繪示為實例，但本揭示案並不受限於此。根據其他實施例，記憶體元件可具有其間含較少通孔之較少的金屬層或可具有其間含更多通孔之更多的金屬層。舉例而言，一部分佈局描繪於第5B圖中之記憶體單元僅具有在核心層上的三個金屬層及其間之兩個通孔。通孔及金屬層係由，但不限於，Cu、W、Al、AlCu、TiN、TiW、Ti、Co、Ni、TaN、Ta或其組合之一或更多個層組成。
第4圖根據本揭示案之實施例繪示記憶體單元之佈局之第一部分。為便於描述，第4圖繪示核心位準中之各個層、第一金屬層M1，以及核心位準與第一金屬層M1
之間的通孔0。根據本揭示案之實施例在核心位準上方位準處的記憶體單元之其他層描述於下文將描述的第5A圖至第5D圖中。
如第4圖所示邊界501至504界定，根據本揭示案之實施例的記憶體單元之佈局之第一部分101。邊界501至504形成矩形形狀，但是本揭示案並不受限於此。邊界501及502彼此平行且藉由另外兩個平行的邊界503及504彼此連接。應理解，當另一記憶體單元沿著記憶體單元之共用邊界緊鄰記憶體單元安置時，連續形成觸及或跨記憶體單元之邊界之記憶體單元的個別層。換言之，記憶體單元之個別層及相鄰記憶體單元之對應於此個別層之另一層形成單一連續的層。
參考第4圖，記憶體單元包括N型井Nwell及安置於N型井Nwell之相對兩側的第一P型井Pwell1及第二P型井Pwell2。充當有效區域之半導體鰭片511及512各自形成於N型井Nwell中，半導體鰭片521至524排列於第一P型井Pwell1中，以及半導體鰭片531至534排列於第二P型井Pwell2中。
閘極層541至543彼此間隔開並沿著平行於邊界501或502之線延伸。閘極層541在半導體鰭片521及522上延伸，閘極層542在半導體鰭片523及524上延伸，以及閘極層543在半導體鰭片512、534、533、532以及531上延伸。類似於閘極層541至543，閘極層551至553彼此間隔開並沿著平行於邊界501或502之線延伸。閘極層551在半
導體鰭片531及532上延伸，閘極層552在半導體鰭片533及534上延伸，以及閘極層553在半導體鰭片511、524、523、522以及521上延伸。
儘管未繪示，但是在閘極層與閘極層在其上延伸的半導體鰭片之間安置閘極介電層，以使得閘極層與半導體鰭片電氣隔離。半導體鰭片在閘極層未覆蓋之相對端部重摻雜有雜質，使得半導體鰭片之重摻雜區域充當源極區域和汲極區域，而閘極覆蓋之輕摻雜區域或未摻雜區域充當通道。因此，形成包括通道、源極及汲極區域、閘極介電層，以及閘極層之電晶體。
參考第4圖，記憶體單元之佈局之第一部分101繪示複數個電晶體，此等電晶體包括第一上拉電晶體PU1及第二上拉電晶體PU2，第一下拉電晶體PD1及第三下拉電晶體PD3，第二下拉電晶體PD2及第四下拉電晶體PD4，以及第一傳送閘極電晶體PG1至第四傳送閘極電晶體PG4。第一上拉電晶體PU1及第一下拉電晶體PD1以及第三下拉電晶體PD3之閘極係由閘極層553形成。第二上拉電晶體PU2及第二下拉電晶體PD2以及第四下拉電晶體PD4之閘極係由閘極層543形成。第一傳送閘極電晶體PG1至第四傳送閘極電晶體PG4之閘極係分別由閘極層542、552、541以及551形成。
根據一些實施例，一些電晶體，諸如第一下拉電晶體PD1至第四下拉電晶體PD4以及第一傳送閘極電晶體PG1至第四傳送閘極電晶體PG4，各自包括兩個並聯通
道；然而本揭示案並不受限於此。舉例而言，根據一些實施例，電晶體可具有一個通道，且根據另一實施例，電晶體可具有三個或更多個並聯通道。
如第4圖所示，記憶體單元具有第一級聯MOSFET，此第一級聯MOSFET包括形成於第一有效區域(例如，半導體鰭片523及524)中之第一傳送閘極電晶體PG1及第一下拉電晶體PD1；第二級聯MOSFET，此第二級聯MOSFET包括形成於第二有效區域(例如，半導體鰭片533及534)中之第二傳送閘極電晶體PG2及第二下拉電晶體PD2；第三級聯MOSFET，此第三級聯MOSFET包括形成於第三有效區域(例如，半導體鰭片521及522)中之第三傳送閘極電晶體PG3及第三下拉電晶體PD3；以及第四級聯MOSFET，此第四級聯MOSFET包括形成於第四有效區域(例如，半導體鰭片531及532)中之第四傳送閘極電晶體PG4及第四下拉電晶體PD4。第一至第四有效區域之每一者在邊界501與502之間連續延伸。
除了前述半導體鰭片及閘極層之外，記憶體單元之佈局之第一部分101亦可在核心位準中包括其他層，諸如閘極觸點及長觸點，經由此等觸點可在記憶體單元之複數個電晶體之間實施互連。在閘極層上形成與第3圖中之「閘極_Co」相對應之閘極觸點(參見第4圖中由圖標「閘極觸點」所表示之觸點)，以將此閘極層與通孔0電連接或將閘極層與第3圖中標示為「觸點」之長觸點電連接。在佈局圖中具有矩形形狀之長觸點(參見第4圖中「長觸點」所表示
之觸點以及第3圖中「觸點」所表示之觸點)可具有大於閘極觸點(參見第3圖)之厚度，以使得長觸點能夠將源極或汲極區域或源極或汲極區域上之矽化物層連接至通孔0或能夠經由其上所形成之閘極觸點電連接至閘極層。
參考第4圖，根據本揭示案之實施例記憶體單元之佈局之第一部分101包括第一字線觸點WL-A以及第二字線觸點WL-B，第一字線觸點WL-A每一者包括形成於閘極層542及552上之閘極觸點及通孔0，以及第二字線觸點WL-B每一者包括形成於閘極層541及551上之閘極觸點及通孔0。
第一傳送閘極PG1及第一下拉電晶體PD1之汲極區域可經由用於資料儲存及區域互連之第一區域連接墊591電連接至閘極層543。第一區域連接墊591包括第一傳送閘極PG1及第一下拉電晶體PD1之汲極區域上方的長觸點以及閘極層543上方的閘極觸點。類似地，第二傳送閘極PG2及第二下拉電晶體PD2之汲極區域可經由用於資料儲存及區域互連之第二區域連接墊592電連接至閘極層553。第二區域連接墊592包括第二傳送閘極PG2及第二下拉電晶體PD2之汲極區域上方的長觸點以及閘極層553上方的閘極觸點。
記憶體單元亦包括第一Vss觸點571，其包括形成於第一下拉電晶體PD1及第三下拉電晶體PD3之源極區域上之長觸點以及通孔0；第二Vss觸點572，其包括形成於第二下拉電晶體PD2及第四下拉電晶體PD4之源極區域上
之長觸點以及通孔0；第一Vdd觸點573，其包括形成於第一上拉電晶體PU1之源極區域上的長觸點及通孔0；以及第二Vdd觸點574，其包括形成於第二上拉電晶體PU2之源極區域上的長觸點及通孔0。
參考第4圖，記憶體單元之佈局包括第一位元線觸點581，其包括第一傳送閘極電晶體PG1之源極區域上之長觸點及通孔0；第二位元線觸點582，其包括第二傳送閘極電晶體PG2之源極區域上之長觸點及通孔0；第三位元線觸點583，其包括第三傳送閘極電晶體PG3之源極區域上之長觸點及通孔0；以及第四位元線觸點584，其包括第四傳送閘極電晶體PG4之源極區域上之長觸點及通孔0。
記憶體單元之佈局之第一部分101中所示之由元件符號141至144、171至173，以及181至184所指示的其他元件係由第一金屬層M1形成且將參考第5A圖進行描述。
第5A圖根據本揭示案之實施例繪示記憶體單元之第一金屬層M1及以上以及其間的通孔處金屬層之佈局的第二部分102A。應理解，根據本揭示案之實施例，分別繪示第4圖中記憶體單元之佈局之第一部分101及第5A圖中記憶體單元之佈局之第二部分102A係僅為了說明之便利。本領域技藝人士將意識到以具有相同元件符號之邊界或各種金屬線彼此對準的方式，第5A圖中所示之佈局之第二部分102A可疊加至第4圖中所示之佈局之第一部分101之
部分上，以使得可獲得根據本揭示案之實施例之記憶體單元之整體佈局(不包括第4圖及第5A圖中所示之冗餘層)。
參考第4圖及第5A圖，記憶體單元之第一位元線181形成於第一位元線觸點581上，以便電連接至第一傳送閘極電晶體PG1之源極區域，記憶體單元之第二位元線182形成於第二位元線觸點582上，以便電連接至第二傳送閘極電晶體PG2之源極區域，第三位元線183形成於第三位元線觸點583上，以便電連接至第三傳送閘極電晶體PG3之源極區域，以及第四位元線184形成於第四位元線觸點584上，以便電連接至第四傳送閘極電晶體PG4之源極區域。第一至第四位元線係由第一金屬層M1形成。
如第4圖所示，第一金屬層M1亦包括第一Vss供電線171，其經由第一Vss觸點571電連接至第一下拉電晶體PD1及第三下拉電晶體PD3之源極區域；第二Vss供電線172，其經由第二Vss觸點572電連接至第二下拉電晶體PD2及第四下拉電晶體PD4之源極區域；以及Vdd供電線173，其經由第一Vdd觸點573及第二Vdd觸點574電連接至第一上拉電晶體PU1及第二上拉電晶體PU2之源極區域。根據一些實施例，第一Vss電力線171及第二Vss電力線172對應於前述電力線CVss並且Vdd供電線173對應於第1圖及第2圖之電路圖中所示的前述電力線CVdd。
參考第4圖及第5A圖，第一金屬層M1進一步形成第一字線轉接墊141至第四字線轉接墊144。第一字線轉接墊(landing pad)141及第二字線轉接墊142形成於第一
字線觸點WL-A上，以使得第一字線轉接墊141電連接至閘極層542並且第二字線轉接墊142電連接至閘極層552。因此，第一字線轉接墊141及第二字線轉接墊142分別電連接至第一傳送閘極電晶體PG1及第二傳送閘極電晶體PG2之閘極。第三字線轉接墊143及第四字線轉接墊144形成於第二字線觸點WL-B上，以使得第三字線轉接墊143電連接至閘極層541並且第四字線轉接墊144電連接至閘極層551。因此，第三字線轉接墊143及第四字線轉接墊144分別電連接至第三傳送閘極電晶體PG3及第四傳送閘極電晶體PG4之閘極。
記憶體單元另外包括第一資料節點轉接墊161，其由第一金屬層M1形成並經由其間之通孔0電連接至第一區域連接墊591，以使得第一資料節點轉接墊161電連接至第一傳送閘極電晶體PG1及第一下拉電晶體PD1之汲極區域；以及第二資料節點轉接墊162，其由第一金屬層M1形成並經由其間之通孔0電連接至第二區域連接墊592，以使得第二資料節點轉接墊162電連接至第二傳送閘極電晶體PG2及第二下拉電晶體PD2之汲極區域。此外，記憶體單元具有第三資料節點轉接墊163，此第三資料節點轉接墊163由第一金屬層M1形成並經由第三傳送閘極電晶體PG3及第三下拉電晶體PD3之汲極區域上之長觸點以及亦經由通孔0電連接至第三傳送閘極電晶體PG3及第三下拉電晶體PD3之汲極區域；以及第四資料節點轉接墊164，其由第一金屬層M1形成並經由第四傳送閘極電晶體PG4及第四下拉
電晶體PD4之汲極區域上之長觸點以及亦經由通孔0電連接至第四傳送閘極電晶體PG4及第四下拉電晶體PD4之汲極區域。
如第4圖及第5A圖所示，位元線181至位元線184之每一者以及電力線171至電力線173之每一者橫跨邊界501及502。因此，當更多的記憶體單元緊鄰具有第4圖及第5圖所示之佈局之記憶體單元安置時，則在相同行中連續形成記憶體單元之位元線及電力線。另一方面，因為第一字線轉接墊141至第四字線轉接墊144之每一者以及第一資料節點轉接墊161至第四資料節點轉接墊164之每一者不橫跨邊界501及502之任一者，所以在相同行中記憶體單元之第一字線轉接墊141至第四字線轉接墊144及第一資料節點轉接墊161至第四資料節點轉接墊164彼此分離並用作記憶體單元中之區域連接。
參考第4圖及第5A圖，記憶體單元包括第一字線WL1，其跨邊界503及504延伸並由第二金屬層M2形成；以及第二字線WL2，其跨邊界503及504延伸並由第四金屬層M4形成。第一字線WL1形成於邊界501及502之間的區域中並重疊閘極層551、552及553。第二字線WL2形成於邊界501及502之間的區域中，具有大於第一字線WL1之寬度的寬度，並覆蓋所有的閘極層。
第一字線WL1經由第一金屬層M1下方之第一字線觸點WL-A、由第一金屬層M1形成之第一字線轉接墊141，以及緊接在第一字線轉接墊141上方之通孔1電連接至
與第一傳送閘極電晶體PG1之閘極相對應之閘極層542。第一字線WL1亦經由第一金屬層M1下方之第一字線觸點WL-A、由第一金屬層M1形成之第二字線轉接墊142，以及緊接在第二字線轉接墊142上方之通孔1電連接至與第二傳送閘極電晶體PG2之閘極相對應之閘極層552。
第二字線WL2經由第一金屬層M1下方之第二字線觸點WL-B、由第一金屬層M1形成之第三字線轉接墊143，分別由第二金屬層M2以及第三金屬層M3形成之額外的字線轉接墊243及343，以及相對應通孔通孔1、通孔2及通孔3電連接至與第三傳送閘極電晶體PG3之閘極相對應之閘極層541。第二字線WL2亦經由第一金屬層M1下方之第二字線觸點WL-B、由第一金屬層M1形成之第四字線轉接墊144，分別由第二金屬層M2以及第三金屬層M3形成之額外的字線轉接墊244及344，以及相對應通孔通孔1、通孔2及通孔3電連接至與第四傳送閘極電晶體PG4之閘極相對應之閘極層551。如第5A圖所示，額外字線轉接墊343及344分別跨邊界503及邊界504，但不跨邊界501及邊界502之任一者。在其他實施例中，舉例而言，稍後描述之第5D圖中所示之實施例，可改良額外字線轉接墊343及344以跨邊界501及邊界502。
因此，第一字線WL1及第二字線WL2分別連接至第一傳送閘極電晶體PG1及第二傳送閘極電晶體PG2以及分別連接至第三傳送閘極電晶體PG3及第四傳送閘極電晶體PG4，第一字線WL1及第二字線WL2由不同位準處第
一金屬層M1及第四金屬層M4形成，並在記憶體單元之疊層方向中彼此重疊。第一字線WL1及第二字線WL2之每一者跨邊界503及邊界504延伸。因此，當更多的記憶體單元緊鄰具有佈局之第一部分101及第二部分102A之記憶體單元安置時，則在相同列中連續形成記憶體單元之字線。
仍參考第5A圖，佈局之第二部分102A繪示第二金屬層M2亦包括第一區域連接線211，此第一區域連接線211經由其上之通孔1電連接至第一資料節點轉接墊161及第三資料節點轉接墊163。因此，第一下拉電晶體PD1及第三下拉電晶體PD3以及第一傳送閘極電晶體PG1及第三傳送閘極電晶體PG3之汲極，以及第二上拉電晶體PU2及第二下拉電晶體PD2及第四下拉電晶體PD4之閘極，彼此電連接。由第二金屬層M2形成之第二區域連接線212經由其上之通孔1電連接至第二資料節點轉接墊162及第四資料節點轉接墊164。因此，第二下拉電晶體PD2及第四下拉電晶體PD4以及第二傳送閘極電晶體PG2及第四傳送閘極電晶體PG4之汲極，以及第一上拉電晶體PU1及第一下拉電晶體PD1及第三下拉電晶體PD3之閘極，彼此電連接。
第一區域連接線211及第二區域連接線212以及額外字線轉接墊243及244係由第二金屬層M2形成並在平行於邊界501或502之方向中彼此對準。亦即，可藉由切割第二金屬層M2之單一連續延伸圖案來形成第一區域連接線211及第二區域連接線212以及額外字線轉接墊243及244。根據一些實施例，第一區域連接線211與額外字線轉
接墊243之間的最小距離或第二區域連接線212與額外字線轉接墊244之間的最小距離小於例如30nm，以使得第一區域連接線211進一步朝向邊界503延伸以緊固第一區域連接線211與第三資料節點轉接墊163上之通孔1之間的電連接並且第二區域連接線212進一步朝向邊界504延伸以緊固第二區域連接線212與第四資料節點轉接墊164上之通孔1之間的電連接。
第5B圖為第5A圖所示佈局之第二部分102A的修改實例。在下文中，將省去重疊上文參考第5A圖所描述之配置的配置描述，且僅將描述不同配置的部件。
參考第5B圖，在佈局之修改的第二部分102B中，第二字線WL2具有與第5A圖中所示之佈局實質相同的佈局。第5B圖之修改的第二部分102B中之第二字線WL2由第三金屬層M3形成。在此情形中，在第5B圖中省略由第5A圖中所示之第三金屬層M3形成的字線轉接墊343及344。根據一些實施例，儘管未繪示，亦可省略或可使用第四金屬層M4以路徑選擇記憶體單元之位元線或電力線。
本領域技藝人士將意識到以具有相同元件符號之邊界或各種金屬線彼此對準的方式，第5B圖中所示之佈局之第二部分102B可疊加至第4圖中所示之佈局之第一部分101上，以使得可獲得根據本揭示案之實施例之記憶體單元之整體佈局(不包括第4圖及第5B圖中所示之冗餘層)。
第5C圖為第5A圖所示佈局之第二部分102A的另一修改實例。在下文中，將省去重疊上文參考第5A圖所描述之配置的配置的描述，且僅將描述不同配置的部件。
參考第5C圖，第二字線WL2具有與第5A圖中所示之佈局實質相同的佈局。第5C圖中所示之佈局之修改的第二部分102C中的第二字線WL2具有比第5A圖所示之佈局之第二部分102A中的寬度更窄的寬度，以使得第5C圖所示之第二字線WL2不覆蓋閘極層551、552及553，留下空間以在第四金屬層M4處形成額外的金屬線。由第二金屬層M2形成之第一字線WL1可經由另一字線轉接墊341及相對應的通孔2及通孔3，以及視情況，亦經由另一字線轉接墊342及相對應的通孔2及通孔3電連接至由第四金屬層M4形成的另一金屬線WL11。其他字線轉接墊341及342，如同額外的字線轉接墊343及344，由第三金屬層M3形成且不跨邊界501及502之任一者。根據一些實施例，金屬線WL11，由與第二字線WL2相同的金屬層形成且並聯於第二字線WL2，亦可充當參考第1圖及第2圖所示之電路圖描述的第一字線。
根據一些實施例，第二字線WL2之寬度大於金屬線WL11之寬度的至少10%，以使得可平衡第二字線WL2之電阻以及並聯連接的第一字線WL1與金屬線WL11之電阻。當第二字線WL2之寬度不大於金屬線WL11之寬度的10%時，第二字線WL2之電阻可顯著增加而並聯連接的
第一字線WL1與金屬線WL11之電阻可減少，由於不平衡的字線電阻此舉可影響單元速度/效能。
本領域技藝人士將意識到以具有相同元件符號之邊界或各種金屬線彼此對準的方式，第5C圖中所示之佈局之修改的第二部分102C可疊加至第4圖中所示之佈局之第一部分101上，以使得能夠獲得根據本揭示案之實施例之記憶體單元的整體佈局(不包括第4圖及第5C圖中所示之冗餘層)。
第5D圖為第5A圖所示之佈局之第二部分102A的另一修改實例。為便於描述，第5D圖描繪記憶體元件在行方向中兩個緊鄰記憶體單元之佈局之修改的第二部分102D1及102D2且其共用的邊界彼此對準。應理解，佈局之修改的第二部分102D1及102D2之每一者與第5A圖所示佈局之第二部分102A相同，除了在佈局之修改的第二部分102D1及102D2中不同地定位佈局之第二部分102A中之字線轉接墊343及344。在下文中，將省去重疊上述參考第5A圖之配置之配置的描述，且僅將描述不同配置的部件。
參考第5A圖及第5D圖，在第5A圖所示之佈局之第二部分102A中，字線轉接墊343以及相對應的通孔通孔2及通孔3(舉例而言)朝向Vdd供電線173移動，成為第5D圖所示之佈局之修改的第二部分102D1中的字線轉接墊3431。在第5A圖所示之佈局之第二部分102A中，字線轉接墊343以及相對應的通孔通孔2及通孔3(舉例而言)遠離Vdd供電線173移動，成為第5D圖所示之修改的第二部分
102D2中的字線轉接墊3432。在第5A圖所示之佈局之第二部分102A中，字線轉接墊344以及相對應的通孔通孔2及通孔3(舉例而言)遠離Vdd供電線173移動，成為第5D圖所示之佈局之修改的第二部分102D1中的字線轉接墊3441。在第5A圖所示之佈局之第二部分102A中，字線轉接墊344以及相對應的通孔通孔2及通孔3(舉例而言)朝向Vdd供電線173移動，成為第5D圖所示之佈局之修改的第二部分102D2中的字線轉接墊3442。
本領域技藝人士將意識到以具有相同元件符號之邊界或各種金屬線彼此對準的方式，第5D圖中所示之佈局之修改的第二部分102D1及102D2可疊加至第4圖中所示之佈局之兩個重複的第一部分101上，以使得能夠獲得根據本揭示案之實施例之記憶體單元的整體佈局(不包括第4圖及第5D圖中所示之冗餘層)。
第6圖係根據本揭示案之實施例記憶體元件之單元陣列的示意圖。單元陣列600包括元件區域605，其中在此元件區域605中以矩陣形式排列各自具有前述佈局之複數個記憶體單元。元件區域605由列邊緣區域620及亦由行邊緣區域640所圍繞，其中在此列邊緣區域620中可形成諸如虛擬單元之非記憶體單元，且在此行邊緣區域640中可形成邊緣井及電力網格單元。
根據一些實施例，單元陣列600可具有分離複數個記憶體單元之一或更多電力網格條帶650。亦即，元件區域605藉由一或更多個電力網格條帶650劃分成複數個子
區域。在元件區域605之子區域之每一者中，可形成具有4x4或更大之陣列尺寸之記憶體單元的迷你陣列610。在一些實施例中，可在定位於元件區域605之另一端部之行邊緣區域640之間均勻分佈電力條帶650，此電力條帶650具有與記憶體單元之一個列相同的尺寸，然而本揭示案並不受限於此。根據一些實施例，行邊緣區域640可具有與電力條帶650相同的尺寸。為了使隨同電力傳輸之電壓變化降至最低，可基於修改的記憶體單元在行邊緣區域640及一或更多個電力網格區域中形成電力網格單元。基於記憶體單元之上述佈局之修改電力網格單元之佈局將參考第7A圖及第7B圖而更顯而易知。
第7A圖根據本揭示案之實施例繪示電力網格單元之佈局之第一部分，以及第7B圖繪示第一金屬層M1及以上以及其間之通孔之位準處金屬層之佈局的第二部分。本領域技藝人士將意識到以具有相同元件符號之邊界或各種金屬線彼此對準的方式，第7B圖中所示之佈局之第二部分104可疊加至第7A圖中所示之佈局之第一部分103上，以使得能夠獲得根據本揭示案之實施例之電力網格單元的整體佈局(不包括第7A圖及第7B圖中所示之冗餘層)。
根據本揭示案之實施例電力網格單元之佈局之第一部分103與第4圖中所示記憶體單元之佈局之第一部分101實質相同。在第7A圖所示之佈局之第一部分中省去第4圖中所示之佈局之第一部分101中的連接第三資料節點轉接墊163之通孔0以及其下方之長觸點，並且在第7A圖所示
之佈局之第一部分中省去第4圖中所示之佈局之第一部分101之部分中的連接第四資料節點轉接墊164之通孔0以及其下方之長觸點。藉由省去前述通孔0，斷開記憶體單元之互連且用金屬層之額外修改(將參考第7B圖描述)將記憶體單元之結構轉換至電力網格單元。應瞭解，省去前述通孔0係一實例；然而本揭示案並不受限於此。對於另一實例，可省去第4圖所示之通孔0緊接下方的長觸點(而不是省去前述通孔0)以作為第7A圖所示之佈局之第一部分103的替代方案。
現參考第7B圖，其中在行方向中佈局之第二部分104之相對側安置第5A圖所示之佈局之兩個第二部分102A並對準於其邊界。電力網格單元之佈局之第二部分104與記憶體單元之佈局之第二部分102A相似，但其內部連接不同於佈局之第二部分102A的內部連接。佈局之第二部分104包括兩個由第二金屬層M2形成之並聯的電力線CVss。兩個由第二金屬層M2形成之電力線CVss之一者經由第一Vss供電線171及第二Vss供電線172上安置的通孔1電連接至第一Vss供電線171及第二Vss供電線172。由第四金屬層M4、轉接墊，以及其上之通孔組成之電力線CVss可使由第二金屬層M2形成之兩個並聯的電力線CVss彼此電連接。
返回參考第6圖，在電力網格條帶650之每一者中，由第二金屬層M2及第四金屬層M4組成之電力線CVss延伸至列邊緣區域620之部分625。因此，經由電力線CVss
之至少一者以及亦經由第一Vss供電線171及第二Vss供電線172可將參考電壓(諸如，接地電壓)施加至記憶體單元，此電力線CVss由第二金屬層M2及第四金屬層M4組成。
第8圖係根據本揭示案之實施例SRAM元件之電路區塊。如第8圖所示，SRAM元件包括SRAM陣列800，此SRAM陣列800由4x4或更大的雙端口SRAM單元組成，此雙端口SRAM單元每一者具有前述單元佈局之一者。雙端口SRAM單元之第一字線WL1連接至第一端口字線驅動器/選擇器810且由第一端口字線驅動器/選擇器810控制，雙端口SRAM單元之第二字線WL2連接至第二端口字線驅動器/選擇器820且由第二端口字線驅動器/選擇器820控制。根據前述各種實施例，雙端口SRAM單元之第一字線WL1及第二字線WL2在不同金屬位準形成。作為實例，第一字線WL1係由第二金屬層M2形成且第二字線WL2係由第四金屬層M4形成。
仍參考第8圖，雙端口SRAM單元之第一位元線181及第二位元線182連接至第一端口Y多工器及感測放大器830。可選擇記憶體單元之第一位元線181及第二位元線182，此第一位元線181及第二位元線182之字線WL1係由第一端口字線驅動器/選擇器810所選擇，並且可藉由第一端口Y多工器及感測放大器830讀取並感測(或寫入)其所傳遞的資料。雙端口SRAM單元之第三位元線183及第四位元線184連接至第二端口Y多工器及感測放大器840。可選擇記憶體單元之第三位元線183及第四位元線184，此第三
位元線183及第四位元線184之字線WL1係由第二端口字線驅動器/選擇器820所選擇，並且可藉由第二端口Y多工器及感測放大器840讀取並感測(或寫入)其所傳遞之資料。根據根據本揭示案的各種實施例，雙端口SRAM單元之第一位元線181至第四位元線184係由相同金屬層(舉例而言，第一金屬層M1)形成。
儘管第8圖中未繪示，SRAM陣列800包括具有前述記憶體單元佈局之記憶體單元，且可進一步包括記憶體單元列之間的前述電力條帶(或電力網格單元)。根據一些實施例，或者可在SRAM陣列800之對側安置第一端口字線驅動器/選擇器810以及第二端口字線驅動器/選擇器820。
根據本揭示案之一個態樣，包括複數個記憶體單元及任選的一或更多個電力網格條帶(或電力網格單元)之記憶體元件包括個別圖案，此等個別圖案每一者具有直線形狀。亦即，在不考慮任何處理誤差的情況下，個別圖案可沿著行方向或列方向線性延伸，但不會有任何彎曲部分。因此，具有微影術圖案之記憶體元件可藉由具有提高產率及降低製造成本之10nm或超過10nm的技術實施。
根據本揭示案之另一態樣，在不使用更昂貴及更先進的電子束微影術或超紫外線微影術(extreme ultraviolet lithography；EUV)工具的情況下，可藉由193nm浸沒式微影術圖案化記憶體元件，此記憶體元件包括複數個記憶體單元及可選的一或更多個電力網格條帶(或
電力網格單元)並具有含改良之字線路徑選擇結構的內部節點連接結構。
根據本揭示案之另一態樣，親微影單元佈局之內部節點連接結構使用第一金屬層M1及第二金屬層M2以將轉接墊(或長觸點)形成為區域連接線，以將電晶體(舉例而言，隨附圖式中之PU1、PD1、PG1以及PG3)之汲極區域彼此連接。因此，每一記憶體單元具有由金屬層形成之兩個字線。舉例而言，第一字線(隨附圖式中WL1)係由第二金屬層M2形成，且第二字線(隨附圖式中WL2)係由第二金屬層M2上方之金屬層形成。若寬度增加則第二字線可具有減少的金屬路徑選擇電阻。
根據本揭示案之另一態樣，記憶體元件之記憶體單元及可選的電力網格單元在後段製程(back end of line；BEOL)與前段製程(front-end-of-line；FEOL)路徑選擇中皆與間隔微影術相容。亦可實施間隔微影術可比較(或單向路徑選擇規則可比較)金屬路徑選擇以製造薄型(單元X-Y間距之單元比率大於5)三端口SRAM單元。
根據本揭示案之一態樣，記憶體元件之記憶體單元及可選的一或更多個電力網格條帶(或電力網格單元)具有間隔微影術相容佈局。舉例而言，每一單元具有用於個別半導體鰭片、閘極層，以及各種金屬層之單一路徑選擇定向。各種金屬層不具有寬的島狀物或彎曲結構。更具體言之，半導體鰭片及第一金屬層及第三金屬層之圖案平行或實質平行於一個方向延伸，而閘極層之圖案及第二金屬層及第
四金屬層平行於或實質平行於另一方向延伸，此另一方向垂直或實質垂直於此一個方向。記憶體元件支援單一定向金屬路徑選擇，此單一定向金屬路徑選擇需要相同金屬路徑選擇方案以用於記憶體單元及邏輯電路兩者。
根據本揭示案之另一態樣，記憶體元件具有降低的位元線耦合電容及串擾雜訊，因為位元線係完全被屏蔽並具有最小的路徑選擇距離。
根據本揭示案之另一態樣，記憶體元件之每一記憶體單元具有平衡的佈局以改良記憶體單元穩定性。
根據本揭示案之另一態樣，記憶體元件之記憶體單元及電力網格單元具有高度及相同面積。因此，無需額外考慮在每一電力網格單元中實施各種層之路徑選擇。
根據本揭示案之一態樣，雙端口靜態隨機存取記憶體(SRAM)單元限制於由第一邊界至第四邊界定義的區域中。第一邊界及第二邊界彼此並聯，且第三邊界及第四邊界連接第一邊界及第二邊界且彼此並聯。雙端口SRAM包括第一電力線至第三電力線，連接至第一電力線至第三電力線之儲存單元，包括由第一字線控制之第一傳送閘極電晶體及第二傳送閘極電晶體之第一端口，將第一位元線與儲存單元彼此耦合之第一傳送閘極電晶體及將第二位元線與儲存單元彼此耦合之第二傳送閘極電晶體，以及包括由第二字線控制之第三傳送閘極電晶體及第四傳送閘極電晶體之第二端口，將第三位元線與儲存單元彼此耦合之第三傳送閘極電晶體及將第四位元線與儲存單元彼此耦合之第四傳送閘極
電晶體。第一位元線至第四位元線及第一電力線至第三電力線每一者在第一方向中延伸並由第一金屬層形成。第一字線在實質垂直於第一方向之第二方向中延伸並由第一金屬層上方之第二金屬層形成。第二字線以第二方向延伸並由第二金屬層上方之上層金屬層形成。
根據本揭示案之一態樣，雙端口靜態隨機存取記憶體(SRAM)單元包括第一金屬層，此第一金屬層包括彼此間隔之第一電力線至第三電力線，彼此間隔之第一位元線至第四位元線，彼此間隔之第一資料節點轉接墊至第四資料節點轉接墊，以及彼此間隔之第一字線轉接墊及第四字線轉接墊。第二金屬層包括第一字線，此第一字線經由第一金屬層與第二金屬層之間的通孔電連接至第一字線轉接墊及第二字線轉接墊；第一區域連接線，此第一區域連接線經由第一金屬層與第二金屬層之間的通孔電連接至第一資料節點轉接墊及第三資料節點轉接墊；第二區域連接線，此第二區域連接線經由第一金屬層與第二金屬層之間的通孔電連接至第二資料節點轉接墊及第四資料節點轉接墊；以及第一額外字線轉接墊及第二額外字線轉接墊。第二金屬層上方之上層金屬層包括第二字線，此第二字線至少經由額外的第一額外字線轉接墊及第二額外字線轉接墊電連接至第三字線轉接墊以及第四字線轉接墊，此額外的第一額外字線轉接墊及第二額外字線轉接墊由第二金屬層形成。第一金屬層之每一圖案在第一方向中延伸且第二金屬層之每一圖案在實質垂直於第一方向之第二方向中延伸。
根據本揭示案之一態樣，半導體元件包括在行方向及列方向中記憶體單元之第一陣列及第二陣列以及電力網格單元之一列，此等電力網格單元每一者具有與記憶體單元相同的尺寸，此記憶體單元安置於第一陣列與第二陣列之間。每一記憶體單元包括：交叉耦合的第一反相器及第二反相器，此第一反相器包括第一上拉電晶體及並聯的第一下拉電晶體及第三下拉電晶體，以及此第二反相器包括第二上拉電晶體及並聯的第二下拉電晶體及第四下拉電晶體；第一傳送閘極電晶體以及第三傳送閘極電晶體，耦接至第一反相器之輸出及第二反相器之輸入；第二傳送閘極電晶體以及第四傳送閘極電晶體，耦接至第一反相器之輸入及第二反相器之輸出。在一行中，半導體元件包括第一金屬層，此第一金屬層包括第一電力供電線，此第一電力供電線電連接至此一行中記憶體單元之第一下拉電晶體及第三下拉電晶體之源極區域，第二電力供電線，此第二電力供電線電連接至此一行中記憶體單元之第二下拉電晶體及第四下拉電晶體之源極區域，以及第三電力供電線，此第三電力供電線電連接至此一行中記憶體單元之第一上拉電晶體及第二上拉電晶體之源極區域。在此一個行中，第二金屬層包括一個第一字線，在列方向中延伸，電連接至第一記憶體單元之第一傳送閘極電晶體及第二傳送閘極電晶體之閘極，此第一記憶體單元安置於此一行中之電力網格單元之一側上；以及另一第一字線，在列方向中延伸，電連接至第二記憶體單元之第一傳送閘極電晶體及第二傳送閘極電晶體之閘極，此第二記憶體
單元安置於電力網格單元之另一側上。在一行中，第四金屬層包括一個第二字線，此一個第二字線在列方向中延伸，電連接至第一記憶體單元之第三傳送閘極電晶體及第四傳送閘極電晶體之閘極；以及另一第二字線，此另一第二字線在列方向中延伸，電連接至第二記憶體單元之第三傳送閘極電晶體及第四傳送閘極電晶體之閘極。在此一行中，第三金屬層安置於第二金屬層與第四金屬層之間並包括行方向中之字線轉接墊，此字線轉接墊安置於電力網格單元之一側上，且電連接至第一記憶體單元之第二字線；以及行方向中之字線轉接墊，此字線轉接墊安置於電力網格單元之另一側上，且電連接至第二記憶體單元之第二字線。第二金屬層進一步包括上層第一電力線，安置於電力網格單元中，橫跨電力網格單元電連接至第一電力線及第二電力線。第四金屬層進一步包括上層第二電力線，安置於電力網格單元中並延伸於列方向中。第三金屬層進一步包括轉接墊，電連接至上層第一電力線及上層第二電力線。
所述之鰭式場效電晶體係作為實施本揭示案之各種實施例之一實例。本揭示案不應受限於此。根據其他實施例，可藉由任何其他類型電晶體實施具有任何前述佈局之雙端口SRAM。本領域一般技藝者將意識到上述半導體鰭片可藉由各種適於製造其他類型電晶體之有效區域進行修改或替代。
上文概述若干實施例之特徵，使得熟習此項技術者可更好地理解本發明之態樣。熟習此項技術者應瞭解，
可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案之精神及範疇，且可在不脫離本揭示案之精神及範疇的情況下產生本文的各種變化、替代及更改。
101:第一部分
141:第一字線轉接墊
142:第二字線轉接墊
143:第三字線轉接墊
144:第四字線轉接墊
161:第一資料節點轉接墊
162:第二資料節點轉接墊
163:第三資料節點轉接墊
164:第四資料節點轉接墊
171:第一Vss供電線
172:第二Vss供電線
173:Vdd供電線
181:第一位元線
182:第二位元線
183:第三位元線
184:第四位元線
501、502、503、504:邊界
511、512、521、522、523、524、531、532、533、534:半導體鰭片
541、542、543、551、552、553:閘極層
571:第一Vss觸點
572:第二Vss觸點
573:第一Vdd觸點
574:第二Vdd觸點
581:第一位元線觸點
582:第二位元線觸點
583:第三位元線觸點
584:第四位元線觸點
591:第一區域連接墊
592:第二區域連接墊
M1:第一金屬層
Nwell:N型井
PG1:第一傳送閘極電晶體
PG2:第二傳送閘極電晶體
PG3:第三傳送閘極電晶體
PG4:第四傳送閘極電晶體
PU1:第一上拉電晶體
PU2:第二上拉電晶體
PD1:第一下拉電晶體
PD2:第二下拉電晶體
PD3:第三下拉電晶體
PD4:第四下拉電晶體
Pwell1:第一P型井
Pwell2:第二P型井
WL-A:第一字線觸點
WL-B:第二字線觸點
Claims (10)
- 一種雙端口靜態隨機存取記憶體(static random access memory；SRAM)單元，其限制於由一第一邊界至一第四邊界所定義之一區域中，該第一邊界及該第二邊界彼此平行，且該第三邊界及該第四邊界連接該第一邊界及該第二邊界並彼此平行，該雙端口SRAM單元包括：一第一電力線至一第三電力線；一儲存單元，其連接至該第一電力線至該第三電力線；一第一端口，其包括由一第一字線控制之一第一傳送閘極電晶體及一第二傳送閘極電晶體，該第一傳送閘極電晶體使一第一位元線與該儲存單元彼此耦接，並且該第二傳送閘極電晶體使一第二位元線與該儲存單元彼此耦接；以及一第二端口，其包括由一第二字線控制之一第三傳送閘極電晶體及一第四傳送閘極電晶體，該第三傳送閘極電晶體使一第三位元線與該儲存單元彼此耦接，並且該第四傳送閘極電晶體使一第四位元線與該儲存單元彼此耦接，其中該第一位元線至該第四位元線以及該第一電力線至該第三電力線各自在一第一方向中延伸，並由一第一金屬層形成，該第一字線在實質垂直於該第一方向之一第二方向中延伸，並由該第一金屬層上方之一第二金屬層形成，以及 該第二字線在該第二方向中延伸，並由該第二金屬層上方之一上層金屬層形成。
- 如請求項1所述之雙端口SRAM單元，其中該第一位元線至該第四位元線以及該第一電力線至該第三電力線各由該第一邊界連續延伸至該第二邊界，以及該第一字線及該第二字線各由該第三邊界連續延伸至該第四邊界。
- 如請求項1所述之雙端口SRAM單元，進一步包括一第三金屬層以及一第四金屬層在該第二金屬層上方，其中該第一字線至少經由由該第一金屬層所形成之字線轉接墊連接至該第一傳送閘極電晶體及該第二傳送閘極電晶體之閘極，由該第四金屬層所形成之該第二字線係至少經由由該第一金屬層至該第三金屬層所形成之字線轉接墊連接至該第三傳送閘極電晶體及該第四傳送閘極電晶體之閘極，以及該第三金屬層設置於該第二金屬層與該第四金屬層之間，該第四金屬層為該上層金屬層。
- 如請求項1所述之雙端口SRAM單元，進一步包括一第三金屬層在該第二金屬層上方， 其中該第一字線至少經由由該第一金屬層所形成之字線轉接墊連接至該第一傳送閘極電晶體及該第二傳送閘極電晶體之閘極，由該第三金屬層所形成之該第二字線係至少經由由該第一金屬層及該第二金屬層所形成之字線轉接墊連接至該第三傳送閘極電晶體及該第四傳送閘極電晶體之閘極，以及由該第一金屬層所形成之該些字線轉接墊各在該第一方向中延伸，且由該第二金屬層所形成之該些字線轉接墊各在該第二方向中延伸。
- 一種雙端口靜態隨機存取記憶體(static random access memory；SRAM)單元，包括：一第一金屬層，包括彼此間隔之一第一電力線至一第三電力線，彼此間隔之一第一位元線至一第四位元線，彼此間隔之一第一資料節點轉接墊至一第四資料節點轉接墊，以及彼此間隔之一第一字線轉接墊至一第四字線轉接墊；一第二金屬層，包括一第一字線，該第一字線經由該第一金屬層與該第二金屬層之間的通孔電連接至該第一字線轉接墊及該第二字線轉接墊；一第一區域連接線，該第一區域連接線經由該第一金屬層與該第二金屬層之間的通孔電連接至該第一資料節點轉接墊及該第三資料節點轉接墊；一第二區域連接線，該第二區域連接線經由該第一金屬層與該第二金屬層之間的通孔電連接至該第二資料節點 轉接墊及該第四資料節點轉接墊；以及一第一額外字線轉接墊及一第二額外字線轉接墊；一上層金屬層，在該第二金屬層上方，包括第二字線，該第二字線至少經由由該第二金屬層形成之額外的該第一額外字線轉接墊及該第二額外字線轉接墊電連接至該第三字線轉接墊以及該第四字線轉接墊，其中該第一金屬層之每一圖案在一第一方向中延伸且該第二金屬層之每一圖案在實質垂直於該第一方向之一第二方向中延伸。
- 如請求項5所述之雙端口SRAM單元，進一步包括：交叉耦合的一第一反相器及一第二反相器，該第一反相器包括一第一上拉電晶體及並聯的一第一下拉電晶體及一第三下拉電晶體，且該第二反相器包括一第二上拉電晶體及並聯的一第二下拉電晶體及一第四下拉電晶體；一第一傳送閘極電晶體以及一第三傳送閘極電晶體，耦接至該第一反相器之輸出及該第二反相器之輸入；以及一第二傳送閘極電晶體以及一第四傳送閘極電晶體，耦接至該第一反相器之輸入及該第二反相器之輸出，其中該第一位元線至該第四位元線分別電連接至該第一傳送閘極電晶體至該第四傳送閘極電晶體之源極區域，該第一電力線至該第三電力線分別電連接至該第一下拉電晶體及該第三下拉電晶體之源極區域、該第二下拉電晶 體及該第三下拉電晶體之源極區域以及該第一下拉電晶體及該第二下拉電晶體之源極區域，以及該第一字線及該第二字線分別電連接至該第一傳送閘極電晶體及該第二傳送閘極電晶體之閘極以及該第三傳送閘極電晶體及該第四傳送閘極電晶體之閘極。
- 如請求項5所述之雙端口SRAM單元，其中該上層金屬層為一第三金屬層且實質平行該第二方向延伸。
- 如請求項5所述之雙端口SRAM單元，其中該上層金屬層為一第四金屬層且實質平行該第二方向延伸，該雙端口SRAM單元進一步包括一第三金屬層在第二金屬層與該第四金屬層之間，以及該第三金屬層包括字線轉接墊，在該第一方向中延伸且電連接至該第二字線。
- 一種半導體元件，包括：一第一陣列記憶體單元及一第二陣列記憶體單元，在一行方向及一列方向中；以及一列電力網格單元，各具有與一記憶體單元相同的尺寸，該記憶體單元安置於該第一陣列記憶體單元與第二陣列記憶體單元之間，其中每一該些記憶體單元包括： 交叉耦合的一第一反相器及一第二反相器，該第一反相器包括一第一上拉電晶體及並聯的一第一下拉電晶體及一第三下拉電晶體，且該第二反相器包括一第二上拉電晶體及並聯的一第二下拉電晶體及一第四下拉電晶體；一第一傳送閘極電晶體以及一第三傳送閘極電晶體，耦接至該第一反相器之輸出及該第二反相器之輸入；一第二傳送閘極電晶體以及一第四傳送閘極電晶體，耦接至該第一反相器之輸入及該第二反相器之輸出，在一行中，該半導體元件包括：一第一金屬層，包括一第一電力供電線，該第一電力供電線電連接至該一行中之該些記憶體單元之該第一下拉電晶體及該第三下拉電晶體之源極區域；一第二電力供電線，該第二電力供電線電連接至該一行中之該些記憶體單元之該第二下拉電晶體及該第四下拉電晶體之源極區域；以及一第三電力供電線，該第三電力供電線電連接至該一行中之該些記憶體單元之該第一上拉電晶體及該第二上拉電晶體之源極區域；一第二金屬層，包括一第一字線，在該列方向中延伸，電連接至一第一記憶體單元之一第一傳送閘極電晶體及一第二傳送閘極電晶體之閘極，該第一記憶體單元安置於該一行中之一電力網格單元之一側上；以及另一第一字線，在該列方向中延伸，電連接至一 第二記憶體單元之一第一傳送閘極電晶體及一第二傳送閘極電晶體之閘極，該第二記憶體單元安置於該電力網格單元之另一側上；一第四金屬層，包括一第二字線，在該列方向中延伸，電連接至該第一記憶體單元之一第三傳送閘極電晶體及一第四傳送閘極電晶體之閘極；以及另一第二字線，在該列方向中延伸，電連接至該第二記憶體單元之一第三傳送閘極電晶體及一第四傳送閘極電晶體之閘極；以及一第三金屬層，安置於該第二金屬層與該第四金屬層之間，並包括延伸於該行方向中之字線轉接墊，該些字線轉接墊安置於該電力網格單元之該一側上，且電連接至該第一記憶體單元之該第二字線；以及延伸於該行方向中之字線轉接墊，該些字線轉接墊安置於該電力網格單元之該另一側上，且電連接至該第二記憶體單元之該第二字線，該第二金屬層進一步包括一上層第一電力線，安置於該電力網格單元中，橫跨該電力網格單元電連接至一第一電力線及一第二電力線，該第四金屬層進一步包括一上層第二電力線，安置於該電力網格單元中並延伸於該列方向中，以及該第三金屬層進一步包括轉接墊，電連接至該上層第一電力線及該上層第二電力線。
- 如請求項9所述之半導體元件，其中，在該一行中：第一記憶體單元及該第二記憶體單元之該些第一傳送閘極電晶體及該些第一下拉電晶體係形成於橫跨該電力網格單元之一第一有效區域中，第一記憶體單元及該第二記憶體單元之該些第二傳送閘極電晶體及該些第二下拉電晶體係形成於橫跨該電力網格單元之一第二有效區域中，第一記憶體單元及該第二記憶體單元之該些第三傳送閘極電晶體及該些第三下拉電晶體係形成於橫跨該電力網格單元之一第三有效區域中，第一記憶體單元及該第二記憶體單元之該些第四傳送閘極電晶體及該些第四下拉電晶體係形成於橫跨該電力網格單元之一第四有效區域中，第一記憶體單元及該第二記憶體單元之該些第一上拉電晶體係形成於橫跨該電力網格單元之一第五有效區域中，以及第一記憶體單元及該第二記憶體單元之該些第二上拉電晶體係形成於橫跨該電力網格單元之一第六有效區域中。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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