TWI703689B - 具有調節件及防裂結構之導線架基板及其覆晶組體 - Google Patents

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Abstract

本發明之導線架基板主要包括一調節件、複數金屬引線、一樹脂層及一防裂結構。該樹脂層提供調節件與金屬引線間之機械接合力,且金屬引線設於調節件外圍側壁周圍。該防裂結構包括連續交錯纖維片,其覆蓋調節件/樹脂界面,故可避免或防止沿著調節件/樹脂界面引起之剝離或形成於樹脂層內之裂痕延伸進入結構頂面,俾可確保覆晶組體之信號完整度。

Description

具有調節件及防裂結構之導線架基板及其覆晶組體
本發明是關於一種導線架基板及其覆晶組體,尤指一種具有調節件且調節件/樹脂界面上設有防裂結構之導線架基板及其覆晶組體。
高效能微處理器及ASIC需要高效能線路板,以信號互連。然而,隨著功率增加,半導體晶片所產生的大量熱會使元件效能劣化,並對晶片造成熱應力。Wang等人之美國專利案號8,859,908、Sun之美國專利案號8,415,780、Wang等人之美國專利案號9,185,791及Lee之美國專利案號9,706,639揭露各種封裝基板,其將散熱元件設置於樹脂層壓板之貫穿開口中,以使半導體晶片所產生的熱可直接透過下方的散熱元件散出。如圖1所示,該散熱元件12係接合至周圍的樹脂層壓板14,其通常是經由兩者間的黏著劑17相互接合。然而,由於散熱元件12與樹脂層壓板14間有極大的熱膨脹係數(CTE)不匹配現象,故散熱元件12與樹脂層壓板14間的接觸區域容易龜裂。於此情況下,路由電路19必須設 於基板的樹脂層壓板部位,而設於散熱元件之半導體晶片只能經由接合線,連接至樹脂層壓板。該些接合線將半導體晶片I/O墊(圖未示)電性連接至樹脂層壓板上之路由電路,並與界面龜裂區相隔,以避免電斷離。因此,該些基板並不適用於覆晶組體,其中覆晶組體中的路由電路必須設於該散熱元件上,且延伸越過界面界線至樹脂層壓板部位上。
有鑑於最近基板之各種發展階段及限制,目前亟需根本改善用於覆晶組體之基板熱-機械性質。
本發明之主要目的係提供一種導線架基板,其設有高導熱性且低熱膨脹係數(CTE)之調節件。該調節件不僅可對組裝於上的晶片提供有效的散熱途徑,且可減少覆晶晶片與基板間CTE不匹配導致焊球裂損的瑕疵,進而確保覆晶的可靠度。
本發明之另一目的係提供一種導線架基板,其防裂結構覆蓋於調節件/樹脂界面,並側向延伸至調節件及樹脂層上。該防裂結構包含有連續交錯纖維片,故可避免或防止沿著調節件/樹脂界面引起之剝離或形成於樹脂層中之裂痕延伸進入結構頂面。因此,可確保基板之路由線及覆晶組體之信號完整度。
依據上述及其他目的,本發明提供一種導線架基板,其包括:複數金屬引線,其具有頂端及底端;一調節件,其具有平坦且平行之頂側及底側、位於該頂側之頂部接觸墊及位於該底側之底部接觸墊,該調節件設置於該些金屬引線所環繞之一指定位置內,其中該調節件之熱導率大於10W/mk,且熱膨脹係數小於10ppm/℃;一樹脂層,其填充於該些金屬引線間之空間中,並貼合至該調節件之外圍側壁;以及一第一防裂結構,其包括一第一連續交錯纖維片,該第一連續交錯纖維片覆蓋該調節件與該樹脂層間之界面,並進一步側向延伸於該調節件之該頂側、該些金屬引線之該些頂端及該樹脂層之頂面上,並覆蓋該調節件之該頂側、該些金屬引線之該些頂端及該樹脂層之該頂面。
於另一態樣中,本發明更提供一種覆晶組體,其包括:上述導線架基板;以及一半導體晶片,其透過複數凸塊,電性連接至該導線架基板,該些凸塊設於該半導體晶片與該導線架基板間之空間,其中至少一該些凸塊重疊於該調節件上,並透過該第一防裂結構上之一第一路由線,電性連接至該些金屬引線。
本發明之導線架基板具有許多優點。舉例來說,於樹脂層中提供低CTE調節件是特別具有優勢的,其原因在於,調節件之CTE可與半導體晶片的CTE相匹配。因此,可避免發生與晶片/基板CTE不匹配有關的互連凸塊裂損問題。此外,提供含有連續交錯纖維片之防裂結構可發揮保護作用,以避免沿著調節件/樹脂界面發生剝離(與調節件與樹脂間CTE不匹配有關),且該纖維片可進一步防止形成於樹脂層內之任何裂痕延伸至基板表面而破壞頂部路由線。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
100、120、130、200、220、230、300、400、410、420、500、600、700‧‧‧互連基板
110、210、310、510、610‧‧‧半導體組體
10‧‧‧導線架
11、15‧‧‧金屬架
13‧‧‧金屬引線
131‧‧‧外端
133‧‧‧內端
136‧‧‧水平延伸部
137‧‧‧垂直凸出部
16‧‧‧聯結桿
20‧‧‧調節件
21‧‧‧導熱電絕緣塊
23‧‧‧頂部接觸墊
25‧‧‧底部接觸墊
27‧‧‧金屬貫孔
30‧‧‧樹脂層
41、47‧‧‧第一接合樹脂
42、52‧‧‧內部路由線
424、464、484‧‧‧頂部金屬盲孔
43‧‧‧第一線路層
45‧‧‧第一防裂結構
451‧‧‧第一連續交錯纖維片
453‧‧‧第一接合基層
454‧‧‧盲孔
46‧‧‧第一路由線
48、58‧‧‧外部路由線
51‧‧‧第二接合樹脂
53‧‧‧第二線路層
55‧‧‧第二防裂結構
551‧‧‧第二連續交錯纖維片
553‧‧‧第二接合基層
56‧‧‧第二路由線
524、564、584‧‧‧底部金屬盲孔
57‧‧‧第二接合樹脂
61‧‧‧半導體晶片
71‧‧‧凸塊
81‧‧‧底膠
91‧‧‧焊球
參考隨附圖式,本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭,其中:圖1為習知打線組體之剖視圖; 圖2及3分別為本發明第一實施例中,導線架之剖視圖及頂部立體示意圖;圖4及5分別為本發明第一實施例中,圖2及3結構中提供調節件之剖視圖及頂部立體示意圖;圖6及7分別為本發明第一實施例中,圖4及5結構上形成樹脂層之剖視圖及頂部立體示意圖;圖8為本發明第一實施例中,圖6結構上形成第一防裂結構之剖視圖;圖9為本發明第一實施例中,圖8結構上形成盲孔之剖視圖;圖10及11分別為本發明第一實施例中,圖9結構上形成第一路由線以完成導線架基板製作之剖視圖及頂部立體示意圖;圖12為本發明第一實施例中,半導體晶片電性連接至圖10導線架基板之半導體組體剖視圖;圖13為本發明第一實施例中,圖12之半導體組體中形成底膠之剖視圖;圖14為本發明第一實施例中,圖13之半導體組體中形成焊球之剖視圖;圖15為本發明第一實施例中,另一態樣之導線架基板剖視圖;圖16為本發明第一實施例中,又一態樣之導線架基板剖視圖;圖17為本發明第二實施例中,導線架基板之剖視圖;圖18為本發明第二實施例中,半導體晶片電性連接至圖17導線架基板之半導體組體剖視圖;圖19為本發明第二實施例中,另一態樣之導線架基板剖視圖;圖20為本發明第二實施例中,又一態樣之導線架基板剖視圖;圖21為本發明第三實施例中,導線架基板之剖視圖; 圖22為本發明第三實施例中,半導體晶片電性連接至圖21導線架基板之半導體組體剖視圖;圖23為本發明第四實施例中,導線架基板之剖視圖;圖24為本發明第四實施例中,另一態樣之導線架基板剖視圖;圖25為本發明第四實施例中,又一態樣之導線架基板剖視圖;圖26及27分別為本發明第五實施例中,具有導線架、調節件、樹脂層及第一線路層之剖視圖及頂部立體示意圖;圖28為本發明第五實施例中,圖26結構上形成第一防裂結構及第一路由線以完成導線架基板製作之剖視圖;圖29為本發明第五實施例中,半導體晶片電性連接至圖28導線架基板之半導體組體剖視圖;圖30為本發明第五實施例中,圖29結構進行裁切步驟後之剖視圖;圖31為本發明第六實施例中,具有導線架、調節件及樹脂層之剖視圖;圖32為本發明第六實施例中,圖31結構上形成第一線路層及第二線路層之剖視圖;圖33為本發明第六實施例中,圖32結構上形成第一防裂結構、第一路由線、第二防裂結構及第二路由線以完成導線架基板製作之剖視圖;圖34為本發明第六實施例中,半導體晶片電性連接至圖33導線架基板之半導體組體剖視圖;圖35為本發明第七實施例中,導線架之剖視圖;圖36為本發明第七實施例中,沿圖35線A-A之剖視圖;圖37為本發明第七實施例中,圖35結構上提供調節件之頂部平面圖; 圖38為本發明第七實施例中,沿圖37線A-A之剖視圖;圖39及40分別為本發明第七實施例中,圖38結構上形成樹脂層之頂部及底部平面圖;圖41為本發明第七實施例中,沿圖39線A-A之剖視圖;圖42為本發明第七實施例中,圖41結構上形成第一防裂結構及第一路由線之剖視圖;以及圖43為本發明第七實施例中,從圖42結構裁切出之導線架基板的底部平面圖。
在下文中,將提供一實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改,且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用,且不偏離本發明所定義之精神及範疇之條件下,可進行各種變化以及調整。
[實施例1]
圖2-11為本發明第一實施例中,一種未裁切導線架基板之製作方法圖,該導線架基板包括一金屬架、複數金屬引線、一調節件、一樹脂層、一第一防裂結構及一第一路由線。
圖2及3分別為導線架10之剖視圖及頂部立體示意圖。導線架10通常由銅合金、鋼或合金42(alloy 42)製成,其可藉由對軋製金屬條(rolled metal strip)進行濕蝕刻或沖壓(stamping/punching)製程而形成。在此,可由單側或雙側進行蝕刻製程,以蝕穿金屬條,將金屬條製成具有預定整個圖案的導線架10。於此實施例中,該導線架10具有範圍約0.15毫米至約1.0毫米之均一厚度,且包含有一金屬架11及複數金屬引線13。該金屬架11具有平坦的頂面/底面及穿口101,且被金屬引線13所環繞,並與金屬引線13保持距離。
圖4及5分別為將調節件20設於金屬架11中心區域指定位置處之剖視圖及頂部立體示意圖,其中調節件20與金屬架11內側壁保持距離。於此階段,該金屬架11可作為調節件20之定位件。於此圖中,該調節件20包括一導熱電絕緣塊21、位於頂側之頂部接觸墊23、及位於底側之底部接觸墊25。該調節件20通常具有高於10W/mk之導熱率、高於200Gpa之彈性模數、及低於10ppm/℃之熱膨脹係數(如2 x 10-6K-1至10 x 10-6K-1)。
圖6及7分別為形成樹脂層30之剖視圖及頂部立體示意圖。該樹脂層30可沉積於金屬架11內之剩餘空間及金屬引線13間之空間。於此階段中,該金屬架11可避免設置樹脂層時發生調節件20錯位。樹脂層30之彈性模數通常低於調節件20之彈性模數,或者/並且樹脂層30之熱膨脹係數高於調節件20之熱膨脹係數。因此,樹脂層30於側面方向上側向覆蓋、環繞且同形披覆金屬引線13及調節件20,並提供導線架10與調節件20間之穩固機械接合力。經由平坦化製程,樹脂層30之頂面與導線架10之頂側及頂部接觸墊23之外表面呈實質上共平面,且樹脂層30之底面與導線架10之底側及底部接觸墊23之外表面呈實質上共平面。
圖8為自上方形成第一防裂結構45於調節件20、樹脂層30及導線架10上之剖視圖。該第一防裂結構45覆蓋金屬架11之頂面、金屬引線13之頂端、 調節件20之頂側及樹脂層30之頂面,以由上方提供保護。於此實施例中,該第一防裂結構45包括一第一連續交錯纖維片451,其從上方覆蓋調節件20與樹脂層30間之界面,並進一步側向延伸於金屬架11之頂面、調節件20之頂側、金屬引線13之頂端及樹脂層30之頂面上,且覆蓋金屬架11之頂面、調節件20之頂側、金屬引線13之頂端及樹脂層30之頂面。此連續交錯纖維可為碳纖維、碳化矽纖維、玻璃纖維、尼龍纖維、聚酯纖維或聚醯胺纖維。據此,即使熱循環時於樹脂層30內或調節件20與樹脂層30間界面處產生裂縫,形成於第一防裂結構45中之纖維交錯結構也可防止裂縫延伸進入第一防裂結構45。於此圖中,該第一防裂結構45更包括一第一接合基層453,且第一連續交錯纖維片451摻混於該第一接合基層453中。
圖9為形成有盲孔454之剖視圖,其自上方顯露金屬引線13之頂端及頂部接觸墊23之外表面,並可選擇顯露金屬架11之頂面。盲孔454可藉由各種技術形成,包括雷射鑽孔、電漿蝕刻、及微影技術,其通常具有50微米直徑。可使用脈衝雷射提高雷射鑽孔效能。或者,可使用掃描雷射光束,並搭配金屬光罩。盲孔454延伸穿過第一防裂結構45,並對準金屬架11之選定部位、金屬引線13之選定部位、及頂部接觸墊23之選定部位。
圖10及11分別為藉由金屬沉積及金屬圖案化製程形成第一路由線46於第一防裂結構45上之剖視圖及頂部立體示意圖。第一路由線46通常由銅製成,且自金屬架11、金屬引線13及調節件20之頂部接觸墊23朝上延伸,並填滿盲孔454,以形成直接接觸金屬架11、金屬引線13及頂部接觸墊23之頂部金屬盲孔464,同時側向延伸於第一防裂結構45上。因此,第一路由線46貼附於第一 接合基層453上,並經由貫穿第一防裂結構45之頂部金屬盲孔464,熱性導通至金屬架11及調節件20之頂部接觸墊23,且電性連接至金屬引線13。
於此階段中,已完成之未裁切導線架基板100包括金屬架11、金屬引線13、調節件20、樹脂層30、第一防裂結構45及第一路由線46。該金屬架11側向環繞調節件20,且可作為調節件20之定位件,並提供散熱途徑。該些金屬引線13側向環繞金屬架11,並作為垂直連接通道。該調節件20可作為基板的散熱座,並於處在外部或內部張力/應力下時協助保持基板的平坦度,因而可確保覆晶組體的可靠度。樹脂層30填充於金屬引線13之間以及金屬架11與調節件20間之空間中,並提供導線架10與調節件20間之機械接合力。該第一防裂結構45可用以避免沿著調節件/樹脂界面發生剝離,且亦可作為止裂件,以防止形成於樹脂層30中之不良裂痕延伸至第一路由線46,俾可確保覆晶組體之信號完整性。該第一路由線46提供X及Y方向的水平路由,並藉由第一防裂結構45而與調節件/樹脂界面相隔。
圖12為半導體組體110之剖視圖,其係將半導體晶片61電性連接至圖10所示之導線架基板100。半導體晶片61(繪示成裸晶片)係藉由凸塊71,面朝下地接置於第一路由線46上。因此,半導體晶片61所產生的熱可經由第一路由線46、調節件20及金屬架11傳導出。此外,調節件20之低CTE可降低半導體晶片61與凸塊接置區(被調節件20從下方覆蓋)間之CTE不匹配現象,並可抑制凸塊接置區於熱循環時發生彎翹現象,故可避免對準調節件20且被調節件20由下方完全覆蓋之凸塊71發生裂損,進而避免半導體晶片61與導線架基板100間發生連接失效的問題。
圖13為圖12所示半導體組體110中更形成底膠81之剖視圖。可選性地進一步提供底膠81,以填充半導體晶片61與導線架基板100間之間隙。
圖14為圖13所示半導體組體110中更形成焊球91之剖視圖。可選性地進一步接置焊球91於金屬架11之底面、金屬引線13之底端及調節件20之底部接觸墊25上,以進行下一級連接。
圖15為本發明第一實施例中另一態樣之導線架基板剖視圖。該導線架基板120與圖10所示大致相同,不同處在於,該導線架基板120更包括從上方交替輪流形成之一第一接合樹脂47及一外部路由線48。該第一接合樹脂47從上方覆蓋第一防裂結構45及第一路由線46。該外部路由線48側向延伸於第一接合樹脂47上,並藉由第一接合樹脂47中之頂部金屬盲孔484接觸第一路由線46。因此,該外部路由線48透過第一路由線46,熱性導通至調節件20及金屬架11,並電性連接至金屬引線13。
圖16為本發明第一實施例中又一態樣之導線架基板剖視圖。該導線架基板130與圖10所示大致相同,不同處在於,該導線架基板130更包括交替輪流形成且位於第一防裂結構45/第一路由線46與調節件20/樹脂層30間之一第一接合樹脂41及一內部路由線42。第一接合樹脂41覆蓋並接觸金屬架11之頂面、調節件20之頂側、金屬引線13之頂端、及樹脂層30之頂面。該內部路由線42側向延伸於第一接合樹脂41上,並包含接觸頂部接觸墊23、金屬引線13及金屬架11之頂部金屬盲孔424。該第一防裂結構45自上方覆蓋第一接合樹脂41及內部路由線42,並藉由第一接合樹脂41及內部路由線42而與調節件20及樹脂層30相隔。該第一路由線46側向延伸於第一防裂結構45上,並透過與內部路由線42 接觸之頂部金屬盲孔464,熱性導通至調節件20之頂部接觸墊23及金屬架11,並電性耦接至金屬引線13。
[實施例2]
圖17為本發明第二實施例之導線架基板剖視圖。
為了簡要說明之目的,上述實施例1中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
該導線架基板200與圖10所示大致相同,不同處在於,其更包括從下方交替輪流形成之一第二防裂結構55及一第二路由線56。該第二防裂結構55覆蓋金屬架11之底面、金屬引線13之底端、調節件20之底側及樹脂層30之底面,以從下方提供保護。該第二路由線56側向延伸於第二防裂結構55上,並透過底部金屬盲孔564,熱性導通至調節件20之底部接觸墊25及金屬架11,且電性連接至金屬引線13。如同第一防裂結構45,該第二防裂結構55可包括一第二連續交錯纖維片551,其從下方覆蓋調節件20與樹脂層30間之界面,並進一步側向延伸於金屬架11之底面、調節件20之底側、金屬引線13之底端及樹脂層30之底面下,且覆蓋金屬架11之底面、調節件20之底側、金屬引線13之底端及樹脂層30之底面。據此,形成於第二防裂結構55中之交錯結構可防止樹脂層30內的裂痕延伸進入第二防裂結構55,以確保第二防裂結構55上之第二路由線56的可靠度。透過第一防裂結構45與第二防裂結構55之雙重保護,俾可避免或防止沿著調節件/樹脂界面或樹脂層30內形成之裂痕所引起的剝離。於此圖中,該第二防裂結構55更包括一第二接合基層553,且第二連續交錯纖維片551摻混於該第二接合基層553中。
於此階段中,已完成之未裁切導線架基板200包括金屬架11、金屬引線13、調節件20、樹脂層30、第一防裂結構45、第一路由線46、第二防裂結構55及第二路由線56。該第一防裂結構45與該第二防裂結構55可提供保護,以確保第一路由線46與第二路由線56之可靠度。該第一路由線46透過調節件20及金屬架11,熱性導通至第二路由線56,以進行散熱,並透過金屬引線13,電性連接至第二路由線56,以進行訊號傳遞。
圖18為半導體組體210之剖視圖,其係將半導體晶片61電性連接至圖17所示之導線架基板200。半導體晶片61係藉由凸塊71,面朝下地接置於第一路由線46上。於此實施例中,半導體晶片61所產生的熱可經由第一路由線46、調節件20、金屬架11及第二路由線56傳導出。
圖19為本發明第二實施例中另一態樣之導線架基板剖視圖。該導線架基板220與圖17所示大致相同,不同處在於,其更包括從下方交替輪流形成之一第二接合樹脂57及一外部路由線58。該第二接合樹脂57從下方覆蓋第二防裂結構55及第二路由線56。該外部路由線58側向延伸於第二接合樹脂57上,並包含接觸第二路由線56之底部金屬盲孔584。因此,第一路由線46透過金屬架11、調節件20及第二路由線56,熱性導通至外部路由線58,並透過金屬引線13及第二路由線56,電性連接至外部路由線58。
圖20為本發明第二實施例中又一態樣之導線架基板剖視圖。該導線架基板230與圖17所示大致相同,不同處在於,其更包括交替輪流形成且位於第二防裂結構55/第二路由線56與調節件20/樹脂層30間之一第二接合樹脂51及一內部路由線52。第二接合樹脂51覆蓋並接觸金屬架11之底面、調節件20之底側、金屬引線13之底端、及樹脂層30之底面。該內部路由線52側向延伸於第二 接合樹脂51上,並包含接觸金屬架11、金屬引線13及調節件20底部接觸墊23之底部金屬盲孔524。該第二防裂結構55自下方覆蓋第二接合樹脂51及內部路由線52,並藉由第二接合樹脂51及內部路由線52而與調節件20及樹脂層30相隔。該第二路由線56側向延伸於第二防裂結構55上,並透過與內部路由線52接觸之底部金屬盲孔564,熱性導通至調節件20之底部接觸墊25及金屬架11,並電性耦接至金屬引線13。
[實施例3]
圖21為本發明第三實施例之導線架基板剖視圖。
為了簡要說明之目的,上述實施例中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
該導線架基板300與圖10所示大致相同,不同處在於,該調節件20更具有接觸頂部接觸墊23及底部接觸墊25之金屬貫孔27。該些金屬貫孔27延伸貫穿該導熱電絕緣塊21,以提供頂部接觸墊23與底部接觸墊25間之電性連接,用以接地/電源連接。
圖22為半導體組體310之剖視圖,其係將半導體晶片61電性連接至圖21所示之導線架基板300。半導體晶片61係藉由凸塊71,面朝下地接置於第一路由線46上。因此,該半導體晶片61係透過第一路由線46,電性連接至金屬引線13,以進行訊號傳遞,並電性連接至調節件20,以構成接地/電源連接。
[實施例4]
圖23為本發明第四實施例之導線架基板剖視圖。
為了簡要說明之目的,上述實施例中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
該導線架基板400與圖21所示大致相同,不同處在於,其更包括從下方交替輪流形成之一第二防裂結構55及一第二路由線56。該第二防裂結構55覆蓋金屬架11之底面、金屬引線13之底端、調節件20之底側及樹脂層30之底面。該第二路由線56側向延伸於第二防裂結構55上,並包含接觸金屬架11、金屬引線13及底部接觸墊25之底部金屬盲孔564。因此,該第二路由線56係熱性導通並電性耦接至調節件20之底部接觸墊25及金屬架11,以進行散熱及接地/電源連接,並電性連接至金屬引線13,以進行訊號傳遞。
圖24為本發明第四實施例中另一態樣之導線架基板剖視圖。該導線架基板410與圖23所示大致相同,不同處在於,其更包括位於第一防裂結構45與第一路由線46間之一第一接合樹脂47,以及位於第二防裂結構55與第二路由線56間之一第二接合樹脂57。第一路由線46側向延伸於第一接合樹脂47上,並藉由貫穿第一防裂結構45及第一接合樹脂47之頂部金屬盲孔464,電性耦接至金屬架11、調節件20之頂部接觸墊23及金屬引線13之頂端。第二路由線56側向延伸於第二接合樹脂57上,並藉由貫穿第二防裂結構55及第二接合樹脂57之底部金屬盲孔564,電性耦接至金屬架11、調節件20之底部接觸墊25及金屬引線13之底端。
圖25為本發明第四實施例中又一態樣之導線架基板剖視圖。該導線架基板420與圖23所示大致相同,不同處在於,第一防裂結構45及第二防裂結構55係藉由第一接合樹脂41及第二接合樹脂51,而與調節件20及樹脂層30相隔。第一路由線46側向延伸於第一防裂結構45上,並透過貫穿第一接合樹脂41及第一防裂結構45之頂部金屬盲孔464,電性耦接至金屬架11、調節件20之頂部接觸墊23及金屬引線13之頂端。第二路由線56側向延伸於第二防裂結構55上, 並透過貫穿第二接合樹脂51及第二防裂結構55之底部金屬盲孔564,電性耦接至金屬架11、調節件20之底部接觸墊25及金屬引線13之底端。
[實施例5]
圖26-28為本發明第五實施例之導線架基板製作方法圖,其具有第一線路層。
圖26及27分別為具有金屬架11、複數金屬引線13、調節件20、樹脂層30及第一線路層43之剖視圖及頂部立體示意圖。該調節件20包含有位於其兩側處之頂部接觸墊23及底部接觸墊25。該些金屬引線13位於金屬架11內,並與金屬架11保持距離,且側向環繞調節件20,以作為垂直連接通道。該樹脂層30接合至金屬引線13及調節件20之外圍側壁,以提供金屬引線13與調節件20間之機械接合力。第一線路層43通常由銅製成,其側向延伸於樹脂層30頂面,並電性耦接至金屬引線13,且熱性導通至調節件20之頂部接觸墊23。
圖28為從上方交替輪流形成第一防裂結構45及第一路由線46之剖視圖。該第一防裂結構45自上方覆蓋調節件20、樹脂層30及第一線路層43。該第一路由線46側向延伸於第一防裂結構45上,並透過接觸第一線路層43之頂部金屬盲孔464,電性連接至金屬引線13,且熱性導通至調節件20。
據此,已完成之未裁切導線架基板500包括金屬架11、金屬引線13、調節件20、樹脂層30、第一線路層43、第一防裂結構45及第一路由線46。
圖29為半導體組體510之剖視圖,其係將半導體晶片61電性連接至圖28所示之導線架基板500。半導體晶片61係藉由凸塊71,覆晶式地接置於第一路由線46上,並透過第一路由線46及第一線路層43,電性連接至金屬引線13。
圖30為圖29之半導體組體510移除金屬架11及第一防裂結構45選定部位之剖視圖。可藉由各種方法進行移除步驟,包括化學蝕刻、機械裁切/切割或鋸切,以將金屬架11從樹脂層30之外圍邊緣分離。
[實施例6]
圖31-33為本發明第六實施例之導線架基板製作方法圖,其具有第一線路層及第二線路層。
圖31為調節件20透過樹脂層30而與導線架10接合之剖視圖。調節件20位於導線架10之金屬架11內,並被導線架10之金屬引線13側向環繞。該樹脂層30填充於金屬引線13之間,並貼合至調節件20之外圍側壁。於此實施例中,該調節件20包括位於其兩側處之頂部接觸墊23及底部接觸墊25,並透過金屬貫孔27相互電性連接。
圖32為分別形成第一線路層43及第二線路層53於樹脂層30頂面及底面上之剖視圖。該第一線路層43側向延伸於樹脂層30之頂面上,並電性耦接至金屬引線13及調節件20之頂部接觸墊23。該第二線路層53側向延伸於樹脂層30之底面上,並電性耦接至金屬引線13及調節件20之底部接觸墊25。
圖33為從上方交替輪流形成第一防裂結構45及第一路由線46並從下方交替輪流形成第二防裂結構55及第二路由線56之剖視圖。該第一防裂結構45自上方覆蓋調節件20、樹脂層30及第一線路層43。該第二防裂結構55自下方覆蓋調節件20、樹脂層30及第二線路層53。該第一路由線46側向延伸於第一防裂結構45上,並透過接觸第一線路層43之頂部金屬盲孔464,電性連接至金屬引線13及調節件20。該第二路由線56側向延伸於第二防裂結構55上,並透過接觸第二線路層53之底部金屬盲孔564,電性連接至金屬引線13及調節件20。
據此,已完成之未裁切導線架基板600包括金屬架11、金屬引線13、調節件20、樹脂層30、第一線路層43、第一防裂結構45、第一路由線46、第二線路層53、第二防裂結構55及第二路由線56。
圖34為半導體組體610之剖視圖,其係將半導體晶片61電性連接至圖33所示之導線架基板600。半導體晶片61係藉由凸塊71,覆晶式地電性連接至第一路由線46上。因此,該半導體晶片61係透過第一路由線46、第一線路層43、金屬引線13及第二線路層53,電性連接至第二路由線56,且半導體晶片61所產生的熱可透過第一路由線46、第一線路層43、調節件20、第二練路層53及第二路由線56傳導出。
[實施例7]
圖35-43為本發明第七實施例之導線架基板製作方法圖,其具有另一態樣的導線架。
圖35及36分別為導線架10之頂部平面圖及剖視圖。該導線架10包括一外金屬架11、複數金屬引線13、內金屬架15及複數聯結桿16。每一金屬引線13具有一外端131及一內端133,該外端131一體成型地連接至外金屬架11,而內端133則朝內背離外金屬架11。該內金屬架15環繞外金屬架11內之中心區域,並透過聯結桿16連接至外金屬架11。於此實施例中,該導線架10更進一步由其頂側進行選擇性半蝕刻製程。據此,外金屬架11、內金屬架15及聯結桿16之厚度減少,而金屬引線13則具有階梯狀的橫截面輪廓,其係由一水平延伸部136及一垂直凸出部137形成。於此圖中,該垂直凸出部137係朝向上方向,由水平延伸部136的上表面凸出。
圖37及38分別為設置調節件20之頂部平面圖及剖視圖,其設置於內金屬架15內的中心區域處。內金屬架15可控制調節件20置放時的準確度,該內金屬架15會靠近調節件20之外圍側壁。調節件20之厚度大於外金屬架11、內金屬架15及聯結桿16的厚度,並實質上相等於水平延伸部136加上垂直凸出部137的厚度。於此實施例中,該調節件20包括位於其兩側處之頂部接觸墊23及底部接觸墊25,並透過金屬貫孔27相互電性連接。
圖39、圖40及圖41分別為形成樹脂層30之頂部平面圖、底部平面圖及剖視圖。該樹脂層30填充於金屬引線13之間及內金屬架15與調節件20之間的空間,並進一步自上方覆蓋外金屬架11、金屬引線13之水平延伸部136、內金屬架15及聯結桿16。
圖42為從上方交替輪流形成第一防裂結構45及第一路由線46之剖視圖。該第一防裂結構45自上方覆蓋金屬引線13、調節件20及樹脂層30。該第一路由線46側向延伸於第一防裂結構45上,並透過第一防裂結構45中之頂部金屬盲孔464,電性連接至金屬引線13,以進行訊號傳遞,且電性連接至調節件20之頂部接觸墊23,以構成接地/電源連接。
圖43為從外金屬架11分離出之導線架基板700的底部平面圖。切離外金屬架11後,該些金屬引線13會相互電性隔離,且金屬引線13的外端131位於導線架700的外圍邊緣處。
如上述實施例所示,本發明建構出一種獨特之導線架基板,其具有與導線架合併的調節件及位於調節件/樹脂界面上之防裂結構,以展現較佳可靠度。於本發明一較佳實施例中,該導線架基板包括一調節件、複數金屬引線、一樹脂層、一第一防裂結構及一第一路由線。該導線架基板可由下述步驟製得: 提供一導線架,其包括複數金屬引線,且更包括一內金屬架及/或一外金屬架,其中該些金屬引線位於該外金屬架內,且側向環繞外金屬架內之一預定區域,或者/以及該些金屬引線位於內金屬架外,並側向環繞該內金屬架;設置一調節件於外/內金屬架內之該預定區域處,其中該調節件具有頂部接觸墊於其頂側及底部接觸墊於其底側;提供一樹脂層,其覆蓋調節件之外圍側壁,並填充於金屬引線間之空間中;形成一第一防裂結構於該調節件之頂側、該些金屬引線之頂端及該樹脂層之頂面;以及形成一第一路由線,其側向延伸於第一防裂結構上,並透過頂部金屬盲孔,熱性導通至調節件之頂部接觸墊,且電性耦接至金屬引線之頂端。於沉積樹脂層後,可將外金屬架移除。選擇性地,本發明之導線架基板更可藉由下述步驟而包括有一第二防裂結構及一第二路由線:形成一第二防裂結構於該調節件之底側、該些金屬引線之底端及該樹脂層之底面下;以及形成一第二路由線,其側向延伸於該第二防裂結構下,並透過底部金屬盲孔,熱性導通至調節件之底部接觸墊,且電性耦接至金屬引線之底端。
除非特別描述或必須依序發生之步驟,上述步驟之順序並無限制於以上所列,且可根據所需設計而變化或重新安排。
該調節件為非電子元件,其可作為散熱座,並於處在外部或內部張力/應力下時協助維持基板的平整性。於一較佳實施例中,該調節件之熱導率大於10W/mK,且包含有導熱電絕緣塊、位於導熱電絕緣塊頂側之頂部接觸墊、以及位於導熱電絕緣塊底側之底部接觸墊。為了提高結構強度,該調節件之機械強度通常大於樹脂層之機械強度。例如,相較於樹脂層大約10GPa之環氧樹脂彈性模數,調節件之彈性模數較佳是大於200GPa。此外,調節件之熱膨脹係數(CTE)較佳是低於10ppm/℃,以降低晶片/基板CTE不匹配問題。具體地說, 由於調節件之低CTE可降低晶片與墊設置區(被調節件覆蓋)間之CTE不匹配現象,並抑制墊設置區於熱循環時發生彎翹現象,故可避免對準調節件且被調節件完全覆蓋之導電接點(如凸塊)發生裂損。選擇性地,調節件之頂部接觸墊與底部接觸墊可相互電性連接。例如,為達接地/電源連接,調節件更可具有金屬貫孔,其延伸貫穿導熱電絕緣塊,以提供頂部接觸墊與底部接觸墊之間的電性連接
該些金屬引線可作為訊號垂直傳導路徑,且選擇性地可提供能量傳遞及返回之接地/電源面。於一較佳實施例中,部分金屬引線可透過第一線路層,電性連接至調節件之部分頂部接觸墊,其中第一線路層係沉積於樹脂層之頂面,並接觸頂部接觸墊及金屬引線頂端;或者/並且部分金屬引線可透過第二線路層,電性連接至調節件之部分底部接觸墊,其中第二線路層係沉積於樹脂層之底面,並接觸底部接觸墊及金屬引線底端。該第一線路層及該第二線路層可為圖案化金屬層,其可提高導線架基板的佈線靈活度。
該樹脂層可接合至調節件及金屬引線。經由平坦化製程,樹脂層之頂面可與調節件之頂部接觸墊外表面及金屬引線頂端呈實質上共平面,而樹脂層之底面可與調節件之底部接觸墊外表面及金屬引線底端呈實質上共平面。
第一防裂結構及第二防裂結構係呈電絕緣性,且可作為止裂件,以防止樹脂層中形成不良裂痕。於一較佳實施例中,該第一防裂結構包含有一第一接合基層及混摻於第一接合基層中之一第一連續交錯纖維片,而該第二防裂結構包含有一第二接合基層及混摻於第二接合基層中之一第二連續交錯纖維片。第一及第二連續交錯纖維片分別覆蓋調節件/樹脂界面之頂端及底端。藉由第一及第二連續交錯纖維片之交錯結構,可避免產生於調節件/樹脂界面或/及形 成於樹脂層中之裂痕延伸進入第一及第二防裂層結構中,進而可確保第一及第二防裂結構上之路由線的可靠度。
該第一路由線為圖案化金屬層,其側向延伸於調節件頂側及樹脂層頂面上,並透過第一防裂結構而與調節件/樹脂界面相隔。藉由第一路由線與調節件/樹脂界面間之第一防裂結構,可確保第一路由線之可靠度。同樣地,該第二路由線為圖案化金屬層,其側向延伸於調節件底側及樹脂層底面下方,並透過第二防裂結構而與調節件/樹脂界面相隔,以確保第二路由線之可靠度。於一較佳實施例中,該第一路由線透過頂部金屬盲孔,熱性導通至調節件之頂部接觸墊,並電性耦接至金屬引線之頂端,而該第二路由線透過底部金屬盲孔,熱性導通至調節件之底部接觸墊,並電性耦接至金屬引線之底端。
本發明亦提供一種半導體組體,其中半導體晶片係透過各種連接媒介,包括導電凸塊(如金凸塊或焊料凸塊),電性連接至上述導線架基板。例如,半導體晶片可透過對準且被調節件覆蓋之複數凸塊,電性連接至第一路由線。於一較佳實施例中,用於連接晶片之每一凸塊皆完全位於被調節件完全覆蓋之區域內,且每一凸塊皆未側向延伸超過調節件之外圍邊緣。
該組體可為第一級或第二級單晶或多晶裝置。例如,該組體可為包含單一晶片或多枚晶片之第一級封裝體。或者,該組體可為包含單一封裝體或多個封裝體之第二級模組,其中每一封裝體可包含單一或多枚晶片。該半導體晶片可為封裝晶片或未封裝晶片。此外,該半導體晶片可為裸晶片,或是晶圓級封裝晶粒等。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如,於一較佳實施例中,該第一防裂結構覆蓋調節件頂側、樹脂層頂面 及調節件/樹脂界面,不論另一元件(如第一接合樹脂)是否位於第一防裂結構與調節件之間以及第一防裂結構與樹脂層之間。
「接置於」、「貼附於」語意包含與單一或多個元件間之接觸與非接觸。例如,於一較佳實施例中,第一路由線可貼附於第一接合基層,不論第一路由線是否接觸第一接合基層或者與第一接合基層以第一接合樹脂相隔。
「電性連接」、「電性耦接」之詞意指直接或間接電性連接。例如,於一較佳實施例中,半導體晶片係透過第一路由線,電性連接至金屬引線,並且不與金屬引線接觸。
藉由此方法製備成的導線架基板係為可靠度高、價格低廉、且非常適合大量製造生產。本發明之製作方法具有高度適用性,且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外,本發明之製作方法不需昂貴工具即可實施。因此,相較於傳統技術,此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用,其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟,以免模糊本發明之特點。同樣地,為使圖式清晰,圖式亦可能省略重覆或非必要之元件及元件符號。
100:導線架基板
10:導線架
11:金屬架
13:金屬引線
20:調節件
23:頂部接觸墊
25:底部接觸墊
30:樹脂層
45:第一防裂結構
451:第一連續交錯纖維片
453:第一接合基層
454:盲孔
46:第一路由線
464:頂部金屬盲孔

Claims (10)

  1. 一種導線架基板,包括:複數金屬引線,其具有頂端及底端;一調節件,其具有平坦且平行之頂側及底側、位於該頂側之頂部接觸墊及位於該底側之底部接觸墊,該調節件設置於該些金屬引線所環繞之一指定位置內,其中該調節件熱膨脹係數小於10ppm/℃,且熱導率大於10W/mk;一樹脂層,其填充於該些金屬引線間之空間中,並貼合至該調節件之外圍側壁;以及一第一防裂結構,其包括一第一連續交錯纖維片,該第一連續交錯纖維片覆蓋該調節件與該樹脂層間之界面,並進一步側向延伸於該調節件之該頂側、該些金屬引線之該些頂端及該樹脂層之頂面上,並覆蓋該調節件之該頂側、該些金屬引線之該些頂端及該樹脂層之該頂面。
  2. 如申請專利範圍第1項所述之該導線架基板,其中該第一防裂結構更包括一第一接合基層,且該第一連續交錯纖維片係混摻於該第一接合基層中。
  3. 如申請專利範圍第2項所述之該導線架基板,更包括:一第一路由線,其貼附於該第一接合基層上,並側向延伸至該調節件及該樹脂層上,其中該第一路由線以該第一連續交錯纖維片及該第一接合基層而與該調節件與該樹脂層間之該界面相隔,並透過貫穿該第一防裂結構之頂部金屬盲孔,熱性導通至該調節件之該些頂部接觸墊,且電性耦接至該些金屬引線。
  4. 如申請專利範圍第3項所述之該導線架基板,更包括:一金屬架,其具有平坦之頂面與底面及一穿口,其中該金屬架被該些金屬引線環繞,且該調節件設置於該穿口內,並與該金屬架之內側壁保持距離。
  5. 如申請專利範圍第1項所述之該導線架基板,其中該樹脂層之熱膨脹係數高於該調節件之該熱膨脹係數。
  6. 如申請專利範圍第1項所述之該導線架基板,其中該調節件之彈性模數大於200GPa。
  7. 如申請專利範圍第3項所述之該導線架基板,更包括:一第二防裂結構,其覆蓋該調節件之該底側、該些金屬引線之該些底端及該樹脂層之底面,其中該第二防裂結構包括一第二連續交錯纖維片,其側向延伸於該調節件與該樹脂層間之該界面。
  8. 如申請專利範圍第7項所述之該導線架基板,更包括:一第二路由線,其側向延伸至該調節件及該樹脂層上,其中該第二路由線以該第二防裂結構而與該調節件與該樹脂層間之該界面相隔,並透過貫穿該第二防裂結構之底部金屬盲孔,熱性導通至該調節件之該些底部接觸墊,且電性耦接至該些金屬引線。
  9. 如申請專利範圍第1項所述之該導線架基板,其中該調節件之該些頂部接觸墊電性耦接至該些底部接觸墊。
  10. 一種覆晶組體,其包括:如申請專利範圍第3項、第4項、第7項或第8項所述之該導線架基板;以及 一半導體晶片,其透過複數凸塊,電性連接至該導線架基板,該些凸塊設於該半導體晶片與該導線架基板間之空間中,其中至少一該些凸塊重疊於該調節件上,並透過該第一路由線,電性連接至該些金屬引線。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745072B (zh) * 2020-09-07 2021-11-01 鈺橋半導體股份有限公司 具緩衝層及導熱摻物之線路板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990353B2 (en) 2017-11-29 2024-05-21 Pep Innovation Pte. Ltd. Semiconductor device with buffer layer
WO2022015245A1 (en) * 2020-07-15 2022-01-20 Pep Innovation Pte. Ltd. Semiconductor device with buffer layer
CN114158178B (zh) * 2020-09-08 2023-11-07 钰桥半导体股份有限公司 具缓冲层及导热掺加物的线路板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110042741A1 (en) * 2009-08-18 2011-02-24 Denso Corporation Semiconductor device having semiconductor chip and metal plate and method for manufacturing the same
US20140251658A1 (en) * 2013-03-07 2014-09-11 Bridge Semiconductor Corporation Thermally enhanced wiring board with built-in heat sink and build-up circuitry
US20170263546A1 (en) * 2014-03-07 2017-09-14 Bridge Semiconductor Corporation Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
US20170301617A1 (en) * 2014-03-07 2017-10-19 Bridge Semiconductor Corporation Leadframe substrate with isolator incorporated therein and semiconductor assembly and manufacturing method thereof
US20180040531A1 (en) * 2014-03-07 2018-02-08 Bridge Semiconductor Corporation Method of making interconnect substrate having routing circuitry connected to posts and terminals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1560911B (zh) * 2004-02-23 2010-05-12 威盛电子股份有限公司 电路载板的制造方法
JP2005294352A (ja) * 2004-03-31 2005-10-20 Sanyo Electric Co Ltd 素子搭載基板およびそれを用いる半導体装置
JP2008274046A (ja) * 2007-04-26 2008-11-13 Matsushita Electric Ind Co Ltd プリプレグとこれを用いたプリント配線板の製造方法
JP5715835B2 (ja) * 2011-01-25 2015-05-13 新光電気工業株式会社 半導体パッケージ及びその製造方法
KR101423401B1 (ko) * 2012-12-10 2014-07-24 주식회사 두산 다층 인쇄 회로 기판 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110042741A1 (en) * 2009-08-18 2011-02-24 Denso Corporation Semiconductor device having semiconductor chip and metal plate and method for manufacturing the same
US20140251658A1 (en) * 2013-03-07 2014-09-11 Bridge Semiconductor Corporation Thermally enhanced wiring board with built-in heat sink and build-up circuitry
US20170263546A1 (en) * 2014-03-07 2017-09-14 Bridge Semiconductor Corporation Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
US20170301617A1 (en) * 2014-03-07 2017-10-19 Bridge Semiconductor Corporation Leadframe substrate with isolator incorporated therein and semiconductor assembly and manufacturing method thereof
US20180040531A1 (en) * 2014-03-07 2018-02-08 Bridge Semiconductor Corporation Method of making interconnect substrate having routing circuitry connected to posts and terminals

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI745072B (zh) * 2020-09-07 2021-11-01 鈺橋半導體股份有限公司 具緩衝層及導熱摻物之線路板

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