TWI698157B - 主控元件及電路基板 - Google Patents

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Abstract

本發明公開一種主控元件以及電路基板。主控元件可配合電路基板操作，且包括一設置在所述主控元件底部的一球柵陣列。球柵陣列包括共同位於一焊球設置區內的多個接地焊球以及多個電源焊球。多個電源焊球被區分為多個電源焊球組，且多個接地焊球被區分為多個接地焊球組。至少一接地焊球組包括兩個接地焊球，並至少與其中一電源焊球組相鄰。接地焊球組中的兩個接地焊球之間的間距，會大於任兩相鄰的電源焊球與接地焊球之間的間距。電路基板具有對應於主控元件的球柵陣列的焊墊陣列，以使主控元件可被組裝於電路基板上。

Description

主控元件及電路基板
本發明涉及一種主控元件及電路基板，特別是涉及一種具有球柵陣列的主控元件以及電路基板。
在利用球柵陣列封裝技術所封裝的積體電路封裝元件中，封裝基板的底部具有一錫球陣列。錫球陣列中的多個錫球，可作為外部接點，以使積體電路封裝元件內的晶片電性連接到電路板，以進行信號傳輸。
目前，在設計電路板及球柵陣列時，多個接地錫球會分別通過多個接地導電孔(grounded via)電性連接到電路板中的接地平面，而多個電源錫球會分別通過多個電源導電孔(power via)電性連接至電路板中的電源平面。
為了降低電路板中的寄生電阻所造成的直流電壓降(IR drop)，接地錫球的數量以及電源錫球的數量會盡可能地增加，以增加電流傳輸的路徑。據此，接地導電孔(ground via)以及電源導電孔(power via)的數量也會隨之增加，從而使接地導電孔的密度以及電源導電孔的密度增加。現有的接地錫球與電源錫球通常會分別設置在不同的區域，以簡化電路板的內層線路製作。
另外，為了進一步縮小積體電路封裝元件的尺寸，需要進一步將每兩相鄰的錫球之間的間距，例如：由0.65mm縮減到0.5mm。然而，縮小兩相鄰錫球之間的間距(pitch)，也使接地導電孔(ground via)以及電源導電孔(power via)所能設置的空間被減 縮。因此，在不減少接地導電孔與電源導電孔的數量的情況下，接地導電孔與電源導電孔的孔徑也要被進一步縮減。
雖然目前可通過雷射鑽孔的方式來製作具有更小孔徑的接地導電孔或電源導電孔，但耗費較高的製程成本。另一個方式是通過減少錫球、接地導電孔或電源導電孔的數量，來縮減積體電路封裝元件的尺寸。但是，減少錫球、接地導電孔或電源導電孔的數量會導致阻抗增加。
本發明所要解決的技術問題在於，進一步縮小主控元件的尺寸，又避免造成過大的阻抗或者提高製造成本。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種主控元件，其包括一設置在所述主控元件底部的一球柵陣列。球柵陣列包括共同位於一焊球設置區內的多個接地焊球以及多個電源焊球。多個電源焊球被區分為多個電源焊球組，且多個接地焊球被區分為多個接地焊球組。至少一接地焊球組包括兩個接地焊球，並與其中一電源焊球組相鄰。接地焊球組中的兩個接地焊球之間的間距，會大於任兩相鄰的電源焊球與接地焊球之間的間距。
本發明所採用的其中一技術方案是，提供一種主控元件，其包括一設置在所述主控元件底部的一球柵陣列。球柵陣列包括共同位於一焊球設置區內的多個接地焊球以及多個電源焊球。多個電源焊球與多個接地焊球沿著一第一方向排成多行，且多行中的一第一行與一第二行之間的一第一行距，大於第二行與一第三行之間的第二行距。
本發明所採用的另一技術方案是，提供一種電路基板。電路基板包括一疊層板體以及一焊墊陣列。疊層板體具有一第一表面以及一相反於所述第一表面的第二表面。疊層板體包括至少一接地層以及和接地層電性絕緣的一電源層。焊墊陣列設置於第一表 面，且包括多個電性連接於電源層的電源焊墊，以及多個電性連接於接地層的接地焊墊。多個電源焊墊與多個接地焊墊共同位於所述第一表面的第一預定區內，多個電源焊墊被區分為多個電源焊墊組，多個接地焊墊被區分為多個接地焊墊組。至少一接地焊墊組包括兩個接地焊墊，並與其中一電源焊墊組相鄰。至少一接地焊墊組中的兩個接地焊墊之間的間距，大於兩相鄰的電源焊墊與接地焊墊之間的間距。
本發明的有益效果在於，本發明技術方案所提供的主控元件及電路基板，其通過“接地焊球組中的兩個接地焊球之間的間距，會大於任兩相鄰的電源焊球與接地焊球之間的間距”或者“多個電源焊球與多個接地焊球沿著一第一方向排成多行，且多行中的一第一行與一第二行之間的一第一行距，大於第二行與一第三行之間的第二行距”，可進一步縮小主控元件的尺寸，且不會過度犧牲接地導電柱以及電源導電柱的設置空間，以避免阻抗增加，以及提高製造成本。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所提供的附圖僅用於提供參考與說明，並非用來對本發明加以限制。
M1‧‧‧電子裝置
1‧‧‧主控元件
10‧‧‧球柵陣列
P1‧‧‧電源焊球
101、101’‧‧‧電源焊球組
G1‧‧‧接地焊球
100‧‧‧接地焊球組
10R‧‧‧焊球設置區
100R‧‧‧第一對應區
101R‧‧‧第二對應區
2‧‧‧電路基板
20‧‧‧疊層板體
20a‧‧‧第一表面
20b‧‧‧第二表面
21‧‧‧接地層
210a‧‧‧第一導電孔
210b‧‧‧第一絕緣孔
22‧‧‧電源層
220a‧‧‧第二絕緣孔
220b‧‧‧第二導電孔
200‧‧‧焊墊陣列
200R‧‧‧第一預定區
G2‧‧‧接地焊墊
201‧‧‧接地焊墊組
P2‧‧‧電源焊墊
202‧‧‧電源焊墊組
C21‧‧‧接地導電柱
C22‧‧‧電源導電柱
23‧‧‧線路層
231‧‧‧正面接地線路
232‧‧‧正面電源線路
24‧‧‧接墊組
24b‧‧‧負極接墊
24a‧‧‧正極接墊
D1‧‧‧第一方向
D2‧‧‧第二方向
d1、d1’、d2、d2’‧‧‧間距
圖1為本發明一實施例的主控元件的局部底視示意圖。
圖2為本發明一實施例的電路基板的局部俯視示意圖。
圖3為圖2的電路基板沿著線III-III局部剖面示意圖。
圖4為圖2的電路基板的局部底視示意圖。
圖5顯示本發明一實施例的接地層的俯視示意圖。
圖6顯示本發明一實施例的電源層的俯視示意圖。
圖7為本發明一實施例的主控元件組裝於電路基板的局部剖面示意圖。
請參閱圖1。圖1為本發明一實施例的主控元件的局部底視示意圖。主控元件1用以組裝在另一電路基板上，以形成一電子裝置。另外，主控元件1可配合電路基板運作。
主控元件1可以是中央處理器(CPU)或者是圖形處理器(GPU)，其可以是系統整合晶片(system on chip,SoC)的封裝結構。也就是說，本發明實施例的主控元件1為封裝後的電子元件。另外，本實施例的主控元件1可適用於在高頻下操作。
主控元件1包括設置在主控元件1底部的球柵陣列10，且球柵陣列10包括多個電源焊球P1以及多個接地焊球G1。須說明的是，本發明實施例中是通過調整焊球(電源焊球P1以及接地焊球G1)之間的間距，從而使主控元件1的體積可進一步被縮減。
需先說明的是，圖1僅繪示球柵陣列10的一部分作為示意圖，以清楚說明本發明之概念。實際上，主控元件1的球柵陣列10還包括其他訊號焊球，但為了方便說明，在圖1中未繪示其他訊號焊球。
如圖1所示，本實施例的球柵陣列10中，多個接地焊球G1與多個電源焊球P1是共同設置在一焊球設置區10R內。多個電源焊球P1被區分為多個電源焊球組101，多個所述接地焊球G1被區分為多個接地焊球組100。
詳細而言，至少一接地焊球組100包括兩個接地焊球G1，並與至少一電源焊球組101相鄰。另外，其中一電源焊球組101包括兩個電源焊球P1。如圖1所示，在本實施例中，其中一電源焊球組101’也可以只包括一個電源焊球P1。
參照圖1，在本實施例中，多個電源焊球組101與多個接地焊球組100沿著一第一方向D1交替排列成行(column)。具體而言，兩個電源焊球組101之間設置其中一接地焊球組100。在一實施例中，電源焊球組101中的兩個電源焊球P1，會分別與相鄰的接地 焊球組100中的兩個接地焊球G1沿著第一方向D1對齊。
另外，多個電源焊球組101與多個接地焊球組100沿著一第二方向D2交替排列。進一步而言，電源焊球組101中的兩個電源焊球P1，是與相鄰的接地焊球組100中的兩個接地焊球G1沿著第二方向D2排成一列。
值得注意的是，在其中一接地焊球組100中，兩個接地焊球G1之間的間距d1，大於任兩相鄰的電源焊球P1與接地焊球G1之間的間距d2。相似地，在其中一電源焊球組101中，兩個電源焊球P1的間距大於任兩相鄰的電源焊球P1與接地焊球G1之間的間距d2。
在本實施例中，兩個電源焊球P1之間的間距與兩個接地焊球G1之間的間距d1相同。本發明所述的“焊球間距(ball pitch)”或者“焊球之間的間距”都是指兩相鄰焊球的其中一個焊球中心，至另一個焊球中心之間的直線距離。
整體而言，在圖1的實施例中，多個接地焊球G1以及多個電源焊球P1沿著第一方向D1交替排列成多行，且多行中的一第一行與第二行之間的一第一行距(等於間距d1)，會大於第二行與第三行之間的第二行距(等於間距d2)。
另外，多個電源焊球P1以及多個接地焊球G1沿著一第二方向D2排成多列，每相鄰兩列之間的列距(row pitch)小於第一行距。在本實施例中，每相鄰兩列之間的列距會大致與間距d2相同。
在一實施例中，接地焊球組100的兩個接地焊球G1(或電源焊球組101的兩個電源焊球P1)之間的間距d1介於0.65至0.75mm，而兩相鄰的電源焊球P1與接地焊球G1之間的間距d2介於0.4至0.5mm。
也就是說，在本發明中，並非使所有的焊球間距縮短，而是在其中一個方向(第二方向D2)上，使一部分焊球間距(如：間距d1)相對增加，但是讓另一部分的焊球間距(如：間距d2)相對縮減， 以縮小主控元件1的尺寸。
另外，由於接地焊球組100中的兩個接地焊球G1之間的間距d1較寬，第一對應區100R被定義於兩個接地焊球G1之間，進而定義出電路基板2上接地導電柱的位置。相似地，兩相鄰的電源焊球P1之間可以定義出一第二對應區101R，進而定義出電路基板2上電源導電柱的位置。
在本實施例中，兩個接地焊球G1的一中心連線會通過第一對應區100R，且兩個電源焊球P1的一中心連線會通過第二對應區101R。另外，在本實施例中，當電源焊球組101’只包括一個電源焊球P1時，第二對應區101R在第二方向D2上與電源焊球P1相鄰，並位於電源焊球P1遠離接地焊球組100的一側。
據此，縮減一部分的焊球間距可以縮小主控元件1的尺寸，但又不會過度犧牲接地導電柱或者電源導電柱的配置空間，而可避免整體阻抗降低。須說明的是，只要確保主控元件1設置在電路基板2上時，電源焊球P1與接地焊球G1之間不會短路，兩相鄰的電源焊球P1與接地焊球G1之間的間距d2可再縮小。因此，本發明並不限於圖1的實施例。
請參照圖2至圖3。圖2顯示本發明一實施例的電路基板的局部俯視示意圖，圖3為圖2的電路基板沿著線III-III局部剖面示意圖。本發明實施例的電路基板2包括一疊層板體20以及一設置在疊層板體20上的焊墊陣列200。
如圖3所示，疊層板體20具有一第一表面20a以及一相反於第一表面20a的第二表面20b。另外，疊層板體20包括一接地層21以及一電源層22。
須說明的是，在本發明的所有電路基板2的剖面示意圖中，並未繪示疊層板體20的其他層，而僅繪示接地層21以及電源層22。實際上疊層板體20是由多層絕緣層以及多層導電層相互壓合而形成，其中一層導電層可作為接地層21，而另一層導電層可作 為電源層22。接地層21與電源層22可通過絕緣層彼此電性絕緣。
如圖2所示，焊墊陣列200設置於疊層板體20上。在本實施例中，主控元件1可組裝於疊層板體20的第一表面20a上。因此，焊墊陣列200是位於疊層板體20的第一表面20a。
焊墊陣列200包括多個電源焊墊P2以及多個接地焊墊G2。多個電源焊墊P2可分別對應於圖1的球柵陣列10中的多個電源焊球P1，而多個接地焊墊G2是分別對應於圖1中的多個接地焊球G1。
在本實施例中，多個接地焊墊G2與多個電源焊墊P2是共同位於第一表面20a的第一預定區200R內。和圖1的主控元件1的球柵陣列10相似，焊墊陣列200包括多個電性連接於電源層22的電源焊墊P2，以及多個電性連接於接地層21的接地焊墊G2。
進一步而言，在本實施例中，多個電源焊墊P2與多個接地焊墊G2在第一方向D1上共同排列成多行。在每一行中的多個電源焊墊P2與多個接地焊墊G2是交替地設置。另外，在焊墊陣列200中，多個電源焊墊P2被區分為多個電源焊墊組202，且多個接地焊墊G2被區分為多個接地焊墊組201。
配合參照圖2以及圖3，至少一接地焊墊組201包括兩個接地焊墊G2，並與其中一電源焊墊組202相鄰，且至少一接地焊墊組201中的兩個接地焊墊G2之間的間距d1’，大於兩相鄰的電源焊墊P2與接地焊墊G2之間的間距d2’。
對應於主控元件1的球柵陣列10，至少一電源焊墊組202包括兩個電源焊墊P2，兩個電源焊墊P2之間的間距大於任兩相鄰的電源焊墊P2與接地焊墊G2之間的間距d2’。
如圖2所示，多個電源焊墊組202與多個接地焊墊組201沿著第一方向D1交替排列。也就是說，在第一方向D1上，每兩個電源焊墊組202之間設置一個接地焊墊組201。另外，多個電源焊墊組202與多個接地焊墊組201在第二方向D2上也是交替排列。
如圖3所示，本發明實施例的電路基板2還進一步包括一導電柱陣列。導電柱陣列包括多個接地導電柱C21以及多個電源導電柱C22，其中接地導電柱C21與電源導電柱C22會貫穿疊層板體20。多個電源焊墊P2會電性連接於對應的電源導電柱C22，而多個接地焊墊G2會電性連接於對應的接地導電柱C21。
具體而言，接地焊墊組201的兩個接地焊墊G2之間具有較寬的間距d1’，而定義出設置接地導電柱C21的空間。據此，每一個接地導電柱C21可設置在對應的接地焊墊組201的兩個接地焊墊G2之間。相似地，每一個電源導電柱C22可設置在對應的電源焊墊組202的兩個電源焊墊P2之間。
在一實施例中，接地焊墊組201的兩個接地焊墊G2(或電源焊墊組202的兩個電源焊墊P2)之間的間距d1’介於0.65至0.75mm，而兩相鄰的電源焊墊P2與接地焊墊G2之間的間距d2’介於0.4至0.5mm。
值得注意的是，在兩相鄰的電源焊墊P2與接地焊墊G2之間的間距d2’較窄，而並未設置任何導電柱。因此，任兩相鄰的電源焊墊P2與接地焊墊G2之間的間距d2’可以縮減到小於0.65mm。
另一方面，由於電源焊墊組202與接地焊墊組201是相互交錯設置，因此在疊層板體20內，多個電源導電柱C22以及多個接地導電柱C21也會相互交錯設置。
基於上述，多個接地導電柱C21與多個電源導電柱C22會配合多個接地焊墊組201與多個電源焊墊組202的位置，而相互交錯設置。具體而言，在導電柱陣列中，多個電源導電柱C22與多個接地導電柱C21也會沿著第一方向D1交替排列成多行，以及沿著第二方向D2交替排列成多列。
須說明的是，由於主控元件1操作時，所產生的電流暫態變化量以及寄生電感原本就會在電路中產生同步切換雜訊(Simultaneous Switching Noise,SSN)，從而導致供給主控元件1的 電源電壓降低。
另外，當主控元件1操作時，可能需要在幾奈秒內由低功率狀態切換到高功率狀態。因此，供給主控元件1的電流在極短時間內急遽地增加。電流暫態變化量增加，也會使寄生電感所造成的負面影響更為顯著。也就是說，電流暫態變化增加以及寄生電感的存在使電源電壓的壓降也隨之增加。這會影響的電源完整性(power integrity)，導致電子裝置在使用上的不穩定。
在本發明中，多個接地導電柱C21與多個電源導電柱C22相互交錯設置，可以使對應的一組電源焊墊P2、電源導電柱C22、接地焊墊G2以及接地導電柱C21所形成的電流迴路(current loop)的面積縮減，從而大幅減少寄生電感。
由於寄生電感降低，可以進一步減少因為寄生電感以及電流暫態變化過大而產生的電壓變化，從而提升電源完整性(power integrity)。
請參照圖2，電路基板2還包括一線路層23，線路層23包括多條正面接地線路231以及多條正面電源線路232。
多條正面接地線路231設置於第一表面20a上。每一條正面接地線路231電性連接於對應的多個接地焊墊G2以及對應的接地導電柱C21。具體而言，每一個接地焊墊組201中，兩個接地焊墊G2通過對應的正面接地線路231，電性連接於兩個接地焊墊G2之間的接地導電柱C21。
相似地，多條正面電源線路232設置於第一表面20a上。每一條正面電源線路232電性連接於對應的多個電源焊墊P2以及對應的電源導電柱C22。在每一電源焊墊組202中，兩個電源焊墊P2通過對應的正面電源線路232，電性連接於兩個電源焊墊P2之間的電源導電柱C22。
請參照圖3以及圖4。圖4顯示本發明一實施例的電路基板的局部底視示意圖。如圖4所示，本實施例的電路基板2還進一步 包括多個接墊組24，且多個接墊組24是設置在疊層板體20的第二表面20b。
在本實施例中，每一個接墊組24包括一正極接墊24a以及負極接墊24b，用以電性連結於一被動元件。前述的被動元件例如是積層陶瓷電容元件。
在本實施例中，正極接墊24a與負極接墊24b沿著第一方向D1排列在導電柱陣列的其中兩行之間。在兩個相鄰的接墊組24中，其中一接墊組24的正極接墊24a和另一個接墊組24的正極接墊24a相鄰。
也就是說，在兩相鄰接墊組24中，其中一接墊組24的正極接墊24a與負極接墊24b的配置方向，會相反於另一個接墊組24的正極接墊24a與負極接墊24b的配置方向。
另外，如圖4所示，電路基板2還包括設置在第二表面20b的底面線路層(未標號)，以使正極接墊24a電性連接於對應的電源導電柱C22，以及使負極接墊24b可電性連接於對應的接地導電柱C21。
參照圖4，每一接墊組24的正極接墊24a與負極接墊24b是對應設置在相鄰的電源焊墊組202與接地焊墊組201之間的區域，也就是本來就不會設置接地導電柱C21與電源導電柱C22的位置。因此，可以根據預定設置的被動元件的數量，來增減接墊組24的數量。
另外，由於本發明實施例中的接地導電柱C21與電源導電柱C22是相互交錯設置，因此多個接墊組24可以分散地設置在電源導電柱C22與接地導電柱C21之間。當被動元件被組裝到電路基板2上時，可被分散設置在導電柱陣列之中，而可和更多接地導電柱C21與電源導電柱C22電性連接，可有效地降低主控元件1在高頻操作時的阻抗。
據此，當多個被動元件分別通過對應的接墊組24設置在電路 基板2的第二表面20b時，可以通過對應的電源導電柱C22與接地導電柱C21相互並聯，進一步降低寄生電感。
另外，請配合參照圖3以及圖5，其中圖5顯示本發明實施例的接地層的俯視示意圖。
如圖5所示，為了使接地層21電性連接於多個接地導電柱C21，接地層21還包括多個第一導電孔210a。每一接地導電柱C21可以通過對應的第二導電孔210a電性連接於接地層21。
另一方面，為了使接地層21和多個貫穿疊層板體20的電源導電柱C22電性絕緣，接地層21還進一步包括多個第一絕緣孔210b。多個第一絕緣孔210b是分別對應於多個電源導電柱C22的位置設置，以使每一個電源導電柱C22可通過對應的第一絕緣孔210b和接地層21電性絕緣。
如圖5所示，多個第一絕緣孔210b在接地層21的表面上所形成第一圖案，會和多個電源導電柱C22在第一表面20a所形成的電源圖案相同。
相似地，請配合參照圖3以及圖6，其中圖6顯示本發明實施例的電源層的俯視示意圖。
如圖3所示，多個接地導電柱C21會貫穿疊層板體20。因此，為了使電源層22和多個接地導電柱C21電性絕緣，以及使電源層22電性連接於多個電源導電柱C22，電源層22還進一步包括多個第二絕緣孔220a以及多個第二導電孔220b。
多個第二絕緣孔220a是分別對應於多個接地導電柱C21的位置設置。也就是說，每一個接地導電柱C21可通過對應的第二絕緣孔220a和電源層22電性絕緣。
多個第二導電孔220b是對應於多個電源導電柱C22的位置設置，以使每一個電源導電柱C22可通過對應的第二導電孔220b與電源層22電性連接。
如圖6所示，多個第二絕緣孔220a在電源層22的表面上所形成第二圖案，會和多個接地導電柱C21在第一表面20a所形成的接地圖案相同。
請參照圖7，為本發明一實施例的主控元件組裝於電路基板的局部剖面示意圖。當主控元件1組裝到電路基板2時，主控元件1的多個電源焊球組101會分別對應於電路基板2的多個電源焊墊組202。另外，主控元件1的多個接地焊球組100會分別對應於電路基板2的多個接地焊墊組201以及多個接地導電柱C21。
具體而言，每一接地焊球組100中的兩個接地焊球G1會分別對應到其中一接地焊墊組201中的兩個接地焊墊G2。另外，既然兩相鄰的接地焊球G1之間具有較大的間距d1，在兩相鄰的接地焊球G1之間的第一對應區100R，可以對應於接地導電柱C21。
相似地，每一電源焊球組101中的兩個電源焊球P1會分別對應到其中一電源焊墊組202中的兩個電源焊墊P2。另外，每一個電源焊球組101內的第二對應區101R會對應到一電源導電柱C22。兩相鄰的電源焊球P1之間的一第二對應區101R可以對應於一電源導電柱C22。另一方面，在兩相鄰的接地焊球G1與電源焊球P1之間的間距d2相對較窄，因此並未對應任何導電柱。
綜合上述，本發明的有益效果在於，發明技術方案所提供的主控元件及電路基板，其通過“接地焊球組100中的兩個接地焊球G1之間的間距d1，會大於任兩相鄰的電源焊球P1與接地焊球G1之間的間距d2”或者“多個電源焊球P1與多個接地焊球G1沿著一第一方向D1排成多行，且多行中的一第一行與一第二行之間的一第一行距，大於第二行與一第三行之間的第二行距”，可進一步縮小主控元件1的尺寸，且不會過度犧牲電路基板2中接地導電柱C21以及電源導電柱C22的設置空間。
如此，可在縮小主控元件1尺寸的條件下，避免大幅增加阻抗以及提高製造成本。也就是說，通過使主控元件1的球柵陣列 10中的焊球之間，具有不同大小的間距d1、d2，可以使主控元件1的尺寸縮小。在一實施例中，本發明的主控元件1的體積為現有的積體電路封裝元件的體積(225mm2)的0.7倍。
另外，電路基板2的焊墊陣列200配合主控元件的球柵陣列10而設置，可使多個電源導電柱C22以及多個接地導電柱C21交錯設置。如此，可減少電路基板2所產生的寄生電感，從而避免主控元件1在高頻操作時，因電流暫態變化過大而造成電壓變化過大的問題。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及附圖內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1‧‧‧主控元件
10‧‧‧球柵陣列
P1‧‧‧電源焊球
101、101’‧‧‧電源焊球組
G1‧‧‧接地焊球
100‧‧‧接地焊球組
10R‧‧‧焊球設置區
100R‧‧‧第一對應區
101R‧‧‧第二對應區
D1‧‧‧第一方向
D2‧‧‧第二方向
d1、d2‧‧‧間距

Claims (10)

  1. 一種主控元件，其包括設置在所述主控元件底部的一球柵陣列，所述球柵陣列包括共同位於一焊球設置區內的多個接地焊球以及多個電源焊球，多個所述電源焊球被區分為多個電源焊球組，多個所述接地焊球被區分為多個接地焊球組；其中，至少一所述接地焊球組包括兩個所述接地焊球，並與至少一所述電源焊球組相鄰，且至少一所述接地焊球組中的兩個所述接地焊球之間的間距，大於任兩相鄰的所述電源焊球與所述接地焊球之間的間距。
  2. 如請求項1所述的主控元件，其中，至少一所述接地焊球組還包括定義於兩個所述接地焊球之間的一第一對應區，兩個所述接地焊球的一中心連線會通過所述第一對應區。
  3. 如請求項1所述的主控元件，其中，至少一所述電源焊球組包括兩個所述電源焊球，以及定義於兩個所述電源焊球之間的一第二對應區，且兩個所述電源焊球的間距大於任兩相鄰的所述電源焊球與所述接地焊球之間的間距。
  4. 如請求項1所述的主控元件，其中，多個所述電源焊球組與多個所述接地焊球組沿著一第一方向交替排列，且每兩個所述電源焊球組之間設置其中一所述接地焊球組。
  5. 如請求項1所述的主控元件，其中，多個所述接地焊球以及多個所述電源焊球沿著一第一方向交替排列成至少一第一行、一第二行以及一第三行，所述第一行與所述第二行之間的一第一行距，大於所述第二行與所述第三行之間的第二行距。
  6. 如請求項5所述的主控元件，其中，多個所述電源焊球以及多個所述接地焊球沿著一第二方向排成多列，每相鄰兩列之間的列距小於所述第一行距。
  7. 一種主控元件，其包括設置在所述主控元件底部的一焊球陣列，所述焊球陣列包括共同位於一焊球設置區內的多個電源焊球以及多個接地焊球，其中，多個所述電源焊球與多個所述接地焊球沿著一第一方向排成多行，且多行中的一第一行與一第二行之間的一第一行距，大於所述第二行與一第三行之間的第二行距。
  8. 一種電路基板，其包括：一疊層板體，其具有一第一表面以及一相反於所述第一表面的第二表面，其中，所述疊層板體包括至少一接地層以及一和所述接地層電性絕緣的電源層；以及一焊墊陣列，其設置於所述第一表面，其中，所述焊墊陣列包括多個電性連接於所述電源層的電源焊墊，以及多個電性連接於所述接地層的接地焊墊，多個所述電源焊墊與多個所述接地焊墊共同位於所述第一表面的一第一預定區內，多個所述電源焊墊被區分為多個電源焊墊組，多個所述接地焊墊被區分為多個接地焊墊組；其中，至少一所述接地焊墊組包括兩個所述接地焊墊，並與其中一所述電源焊墊組相鄰，且至少一所述接地焊墊組中的兩個所述接地焊墊之間的間距，大於兩相鄰的所述電源焊墊與所述接地焊墊之間的間距。
  9. 如請求項8所述的電路基板，其中，多個所述電源焊墊組與多個所述接地焊墊組沿著一第一方向交替排列，且每兩個所述電 源焊墊組之間設置其中一所述接地焊墊組。
  10. 如請求項8所述的電路基板，還進一步包括：一導電柱陣列，其包括貫穿所述疊層板體的多個接地導電柱以及多個電源導電柱，其中，多個所述電源焊墊通過多個所述電源導電柱電性連接於所述電源層，多個接地焊墊通過多個所述接地導電柱電性連接於所述接地層，且多個所述電源導電柱與多個所述接地導電柱沿著一第一方向交替排列成多行，以及沿著一第二方向交替排列成多列。
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