TWI698003B - 非揮發性記憶體裝置 - Google Patents

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Abstract

一種非揮發性記憶體裝置，包括：浮接閘極元件、控制耦合元件、抹除耦合元件以及選擇閘極元件。浮接閘極元件包含浮接閘極層。控制耦合元件配置以接收控制電位以耦合控制電位至浮接閘極層，以使浮接閘極元件根據控制電位、字元選擇電位以及位元選擇電位進行讀取或寫入。抹除耦合元件配置以接收抹除電位以耦合抹除電位至浮接閘極層，以使浮接閘極元件根據抹除電位進行抹除。選擇閘極元件電性耦接於浮接閘極元件，並配置以根據字元驅動電位以及源極驅動電位產生字元選擇電位。

Description

非揮發性記憶體裝置
本發明是有關於記憶體技術，且特別是有關於一種非揮發性記憶體裝置。
近年來由於積體晶片系統的單晶片化，記憶體必須與系統整合成單一晶片。閘極氧化層厚度將隨著製程的微縮而縮小。常見的非揮發性記憶體裝置的讀取和寫入是採用單一電晶體執行。由於讀取和寫入均需要對同一元件施加電壓，容易對於較薄的閘極氧化層造成損害，因而降低元件的可靠度。
因此，如何設計一個新的非揮發性記憶體裝置，以解決上述的缺失，乃為此一業界亟待解決的問題。
本發明之目的在於提供一種非揮發性記憶體裝置，包括：浮接閘極層(floating gate)元件、控制耦合元件、抹除耦合元件以及選擇閘極元件。浮接閘極元件包含浮接閘極層。控制耦合元件配置以接收控制電位以耦合控制電位至浮接閘極層，以使浮接閘極元件根據控制電位、字元選擇電位以及 位元選擇電位進行讀取或寫入。抹除耦合元件配置以接收抹除電位以耦合抹除電位至浮接閘極層，以使浮接閘極元件根據抹除電位進行抹除。選擇閘極元件電性耦接於浮接閘極元件，並配置以根據字元驅動電位以及源極驅動電位產生字元選擇電位。
本發明之另一目的在於提供一種非揮發性記憶體裝置，包括：浮接閘極元件、控制耦合元件、抹除耦合元件以及選擇閘極元件。浮接閘極元件包含閘極氧化層以及覆蓋第一氧化層上的浮接閘極層。控制耦合元件包含第一井區、位於第一井區中的第一佈植區以及第一氧化層，其中浮接閘極層延伸以覆蓋第一氧化層，且控制耦合元件藉由第一佈植區接收控制電位，以透過第一井區以及第一氧化層耦合至浮接閘極層，以使浮接閘極元件根據控制電位、字元選擇電位以及位元選擇電位進行讀取或寫入。抹除耦合元件包含第二井區、位於第二井區中的第二佈植區以及第二氧化層，其中浮接閘極層延伸以覆蓋第二氧化層，且抹除耦合元件藉由第二佈植區接收抹除電位，以透過第二井區以及第二氧化層耦合至浮接閘極層，以使浮接閘極元件根據抹除電位進行抹除。選擇閘極元件電性耦接於浮接閘極元件，並配置以根據字元驅動電位以及源極驅動電位產生字元選擇電位。
應用本發明之非揮發性記憶體裝置的優點在於，藉由將浮接閘極元件的讀寫和抹除分別由控制耦合元件以及抹除耦合元件執行，以將控制電位及抹除電位藉由井區耦合 的方式，透過獨立的氧化層進行操作，將可減少對於浮接閘極元件的閘極氧化層的損壞，並可相應地提升元件的可靠度。
1‧‧‧非揮發性記憶體裝置
100‧‧‧浮接閘極元件
102‧‧‧控制耦合元件
104‧‧‧抹除耦合元件
106‧‧‧選擇閘極元件
110‧‧‧基板
112A-112C‧‧‧主動區
114‧‧‧閘極氧化層
116‧‧‧浮接閘極層
120、130‧‧‧井區
122、132‧‧‧佈植區
124、134‧‧‧氧化層
140‧‧‧閘極氧化層
142‧‧‧選擇閘極層
144‧‧‧基極區
2‧‧‧記憶體陣列
200A-200D‧‧‧非揮發性記憶體裝置
B‧‧‧基極電位
BL、BL1、BL2‧‧‧位元線
G11‧‧‧閘極
G21‧‧‧選擇閘極
EG、EG1、EG2‧‧‧抹除線
I1‧‧‧讀取電流
PG、PG1、PG2‧‧‧控制線
SD11、SD12、SD21、SD22‧‧‧源/汲極
SL、SL1、SL2‧‧‧源極線
WL‧‧‧字元線
第1A圖為本發明一實施例中，一種非揮發性記憶體裝置1的電路圖；第1B圖為本發明一實施例中，第1A圖的非揮發性記憶體裝置的元件側剖面圖；第1C圖為本發明一實施例中，第1A圖的非揮發性記憶體裝置的佈局圖；以及第2圖為本發明一實施例中，一種記憶體陣列的電路圖。
請同時參照第1A圖、第1B圖及第1C圖。第1A圖為本發明一實施例中，一種非揮發性記憶體裝置1的電路圖。第1B圖為本發明一實施例中，第1A圖的非揮發性記憶體裝置1的元件側剖面圖。第1C圖為本發明一實施例中，第1A圖的非揮發性記憶體裝置1的佈局圖。
於一實施例中，非揮發性記憶體裝置1是形成於繪示於第1B圖的基板110上。非揮發性記憶體裝置1包括：浮接閘極元件100、控制耦合元件102、抹除耦合元件104以及選擇閘極元件106。
浮接閘極元件100在第1B圖及第1C圖中以標號為100的虛線框標記。浮接閘極元件100包含閘極G11、源/汲極SD11以及源/汲極SD12。
源/汲極SD11、SD12形成於以點狀區塊繪示的主動區112A中。於一實施例中，基板110為P型，而源/汲極SD11、SD12則分別為一N型佈植區。於一實施例中，源/汲極SD11電性耦接於位元線BL。
閘極G11包含閘極氧化層114以及浮接閘極層116。其中，浮接閘極層116覆蓋於閘極氧化層114上，並在第1B圖和第1C圖中以斜線區塊繪示。於一實施例中，浮接閘極層116的材質為例如，但不限於多晶矽、金屬或金屬矽化物多晶矽。
控制耦合元件102在第1B圖及第1C圖中以標號為102的虛線框標記。控制耦合元件102包含井區120、位於井區120中的佈植區122以及氧化層124。
井區120包括以點狀區塊繪示的主動區112B。佈植區122形成於主動區112B中，且氧化層124形成於佈植區122旁的主動區112B上。於一實施例中，井區120以及佈植區122分別為N型井區和N型佈植區。並且，於一實施例中，佈植區122電性耦接於控制線PG。
抹除耦合元件104在第1B圖及第1C圖中以標號為104的虛線框標記。抹除耦合元件104包含井區130、位於井區130中的佈植區132以及氧化層134。
井區130包含以點狀區塊繪示的主動區112C。佈植區132形成於主動區112C中，且氧化層134形成於佈植區132旁的主動區112C上。於一實施例中，井區130以及佈植區132分別為N型井區和N型佈植區。並且，於一實施例中，佈植區132電性耦接於抹除線EG。
於一實施例中，第1B圖中的浮接閘極層116是為了避免與其他元件混淆而分別繪示於閘極氧化層114、氧化層124以及氧化層134上。實際上，浮接閘極層116是如第1C圖所示，自閘極氧化層114延伸，以覆蓋氧化層124以及氧化層134。
選擇閘極元件106在第1B圖及第1C圖中以標號為106的虛線框標記。選擇閘極元件106包含選擇閘極G21、源/汲極SD21以及源/汲極SD22。
源/汲極SD21、SD22形成於主動區112A中。於一實施例中，源/汲極SD21、SD22則分別為一N型佈植區。其中，源/汲極SD21實際上是與源/汲極SD12共用。於一實施例中，源/汲極SD22電性耦接於源極線SL。
選擇閘極G21包含閘極氧化層140以及選擇閘極層142。其中，選擇閘極層142覆蓋於閘極氧化層140上，並在第1B圖和第1C圖中以反斜線區塊繪示。於一實施例中，選擇閘極層142的材質為例如，但不限於多晶矽、金屬或金屬矽化物多晶矽。於一實施例中，選擇閘極層142電性耦接於字元線WL。
於一實施例中，選擇閘極元件106更包含電性耦接於基極電位B的基極區144。
需注意的是，在第1A圖以及第1B圖中，並未繪示出上述訊號線的實體，僅以文字BL、PG、EG、WL以及SL示意所對應的電路節點將電性耦接到的訊號線。而在第1C圖中，亦未繪示出此些訊號線的實體，而是藉由灰色圖樣的連接點(contact)上標示文字BL、PG、EG、WL以及SL，示意佈局圖在此些連接點將會電性耦接到的訊號線。
並且，在第1C圖中，浮接閘極元件100以及選擇閘極元件106是以一縱向的排列繪示，而控制耦合元件102以及抹除耦合元件104是繪示為與浮接閘極元件100以及選擇閘極元件106平行。然而，在第1B圖中，為便於解說浮接閘極元件100、選擇閘極元件106、控制耦合元件102以及抹除耦合元件104間在基板110上的配置方式，是將浮接閘極元件100、選擇閘極元件106、控制耦合元件102以及抹除耦合元件104繪示在同一縱向上。在實際製造非揮發性記憶體裝置1時，可選擇性地採用第1B圖的排列方式或是第1C圖的排列方式。
操作上，當選擇閘極元件106的選擇閘極G21從字元線WL接收到字元驅動電位，且源/汲極SD22從源極線SL接收到源極驅動電位時，產生字元選擇電位至源/汲極SD21。
於一實施例中，字元驅動電位是使選擇閘極元件106導通，以使源極驅動電位從源/汲極SD22傳送到源/汲極SD21輸出字元選擇電位。並且，字元驅動電位可為例如，但不限於2伏特，源極驅動電位以及字元選擇電位可為例如，但不限於0伏特。
於一實施例中，控制耦合元件102配置以藉由佈植區122從控制線PG接收控制電位，並透過井區120耦合控制電位至浮接閘極層116。同時，浮接閘極元件100的源/汲極SD12從源/汲極SD21接收到字元選擇電位，並從源/汲極SD11接收到位元選擇電位，以根據控制電位、字元選擇電位以及位元選擇電位進行寫入，俾決定浮接閘極層116之電性狀態。
於一實施例中，用以控制浮接閘極元件100進行寫入的控制電位可為18伏特，從位元線BL接收到的位元選擇電位可為0伏特。
於一實施例中，控制耦合元件102配置以藉由佈植區122從控制線PG接收控制電位，並透過井區120耦合控制電位至浮接閘極層116。同時，浮接閘極元件100的源/汲極SD12從源/汲極SD21接收到字元選擇電位，且浮接閘極元件100的源/汲極SD11從位元線BL接收到位元選擇電位，以根據控制電位、字元選擇電位、位元選擇電位以及浮接閘極層116之電性狀態進行讀取，俾產生讀取電流I1。
於一實施例中，用以控制浮接閘極元件100進行讀取的控制電位可為2伏特，從位元線BL接收到的位元選擇電位可為2伏特。
因此，於一實施例中，當浮接閘極層116為未儲存電子的初始狀態，且浮接閘極元件100根據高態的控制電位進行寫入時，將使電子儲存於浮接閘極層116中。而當浮接閘極層116為未儲存電子的初始狀態，且浮接閘極元件100根據低態的寫入電位進行寫入時，將不會使電子儲存於浮接閘極層116中。因此，電子儲存的狀態以及電子未儲存的狀態其中之一可對應高態的資料，另一則對應低態的資料。
另一方面，當浮接閘極元件100根據控制電位、字元選擇電位、位元選擇電位以及閘極G11的電性狀態產生讀取電流I1時，可由外接的電路(未繪示)根據讀取電流I1的大小判斷浮接閘極層116的電性狀態，而決定所儲存的資料內容。
於一實施例中，抹除耦合元件104配置以藉由佈植區132從抹除線EG接收抹除電位，並透過井區130耦合抹除電位至浮接閘極層116。浮接閘極元件100根據抹除電位而抹除浮接閘極層116的電性狀態，回復至上述未儲存電子的初始狀態。於一實施例中，用以控制浮接閘極元件100進行抹除的抹除電位可為15伏特。
請參照第2圖。第2圖為本發明一實施例中，一種記憶體陣列2的電路圖。
記憶體陣列2包含兩行及兩列共四個非揮發性記憶體裝置200A、200B、200C及200D。各個非揮發性記憶體裝置200A、200B、200C及200D實際上均相當於第1圖所繪示的非揮發性記憶體裝置1。然而在第2圖中為使圖式簡潔，以非揮發性記憶體裝置200A為例，僅繪示出其包含的浮接閘極元件100以及選擇閘極元件106。實際上，非揮發性記憶體裝置200A亦包含第1圖中繪示的控制耦合元件102以及抹除耦合元件104，並透過控制耦合元件102以及抹除耦合元件104分別與控制線PG1和抹除線EG1電性耦接。
於本實施例中，非揮發性記憶體裝置200A、200C共用相同的控制線PG1、字元線WL1以及源極線SL1，非揮發性記憶體裝置200B、200D共用相同的控制線PG2、字元線WL2以及源極線SL2。非揮發性記憶體裝置200A、200B共用相同的抹除線EG1及位元線BL1，非揮發性記憶體裝置200C、200D共用相同的抹除線EG2及位元線BL2。
請參考表1。表1為本發明一實施例中，各訊號線在進行讀取、寫入及抹除時的電位的數值範例。其中，當多個非揮發性記憶體裝置形成例如第2圖繪示的記憶體陣列2時，表1的S表示此非揮發性記憶體裝置已經選擇來執行對應的動作。而US則表示此非揮發性記憶體裝置未被選擇執行任何動作。
Figure 107120830-A0101-12-0009-1
Figure 107120830-A0101-12-0010-2
需注意的是，在進行寫入時，被選擇執行動作的非揮發性記憶體裝置中的抹除耦合元件104，可藉由佈植區132從抹除線EG接收一個禁止電位(例如表1中所示的6伏特)，以避免浮接閘極層116將透過井區130注入電子。
此外，在進行寫入時，對於未被選擇執行動作的非揮發性記憶體裝置，則除了需要由抹除耦合元件104接收禁止電位外，亦需要由浮接閘極元件100從位元線BL接收禁止電位，以降低浮接閘極層116與閘極氧化層114間的壓差，避免電子被拉進浮接閘極層116中。
在部分技術中，記憶體的讀取和寫入是採用單一元件，例如但不限於電晶體執行。由於讀取和寫入均需要對同一元件施加電壓，容易對於氧化層造成損害，降低元件的可靠度。本發明的非揮發性記憶體裝置1將浮接閘極元件100的讀寫和抹除分別由控制耦合元件102以及抹除耦合元件104執行，以將控制電位及抹除電位藉由井區120、130耦合的方式，透過獨立的氧化層124、134進行操作，將可減少對於 浮接閘極元件100的閘極氧化層114的損壞，並可相應地提升元件的可靠度。
並且，於一實施例中，如第1C圖所示，浮接閘極層116覆蓋閘極氧化層114的第一區塊小於浮接閘極層116覆蓋控制耦合元件102的氧化層124的第二區塊，該浮接閘極層116覆蓋氧化層134的第三區塊，則小於浮接閘極層116覆蓋閘極氧化層114的第一區塊。
將浮接閘極層116覆蓋氧化層124的第二區塊設置為較大的面積，將提供較強的耦合能力，使控制耦合元件102的井區120能更有效率地供給用以讀寫的控制電位。特別是在進行寫入時，能更有效率地將電子拉至浮接閘極層116中。
另一方面，將浮接閘極層116覆蓋氧化層134的第三區塊設置為較小的面積，將減少偶合比例，使得浮接閘極層116與抹除耦合元件104間的電壓差增大，達到更有效率的抹除效果。
以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的原則之內所作的任何修改，等同替換和改進等均應包括本發明的保護範圍之內。
1‧‧‧非揮發性記憶體裝置
100‧‧‧浮接閘極元件
102‧‧‧控制耦合元件
104‧‧‧抹除耦合元件
106‧‧‧選擇閘極元件
B‧‧‧基極電位
G11‧‧‧閘極
BL‧‧‧位元線
EG‧‧‧抹除線
G21‧‧‧選擇閘極
PG‧‧‧控制線
I1‧‧‧讀取電流
SL‧‧‧源極線
SD11、SD12、SD21、SD22‧‧‧源/汲極
WL‧‧‧字元線

Claims (6)

  1. 一種非揮發性記憶體裝置，包括：一浮接閘極元件，包含一閘極氧化層以及覆蓋該第一氧化層上的一浮接閘極層；一控制耦合元件，包含一第一井區(well region)、位於該第一井區中的一第一佈植區以及一第一氧化層，其中該浮接閘極層延伸以覆蓋該第一氧化層，且該控制耦合元件藉由該第一佈植區接收一控制電位，以透過該第一井區以及該第一氧化層耦合至該浮接閘極層，以使該浮接閘極元件根據該控制電位以及一字元選擇電位以及一位元選擇電位進行讀取或寫入；一抹除耦合元件，包含一第二井區、位於該第二井區中的一第二佈植區以及一第二氧化層，其中該浮接閘極層延伸以覆蓋該第二氧化層，且該抹除耦合元件藉由該第二佈植區接收一抹除電位，以透過該第二井區以及該第二氧化層耦合至該浮接閘極層，以使該浮接閘極元件根據該抹除電位進行抹除；以及一選擇閘極元件，電性耦接於該浮接閘極元件，並配置以根據一字元驅動電位以及一源極驅動電位產生該字元選擇電位，其中該浮接閘極層覆蓋該閘極氧化層的一第一區塊小於該浮接閘極層覆蓋該第一氧化層的一第二區塊，該浮接閘極層覆蓋該第二氧化層的一第三區塊小於該第一區塊。
  2. 如請求項1所述的非揮發性記憶體裝置，其中該浮接閘極元件更包含一第一源/汲極以及一第二源/汲極，該浮接閘極元件配置以於該第一源/汲極接收該位元選擇電位，並於該第二源/汲極接收該字元選擇電位。
  3. 如請求項2所述的非揮發性記憶體裝置，其中該浮接閘極元件根據該控制電位、該字元選擇電位、該位元選擇電位以及該浮接閘極層之一電性狀態進行讀取，俾產生一讀取電流。
  4. 如請求項2所述的非揮發性記憶體裝置，該選擇閘極元件包含電性耦接於該第二源/汲極之一第三源/汲極、一第四源/汲極以及一選擇閘極，該選擇閘極元件配置以於該選擇閘極接收該字元驅動電位以及該第四源/汲極接收該源極驅動電位時產生該字元選擇電位。
  5. 如請求項3所述的非揮發性記憶體裝置，其中該第一源/汲極電性耦接於一位元線，該選擇閘極電性耦接於一字元線，且該第四源/汲極電性耦接於一源極線，該第一佈植區電性耦接於一控制線，該第二佈植區電性耦接於一抹除線。
  6. 如請求項1所述的非揮發性記憶體裝置，其中該浮接閘極元件根據該控制電位、該字元選擇電位以及 該位元選擇電位進行寫入，以決定該浮接閘極層之一電性狀態。
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