CN1941203A - 非易失性半导体存储装置 - Google Patents

Abstract

一种非易失性半导体存储装置，在浮动栅极(32)中蓄积电荷、存储数据，其特征在于：具有共有浮动栅极(32)的多个MOS晶体管(24、25、26)，写入时的耦合，使用PMOS晶体管(24)；消去时的耦合，使用N型的耗尽型MOS(DMOS)(25)。在写入时，使用PMOS(24)产生的沟道反转容量的耦合，在消去时，使用N型DMOS(25)产生的耗尽电容的耦合，从而对于现有技术的3晶体管型非易失性存储器元件而言，能够不增加面积地使消去速度高速化。使可以混载到尖端标准CMOS工艺的LSI中的非易失性半导体存储装置，实现写入速度高速化。

Description

非易失性半导体存储装置

技术领域

本发明涉及非易失性半导体存储装置，更详细地说，本发明涉及可以混载到尖端标准CMOS工艺的LSI中的低成本的非易失性半导体存储装置。

背景技术

近几年来，在尖端标准CMOS工艺的***LSI中，以内容类的密码关键词为中心，安装安全信息的要求日益增长。面向该安装，正在研究利用金属熔断器。但却担心被解析后导致信息泄漏。作为其解决措施，人们想到了搭载低成本、可以改写的非易失性半导体存储装置。

将快速存储器等非易失性半导体存储装置搭载到***LSI中时，对于标准CMOS工艺而言，需要另外的专门工序，所以工艺成本增加，不能使用尖端工艺。因此，要求可以混载到尖端标准CMOS工艺的LSI中的廉价的非易失性半导体存储装置。

作为解决该课题的手段，用可以混载到尖端标准CMOS工艺的LSI中的1个NMOS的栅极和2个PMOS的栅极，形成浮动栅极，将第1PMOS的扩散层区域，作为写入动作时、读出动作时的控制栅极使用，在消去动作时则使用第2PMOS的扩散层区域的CMOS非易失性存储器，已广为人知(参照非专利文献1)。

图1是表示现有技术的由1个NMOS晶体管和2个PMOS晶体管构成的非易失性存储器元件的电路图。图2表示图1所示的非易失性存储器元件的剖面图。另外，图3是表示现有技术的非易失性存储器元件的简要俯视图。

在图1中，1是控制栅极晶体管(PMOS晶体管)，2是消去栅极晶体管(PMOS晶体管)，3是读出晶体管(NMOS晶体管)，4是控制栅极，5是消去栅极，6是NMOS晶体管的漏极端子，7是NMOS晶体管的源极端子，8是P型硅基板端子。9是浮动栅极(FG)，其与PMOS晶体管1、2的栅极和NMOS晶体管3的栅极连接。

如图2所示，NMOS晶体管3在P型硅基板10上形成，具有N型的通电区域和栅电极。PMOS晶体管1、2，分别设置在P型硅基板10上的N型阱11、12上，具有P型的通电区域和栅电极。而且，用浮动栅极(FG)9连接NMOS晶体管3的栅电极和PMOS晶体管1、2的栅电极，向各端子施加规定的电压，从而向浮动栅极(FG)9进行载流子的写入、读出、消去动作。

【非专利文献1】Richard J.McPartland，et al.，“1.25 Volt，Low Cost，Embedded FLASH Memory for Low Density Applications”，2000 Symposiumon VLSI Circuits Digest of Technical Papers，pp.158-161。

使用上述现有技术的标准CMOS工艺的非易失性存储器元件，存在着下述问题：将写入速度高速化后，存储器单元的占有面积就增大；而将消去速度高速化后，则与构成存储器单元的消去栅极晶体管的最小的加工尺寸极限发生冲突。所以，从成本及物理性的极限的观点上说，对于应用的要求，存在着写入速度、消去速度难以高速化等问题。

另外，使用现有技术的标准CMOS工艺的非易失性半导体存储装置，数据改写次数只能达到1000次左右，存在着不能确保和快速存储器同等的可靠性(数据改写次数为10万次)等问题。今后，出现大容量化及1000次以上的数据改写次数的要求后，从成本及可靠性的观点上说，非易失性半导体存储装置的数据改写次数，将成为极其重要的因素。

另外，为了写入及消去的高速化，要使控制栅极晶体管的容量大于读出晶体管，但因此却使电荷0的状态(可靠性劣化后的极端状态)的阈值电压变低。这样，要想发挥具有优异的数据保持性的差动放大型存储器单元的优点，就需要将消去状态的阈值电压设定成极端的低，容易引起消去过度的问题

发明内容

为了解决上述课题，本发明的一个观点，在浮动栅极中蓄积电荷，存储数据的非易失性半导体存储装置中，具有共有浮动栅极的多个MOS晶体管，其中用写入用的MOS晶体管，在写入时，使用沟道电容的耦合(coupling)；用消去用的MOS晶体管，在消去时，使用耗尽电容的耦合。这样，能够实现消去速度高速化的非易失性半导体存储装置。

如果在写入的耦合中使用PMOS，在消去的耦合中使用N型的耗尽型(Depletion)MOS，就能够提高写入效率及消去效率。

如果在写入时，向PMOS的控制栅极及耗尽型MOS的消去栅极施加高偏压，从而在NMOS的读出晶体管中，用电子的FN(Fowler-Nordheim)隧道注入进行写入动作；在消去时，向所述PMOS的控制栅极施加低偏压，从而在所述耗尽型MOS中，用电子的FN隧道放出进行消去动作，就能够减少写入、消去电流，所以能够一次写入、消去多个位单元，能够实现写入、消去的高速化。

另外，本发明的其它观点，在浮动栅极中蓄积电荷、存储数据的非易失性半导体存储装置中，具有共有浮动栅极的多个MOS晶体管，其中第1控制栅极，只在写入和读出时施加高偏压，第2控制栅极，只在写入时施加高偏压。电荷0状态的阈值电压，用第1控制栅极决定，与写入、消去对应的电位，能够用第2控制栅极及消去栅极调整，能够在进行高速写入、消去的同时，和速度调整不同地另外决定电荷0的阈值电压。

如果在写入时使用沟道电容的耦合，在消去时使用耗尽电容的耦合，就能够实现消去速度高速化的非易失性半导体存储装置。因此，能够将为了实现所需的消去速度而施加的偏压低电压化，能够提高数据改写次数。

如果采用分别用PMOS构成第1控制栅极、用PMOS构成第2控制栅极、用N型的耗尽型MOS构成消去栅极、而且用NMOS构成读出用的晶体管的4晶体管型的比特单元，就能够实现高速写入消去。

另外，本发明的其它观点，是在浮动栅极中蓄积电荷、存储数据的非易失性半导体存储装置，具有共有浮动栅极的多个MOS晶体管，这些多个MOS晶体管，包含：第1MOS晶体管，该MOS晶体管在N型阱区形成，而且源极或漏极在P型的扩散层形成；第2MOS晶体管，该MOS晶体管在N型阱区形成，而且源极或漏极在N型的扩散层形成。第2MOS晶体管，最好是耗尽型MOS晶体管。

另外，本发明的其它观点，是在浮动栅极中蓄积电荷、存储数据的非易失性半导体存储装置，具有共有浮动栅极的多个MOS晶体管，这些多个MOS晶体管，包含：第1MOS晶体管，该MOS晶体管在N型阱区形成，而且源极或漏极在P型的扩散层形成；第2MOS晶体管，该MOS晶体管在N型阱区形成，而且源极或漏极在P型的扩散层形成；第3MOS晶体管，该MOS晶体管在N型阱区形成，而且源极或漏极在N型的扩散层形成；第4MOS晶体管，该晶体管用NMOS构成。

采用本发明的非易失性半导体存储装置后，对于现有技术的3晶体管型非易失性存储器元件而言，能够不增加存储器元件的面积地使消去速度高速化。另外，因为能够使消去速度高速化，所以在实现和现有技术同等的消去速度时，能够使施加偏压低电压化，从而能够提高数据改写次数。

附图说明

图1是现有技术的非易失性存储器元件的电路图。

图2是现有技术的非易失性存储器元件的剖面图。

图3是现有技术的非易失性存储器元件的简要俯视图。

图4是3晶体管型的非易失性存储器元件的电路图。

图5是表示3晶体管型的非易失性存储器元件的写入时的浮动栅极电位(V_FG)的容量比(α，β)依存性的图形。

图6是N型DMOS电容器的剖面图。

图7是本发明的第1实施方式中的非易失性存储器元件的电路图。

图8是本发明的第1实施方式中的非易失性存储器元件的剖面图。

图9是C-V特性测定用的N型DMOS电容器、PMOS电容器、NMOS电容器的剖面图。

图10(a)是N型DMOS电容器、(b)是PMOS电容器、(c)是NMOS电容器各自的C-V特性图。

图11是本发明的第2实施方式中的差动单元构成的非易失性半导体存储装置的电路图。

图12是表示本发明的第2实施方式中的差动单元构成的写入“1”动作的电路图。

图13是表示本发明的第2实施方式中的差动单元构成的写入“0”动作的电路图。

图14是表示本发明的第2实施方式中的差动单元构成的读出动作的电路图。

图15是本发明的第3实施方式中的非易失性存储器元件的电路图。

图16是本发明的第3实施方式中的非易失性存储器元件的剖面图。

图17是本发明的第4实施方式中的非易失性存储器元件的电路图。

图18是表示本发明的第5实施方式中的差动单元构成的非易失性半导体存储装置的电路图。

具体实施方式

下面，参照附图，讲述本发明的实施方式。

首先，以3晶体管型的非易失性半导体存储装置为例，讲述作为控制栅极的最适当的结构、作为消去栅极的最适当的结构。

(关于控制栅极的说明)

图4表示3晶体管型的非易失性存储器元件的电路图。在图4中，13是控制栅极(CG)，14是消去栅极(EG)，19是浮动栅极(FG)，15是NMOS的读出晶体管，16是NMOS晶体管的漏极端子，17是NMOS晶体管的源极端子，18是P型硅基板端子，C₁是控制栅极晶体管的沟道电容，C₂是消去栅极晶体管的沟道电容，C₃是读出晶体管的沟道电容。

写入动作时，向控制栅极(CG)13及消去栅极(EG)14施加高偏压，将源极端子16及漏极端子17接地后，在读出在晶体管15中，利用隧道向浮动栅极(FG)19注入电子，进行写入。这时，为了提高电子的注入效率，需要将控制栅极晶体管(容量为C₁)与读出晶体管(容量为C₃)的容量比设计成较大。这样，在具有控制栅极晶体管、消去栅极晶体管、读出晶体管的3晶体管型的非易失性半导体存储装置中，作为控制栅极晶体管，讲述最适当的结构。读出晶体管设为NMOS，但并不局限于NMOS。

首先，写入开始时，根据电荷保存定律，以下的公式成立。

【数学式1】

Q＝C₁·(V_FG-V_CG)+C₂·(V_FG-V_EG)+C₃·V_FG          …(1)

【数学式2】

$V_{\mathrm{FG}}=\frac{(C_1/C_2)V_{\mathrm{CG}}+V_{\mathrm{EG}}}{1+(C_1/C_2)+(C_3/C_2)}---\left(2\right)$

在这里，Q是浮动栅极(FG)19内的电荷，V_CG是控制栅极电压，V_EG是消去栅极电压，V_FG是浮动栅极电位，C₁是控制栅极晶体管的沟道电容，C₂是消去栅极晶体管的沟道电容，C₃是读出晶体管的沟道电容。在公式(1)中，Q＝0时，成为公式(2)。将C₁与C₂的容量比(C₁/C₂)定义为α，C₃与C₂的容量比(C₃/C₂)定义为β。

图5表示写入时(V_CG＝V_EG＝8.5V)的浮动栅极电位V_FG的容量比(α，β)依存性。由图5可知，如果使C₁/C₂(＝α)增大、C₃/C₂(＝β)减小，则V_FG就变大，在读出晶体管15——NMOS的栅极和P型硅基板端子18之间施加的电压变大，消去速度高速化。

控制栅极晶体管，可以考虑PMOS和N型的耗尽型MOS(以下简称为“DMOS”)的两个。

图6表示N型DMOS电容器的剖面图。在这里，20是N型DMOS电容器的栅极端子，21是N型DMOS电容器的N型阱端子(扩散层端子)，22是N型阱区，23是P型硅基板。图6所示的N型DMOS电容器，能够在CMOS工艺中不追加掩膜地制造。

在控制栅极晶体管(容量为C₁)中应用N型DMOS后，由于写入动作时，在空耗状态下动作，所以容量值只能获得氧化膜容量的1/3左右。就是说，控制栅极晶体管(容量为C₁)与读出晶体管(容量为C₃)的容量比变小，传递给浮动栅极电位(V_FG)的电压降低，所以写入速度劣化。另一方面，在控制栅极晶体管(容量为C₁)中应用PMOS后，由于在反转状态下动作，所以可以获得沟道反转容量，取得较大的控制栅极晶体管(容量为C₁)和读出晶体管(容量为C₃)的容量比变小。所以，作为写入时的耦合晶体管，最好在控制栅极晶体管(容量为C₁)中采用PMOS。

(关于消去栅极的说明)

如上所述，如果在控制栅极晶体管(容量为C₁)中采用PMOS，那么向控制栅极(CG)13的浮动栅极(FG)19的耦合效率高。另一方面，讲述了作为消去栅极晶体管(容量为C₂)，NMOS和PMOS中的哪个都行。读出晶体管(容量为C₁)定为NMOS，但并不局限于NMOS。

首先，消去动作时，根据电荷保存定律，以下的公式成立。

【数学式3】

Q＝C₁·(V_FG-V_CG)+C₂·(V_FG-V_EG)+C₃·V_FG      …(3)

【数学式4】

$V_{\mathrm{FG}}=\frac{C_1\·V_{\mathrm{CG}}+C_2\·V_{\mathrm{EQ}}+Q}{C_1+C_2+C_3}---\left(4\right)$

【数学式5】

$V_{\mathrm{FG}}=\frac{V_{\mathrm{EG}}+(Q/C_2)}{1+(C_1/C_2)+(C_3/C_2)}---\left(5\right)$

在这里，C₁是控制栅极晶体管的沟道电容，C₂是消去栅极晶体管的沟道电容，C₃是读出晶体管的沟道电容。

V_CG＝0V时，公式(4)成为公式(5)。由公式(5)可知：α(＝C₁/C₂)及β(＝C₃/C₂)变大后，浮动栅极电位(V_FG)变小，施加给消去栅极晶体管(容量为C₂)的栅极——浮动栅极(FG)19和消去栅极14——N型阱之间的电压变大，消去速度高速化。消去时，例如给消去栅极14施加8.5V，给控制栅极13施加0V。在消去栅极晶体管(容量为C₂)中使用PMOS时，在该偏压条件下，PMOS在反转状态下动作，所以容量值较大。另一方面，在消去栅极晶体管(容量为C₂)中使用NMOS时，在该偏压条件下，N型DMOS在耗尽状态下动作，所以容量值较小。因此，在消去栅极晶体管(容量为C₂)中使用NMOS时，能够加大α及β，所以与使用PMOS时相比，能够减小浮动栅极电位(V_FG)。这样，施加给消去栅极晶体管(容量为C₂)的栅极——浮动栅极(FG)19和消去栅极14——N型阱之间的电压变大，消去速度高速化。这时，在N型DMOS的栅极——浮动栅极(FG)19和源·漏(S/D)扩散层的覆盖区域及沟道区域，利用电子的FN隧道放出进行消去。因此，最好在消去栅极晶体管(容量为C₂)中采用N型DMOS。

如上所述，最好分别在控制栅极晶体管(容量为C₁)中采用PDMOS，在消去栅极晶体管(容量为C₂)中采用N型DMOS。

如图5所示，在写入时的容量比β＝3附近，是α＞8～9，浮动栅极的电压能够设定成很高，写入动作的效率良好。这时，在控制栅极和消去栅极中形成沟道，成为容量比＝栅极的面积比。因此，最好使消去栅极晶体管的栅极面积∶控制栅极晶体管的栅极面积＝1∶2～4。另外，消去栅极晶体管的栅极面积∶控制栅极晶体管的栅极面积＝1∶8～9则更好。作用一个例子，最好使消去栅极晶体管的栅极面积∶读出晶体管的栅极面积∶控制栅极晶体管的栅极面积＝1∶3∶9。另外，消去时，消去栅极为DMOS时，形成空耗层，是容量比≠栅极的面积，消去栅极晶体管的栅极面积∶控制栅极晶体管的栅极面积＝1∶9时，容量比成为1∶27左右，可以有效地获得容量比。

《第1实施方式》

图7表示本发明的第1实施方式中的非易失性存储器元件的电路图，图8表示其剖面图。本发明的非易失性存储器元件，用控制栅极晶体管24为PMOS、读出晶体管26为NMOS、消去栅极晶体管25为N型DMOS的3晶体管构成，将本发明的非易失性存储器元件，称作“PMOS-NMOS-DMOS(PND)单元”。

在图7中，27是控制栅极(CG)，28是消去栅极(EG)，29NMOS晶体管的漏极端子，30是NMOS晶体管的源极端子，31是P型硅基板端子，32是浮动栅极(FG)。在图8中，33及34是N型阱区，35是P型硅基板。PMOS24、NMOS26、N型DMOS25的多晶硅栅极，被电连接，形成非易失性存储器元件的浮动栅极(FG)32。PMOS24的N型阱区34，成为控制栅极(CG)27；N型DMOS25的N型阱区33，成为消去栅极(EG)28。在这里，N型DMOS25，能够在CMOS工艺中不追加掩膜地制造。

写入是在读出晶体管——NMO晶体管26的整个沟道中，进行电子的FN隧道注入，而消去则是在N型DMOS25的栅极——浮动栅极(FG)32和源·漏(S/D)扩散层的覆盖区域及沟道区域，进行电子的FN隧道释放。消去时，在耗尽状态下，使消去栅极晶体管——N型DMOS25动作，使浮动栅极(FG)32和N型DMOS25的N型阱区33之间的容量减小(到蓄积容量的28％左右)，从而能够使施加给浮动栅极(FG)32和N型DMOS25的N型阱区33之间的电压变大，使消去速度比现有技术高速化。

图9表示C-V特性测定用的N型DMOS电容器、PMOS电容器、NMOS电容器的剖面图。在这里，36是N型DMOS电容器的阱端子(扩散层端子)，37是N型DMOS电容器的栅极端子，38是N型阱区，39是PMOS电容器的阱端子(扩散层端子)，40是PMOS电容器的栅极端子，41是N型阱区，42是NMOS电容器的基板端子(扩散层端子)，43是NMOS电容器的栅极端子，44是P型硅基板。

图10表示在110nm的CMOS逻辑工艺中，构成使用3.3V的I/O晶体管制作的PND单元的(a)N型DMOS电容器、(b)PMOS电容器、(c)NMOS电容器的C-V特性的测定结果。PMOS电容器，因为容易由n⁺和p⁺扩散区供给电子和空穴的两者，所以其C-V曲线和N型DMOS电容器的C-V曲线不同。作为对照，N型DMOS电容器只由附近的n+扩散区供给电子。如图10(b)的PMOS电容器的C-V曲线所示，由于随着-5V～+5V的偏置电压的增加，栅电极下的硅表面状态变化成反转状态、耗尽状态、蓄积状态，所以电容器变化为大、小、大。作为对照，图10(a)的DMOS电容器的C-V曲线，由于在相同条件下，硅表面状态变化成耗尽状态、蓄积状态，所以电容器变化为小、大。由图10(a)可知：DMOS电容器的栅极端子37和N型阱端子36之间的电位差为-5V时(耗尽状态)的容量，是蓄积容量的28％左右。在PND单元中利用该特性。

《第2实施方式》

图11表示本发明的第2实施方式中的差动单元构成的非易失性半导体存储装置的电路图。将差动比特单元中的一个称作T(True)比特，将另一个称作B(Bar)比特。在这里，45是T比特的控制栅极晶体管(PMOS晶体管)，46是T比特的消去栅极晶体管(N型DMOS晶体管)，47是T比特的读出晶体管(NMOS晶体管)，48是负荷PMOS晶体管，49是B比特的控制栅极晶体管(PMOS晶体管)，50是B比特的消去栅极晶体管(N型DMOS晶体管)，51是读出晶体管(NMOS晶体管)，52是负荷PMOS晶体管，53是比特线(BL)，54是比特线杆(/BL)，55是读出放大器。

图12是表示本发明的第2实施方式中的差动单元构成的写入“1”动作的电路图。在差动单元构成中的写入“1”动作中，用T比特进行写入动作，用B比特进行消去动作。电源电压的VDD被读出控制信号(/RD)输入，负荷PMOS晶体管48、52断开。

首先，表示T比特的PND单元的写入动作。分别给T比特的PND单元的控制栅极CG(T)及消去栅极EG(T)施加8.5V。这时，由于将控制栅极晶体管45的PMOS和读出晶体管47的NMOS的容量比设计的很大，所以接近8.5V的高电压传递给浮动栅极(FG)，在读出晶体管47——NMOS的沟道中，利用FN隧道，向浮动栅极注入电子，阈值电压变高，形成“1”状态。

接着，表示B比特的PND单元的消去动作。给B比特的PND单元的消去栅极EG(T)施加8.5V，给控制栅极CG(T)施加0V。这时，由于将控制栅极晶体管49的PMOS和消去栅极晶体管50的N型DMOS的容量比设计的很大，所以浮动栅极电位被控制栅极电位的0V拉动，在浮动栅极(FG)内的蓄积电子量的作用下，成为-0.5V左右。因此，在N型DMOS50中，浮动栅极(FG)和N型阱——消去栅极(EG)之间，被施加高电压，被浮动栅极(FG)蓄积的电子，从浮动栅极(FG)向N型DMOS50的N型阱端子——消去栅极EG(B)进行FN隧道放出。

图13是表示本发明的第2实施方式中的差动单元构成的写入“0”动作的电路图。这时，VDD被读出控制信号(/RD)输入，负荷PMOS晶体管48、52断开。偏压条件与写入“0”动作的T比特和B比特相反时相同。

图14是表示本发明的第2实施方式中的差动单元构成的读出动作的电路图。假设向差动PND单元的T比特写入“1”数据，向B比特写入“0”数据。在读出动作时，如图14所示，0V被输入读出控制信号(/RD)，负荷PMOS晶体管48、52断开。另外，分别给T比特的PND单元的控制栅极CG(T)及消去栅极EG(T)施加1.2V及0V。这时，由于T比特的存储器单元成为高阈值电压，所以不接通，比特线(BL)53成为VDD；B比特的存储器单元成为低阈值电压，所以接通，，比特线杆(/BL)54成为0V。BL53和/BL54，被输入读出放大器55，读出放大的信号。

此外，将7～10V的范围作为第1偏压将实质上与LSI的逻辑电路的电源电压相等的电压作为第2偏压(低于第1偏压)时，例如可以在T比特的PND单元中，在写入之际，向控制栅极CG(T)及消去栅极EG(T)，施加第1偏压；在消去之际，向控制栅极CG(T)，施加第2偏压。

《第3实施方式》

图15表示本发明的第3实施方式中的非易失性存储器元件的电路图。在这里，89是程序栅极晶体管(PMOS晶体管)，90是控制栅极晶体管(PMOS晶体管)，91是消去栅极晶体管(PMOS晶体管)，92是读出晶体管(NMOS晶体管)，93是程序栅极(PG)，94是控制栅极(CG)，95是消去栅极(EG)，96是NMOS晶体管的漏极端子，97是NMOS晶体管的源极端子，98是P型硅基板端子，99是浮动栅极(FG)。

图16表示本发明的第3实施方式中的非易失性存储器元件的剖面图。在这里，100、101及102是N型阱区，103是P型硅基板。对3晶体管型的非易失性存储器元件而言，用将程序栅极作为另一个控制栅极附加的4晶体管，构成非易失性存储器元件。

写入动作，给程序栅极(PG)93、控制栅极(CG)94、消去栅极(EG)95施加高偏压，在读出晶体管92的NMOS中，利用FN隧道，向浮动栅极(FG)99注入电子。消去动作，给程序栅极(PG)93及控制栅极(CG)94施加0V，给消去栅极(EG)95施加高偏压，在消去栅极晶体管91中，利用FN隧道，由浮动栅极(FG)99向消去栅极(EG)95释放电子。读出动作，给程序栅极(PG)93、消去栅极(EG)95施加0V，给控制栅极(CG)94施加通常电压，根据读出晶体管92是否导通的情况进行。

采用图15的结构后，电荷0状态的阈值电压，用在和读出晶体管92的容量比不高于程序栅极晶体管89的状态下设定的控制栅极晶体管决定，与写入、消去对应的电位，可以用程序栅极晶体管89和消去栅极晶体管91的容量调整，能够在进行高速消去、写入的同时，和速度调整不同地决定电荷0的状态(可靠性劣化后的极端状态)的阈值电压。

《第4实施方式》

图17表示本发明的第4实施方式中的非易失性存储器元件的电路图。在这里，104是程序栅极晶体管(PMOS晶体管)，105是控制栅极晶体管(PMOS晶体管)，106是消去栅极晶体管(NMOS晶体管)，107是读出晶体管(NMOS晶体管)，108是程序栅极(PG)，109是控制栅极(CG)，110是消去栅极(EG)，111是NMOS晶体管的漏极端子，112是NMOS晶体管的源极端子，113是P型硅基板端子，114是浮动栅极(FG)。在写入时，使用沟道电容的耦合；在消去时，使用耗尽电容的耦合，从而能够使写入、消去速度高速化。

此外，分别将第1、第2及第3偏压定为V1、V2及V3，使V1＞V2而且V3＞V2时，可以在写入动作之际，向程序栅极(PG)108及控制栅极(CG)109施加V1；在读出动作之际，向控制栅极(CG)109施加V2；在消去动作之际，向消去栅极(EG)110施加V3。

《第5实施方式》

图18表示本发明的第5实施方式中的差动单元构成的非易失性半导体存储装置。将差动比特单元，将图17所示的第4实施方式，做成差动单元结构。在这里，115是T比特的程序栅极晶体管(PMOS晶体管)，116是T比特的控制栅极晶体管(PMOS晶体管)，117是T比特的消去栅极晶体管(N型DMOS晶体管)，118是T比特的读出晶体管(NMOS晶体管)，119及124是负荷PMOS晶体管，120是B比特的程序栅极晶体管(PMOS晶体管)，121是B比特的控制栅极晶体管(PMOS晶体管)，122是B比特的消去栅极晶体管(N型DMOS晶体管)，123是B比特的读出晶体管(NMOS晶体管)，125是比特线(BL)，126是比特线杆(/BL)，127是读出放大器。

采用本发明的第5实施方式后，将本发明的第4实施方式中的非易失性存储单元，作为差动单元结构，从而能够和速度调整不同地决定维持差动单元的高可靠性的电荷0的阈值电压，能够实现发挥差动放大单元的优点的数据保持特性优异的非易失性半导体存储装置。

此外，上述各实施方式的非易失性半导体存储装置，用和形成LSI的输出输入电路的MOS晶体管相同的工艺制造的MOS晶体管构成，从而能够实现廉价的非易失性半导体存储装置。具体的说，使构成非易失性存储单元的各MOS晶体管的栅极氧化膜厚，成为和形成LSI的输出输入电路的MOS晶体管的栅极氧化膜厚实质上相等的膜厚，例如7～8nm。

本发明涉及的非易失性半导体存储装置，是可以混载到尖端标准CMOS工艺的LSI中的低成本的非易失性半导体存储装置，在电路修理及保密数据等的信息安装中，大有用处。

Claims (31)

1、一种非易失性半导体存储装置，在浮动栅极中蓄积电荷来存储数据，

具有共有浮动栅极的多个MOS晶体管，其中用写入用的MOS晶体管，在写入时，使用沟道电容的耦合；用消去用的MOS晶体管，在消去时，使用耗尽电容的耦合。

2、如权利要求1所述的非易失性半导体存储装置，其特征在于：在所述写入的耦合中使用PMOS，在所述消去的耦合中使用N型的耗尽型MOS。

3、如权利要求1所述的非易失性半导体存储装置，其特征在于：读出晶体管是NMOS。

4、如权利要求1所述的非易失性半导体存储装置，其特征在于：形成在P型硅基板和N型阱区上。

5、如权利要求1所述的非易失性半导体存储装置，其特征在于：

写入时，向PMOS的控制栅极及耗尽型MOS的消去栅极施加高偏压，从而在NMOS的读出晶体管中，用电子的FN隧道注入进行写入动作；

消去时，向所述PMOS的控制栅极施加低偏压，从而在所述耗尽型MOS中，用电子的FN隧道放出进行消去动作。

6、一种非易失性半导体存储装置，将权利要求1所述的非易失性半导体存储装置，做成差动单元结构，使第1比特单元和第2比特单元各自的读出用MOS晶体管的漏极，与差动放大器的输入连接。

7、如权利要求1所述的非易失性半导体存储装置，其特征在于：用和形成LSI的输出输入电路的MOS晶体管相同的工艺制造的MOS晶体管构成。

8、一种非易失性半导体存储装置，在浮动栅极中蓄积电荷来存储数据，

具有共有浮动栅极的多个MOS晶体管，其中第1控制栅极只在写入和读出时施加高偏压，而第2控制栅极只在写入时施加高偏压。

9、如权利要求8所述的非易失性半导体存储装置，其特征在于：在写入时，使用沟道电容的耦合；在消去时，使用耗尽电容的耦合。

10、如权利要求8所述的非易失性半导体存储装置，其特征在于：读出晶体管是NMOS。

11、如权利要求8所述的非易失性半导体存储装置，其特征在于：形成在P型硅基板和N型阱区中。

12、如权利要求8所述的非易失性半导体存储装置，其特征在于：具有4晶体管型的比特单元，该4晶体管型的比特单元中，分别用PMOS构成所述第1控制栅极、用PMOS构成所述第2控制栅极、用N型的耗尽型MOS构成消去栅极、用NMOS构成读出用的晶体管。

13、一种非易失性半导体存储装置，将权利要求8所述的非易失性半导体存储装置，做成差动单元结构，使第1比特单元和第2比特单元各自的读出用MOS晶体管的漏极，与差动放大器的输入连接。

14、如权利要求8所述的非易失性半导体存储装置，其特征在于：

用和形成LSI的输出输入电路的MOS晶体管相同的工艺制造的MOS晶体管构成。

15、一种非易失性半导体存储装置，在浮动栅极中蓄积电荷、来存储数据，具有共有浮动栅极的多个MOS晶体管，

所述多个MOS晶体管，包含：

第1MOS晶体管，该MOS晶体管形成在N型阱区，而且源极或漏极由P型的扩散层形成；

第2MOS晶体管，该MOS晶体管形成在N型阱区，而且源极或漏极由N型的扩散层形成。

16、如权利要求15所述的非易失性半导体存储装置，其特征在于：所述第2MOS晶体管，是耗尽型MOS晶体管。

17、如权利要求16所述的非易失性半导体存储装置，其特征在于：所述第2MOS晶体管与所述第1MOS晶体管的栅极的面积比，实质上是1∶9。

18、如权利要求15所述的非易失性半导体存储装置，其特征在于：还具有共有所述浮动栅极的第3MOS晶体管，根据所述第3MOS晶体管的电流值，进行数据的读出动作。

19、如权利要求18所述的非易失性半导体存储装置，其特征在于：所述第2MOS晶体管与所述第3MOS晶体管的栅极的面积比，实质上是1∶2～4。

20、如权利要求18所述的非易失性半导体存储装置，其特征在于：所述第3MOS晶体管与所述第1MOS晶体管的栅极的面积比，实质上是1∶2～4。

21、如权利要求18所述的非易失性半导体存储装置，其特征在于：所述第2MOS晶体管与所述第3MOS晶体管与所述第1MOS晶体管的栅极的面积比，实质上是1∶3∶9。

22、一种非易失性半导体存储装置，将权利要求18所述的非易失性半导体存储装置，做成差动单元结构，使第1比特单元和第2比特单元各自的所述第3MOS晶体管的漏极，与差动放大器的输入连接。

23、如权利要求18所述的非易失性半导体存储装置，其特征在于：所述第1、第2及第3MOS晶体管的栅极氧化膜厚度，实质上与形成LSI的输出输入电路的MOS晶体管的栅极氧化膜厚度相等。

24、如权利要求18所述的非易失性半导体存储装置，其特征在于：所述第1、第2及第3MOS晶体管的栅极氧化膜厚度，是7～8nm。

25、如权利要求15所述的非易失性半导体存储装置，其特征在于：

在写入之际，向所述第1MOS晶体管的P型的源极或漏极和所述第2MOS晶体管的N型的源极或漏极，施加第1偏压；

在消去之际，向所述第1MOS晶体管的P型的源极或漏极，施加第2偏压；

所述第1偏压高于所述第2偏压。

26、如权利要求25所述的非易失性半导体存储装置，其特征在于：所述第1偏压是7～10V的范围。

27、如权利要求25所述的非易失性半导体存储装置，其特征在于：所述第2偏压，实质上与LSI的逻辑电路的电源电压相等。

28、一种非易失性半导体存储装置，在浮动栅极中蓄积电荷来存储数据，具有共有浮动栅极的多个MOS晶体管，

所述多个MOS晶体管，包含：

第1MOS晶体管，该MOS晶体管形成在N型阱区，而且源极或漏极由P型的扩散层形成；

第2MOS晶体管，该MOS晶体管形成在N型阱区，而且源极或漏极由P型的扩散层形成；

第3MOS晶体管，该MOS晶体管形成在N型阱区，而且源极或漏极由N型的扩散层形成；

第4MOS晶体管，该晶体管用NMOS构成。

29、如权利要求28所述的非易失性半导体存储装置，其特征在于：

在写入动作之际，向所述第1及第2MOS晶体管的N型阱区，施加第1偏压；

在读出动作之际，向所述第2MOS晶体管的N型阱区，施加第2偏压；

在消去动作之际，向所述第3MOS晶体管的N型阱区，施加第3偏压；

所述第1及第3偏压，高于所述第2偏压。

30、一种非易失性半导体存储装置，将权利要求28所述的非易失性半导体存储装置，做成差动单元结构，使第1比特单元和第2比特单元各自的所述第4MOS晶体管的漏极，与差动放大器的输入连接。

31、如权利要求28所述的非易失性半导体存储装置，其特征在于：所述第1、第2、第3及第4MOS晶体管的栅极氧化膜厚度，实质上与形成LSI的输出输入电路的MOS晶体管的栅极氧化膜厚度相等。

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