CN111033729A - 用于在三维存储器件中形成阶梯的方法和结构 - Google Patents

用于在三维存储器件中形成阶梯的方法和结构 Download PDF

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Abstract

公开了一种三维(3D)存储器件及其制造方法的实施例。在示例中，一种3D存储器件包括具有多个阶梯的存储堆叠体。每个阶梯可以包括交织的一个或多个导体层以及一个或多个电介质层。所述阶梯中的每个包括所述导体层的在所述阶梯的顶表面上的一个导体层，所述一个导体层具有：(i)与电介质层之一接触的底部部分，以及(ii)通过存储堆叠体暴露并且与所述底部部分接触的顶部部分。所述顶部部分的横向尺寸可以小于底部部分的横向尺寸。所述顶部部分的可以横向远离所述存储堆叠体的端部超出所述底部部分一距离。

Description

用于在三维存储器件中形成阶梯的方法和结构
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改善工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有更具挑战性且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列以及***器件，所述***器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。
发明内容
本文公开了3D存储器件及其制造方法的实施例。
在一个示例中，一种3D存储器件包括具有多个阶梯的存储堆叠体。每个阶梯可以包括交织的一个或多个导体层以及一个或多个电介质层。所述阶梯中的每个包括所述导体层的在所述阶梯的顶表面上的一个导体层，所述一个导体层具有：(i)与所述电介质层之一接触的底部部分；以及(ii)通过所述存储堆叠体暴露并且与所述底部部分接触的顶部部分。所述顶部部分的横向尺寸可以小于所述底部部分的横向尺寸。所述顶部部分的可以横向远离所述存储堆叠体的端部超出所述底部部分一距离。
在另一示例中，一种3D存储器件包括具有多个阶梯的存储堆叠体。每个阶梯可以包括交织的一个或多个导体层以及一个或多个电介质层。所述阶梯中的每个可以包括所述导体层的在所述阶梯的顶表面上的一个导体层。所述一个导体层可以包括：(i)与所述电介质层之一接触的底部部分；以及(ii)通过所述存储堆叠体暴露并且与所述底部部分接触的顶部部分。所述顶部部分的可以横向远离所述存储堆叠体的端部超出所述底部部分大约0.1nm到大约20nm范围中的一距离。
在又一示例中，一种用于形成3D存储器件的方法包括以下操作。首先，可以形成电介质堆叠体以具有交织的多个牺牲层和多个电介质层。可以在电介质堆叠体中形成阶梯。所述阶梯可以包括所述多个牺牲层中的一个或多个牺牲层以及所述多个电介质层中的一个或多个电介质层。所述阶梯可以暴露所述牺牲层的在顶表面上的一个牺牲层以及侧表面上的所述一个或多个牺牲层。可以形成绝缘部分以覆盖所述阶梯的侧表面，从而覆盖所述一个或多个牺牲层。可以形成牺牲部分以覆盖所述阶梯的所述顶表面，所述牺牲部分与所述一个牺牲层接触。可以利用一个或多个导体层替换所述一个或多个牺牲层以及所述牺牲部分。
附图说明
附图被并入本文并且形成说明书的一部分，例示了本公开的实施例并且与说明书一起进一步用以解释本公开的原理，并且使相关领域的技术人员能够做出和使用本公开。
图1示出了具有多个阶梯的3D存储器件的示意图。
图2示出了用于在3D存储器件中形成阶梯的方法。
图3示出了根据一些实施例用于在3D存储器件中形成阶梯的示范性方法。
图4示出了根据一些实施例用于在3D存储器件中形成阶梯的示范性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料来制成衬底。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以横向、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器串”是指在横向取向的衬底上串联连接的存储单元晶体管形成的垂直取向串，使得存储单元晶体管的串相对于所述衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
如本文所使用的，术语“阶梯”、“台阶”和“层级”可以互换使用。如本文所使用的，阶梯结构是指包括至少两个水平表面和至少两个垂直表面的一组表面，使得每个水平表面连接到从水平表面的第一边缘向上延伸的第一垂直表面，并且连接到从水平表面的第二边缘向下延伸的第二垂直表面。“阶梯结构”是指具有多个垂直延伸的阶梯的结构。
随着对更高存储容量的需求连续增大，阶梯结构已经被引入3D存储器件中。一种其中垂直和横向地分布了存储单元的3D存储器件沿垂直方向可以具有期望数量(例如，32、64和96个)的阶梯/层级。3D存储器件常常可以通过首先形成具有多个阶梯的阶梯结构来形成，每个阶梯具有一个或多个牺牲/电介质层。然后利用导体层替换牺牲层，在导体层上形成接触部以将导体层导电连接到***电路。由于3D存储器件不断垂直增大尺寸(例如，具有96层级或更多)，所以使用更薄的牺牲/电介质层对。更薄的牺牲层可以导致更薄的导体层。
更薄的导体层可能难以在形成接触部期间充当蚀刻停止层，接触部常常是通过对阶梯结构所在的绝缘结构进行构图以形成在绝缘结构中延伸并暴露导体层的开口而形成的。作为改进措施，加厚了与接触部进行接触的导体层。一种方式是在利用导体层替换牺牲层之前，在牺牲层上使用例如原子层沉积(ALD)沉积例如氮化硅膜的牺牲膜，以加厚牺牲层。作为ALD的结果，牺牲膜还可以覆盖阶梯的侧表面，并且常常执行回蚀工艺以去除牺牲膜的在侧表面上的多余部分，防止在随后的栅极替换工艺中在侧表面上形成不期望的导体部分并引起短路。然而，回蚀工艺有时还去除了牺牲层的在侧表面上暴露的部分，减小了牺牲层的总面积。这可能引起导体层的总面积减少和3D存储器件的电阻增大。因此，需要改进阶梯结构的制造。
根据本公开的各实施例提供了一种具有存储堆叠体的3D存储器件。所述存储堆叠体包括形成阶梯结构的多个阶梯。每个阶梯具有设置在顶表面上并与接触部接触的导体层。相应阶梯的顶表面上的导体层能够具有足够的厚度，以充当用于形成接触部的蚀刻停止层，而阶梯中的其他导体层的总面积保持不变(例如，不受制造过程影响/减小)。由于阶梯的顶表面上的导体层加厚，导体层的电阻可以增大很少或没有增大。
具体而言，在利用导体层替换牺牲层之前，可以形成具有多个阶梯的堆叠体结构。每个阶梯可以具有在相应顶表面上设置的相应牺牲层。可以(例如，使用ALD)沉积并回蚀绝缘层以形成覆盖阶梯的侧表面的绝缘部分。绝缘部分可以覆盖阶梯的侧表面上的导体层，从而防止导体层在随后的制造操作中被蚀刻/损坏。绝缘层可以包括可以由沉积形成的任何适当绝缘材料，例如氧化硅和/或高介电常数(高k)电介质材料。然后可以沉积并回蚀牺牲膜以形成覆盖所述顶表面并与所述牺牲层的暴露部分接触的部分。然后可以利用多个导体层在同一工艺(例如，栅极替换工艺)中替换牺牲层和牺牲膜的部分。牺牲层的长度/宽度可以保持不变。因此，阶梯的顶表面上的导体层可以均具有更大的厚度，以充当用于形成导体层的蚀刻停止层。
在根据本公开的3D存储器件中，每个阶梯的顶表面上的导体层可以包括顶部部分和底部部分。底部部分可以与下方的电介质层接触，而顶部部分可以在所述底部部分上方并与接触部接触。顶部部分的远离存储堆叠体的端部可以超出底部部分一距离，该距离基于覆盖侧表面的相应绝缘部分的厚度来确定。绝缘部分可以被顶部部分覆盖。所述距离(即，绝缘部分的厚度)可以在大约0.1nm到大约20nm的范围内。在一些实施例中，所述距离在大约1nm到大约10nm之间。
图1示出了在衬底102上方具有存储堆叠体112的3D存储器件100。存储堆叠体112可以包括交织的多个导体层106和多个电介质层108以及在存储堆叠体112中延伸到衬底102中的多个3D存储器串110。3D存储器件100还可以包括存储堆叠体112设置于其中的绝缘结构116，以及在绝缘结构116中延伸并与相应的导体层106接触的多个接触部114。要指出的是，在图1-3中增加了x-、y-和z-轴以进一步示出结构/器件中的部件的空间关系。例如，衬底102包括在x-和y-轴(横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所用的，在衬底被定位在y-轴上的半导体器件的最低平面中时，在z-轴(垂直方向或厚度方向)上相对于半导体器件的衬底(例如，衬底102)确定半导体器件(例如，3D存储器件100)的一个部件(例如，层或器件)是否在另一部件(例如，层或器件)的“上”、“上方”或“下方”。在整个本公开中应用相同的表示法来描述空间关系。
在一些实施例中，衬底102包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他适当材料。在一些实施例中，绝缘结构116包括氧化硅。在一些实施例中，接触部114包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。
存储堆叠体112可以包括形成阶梯结构的多个阶梯104。存储堆叠体112可以包括在x-和y-轴上延伸并且交织的多个导体层106和多个电介质层108，以形成沿z-轴/垂直方向堆叠的多个导体/电介质对。存储堆叠体112中交织的导体层106和电介质层108可以沿垂直方向交替。换言之，除了存储堆叠体112的顶部或底部处的之外，每个导体层106可以邻接两侧上的两个电介质层108，并且每个电介质层108可以邻接两侧上的两个导体层106。导体层106可以均具有相同的厚度或不同的厚度。类似地，电介质层108可以均具有相同的厚度或不同的厚度。导体层106可以包括导体材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任意组合。电介质层108可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。
3D存储器串110和导体层106相交可以形成存储堆叠体112中的存储单元阵列。在一些实施例中，每个3D存储器串110都是“电荷捕获”型NAND存储器串，其包括半导体沟道和存储膜。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D存储器串110可以具有圆柱形状(例如，柱形)。根据一些实施例，以半导体沟道、存储膜的隧穿层，存储层和阻挡层的顺序从中心向柱的外表面的方向进行布置。隧穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任意组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一示例中，阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D存储器串110还包括多个控制栅极(每个都是字线的一部分)。存储堆叠体112中的每个导体层106能够充当用于3D存储器串110的每个存储器单元的控制栅极。在一些实施例中，每个3D存储器串110包括在垂直方向上的相应端部处的两个插塞。一个插塞在3D存储器串110的下端处并与半导体沟道接触，可以包括半导体材料，例如从衬底102外延生长的单晶硅。插塞可以充当由3D存储器串110的源极选择栅极控制的沟道。如本文所用的，在衬底102被定位在3D存储器件100的最下平面时，部件(例如，3D存储器串110)的“上端”是在z-轴上更远离衬底102的端部，部件(例如，3D存储器串110)的“下端”是在z-轴上更接近衬底102的端部。另一插塞可以包括半导体材料(例如，多晶硅)。通过在制造过程期间覆盖3D存储器串110的上端，其他插塞可以充当蚀刻停止层，以防止蚀刻3D存储器串110中填充的电介质，例如氧化硅和氮化硅。在一些实施例中，其他插塞充当3D存储器串110的漏极。
如图1所示，每个阶梯104可以包括沿垂直方向堆叠的一个或多个导体/电介质对。在一些实施例中，每个阶梯104包括设置于相应顶表面上以与相应接触部114接触的导体层106，接触部114导电连接到存储堆叠体112的***电路(未示出)。
图2A和2B示出了使用现有操作形成阶梯结构中的阶梯的部分制造过程220。图2B是图2A的继续。具体而言，图2A和2B示出了在栅极替换工艺之前，加厚每个阶梯顶表面上的牺牲层的工艺。如制造过程200的步骤(I)中所示，可以形成具有多个阶梯的阶梯结构202。为了便于说明，可以将衬底从图2A和图2B中省略，并且示出了两个连续的阶梯202-1和202-2以代表阶梯结构202中的阶梯。阶梯结构202包括沿垂直方向堆叠的交织的多个电介质层204和多个牺牲层206。牺牲层206可以包括与电介质层204的材料不同的适当材料并且可以在随后的栅极替换操作中利用导体层替换。例如，牺牲层206包括氮化硅，而电介质层204包括氧化硅。阶梯202-1和202-2中的每个包括牺牲/电介质对的一个或多个对。阶梯202-1和202-2均包括沿垂直方向延伸并暴露相应阶梯中的牺牲层206的侧表面208。
如在制造过程200的步骤(I)和(II)中所示，垂直蚀刻阶梯结构202以暴露在每个阶梯，例如202-1和202-2的顶表面上的牺牲层206。在步骤(III)中，沉积牺牲膜210以至少覆盖阶梯，例如202-1和202-2的顶表面，并将每个阶梯顶表面上的牺牲材料的总厚度，例如牺牲层206的厚度和牺牲膜210的厚度的总和，增大到期望的值/范围。牺牲膜210可以通过ALD形成并且可以包括例如氮化硅。在步骤(III)中，为去除阶梯，例如202-1和202-2的侧表面208上的牺牲膜210的任何部分，执行凹陷蚀刻。凹陷蚀刻还可以去除每个阶梯，例如202-1和202-2的顶表面上的牺牲材料的一部分，使得顶表面上牺牲材料的最终厚度是栅极替换工艺所期望的。阶梯，例如202-1和202-2顶表面上随后形成的导体层还可以具有足够大厚度，以为随后形成接触部充当蚀刻停止层。
然而，如步骤(IV)中所示，除了去除了侧表面208上的牺牲膜210的部分之外，凹陷蚀刻还可能不期望地去除了阶梯，例如202-1和202-2的侧表面208上暴露的每个牺牲层206的一部分。然后牺牲层206沿x轴具有减小的长度/宽度，导致通过栅极替换工艺形成的存储堆叠体中的导体层沿x轴具有减小的长度/宽度。该部分可以沿x轴大约为20nm到大约50nm，例如大约30nm。在随后的操作中，在利用导体层替换牺牲层206之后，形成绝缘结构以填满通过去除牺牲层206形成的空间，使得通过去除牺牲层206的部分而导致的填充有绝缘结构的横向距离/空间为大约20nm到大约50nm，例如大约30nm。导体层的电阻可能不合期望地被增大。
本公开的实施例提供了3D存储器件中阶梯的结构和制造方法，所述3D存储器件包括衬底、具有阶梯结构、多个存储器串的存储堆叠体以及存储堆叠体设置于其中的绝缘结构。所述3D存储器件的总体结构可以类似于3D存储器件100。所述存储堆叠体/阶梯结构可以包括沿z轴堆叠、类似于阶梯104的多个阶梯。然而，形成本公开中的阶梯的结构和制造方法可以与现有技术的那些不同并在图3A-图3C中详细描述。在本公开中，示出了两个连续的阶梯以代表3D存储器件中的多个阶梯，例如全部阶梯的制造和结构。为例示简单起见，本公开的实施例强调阶梯的形成，例如，加厚与接触部接触的导体层而不减小导体层的长度/宽度，并且从图3A-图3C的描述中省略了其他部分。
图3A-图3C示出了根据一些实施例用于形成存储堆叠体中的多个阶梯的示范性制造方法300。图3B是图3A的继续，图3C是图3B的继续。在存储堆叠体中，导体层沿x轴的长度/宽度保持不变(或牺牲层的长度/宽度不受制造工艺的影响)。图4示出了根据一些实施例的方法300的流程图400。要理解的是，方法300中所示的操作不是穷举性的，且也可以在例示的任何操作之前、之后或之间执行其他操作。此外，可以同时，或以与图3和4所示不同的次序执行操作中的一些。
参考图4，方法300开始于操作402，其中形成具有多个阶梯的堆叠体结构，每个阶梯暴露相应顶表面上的电介质层和相应侧表面上的一个或多个牺牲层。图3A示出了对应结构。
如图3A的步骤(I)中所示，可以在衬底(未示出)上形成具有多个阶梯，例如302-1和302-2的阶梯结构302。阶梯结构302可以包括沿垂直方向交替堆叠的多个电介质层304和多个牺牲层306。每个牺牲层306和下方电介质层304可以形成牺牲/电介质对。在一些实施例中，每个阶梯，例如302-1和302-2包括一个或多个牺牲/电介质对。也就是说，每个阶梯可以包括沿垂直方向交替布置的一个或多个牺牲层306和一个或多个电介质层304。在一些实施例中，每个阶梯包括超过一个牺牲/电介质对。牺牲层306和电介质层304可以包括不同的材料，并且因此可以例如在栅极替换工艺中选择性地被蚀刻。
可以通过在相应的堆叠体结构上方使用蚀刻掩模，例如，图案化PR层，反复蚀刻具有多个交织的初始电介质层和初始牺牲层的堆叠体结构来形成阶梯结构302。每个初始牺牲层和下方的初始电介质层可以被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层级/阶梯。在形成阶梯结构302期间，PR层被修整(例如，从材料堆叠体的边界，常常从所有方向增量地向内蚀刻)并用作蚀刻掩模，以蚀刻堆叠体结构的暴露部分。被修整PR的量可以直接与阶梯的尺寸相关(例如，决定性的)。可以使用适当的蚀刻，例如各向同性蚀刻工艺，例如湿法蚀刻，来获得PR层的修整。可以连续形成并修整一个或多个PR层，以用于形成阶梯结构302。在PR层的修整之后，可以使用适当的蚀刻剂蚀刻每个电介质对，以去除初始牺牲层和下方初始电介质层两者的一部分。被蚀刻的初始牺牲层和初始电介质层可以分别形成牺牲层306和电介质层304，它们形成堆叠体结构中的阶梯。然后可以去除PR层。
如步骤(I)中所示，蚀刻阶梯结构302以暴露每个阶梯，例如302-1和302-2的顶表面上的电介质层304。每个阶梯可以包括侧表面308，其暴露相应阶梯中的一个或多个牺牲层306。在一些实施例中，侧表面308还暴露一个或多个电介质层304，包括相应阶梯的顶表面上的电介质层304。
重新参考图4，在形成阶梯结构之后，方法300前进到操作404，其中形成绝缘层以至少覆盖每个阶梯的侧表面。图3A示出了对应结构。
如图3A的步骤(II)中所示，可以形成绝缘层312以至少覆盖阶梯结构302的阶梯，例如302-1和302-2的侧表面308。绝缘层312可以至少覆盖阶梯，例如302-1和302-2的侧表面308上暴露的牺牲层306。在一些实施例中，绝缘层312还(例如，部分或完全)覆盖阶梯，例如302-1和302-2的顶表面并且与顶表面上的电介质层304接触。为便于描述，绝缘层312可以包括均沉积于相应阶梯(例如，302-1/302-2)的顶表面上的多个第一部分312-1，以及均沉积于相应阶梯(例如，302-1/302-2)的侧表面上的多个第二部分312-2。绝缘层312可以使用诸如ALD的适当沉积工艺来形成，并且可以包括可以使用ALD形成的电介质材料。绝缘层312可以包括与电介质层304相同的材料或包括与电介质层304不同的材料。绝缘层312可以包括与电介质层304的材料相同或不同的材料。在一些实施例中，绝缘层312包括与牺牲膜310的材料不同的电介质材料，使得牺牲膜310的蚀刻可以被绝缘层312阻挡以防止回蚀牺牲层306，牺牲层306具有与牺牲膜310(在随后的步骤中示出)相同的材料。例如，与牺牲膜310的材料相比，绝缘层312的电介质材料可以具有足够高的蚀刻选择性，以防止在蚀刻牺牲膜310同时去除绝缘层312。在一些实施例中，绝缘层312包括氧化硅和/或高k电介质材料，例如氧化铝(Al2O3)、氧化铪(HfO2)和/或氧化钽(Ta2O5)。在一些实施例中，绝缘层312包括氧化硅。绝缘层312可以足够厚以防止牺牲层306在随后的操作中被蚀刻。在一些实施例中，还使用诸如化学气相沉积(CVD)和/或物理气相沉积(PVD)的其他适当沉积方法来形成绝缘层312。
重新参考图4，在形成绝缘层之后，方法300前进到操作406，其中阶梯顶表面上的绝缘层的第一部分和电介质层被去除，以(i)在保留绝缘层的在阶梯的侧表面上的第二部分，并(ii)暴露阶梯的顶表面上的牺牲层。
图3B示出了对应结构。
如图3B的步骤(III)所示，可以去除每个阶梯，例如302-1和302-2的顶表面上的绝缘层312的第一部分312-1和电介质层304。绝缘层312的第二部分312-2可以保留在阶梯的侧表面308上。在每个阶梯，例如302-1和302-2的顶表面上可以暴露牺牲层306(例如，去除了上方相应的电介质层304)。绝缘层312的第二部分312-2沿x轴的厚度D可以在大约0.1nm到大约20nm的范围内，例如，0.1nm到20nm。在一些实施例中，第二部分312-2的厚度可以在大约1nm到大约10nm的范围内，例如1nm到10nm(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm，由这些值中的任一个作为下限约束的任何范围，或由这些值中的任两个限定的任何范围)。在一些实施例中，绝缘层312的第二部分312-2的厚度D小于在图2B的步骤(IV)中被回蚀的牺牲层206的部分的厚度。采用各向异性蚀刻工艺，例如干法蚀刻来去除绝缘层312的第一部分312-1和电介质层304。任选地，可以采用各向同性蚀刻工艺，例如，湿法蚀刻来将第二部分312-2的厚度修整到所期望的范围中。
重新参考图4，在去除绝缘层的第一部分和电介质层之后，方法300前进到操作408，其中形成牺牲膜以至少覆盖每个阶梯的顶表面。图3B示出了对应结构。
如图3B的步骤(IV)中所示，可以形成牺牲膜310以至少覆盖每个阶梯，例如302-1和302-2的顶表面。牺牲膜310可以与阶梯，例如302-1和302-2的顶表面上的牺牲层306接触。在一些实施例中，牺牲膜310还(例如，部分或完全)覆盖阶梯，例如302-1和302-2的侧表面308。牺牲膜310可以包括与牺牲层306的材料相同的材料，并且可以具有所期望的厚度，该厚度允许在每个阶梯的顶表面上随后形成足够厚的导体层。在一些实施例中，使用诸如ALD的适当沉积工艺来沉积牺牲膜310。在一些实施例中，还使用诸如CVD和/或PVD的其他适当沉积方法以形成牺牲膜310。
重新参考图4，在形成牺牲膜之后，方法300前进到操作410，其中去除牺牲膜的在阶梯的侧表面上的第一部分，以(i)保留牺牲膜的在阶梯的顶表面上的第二部分；并(ii)暴露绝缘层的在阶梯的侧表面上的第二部分。图3C示出了对应结构。
如图3C的步骤(V)中所示，可以去除牺牲膜310的在阶梯，例如302-1和302-2的侧表面308上的第一部分，并且可以暴露绝缘层312的第二部分312-2。可以执行各向同性蚀刻工艺，例如湿法蚀刻，以去除牺牲膜310的第一部分。牺牲膜310的在阶梯，例如302-1和302-2的顶表面上的剩余部分可以形成牺牲膜310的第二部分310-2。牺牲膜310的每个第二部分310-2可以与相应阶梯的顶表面上的相应牺牲层306接触。
如步骤(V)中所示，第二部分310-2可以在每个阶梯，例如302-1和302-2的顶表面上的相应牺牲层306的上方并与其接触。第二部分310-2的远离阶梯结构302的端部可以沿x轴超出牺牲层306一距离，该距离由绝缘层312的第二部分312-2的厚度来确定。在一些实施例中，一个阶梯，例如302-2中的牺牲膜310的第二部分310-2的顶表面高于在其上方的阶梯，例如302-1的底表面。在一些实施例中，相应阶梯，例如302-1或302-2的底表面是该阶梯底部处的电介质层304的底表面。
在形成牺牲膜310的第二部分310-2之后，方法300前进到操作412，其中利用多个导体层替换牺牲层和牺牲膜的第二部分。图3C示出了对应结构。
如图3C的步骤(VI)中所示，在栅极替换工艺中可以利用多个导体层320替换牺牲层306和牺牲膜310的第二部分310-2。在每个阶梯，例如302-1和302-2中，顶表面上的导体层320包括顶部部分320-1和底部部分320-2。顶部部分320-1可以通过利用导体材料替换牺牲膜的第二部分310-2来形成，而底部部分320-2可以通过利用导体材料替换牺牲层306来形成。导体层320的顶部部分320-1可以具有类似于牺牲膜310的相应第二部分310-2的形状。在一些实施例中，顶部部分320-1的远离阶梯结构302的端部可以沿x轴超出底部部分320-2由绝缘层312的第二部分312-2的厚度确定的距离。导体层320的顶部部分320-1可以通过阶梯结构302暴露(例如，未被在相应阶梯上方的阶梯覆盖)并且覆盖绝缘层312的相应第二部分312-2，例如，覆盖顶表面上的导体层320的底部部分320-2和相应阶梯中的任何其他导体层320，绝缘层312的相应第二部分312-2可以覆盖相应阶梯的侧表面。导体层320可以与在阶梯结构302中延伸的存储器串(在图3中被省略的结构和制造过程)相交并形成存储单元阵列。阶梯结构302可以形成存储堆叠体。
在一些实施例中，可以通过使用各向同性蚀刻工艺，例如湿法蚀刻来去除牺牲膜310的第二部分310-2和牺牲层306，以形成阶梯结构302中的多个横向凹陷，从而形成导体层320。可以沉积导体材料，例如W、Co、Al、Cu、掺杂硅和/或硅化物，以填满横向凹陷，形成导体层320。可以使用任何适当沉积方法，例如CVD、PVD、ALD或其组合来沉积导体材料。
在一些实施例中，在形成导体层320之后，形成绝缘结构318以围绕阶梯结构302，使得阶梯结构302在绝缘结构318中。绝缘结构318可以与阶梯的侧表面308(或绝缘层312的第二部分312-2)和阶梯的顶表面接触。绝缘结构318可以包括任何适当的绝缘材料，例如氧化硅，并可以通过任何适当的沉积工艺，例如CVD、PVD和/或ALD来形成。可以形成用于形成接触部的开口以在绝缘结构318中延伸并暴露相应阶梯，例如302-1和302-2的顶表面。在一些实施例中，顶部部分320-1和底部部分320-2的总厚度足以充当用于形成相应开口(例如，用于形成相应的接触部)的蚀刻停止层。也就是说，可以通过开口暴露相应阶梯的顶表面处的导体层320的顶部部分320-1的一部分。可以沉积适当的导电材料，例如，W、Co、Al、Cu、掺杂硅和/或硅化物，以填满开口并形成接触部314。可以使用任何适当的沉积方法沉积导电材料，例如CVD、PVD、ALD或其组合。任选地，可以在绝缘结构318的顶表面上执行诸如化学机械平坦化和/或湿法蚀刻的平坦化工艺，以去除任何过剩的绝缘材料和/或导电材料。
根据本公开的实施例，一种3D存储器件包括具有多个阶梯的存储堆叠体。每个阶梯可以包括交织的一个或多个导体层以及一个或多个电介质层。所述阶梯中的每个包括所述导体层的在所述阶梯的顶表面上的一个导体层，所述一个导体层具有：(i)与所述电介质层之一接触的底部部分，以及(ii)通过所述存储堆叠体暴露并且与所述底部部分接触的顶部部分。所述顶部部分的横向尺寸可以小于所述底部部分的横向尺寸。所述顶部部分的可以横向远离所述存储堆叠体的端部超出所述底部部分一距离。
在一些实施例中，所述3D存储器件还包括由所述顶部部分覆盖并且横向填满所述距离的绝缘部分。所述绝缘部分可以(i)覆盖所述底部部分以及所述一个或多个导体层的在所述阶梯的所述侧表面上的的剩余部分，并且(ii)与在相应阶梯下方的另一阶梯的顶部部分接触。
在一些实施例中，所述顶部部分的顶表面高于在相应阶梯上方的阶梯的底表面。
在一些实施例中，所述距离在大约0.1nm到大约20nm的范围内。
在一些实施例中，所述距离在大约1nm到大约10nm的范围内。
在一些实施例中，所述绝缘部分包括氧化硅或高k电介质中的至少一种。
在一些实施例中，所述3D存储器件还包括存储堆叠体设置于其中的绝缘结构，以及在所述绝缘结构中延伸并且与所述导体层的相应一层的顶部部分接触的接触部。
根据本公开的实施例，一种3D存储器件包括具有多个阶梯的存储堆叠体。每个阶梯可以包括交织的一个或多个导体层以及一个或多个电介质层。每个阶梯可以包括所述导体层的在所述阶梯的顶表面上的一个导体层。所述一个导体层可以包括：(i)与所述电介质层之一接触的底部部分，以及(ii)通过存储堆叠体暴露并且与所述底部部分接触的顶部部分。所述顶部部分的可以横向远离所述存储堆叠体的端部超出所述底部部分大约0.1nm到大约20nm范围中的一距离。
在一些实施例中，所述距离在大约1nm到大约10nm的范围内。
在一些实施例中，所述3D存储器件还包括由所述顶部部分覆盖并且横向填满所述距离的绝缘部分。所述绝缘部分可以(i)覆盖所述底部部分以及所述一个或多个导体层的在所述阶梯的侧表面上的剩余部分，并且(ii)与在相应阶梯下方的另一阶梯的顶部部分接触。
在一些实施例中，所述顶部部分的横向尺寸小于所述底部部分的横向尺寸。
在一些实施例中，所述绝缘部分包括氧化硅或高k电介质中的至少一种。
在一些实施例中，所述3D存储器件还包括所述存储堆叠体设置于其中的绝缘结构，以及在所述绝缘结构中延伸并且与所述导体层的相应一层的顶部部分接触的接触部。
根据本公开的实施例，一种用于形成3D存储器件的方法包括以下操作。首先，可以形成电介质堆叠体以具有交织的多个牺牲层和多个电介质层。可以在所述电介质堆叠体中形成阶梯。所述阶梯可以包括所述多个牺牲层中的一个或多个牺牲层以及所述多个电介质层中的一个或多个电介质层。所述阶梯可以暴露所述牺牲层的在顶表面上的一个牺牲层以及侧表面上的所述一个或多个牺牲层。可以形成绝缘部分以覆盖所述阶梯的侧表面，从而覆盖所述一个或多个牺牲层。可以形成牺牲部分以覆盖阶梯的所述顶表面，所述牺牲部分与所述一个牺牲层接触。可以利用一个或多个导体层替换所述一个或多个牺牲层和所述牺牲部分。
在一些实施例中，形成所述绝缘部分包括形成所述阶梯以暴露所述电介质层的在所述顶表面上的一个电介质层、形成绝缘层以覆盖所述阶梯的顶表面和侧表面，以及去除所述绝缘层的在所述阶梯的顶表面上的一部分和所述一个电介质层以暴露所述一个牺牲层。所述绝缘层的在所述阶梯的侧表面上的剩余部分可以形成所述绝缘部分。
在一些实施例中，形成所述绝缘层包括执行ALD。
在一些实施例中，去除所述绝缘层的所述部分包括执行各向异性蚀刻工艺。
在一些实施例中，形成所述绝缘层包括沉积由氧化硅或高k电介质中的至少一种形成的层。
在一些实施例中，形成所述牺牲部分包括形成牺牲膜以至少覆盖所述牺牲层的在所述阶梯的顶表面上的所述一个牺牲层，以及去除所述牺牲膜的在所述阶梯的侧表面上的一部分以暴露所述绝缘部分。所述牺牲膜的在所述阶梯的顶表面上的剩余部分可以形成所述牺牲部分。
在一些实施例中，形成所述绝缘层包括沉积由与所述牺牲膜的材料不同的电介质材料形成的层。
在一些实施例中，去除所述牺牲膜的所述部分包括执行各向同性蚀刻工艺。
在一些实施例中，形成所述牺牲膜包括沉积由与所述多个牺牲层的材料相同的牺牲材料形成的膜。
在一些实施例中，利用一个或多个导体层替换所述一个或多个牺牲层和所述牺牲部分包括去除所述一个或多个牺牲层和所述牺牲部分，以形成一个或多个横向凹陷，以及沉积导体材料以填充所述横向凹陷并且形成所述一个或多个导体层。
在一些实施例中，所述方法还包括形成围绕所述电介质堆叠体的绝缘结构，使得所述电介质堆叠体在所述绝缘结构中，以及形成在所述绝缘堆叠体中延伸并且与所述阶梯的顶表面上的导体层接触的接触部。
对特定实施例的上述说明将展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物进行限定。

Claims (24)

1.一种三维(3D)存储器件，包括存储堆叠体，所述存储堆叠体包括多个阶梯，每个所述阶梯包括交织的一个或多个导体层以及一个或多个电介质层，其中：
所述阶梯中的每个包括所述导体层的在所述阶梯的顶表面上的一个导体层，所述一个导体层包括：(i)与所述电介质层之一接触的底部部分，以及(ii)通过所述存储堆叠体暴露并且与所述底部部分接触的顶部部分；
所述顶部部分的横向尺寸小于所述底部部分的横向尺寸；并且
所述顶部部分的横向远离所述存储堆叠体的端部超出所述底部部分一距离。
2.根据权利要求1所述的3D存储器件，还包括由所述顶部部分覆盖并且横向填满所述距离的绝缘部分，其中，所述绝缘部分：(i)覆盖所述底部部分以及所述一个或多个导体层的在所述阶梯的所述侧表面上的剩余部分，并且(ii)与在相应阶梯下方的另一阶梯的所述顶部部分接触。
3.根据权利要求2所述的3D存储器件，其中，所述顶部部分的顶表面高于在所述相应阶梯上方的阶梯的所述底表面。
4.根据权利要求2所述的3D存储器件，其中，所述距离在大约0.1nm到大约20nm的范围内。
5.根据权利要求4所述的3D存储器件，其中，所述距离在大约1nm到大约10nm的范围内。
6.根据权利要求2所述的3D存储器件，其中，所述绝缘部分包括氧化硅或高介电常数(高k)电介质中的至少一种。
7.根据权利要求1-6中的任一项所述的3D存储器件，还包括：
绝缘结构，在所述绝缘结构中设置所述存储堆叠体；以及
接触部，所述接触部在所述绝缘结构中延伸并且与所述导体层的相应一个导体层的所述顶部部分接触。
8.一种三维(3D)存储器件，包括存储堆叠体，所述存储堆叠体包括多个阶梯，每个所述阶梯包括交织的一个或多个导体层以及一个或多个电介质层，其中：
所述阶梯中的每个包括所述导体层的在所述阶梯的顶表面上的一个导体层，所述一个导体层包括：(i)与所述电介质层之一接触的底部部分，以及(ii)通过所述存储堆叠体暴露并且与所述底部部分接触的顶部部分；
所述顶部部分的横向远离所述存储堆叠体的端部超出所述底部部分大约0.1nm到大约20nm范围中的一距离。
9.根据权利要求8所述的3D存储器件，其中，所述距离在大约1nm到大约10nm的范围内。
10.根据权利要求8或9所述的3D存储器件，还包括由所述顶部部分覆盖并且横向填满所述距离的绝缘部分，其中，所述绝缘部分：(i)覆盖所述底部部分以及所述一个或多个导体层的在所述阶梯的所述侧表面上的剩余部分，并且(ii)与在相应阶梯下方的另一阶梯的所述顶部部分接触。
11.根据权利要求8所述的存储器件，其中，所述顶部部分的横向尺寸小于所述底部部分的横向尺寸。
12.根据权利要求8所述的3D存储器件，其中，所述绝缘部分包括氧化硅或高介电常数(高k)电介质中的至少一种。
13.根据权利要求8-11中的任一项所述的3D存储器件，还包括：
绝缘结构，在所述绝缘结构中设置所述存储堆叠体；以及
接触部，所述接触部在所述绝缘结构中延伸并且与所述导体层的相应一个导体层的所述顶部部分接触。
14.一种用于形成三维(3D)存储器件的方法，包括：
形成包括交织的多个牺牲层和多个电介质层的电介质堆叠体；
在所述电介质堆叠体中形成阶梯，所述阶梯包括所述多个牺牲层中的一个或多个牺牲层以及所述多个电介质层中的一个或多个电介质层，所述阶梯暴露所述牺牲层的在顶表面上的一个牺牲层以及侧表面上的所述一个或多个牺牲层；
形成绝缘部分以覆盖所述阶梯的所述侧表面，从而覆盖所述一个或多个牺牲层；
形成牺牲部分以覆盖所述阶梯的所述顶表面，所述牺牲部分与所述一个牺牲层接触；以及
利用一个或多个导体层替换所述一个或多个牺牲层和所述牺牲部分。
15.根据权利要求14所述的方法，其中，形成所述绝缘部分包括：
形成所述阶梯以暴露所述电介质层的在所述顶表面上的一个电介质层；
形成绝缘层以覆盖所述阶梯的所述顶表面和所述侧表面；以及
去除所述绝缘层的在所述阶梯的所述顶表面上的一部分以及所述一个电介质层以暴露所述一个牺牲层，所述绝缘层的在所述阶梯的所述侧表面上的剩余部分形成所述绝缘部分。
16.根据权利要求15所述的方法，其中，形成所述绝缘层包括执行原子层沉积(ALD)。
17.根据权利要求15或16所述的方法，其中，去除所述绝缘层的所述部分包括执行各向异性蚀刻工艺。
18.根据权利要求16所述的方法，其中，形成所述绝缘层包括沉积由氧化硅或高介电常数(高k)电介质的至少一种形成的层。
19.根据权利要求14-18中的任一项所述的方法，其中，形成所述牺牲部分包括：
形成牺牲膜以至少覆盖所述牺牲层的在所述阶梯的所述顶表面上的所述一个牺牲层；以及
去除所述牺牲膜的在所述阶梯的所述侧表面上的一部分以暴露所述绝缘部分，所述牺牲膜的在所述阶梯的所述顶表面上的剩余部分形成所述牺牲部分。
20.根据权利要求19所述的方法，其中，形成所述绝缘层包括沉积由与所述牺牲膜的材料不同的电介质材料形成的层。
21.根据权利要求19所述的方法，其中，去除所述牺牲膜的所述部分包括执行各向同性蚀刻工艺。
22.根据权利要求21所述的方法，其中，形成所述牺牲膜包括沉积由与所述多个牺牲层的材料相同的牺牲材料形成的膜。
23.根据权利要求14-22中的任一项所述的方法，其中，利用一个或多个导体层替换所述一个或多个牺牲层和所述牺牲部分包括：
去除所述一个或多个牺牲层和所述牺牲部分以形成一个或多个横向凹陷；以及
沉积导体材料以填充所述横向凹陷并且形成所述一个或多个导体层。
24.根据权利要求23所述的方法，还包括：
形成围绕所述电介质堆叠体的绝缘结构，使得所述电介质堆叠体在所述绝缘结构中；以及
形成在所述绝缘堆叠体中延伸并且与所述阶梯的所述顶表面上的导体层接触的接触部。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
CN112889152A (zh) * 2021-01-13 2021-06-01 长江存储科技有限责任公司 用于在三维存储器件中形成台阶的方法
CN112909005A (zh) * 2021-03-26 2021-06-04 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN113013174A (zh) * 2021-03-26 2021-06-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN113097215A (zh) * 2020-06-11 2021-07-09 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11450604B2 (en) 2020-06-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
WO2023070616A1 (en) * 2021-10-30 2023-05-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having staircase structure and method for forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571523A (zh) * 2021-07-21 2021-10-29 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768377A (zh) * 2016-08-16 2018-03-06 三星电子株式会社 半导体装置
CN109196644A (zh) * 2018-04-18 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9397115B1 (en) * 2014-12-29 2016-07-19 Sandisk Technologies Llc Methods for making a trim-rate tolerant self-aligned contact via structure array
KR102536261B1 (ko) * 2015-12-18 2023-05-25 삼성전자주식회사 3차원 반도체 장치
KR102497116B1 (ko) * 2015-12-30 2023-02-07 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102619876B1 (ko) * 2016-07-19 2024-01-03 삼성전자주식회사 메모리 장치
KR102679478B1 (ko) * 2016-12-09 2024-07-01 삼성전자주식회사 반도체 메모리 장치
KR20180107905A (ko) * 2017-03-23 2018-10-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN107658309B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器阵列的多级接触及其制造方法
US10461163B2 (en) * 2017-11-15 2019-10-29 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
KR102565714B1 (ko) * 2018-03-28 2023-08-10 삼성전자주식회사 적층 구조체를 갖는 반도체 소자
CN108428703A (zh) * 2018-04-17 2018-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
KR102466008B1 (ko) * 2018-05-23 2022-11-10 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
CN108493192B (zh) * 2018-06-04 2024-04-02 长江存储科技有限责任公司 三维存储器及其制造方法
JP2020035833A (ja) * 2018-08-28 2020-03-05 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102633107B1 (ko) * 2018-09-21 2024-02-05 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
KR20220006040A (ko) * 2019-05-09 2022-01-14 인텔 코포레이션 컨택트 높이 차이가 큰 메모리 응용들을 위한 비전도성 에칭 정지부 구조물들

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768377A (zh) * 2016-08-16 2018-03-06 三星电子株式会社 半导体装置
CN109196644A (zh) * 2018-04-18 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器设备的阶梯结构的方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450604B2 (en) 2020-06-05 2022-09-20 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
JP7317989B2 (ja) 2020-06-05 2023-07-31 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
US12002757B2 (en) 2020-06-05 2024-06-04 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111819690B (zh) * 2020-06-05 2021-05-14 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
JP2022539644A (ja) * 2020-06-05 2022-09-13 長江存儲科技有限責任公司 ３次元メモリデバイス内の階段構造およびそれを形成するための方法
US11233007B2 (en) 2020-06-05 2022-01-25 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111819690A (zh) * 2020-06-05 2020-10-23 长江存储科技有限责任公司 三维存储器件中的阶梯结构及用于形成其的方法
US11699659B2 (en) 2020-06-05 2023-07-11 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN113097215A (zh) * 2020-06-11 2021-07-09 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112889152A (zh) * 2021-01-13 2021-06-01 长江存储科技有限责任公司 用于在三维存储器件中形成台阶的方法
WO2022151033A1 (en) * 2021-01-13 2022-07-21 Yangtze Memory Technologies Co., Ltd. Methods for forming stairs in three-dimensional memory devices
CN112889152B (zh) * 2021-01-13 2024-01-30 长江存储科技有限责任公司 用于在三维存储器件中形成台阶的方法
CN113013174A (zh) * 2021-03-26 2021-06-22 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN112909005A (zh) * 2021-03-26 2021-06-04 长江存储科技有限责任公司 一种三维存储器及其制备方法
WO2023070616A1 (en) * 2021-10-30 2023-05-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having staircase structure and method for forming the same

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