TWI692226B - 發射器電路、半導體裝置及資料傳輸方法 - Google Patents

發射器電路、半導體裝置及資料傳輸方法 Download PDF

Info

Publication number
TWI692226B
TWI692226B TW105105641A TW105105641A TWI692226B TW I692226 B TWI692226 B TW I692226B TW 105105641 A TW105105641 A TW 105105641A TW 105105641 A TW105105641 A TW 105105641A TW I692226 B TWI692226 B TW I692226B
Authority
TW
Taiwan
Prior art keywords
output
circuit
signal
pulse
stop
Prior art date
Application number
TW105105641A
Other languages
English (en)
Other versions
TW201705730A (zh
Inventor
武田晃一
長瀬寛和
渡部真平
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201705730A publication Critical patent/TW201705730A/zh
Application granted granted Critical
Publication of TWI692226B publication Critical patent/TWI692226B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/19—Monitoring patterns of pulse trains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Dc Digital Transmission (AREA)
  • Electronic Switches (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)

Abstract

依據一個實施例之發射器電路包含脈波產生電路，其根據輸入資料的邊緣而產生脈波訊號；第一輸出驅動器，其根據該脈波訊號，依據該等邊緣的其中一個邊緣而將第一輸出脈波訊號輸出至外部絕緣耦合元件之第一端；第二輸出驅動器，其根據該脈波訊號，依據該等邊緣的另一個邊緣而將第二輸出脈波訊號輸出至該絕緣耦合元件之第二端；以及輸出停止電路，其使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間。

Description

發射器電路、半導體裝置及資料傳輸方法
本發明係有關發射器電路、半導體裝置及資料傳輸方法。
在彼此之電源電壓不同的多個半導體晶片之間做訊號交換的情況中，該等半導體晶片必須與絕緣耦合元件在交換訊號上互相電絕緣。已知的絕緣耦合元件包含使用電容器、線圈等等的AC耦合元件和光耦合元件(光耦合器)。日本未經審查的專利申請公開案第2013-229812號揭示一種半導體裝置，其使用線圈做為絕緣耦合元件(亦即，所謂的微隔離器)來交換訊號的半導體裝置。
在日本未經審查的專利申請公開案第2013-229812號之揭示中，由資料訊號的邊緣所觸發的脈波訊號係發射自發射器電路。在此，從該發射器電路能夠區別於資料訊號的上升邊緣與下降邊緣之間的脈波訊號被發射出。因此，該資料訊號能夠被重建於接收器電路處。
同時，日本未經審查的專利申請公開案第2005-045100和2012-253241號以及日本專利案第4750746號各自揭示設置於電源與接地之間的靜電放電保護電路，該靜電放電保護電路被安裝用來保護半導體裝置的內部電路免於由靜電放電所產生的高電壓脈波。在日本未經審查的專利申請公開案第2005-045100和2012-253241號中所揭示之靜電放電保護電路當感測到電源上的急遽增加時，就開啟NMOS電晶體。在日本專利案第4750746號中所揭示之靜電放電保護電路(GGNMOS：閘極接地的NMOS)當到達某位準的電源電位時，才開啟NMOS電晶體的寄生雙載子。藉由前述的操作，各個靜電放電保護電路在電源電位到達內部電路的擊穿電壓之前操作。因而，電源電壓的增加被抑制，並且內部電路受到保護。
本案發明人已經發現下面的問題。
舉例來說，已經發現到，當用諸如在日本未經審查的專利申請公開案第2013-229812號中所揭示之微隔離器來實施為靜電放電損壞測試的其中一種之人體放電模式(HBM)時，諸如發射器電路的擊穿或絕緣耦合元件的毀壞之失效可能會發生。已經發現到，浪湧電流的施加致使電源電壓超過規定電壓，而且發射器電路輸出錯誤的脈波，其最終招致前述的失效。
高速可操作性、低功率耗損、小面積占用率、及雜訊 免疫力為微隔離器的性能指標，其中一種改善它們的方案為致使大電流在短時間期間內從發射器電路流到為絕緣耦合元件的變壓器。舉例來說，在日本未經審查的專利申請公開案第2013-229812號中所揭示之微隔離器中的發射器電路係由輸出短脈波的脈波產生單元和具有高驅動性能的輸出驅動器單元所建構成。另一方面，脈波產生單元係與一問題相關聯，該問題為立即在電源被開啟之後，建構該脈波產生單元之延遲元件中的內部端子的狀態就不穩定，且藉此，該脈波產生單元易於輸出錯誤的脈波。此外，輸出驅動器單元被設計成在正常下以規定電壓(例如，5V)，舉例來說，100mA的電流流過變壓器。在此，該輸出驅動器單元係與一問題相關聯，該問題為當大大地高於規定電壓的電源電壓被施加時，大於可允許值的電流當操時流過該驅動器或變壓器。
儘管組成元件係分別與問題相關聯，但是通常兩個問題不會同時發生，因而不致造成挑戰。然而，當HBM測試被實施於電源與接地之間時，進入電源被開啟於大大地高於規定電壓(例如，十幾(ten-odd)V)的電壓之狀態。然後，在脈波產生單元產生錯誤的脈波期間，大於可允許值(例如，幾百mA)的電流流過該驅動器或變壓器，其導致諸如發射器電路的擊穿或絕緣耦合元件的毀壞之失效。
有了日本未經審查的專利申請公開案第2005-045100和2012-253241號以及日本專利案第4750746號中所揭示 之靜電放電保護電路，儘管歸因於浪湧電流的施加之電源電壓的增加可以被抑制而低於擊穿電壓(例如，十幾(ten-odd)V)，但是難以抑制浪湧電流到約為規定電壓(例如，5V)。此外，無法防止建構發射器電路的該脈波產生單元輸出錯誤的脈波。因此，結果是，高於規定電壓的供應電壓藉由該等錯誤的脈波而被傳送至驅動器和變壓器，其導致如上所述之失效。
如上所述，習知的靜電放電保護電路無法有效地抑制靜電放電損壞測試時的失效。
其他的問題及新穎的特徵將從說明書的敘述及附圖而變得顯而易知。
依據一個實施例之發射器電路包含輸出停止電路，其使第一及第二輸出脈波訊號的輸出從當電源電壓被開啟時開始持續一段預定期間。
依據一個實施例，靜電放電損壞測試的失效能夠被抑制。
TX1、TX2‧‧‧發射器電路
L11、L21‧‧‧主要線圈
L12、L22‧‧‧次要線圈
RX1、RX2‧‧‧接收器電路
CHP1、CHP2‧‧‧半導體晶片
VDD1、VDD2‧‧‧電源電壓
GND、GND1、GND2‧‧‧接地電壓
PKG‧‧‧半導體封裝組件
Pd‧‧‧墊塊
BW‧‧‧接合線
T‧‧‧引線端子(外部端子)
1‧‧‧半導體裝置
PGC‧‧‧脈波產生電路
OD1、OD2‧‧‧輸出驅動器
10‧‧‧輸出停止電路
P10‧‧‧脈波訊號
P11、P12‧‧‧輸出脈波訊號
Din1‧‧‧輸入資料訊號
VR‧‧‧接收訊號
IN10、IN11、IN12、IN21、IN22‧‧‧反相器
RED1、RED2‧‧‧上升邊緣偵測電路
OR1、OR2‧‧‧或閘
DC1、DC2‧‧‧延遲電路
AN1、AN2、AN11、AN12、AN21、AN22‧‧‧及閘
B1、B2‧‧‧緩衝器電路
EP1、EP2‧‧‧邊緣脈波訊號
DB‧‧‧經反相的資料訊號
DD‧‧‧正常之經延遲的資料訊號
STP‧‧‧停止訊號
DDB‧‧‧經反相之經延遲的資料訊號
PDC‧‧‧脈波偵測電路
PWC1、PWC2‧‧‧脈波加寬電路
SLC‧‧‧序向邏輯電路
PPD1、PPD2‧‧‧正脈波偵測電路
NPD1、NPD2‧‧‧負脈波偵測電路
Dout1‧‧‧輸出資料訊號
TX10‧‧‧發射器電路
R1‧‧‧電阻器元件
C1、C2、C11、C12、C21、C22‧‧‧電容器元件
N1、N2‧‧‧輸入
20‧‧‧輸出停止電路
NM1‧‧‧NMOS電晶體
PM1‧‧‧PMOS電晶體
N2‧‧‧閘極
30‧‧‧輸出停止電路
ND‧‧‧非及閘
CTR1、CTR2‧‧‧計數器
N1、N2‧‧‧儲存節點
RT12、RT22‧‧‧規律的請求訊號
2‧‧‧半導體裝置系統
OSC1、OSC2‧‧‧振盪器電路
TM1、TM2‧‧‧計時器
UVLO1、UVLO2‧‧‧欠電壓鎖定(UVLO)電路
A1、A2‧‧‧及閘
O1 to O6‧‧‧或閘
TO1、TO2‧‧‧逾時訊號
PTD‧‧‧功率電晶體驅動器
EDC‧‧‧錯誤偵測電路
RT11、RT21‧‧‧非規律的請求訊號
RST1、RST2、RST3‧‧‧重設訊號
上述以及其他的態樣、優點及特徵將從下面配合附圖所提出之某些實施例的說明而變得更加顯而易知，在附圖中：圖1係顯示依據第一實施例之半導體裝置結構的方塊圖；圖2係顯示依據第一實施例之半導體裝置的安裝實例 的圖形；圖3係顯示依據第一實施例之發射器電路TX1之特定電路結構實例的電路圖；圖4係顯示依據第一實施例之發射器電路TX1操作的一個實例之時序圖表；圖5係顯示依據第一實施例之接收器電路RX1之特定電路結構實例的電路圖；圖6係顯示依據第一實施例之接收器電路RX1操作的一個實例之時序圖表；圖7係顯示依據第一實施例之比較實例之發射器電路TX10之特定電路結構的一個實例的電路圖；圖8係用以說明依據比較實例在用發射器電路TX10之HBM測試時失效發生之機制的時序圖表；圖9係用以說明在用發射器電路TX1之HBM測試抑制失效之機制的時序圖表；圖10係顯示依據第一實施例之輸出停止電路10之特定電路結構的一個實例的電路圖；圖11係用以說明當電源電壓被開啟時，依據第一實施例之輸出停止電路10之操作的時序圖表；圖12係顯示依據第一實施例之發射器電路TX1之變型的電路圖；圖13係顯示依據第一實施例之發射器電路TX1之變型的電路圖；圖14係顯示依據第一實施例之脈波產生電路PGC之 變型的電路圖；圖15係顯示依據第二實施例之輸出停止電路20之特定電路結構的一個實例的電路圖；圖16係用以說明當電源電壓被開啟時，依據第二實施例之輸出停止電路20之操作的時序圖表；圖17係顯示依據第三實施例之輸出停止電路30之特定電路結構的一個實例的電路圖；圖18係用以說明當電源電壓被開啟時，依據第三實施例之輸出停止電路30之操作的時序圖表；圖19係顯示依據第三實施例之半導體裝置系統2之結構的方塊圖；圖20係顯示應用有半導體裝置系統2之反相器裝置的圖形；圖21係顯示應用有半導體裝置系統2之反相器裝置之操作的時序圖表；圖22係在電容器被用作為絕緣耦合元件的情況中之半導體裝置的安裝實例；以及圖23係在GMR元件被用作為絕緣耦合元件的情況中之半導體裝置的安裝實例。
下面將參照附圖來詳細說明特定的實施例。注意，為了清楚地說明起見，下面所提及的說明及附圖被適當地省略或簡化。此外，在附圖中被顯示為實施各種製程之功能 方塊的元件能夠藉由中央處理單元(CPU)、記憶體、其他電路而被實施為硬體，並且可以藉由載入於記憶體等等中之程式而被實現為軟體。因此，習於此技藝者瞭解到這些功能方塊能夠以各種方式來予以實現，諸如單獨由硬體、單獨由軟體、或者藉由其組合，而且本發明並不限於它們的其中一者。注意，在附圖中，相同的參考符號被分配給相同的元件，並且重複的說明視需要而予以省略。
(第一實施例) <半導體裝置1的結構>
首先，參照圖1，將說明依據第一實施例的半導體裝置。圖1為顯示依據第一實施例之半導體裝置1結構的方塊圖，依據第一實施例的半導體裝置包含發射器電路TX1、主要線圈L11、次要線圈L12、及接收器電路RX1，以及微隔離器的結構。
發射器電路TX1係形成於半導體晶片CHP1處。注意，半導體晶片CHP1係由屬於第一電源系統的第一電源(電源電壓VDD1、接地電壓GND1、電位差VDD1-GND1為，舉例來說，5V)來予以驅動。
主要線圈L11、次要線圈L12、及接收器電路RX1係形成於半導體晶片CHP2處。注意，半導體晶片CHP2係由屬於與該第一電源系統不同之第二電源系統的第二電源(電源電壓VDD2、接地電壓GND2、電位差VDD2-GND2為，舉例來說，5V)來予以驅動。
主要線圈L11和次要線圈L12建構絕緣耦合元件，該等絕緣耦合元件經由磁場或電場而使其電源電壓彼此不同的兩個半導體晶片CHP1,CHP2耦合，且同時使該等半導體晶片CHP1,CHP2互相電絕緣。藉由該等絕緣耦合元件，資料訊號能夠從半導體晶片CHP1上的發射器電路TX1發送至具有不同電源電壓(電位差VDD1-VDD2為，舉例來說，負幾百V至幾百V)之半導體晶片CHP2上的接收器電路RX1。
在此，參照圖2，將說明半導體裝置1的安裝實例。圖2為顯示半導體裝置1的安裝實例之圖形。注意，圖2主要用來解釋發射器電路TX1、接收器電路RX1、設置在發射器電路TX1與接收器電路RX1之間的主要線圈L11和次要線圈L12的安裝實例。
在圖2所示的安裝實例中，兩個半導體晶片CHP1,CHP2被安裝在半導體封裝組件PKG上，該等半導體晶片CHP1,CHP2各自具有墊塊Pd。然後，該等半導體晶片CHP1,CHP2的該等墊塊Pd經由未顯示出之接合導線而被連接至設置在該半導體封裝組件PKG上的多個引線端子(外部端子)T。
如圖2所示，發射器電路TX1係形成在該半導體晶片CHP1處，在該半導體晶片CHP2處，接收器電路RX1、主要線圈L11、及次要線圈L12被形成。此外，在該半導體晶片CHP1處，連接至發射器電路TX1之輸出的墊塊Pd被形成。在該半導體晶片CHP2處，分別連接至 主要線圈L11之相對端的墊塊Pd被形成。然後，該發射器電路TX1經由該等墊塊和接合導線BW而被連接至形成在該半導體晶片CHP2處的該主要線圈L11。
注意，在圖2所示的實例中，主要線圈L11及次要線圈L12分別被形成在堆疊於其中一個半導體晶片CHP2中之頂部到底部(top-bottom)方向上的第一互連層及第二互連層。此外，主要線圈L11及次要線圈L12可以被形成在具有該發射器電路TX1的該半導體晶片CHP1處。或者，主要線圈L11及次要線圈L12可以被形成在形成於其中形成有該發射器電路TX1的該半導體晶片CHP1與其中形成有該接收器電路RX1的該半導體晶片CHP2之間的第三半導體晶片處。
此外，主要線圈L11及發射器電路TX1可以被形成在該半導體晶片CHP1處，並且次要線圈L12及接收器電路RX1可以被形成在該半導體晶片CHP2處。然後，該半導體晶片CHP1和該半導體晶片CHP2可以互相接合。
或者，發射器電路TX1、接收器電路RX1、主要線圈L11、及次要線圈L12可以被形成在一個半導體晶片上。在此情況中，配置有該發射器電路TX1的區域和配置有該接收器電路RX1的區域係配置成藉由形成於該半導體晶片中的絕緣層而互相絕緣。
回到參照圖1，將說明半導體裝置1的代表性結構。發射器電路TX1基於屬於第一電源系統的第一電源而操作，另一方面，接收器電路RX1基於屬於第二電源系統 的第二電源而操作。
該發射器電路TX1包含脈波產生電路PGC、輸出驅動器OD1,OD2、及輸出停止電路10。
脈波產生電路PGC依據輸入資料訊號Din1的邊緣而產生脈波訊號P10。
輸出驅動器OD1基於該脈波訊號P10而將輸出脈波訊號P11輸出到主要線圈L11的第一端，該輸出脈波訊號P11為用來發送該輸入資料訊號Din1的上升邊緣之脈波訊號。
輸出驅動器OD2基於該脈波訊號P10而將輸出脈波訊號P12輸出到主要線圈L11的第二端，該輸出脈波訊號P12為用來發送該輸入資料訊號Din1的下降邊緣之脈波訊號。
輸出停止電路10使該等輸出脈波訊號P11,P12的輸出停止一段從當電源電壓被開啟時開始的預定期間。在圖1的實例中，自輸出停止電路10輸出的停止訊號STP被輸入至輸出驅動器OD1,OD2。也就是說，藉由自輸出停止電路10輸出的停止訊號STP，來自輸出驅動器OD1,OD2之輸出脈波訊號P11,P12的輸出被停止。
主要線圈L11及次要線圈L12使自該發射器電路TX1輸出的輸出脈波訊號P11,P12轉換成接收訊號VR，並且將該接收訊號VR發送至接收器電路RX1。明確地說，藉由輸出脈波訊號P11,P12的轉變(transition)，流經主要線圈L11的電流改變。據此，為跨於次要線圈L12之相 對端上的電壓之接收訊號VR改變。
接收器電路RX1基於次要線圈L12之接收訊號VR而重新建構該輸入資料訊號Din1，並且輸出該重新建構的訊號作為輸出資料訊號Dout1。
依據第一實施例之該發射器電路TX1包含該輸出停止電路10，其使該輸出脈波訊號P11和該輸出脈波訊號P12的輸出停止一段從當電源電壓VDD1被開啟時開始的預定期間。因此，其使抑制與該電源電壓VDD1的開啟相關聯之錯誤脈波的輸出變成可能，在靜電放電損壞測試時該電源電壓VDD1上的增加為類似於該電源電壓VDD1的開啟之物理現象。因此，有了依據第一實施例之該發射器電路TX1，也在靜電放電損壞測試時，該輸出停止電路10啟動，並且歸因於與該電源電壓VDD1上的增加相關聯之錯誤脈波的任何失效能夠被抑制。
<發射器電路TX1的特定電路結構>
接著，參照圖3，將說明發射器電路TX1的特定電路結構。下面所示的電路結構僅為例子。圖3為顯示依據第一實施例之發射器電路TX1的特定電路結構之實例的電路圖。如圖1及圖3所示，發射器電路TX1包含脈波產生電路PGC、輸出驅動器OD1,OD2、及輸出停止電路10。
如圖3所示，脈波產生電路PGC包含一個反相器IN10、兩個上升邊緣偵測電路RED1,RED2、和一個或 (OR)閘OR1。在此，上升邊緣偵測電路RED1,RED2在電路結構上互相類似，上升邊緣偵測電路RED1包含延遲電路DC1、反相器IN11、和一個及(AND)閘AN11，上升邊緣偵測電路RED2包含延遲電路DC2、反相器IN12、、和一個及(AND)閘AN12。
如圖3所示，輸出驅動器OD1,OD2實質上在電路結構方面係互相類似的。輸出驅動器OD1包含及(AND)閘AN1、緩衝器電路B1、和反相器IN1，輸出驅動器OD2包含及(AND)閘AN2、緩衝器電路B2、和反相器IN2。
注意，如圖3所示，介於輸出驅動器OD1,OD2之間的差異在於，在輸入資料訊號Din1被輸入至輸出驅動器OD1的同時，該輸入資料訊號Din1的反相訊號被輸入至輸出驅動器OD2。也就是說，及(AND)閘AN2包含在用於輸入資料訊號Din1之輸入端子處的反相器。
在下面，將說明連接關係。
輸入資料訊號Din1被輸入至上升邊緣偵測電路RED1，該上升邊緣偵測電路RED1在輸入資料訊號Din1的上升邊緣處輸出邊緣脈波訊號EP1。明確地說，輸入資料訊號Din1被延遲電路DC1所延遲，並且被反相器IN11所反相，自反相器IN11所輸出的經反相之經延遲的資料訊號DDB連同該輸入資料訊號Din1一起被輸入至及(AND)閘AN11。然後，及(AND)閘AN11將該邊緣脈波訊號EP1輸出。
另一方面，該輸入資料訊號Din1的反相訊號經由反相器IN10(在下文中被稱為經反相的資料訊號DB)而被輸入至上升邊緣偵測電路RED2，該上升邊緣偵測電路RED2在該經反相的資料訊號DB的上升邊緣處(也就是說，在輸入資料訊號Din1的下降邊緣處)輸出邊緣脈波訊號EP2。明確地說，該經反相的資料訊號DB被延遲電路DC2所延遲，並且被反相器IN12所反相，而為正常之經延遲的資料訊號DD，來自該反相器IN12之該正常之經延遲的資料訊號DD和該經反相的資料訊號DB一起被輸入至及(AND)閘AN12。然後，及(AND)閘AN12將該邊緣脈波訊號EP2輸出。
自兩個上升邊緣偵測電路RED1,RED2輸出的該等邊緣脈波訊號EP1,EP2兩者皆被輸入至或(OR)閘OR1，該或(OR)閘OR1將發送該輸入資料訊號Din1之上升邊緣和下降邊緣的輸出脈波P10輸出作為脈波產生電路PGC的輸出訊號。
該輸出脈波P10被輸入至分別建構輸出驅動器OD1,OD2的及(AND)閘AN1,AN2。此外，該輸入資料訊號Din1被輸入至及(AND)閘AN1，另一方面，該輸入資料訊號Din1的反相訊號被輸入至及(AND)閘AN2。
結果是，及(AND)閘AN1輸出用以發送輸入資料訊號Din1的上升邊緣的H(高)-有效脈波訊號，此脈波訊號經由緩衝器電路B1而被輸入至反相器IN1。然後，反相器IN1輸出用以發送輸入資料訊號Din1的上升邊緣 的L(低)-有效輸出脈波訊號P11作為輸出驅動器OD1的輸出訊號。
另一方面，及(AND)閘AN2輸出用以發送輸入資料訊號Din1的下降邊緣的H(高)-有效脈波訊號，此脈波訊號經由緩衝器電路B2而被輸入至反相器IN2。然後，反相器IN2輸出用以發送輸入資料訊號Din1的下降邊緣的L(低)-有效輸出脈波訊號P12作為輸出驅動器OD2的輸出訊號。
在此，自輸出停止電路10所輸出的停止訊號STP被輸入至分別建構該等輸出驅動器OD1,OD2的及(AND)閘AN1,AN2。在停止訊號STP為L位準的周期期間，分別輸出自該等輸出驅動器OD1,OD2之輸出脈波訊號P11,P12的輸出總是到達H位準。也就是說，在該停止訊號STP為L位準的周期期間，雖然脈波訊號P10係輸出自脈波產生電路PGC，但是輸出脈波訊號P11,P12並非輸出自輸出驅動器OD1,OD2。
注意，脈波產生電路PGC可以不包含或(OR)閘OR1。在此情況中，邊緣脈波訊號EP1,EP2分別被直接輸入至及(AND)閘AN1,AN2。衹有邊緣脈波訊號EP1和停止訊號STP應該被輸入至及(AND)閘AN1，並且輸入資料訊號Din1不需要被輸入。此外，衹有邊緣脈波訊號EP2和停止訊號STP應該被輸入至及(AND)閘AN2，並且輸入資料訊號Din1的反相訊號不需要被輸入。
<發射器電路TX1的操作>
接著，參照圖4，將說明發射器電路TX1的正常操作。圖4為顯示依據第一實施例之發射器電路TX1的正常操作之一個實例的時序圖。注意，在圖4所示的正常操作模式中，輸出停止電路10並未啟動。
圖4顯示，按照從上面開始的順序，輸入資料訊號Din1、經反相之經延遲的資料訊號DDB、邊緣脈波訊號EP1、經反相的資料訊號DB、正常之經延遲的資料訊號DD、邊緣脈波訊號EP2、脈波訊號P10、輸出脈波訊號P11、和輸出脈波訊號P12。
在第二層處所示之經反相之經延遲的資料訊號DDB為藉由使在頂層處所示之輸入資料訊號Din1反相並且延遲一段延遲時間Td所取得的訊號。
在第三層處所示之邊緣脈波訊號EP1為具有寬度Td並且表示在頂層處所示之輸入資料訊號Din1的上升邊緣的脈波訊號，該邊緣脈波訊號EP1係藉由在頂層處所示之該輸入資料訊號Din1和在第二層處所示之該經反相之經延遲的資料訊號DDB之及(AND)邏輯所取得的。
在第四層處所示之經反相的資料訊號DB為在頂層處所示之該輸入資料訊號Din1的反相訊號。
在第五層處所示之正常之經延遲的資料訊號DD為藉由使在頂層處所示之該輸入資料訊號Din1延遲一段延遲時間Td所取得的訊號。
在第六層處所示之邊緣脈波訊號EP2為具有寬度Td並且表示在頂層處所示之該輸入資料訊號Din1的下降邊緣的脈波訊號，該邊緣脈波訊號EP2係藉由在第四層處所示之該經反相的資料訊號DB和在第五層處所示之正常之經延遲的資料訊號DD之及(AND)邏輯所取得的。
在第七層處所示之脈波訊號P10為表示在頂層處所示之該輸入資料訊號Din1的上升邊緣和下降邊緣的脈波訊號，該脈波訊號P10係藉由在第三層處所示之該邊緣脈波訊號EP1和在第六層處所示之該邊緣脈波訊號EP2的或(OR)邏輯所取得的。
在第八層處所示之輸出脈波訊號P11為表示在頂層處所示之該輸入資料訊號Din1的上升邊緣之L-有效脈波訊號，該輸出脈波訊號P11為藉由使經由在頂層處所示之該輸入資料訊號Din1和在第七層處所示之該脈波訊號P10之及(AND)邏輯所取得的訊號反相所取得之訊號。
在底層處所示之輸出脈波訊號P12為表示在頂層處所示之該輸入資料訊號Din1的下降邊緣之L-有效脈波訊號，該輸出脈波訊號P12為藉由使在第四層處所示之該經反相的資料訊號DB和在第七層處所示之該脈波訊號P10之及(AND)邏輯所取得的訊號反相所取得之訊號。
接著，將說明時間序列。
在時間點t1，在頂層處所示之該輸入資料訊號Din1從L位準切換至H位準(亦即，上升邊緣)。因此，在第三層處所示之該邊緣脈波訊號EP1和在第七層處所示之 該脈波訊號P10從L位準切換至H位準，並且在第八層處所示之該輸出脈波訊號P11從H位準切換至L位準。
在時間點t2，在第二層處所示之該經反相之經延遲的資料訊號DDB從H位準切換至L位準。因此，在第三層處所示之該邊緣脈波訊號EP1和在第七層處所示之該脈波訊號P10從H位準切換至L位準，並且在第八層處所示之該輸出脈波訊號P11從L位準切換至H位準。
在時間點t3，在頂層處所示之該輸入資料訊號Din1從從H位準切換至L位準(亦即，下降邊緣)，並且在第四層處所示之該經反相的資料訊號DB從L位準切換至H位準。因此，在第六層處所示之該邊緣脈波訊號EP2和在第七層處所示之該脈波訊號P10從L位準切換至H位準，並且在底層處所示之該輸出脈波訊號P12從H位準切換至L位準。
在時間點t4，在第五層處所示之該正常之經延遲的資料訊號DD從H位準切換至L位準。因此，在第六層處所示之該邊緣脈波訊號EP2和在第七層處所示之該脈波訊號P10從H位準切換至L位準，並且在底層處所示之該輸出脈波訊號P12從L位準切換至H位準。
<接收器電路RX1的特定電路結構>
接著，參照圖5，將說明接收器電路RX1的特定電路結構，下面所示的電路結構僅僅是例子。圖5為顯示依據第一實施例之接收器電路RX1的特定電路結構之實例的 電路圖。如圖5所示，接收器電路RX1包含脈波偵測電路PDC、兩個脈波加寬電路PWC1,PWC2、序向邏輯電路SLC、和或(OR)閘OR2。
下面，將說明連接關係。
回應自發射器電路TX1所輸出之輸出脈波訊號P11,P12，跨於次要線圈L12之相對端上所產生的接收訊號VR被輸入至脈波偵測電路PDC，該脈波偵測電路PDC當偵測到正脈波時即輸出正脈波偵測訊號PPD1，並且當偵測到負脈波時即輸出負脈波偵測訊號NPD1。明確地說，當自該發射器電路TX1輸出該等輸出脈波訊號P11,P12時，不管哪一個訊號被輸出，一對的正脈波偵測訊號PPD1和負脈波偵測訊號NPD1被輸出。然而，在輸出脈波訊號P11與輸出脈波訊號P12之間，正脈波偵測訊號PPD1和負脈波偵測訊號NPD1的輸出順序係相反的。在本實施例中，當輸出脈波訊號P11被輸出時，正脈波偵測訊號PPD1先被輸出；並且當輸出脈波訊號P12被輸出時，負脈波偵測訊號NPD1先被輸出。
該正脈波偵測訊號PPD1被輸入至脈波加寬電路PWC1，並且負脈波偵測訊號NPD1被輸入至脈波加寬電路PWC2。該等脈波加寬電路PWC1,PWC2分別使所接收到之正脈波偵測訊號PPD1和負脈波偵測訊號NPD1被加寬，並且輸出正脈波偵測訊號PPD2和負脈波偵測訊號NPD2。在此，該等脈波加寬電路PWC1,PWC2僅使正脈波偵測訊號PPD1和負脈波偵測訊號NPD1各自的下降邊 緣延遲，而沒有改變上升邊緣。因而，正脈波偵測訊號PPD2的H位準期間和負脈波偵測訊號NPD2的H位準期間彼此部分重疊。
正脈波偵測訊號PPD2和負脈波偵測訊號NPD2被輸入至序向邏輯電路SLC，該序向邏輯電路SLC認出所接收到之正脈波偵測訊號PPD2和負脈波偵測訊號NPD2的順序，並且輸出該輸出資料訊號Dout1。明確地說，當正脈波偵測訊號PPD2先被接收到時，該序向邏輯電路SLC輸出H位準作為該輸出資料訊號Dout1。另一方面，當負脈波偵測訊號NPD2先被接收到時，該序向邏輯電路SLC輸出L位準作為該輸出資料訊號Dout1。
再者，正脈波偵測訊號PPD2和負脈波偵測訊號NPD2被輸入至或(OR)閘OR2，該或(OR)閘OR2輸出脈波偵測訊號PD1。如同稍後將被說明於第三實施例中者，該脈波偵測訊號PD1可以被使用，例如，作為用來測量從當該脈波偵測訊號PD1被輸出實開始的時間期間之計時器的重設訊號。注意，如同可從圖5中看出，該或(OR)閘OR2在產生該輸出資料訊號Dout1方面並非必要的。
<接收器電路RX1的操作>
接著，參照圖6，將說明接收器電路RX1的操作。圖6為顯示依據第一實施例之接收器電路RX1之操作的一個實例的時序圖，圖6顯示，按照從上面開始的順序，該發 射器電路TX1之輸入資料訊號Din1、自該發射器電路TX1輸出之輸出脈波訊號P11,P12、次要線圈L12之接收訊號VR、正脈波偵測訊號PPD1、負脈波偵測訊號NPD1、正脈波偵測訊號PPD2、負脈波偵測訊號NPD2、輸出資料訊號Dout1、和脈波偵測訊號PD1。
在第四層處所示之次要線圈L12的接收訊號VR中，依據在第二層處所示之輸出脈波訊號P11和在第三層處所示之輸出脈波訊號P12，在圖表中向上投射的正脈波或在圖表中向下投射的負脈波被產生。明確地說，在輸出脈波訊號P11的下降邊緣和輸出脈波訊號P12的上升邊緣處，正脈波被產生。另一方面，在輸出脈波訊號P11的上升邊緣和輸出脈波訊號P12的下降邊緣處，負脈波被產生。
在第五層處所示之正脈波偵測訊號PPD1被輸出於接收訊號VR中之正脈波被產生於其中的時序處。
在第六層處所示之負脈波偵測訊號NPD1被輸出於接收訊號VR中之負脈波被產生於其中的時序處。
在第七層處所示之正脈波偵測訊號PPD2為藉由使在脈波加寬電路PWC1處之正脈波偵測訊號PPD1的下降邊緣延遲所加寬的訊號。
在第八層處所示之負脈波偵測訊號NPD2為藉由使在脈波加寬電路PWC2處之負脈波偵測訊號NPD1的下降邊緣延遲所加寬的訊號。
在底層處所示之脈波偵測訊號PD1為每一次當該輸出脈波訊號P11和該輸出脈波訊號P12的其中一者被輸出 時所輸出的訊號。如上所述，該脈波偵測訊號PD1係產生自該正脈波偵測訊號PPD2和該負脈波偵測訊號NPD2。
接著，將說明時間序列。
在時間點t1，因為該輸出脈波訊號P11從H位準切換至L位準，所以正脈波被產生於接收訊號VR中。因此，在時間點t1，正脈波偵測訊號PPD1,PPD2從L位準切換至H位準。由於該正脈波偵測訊號PPD2從L位準切換至H位準的結果，H位準被輸出作為該輸出資料訊號Dout1。
在時間點t2，因為該輸出脈波訊號P11從L位準切換至H位準，所以負脈波被產生於該接收訊號VR中。因此，在時間點t2，該等負脈波偵測訊號NPD1,NPD2從L位準切換至H位準。也就是說，在時間點t2，在該負脈波偵測訊號NPD2從L位準切換至H位準的同時，該正脈波偵測訊號PPD2仍然在H位準。因此，L位準並未被輸出作為該輸出資料訊號Dout1，而且H位準被保持著。也就是說，當該負脈波偵測訊號NPD2從L位準轉變至H位準且該正脈波偵測訊號PPD2為H位準時，該輸出資料訊號Dout1並不改變。
在時間點t3，因為該輸出脈波訊號P12從H位準切換至L位準，所以負脈波被產生於該接收訊號VR中。因此，在時間點t3，該等負脈波偵測訊號NPD1,NPD2從L位準切換至H位準。由於該負脈波偵測訊號NPD2從L位 準轉變至H位準的結果，L位準被輸出作為該輸出資料訊號Dout1。
在時間點t4，因為該輸出脈波訊號P12從L位準切換至H位準，所以正脈波被產生於該接收訊號VR中。因此，在時間點t4，該等正脈波偵測訊號PPD1,PPD2從L位準切換至H位準。也就是說，在時間點t4，在該正脈波偵測訊號PPD2從L位準切換至H位準的同時，該負脈波偵測訊號NPD2仍然在H位準。因此，H位準並未被輸出作為該輸出資料訊號Dout1，而且L位準被保持著。也就是說，當該正脈波偵測訊號PPD2從L位準轉變至H位準且該負脈波偵測訊號NPD2為H位準時，該輸出資料訊號Dout1並不改變。
<依據比較實例之發射器電路TX10的電路結構>
接著，參照圖7，將說明依據第一實施例之比較實例的發射器電路TX10。圖7為顯示依據第一實施例之比較實例之發射器電路TX10的特定電路結構的一個實例的電路圖。如圖7所示，該發射器電路TX10係不同於圖3中所示之依據第一實施例的發射器電路TX1(其中並不包含輸出停止電路10)，其他結構係類似於圖3中所示之依據第一實施例的發射器電路TX1的結構。
<依據比較實例之發射器電路TX10中之失效發生的機制>
接著，參照圖8，將說明在用依據比較實例的發射器 電路TX10之HBM測試時失效發生的機制。圖8為用來說明在用依據比較實例的發射器電路TX10之HBM測試時失效發生之機制的時序圖表，圖8顯示，按照從上面開始的順序，電源電壓VDD1、輸入資料訊號Din1、脈波訊號P10、輸出脈波訊號P1、和輸出脈波訊號P2。
如同在頂層處所示，藉由施加浪湧電流，電源電壓VDD1持續地增加而超過指定電壓。在圖8所示的實例中，限幅器(未顯示出)被設置而使得電源電壓VDD1並未超過上限電壓。因此，在施加浪湧電流之後，過了一會兒，電源電壓VDD1變成固定在該上限電壓。
如同在第二層處所示，輸入資料訊號Din1保持在L位準。
如同在第三層處所示，依據電源電壓VDD1的增加，自脈波產生電路PGC輸出之脈波訊號P10中可能會產生錯誤的脈波。在圖8的實例中，產生兩個錯誤的脈波。類似於電源電壓VDD1的開啟模式，延遲電路DC1,DC2之輸出訊號和脈波產生電路PGC中之內部節點的訊號位準的不穩定狀態造成這樣錯誤的脈波。注意，圖8中所示之錯誤的脈波僅為一例，而且單一個錯誤的脈波會造成失效。
結果是，在第五層處所示之輸出脈波訊號P2中產生錯誤的脈波。另一方面，在第四層處所示之輸出脈波訊號P1中沒有產生錯誤的脈波。也就是說，在該等輸出脈波訊號P1,P2之間發生可能的差異，而且大電流流經主要 線圈L11。結果是，諸如輸出驅動器OD1,OD2的擊穿或主要線圈L11的斷裂之失效可能會發生。
<發射器電路TX1中之失效抑制的機制>
接著，參照圖9，將說明在圖3中所示之用依據本實施例的發射器電路TX1之HBM測試時抑制失效的機制。圖9為用來說明在用發射器電路TX1之HBM測試時抑制失效之機制的時序圖表。
圖9顯示，按照從上面開始的順序，電源電壓VDD1、輸入資料訊號Din1、脈波訊號P10、停止訊號STP、和輸出脈波訊號P11,P12。在頂層處所示之電源電壓VDD1、在第二層處所示之輸入資料訊號Din1、和在第三層處所示之脈波訊號P10與圖8中的那些元件相同。
如圖3所示，依據本實施例的發射器電路TX1包含輸出停止電路10，其使輸出脈波訊號P11,P12的輸出停止一段從當電源電壓VDD1被開啟時開始的預定周期。自輸出停止電路10輸出的停止訊號STP被輸入至輸出驅動器OD1,OD2的及(AND)閘AN1,AN2。因此，在停止訊號STP為L位準的周期期間，輸出脈波訊號P11,P12兩者被維持在H位準。換言之，在停止訊號STP為L位準的周期期間，輸出脈波訊號P11,P12的輸出被停止。
如在圖9中的第四層處所示，類似於電源電壓VDD1的開啟模式，停止訊號STP變成L位準一段從當電源電壓VDD1藉由HBM測試而開始增加時開始的預定周期。
因此，如在第五層處所示，輸出脈波訊號P11,P12的波型變成彼此相同，並且在輸出脈波訊號P11,P12中不會產生錯誤的脈波。也就是說，輸出脈波訊號P11,P12到達相同的電位，並且沒有電流流經主要線圈L11。結果是，諸如輸出驅動器OD1,OD2的擊穿或主要線圈L11的斷裂之失效可以被抑制。
如同已敘述於上，依據第一實施例的發射器電路TX1包含輸出停止電路10，其使輸出脈波訊號P11及輸出脈波訊號P12的輸出停止一段從當電源電壓VDD1被開啟時開始的預定周期。因此，與電源電壓VDD1之開啟相關聯的錯誤脈波可以被抑制而被被輸出。在靜電放電損壞測試時電源電壓VDD1的增加為一物理現象，其類似於電源電壓VDD1的開啟。因此，有了依據第一實施例的發射器電路TX1，在靜電放電損壞測試時也使，輸出停止電路10啟動，並且歸因於與電源電壓VDD1之增加相關聯的錯誤脈波之任何失效可以被抑制。
<輸出停止電路10的特定電路結構>
接著，參照圖10，將說明依據第一實施例之輸出停止電路10的特定電路結構，下面所示之電路結構僅為實例。圖10為顯示依據第一實施例之輸出停止電路10之特定電路結構的一個實例之電路圖。如圖10所示，輸出停止電路10包含電阻器元件R1、電容器元件C1、及反相器IN21。
反相器IN21的輸入N1經由電容器元件C1而被連接至電源。此外，反相器IN21的輸入N1經由電阻器元件R1而被接地(連接至地)。也就是說，反相器IN21的輸入N1為介於電容器元件C1與電阻器元件R1之間的連接節點。然後，自反相器IN21輸出停止訊號STP。
注意，停止訊號STP也可以藉由將電容器元件C1接地並且將電阻器元件R1連接至電源來予以產生。在此情況中，另一反相器IN21應該被添加至反相器IN21的輸出。
<輸出停止電路10的操作>
接著，參照圖11，將說明當電源電壓被開啟時依據第一實施例之輸出停止電路10的操作。圖11為用來說明當電源電壓被開啟時依據第一實施例之輸出停止電路10之操作的時序圖表。圖11顯示，按照從上面開始的順序，電源電壓VDD1、反相器IN21之輸入N1的電壓、及停止訊號STP。
如同在頂層處所示，當電源電壓VDD1藉由被開啟而從地電壓GND增加至指定電壓VDD，如同在第二層處所示，經由電容器元件C1而被連接至電源的反相器IN21之輸入N1的電壓也隨著該指定電壓VDD而增加。因此，如同在第三層處所示，在電源電壓VDD1的開啟之後，為反相器IN21之輸出的停止訊號STP就變成L位準。
如同在第二層處所示，反相器IN21之輸入N1的電 壓藉由經由電阻器元件R1而被放電而逐漸降低。當反相器IN21之輸入N1的電壓到達反相器IN21之邏輯臨界電壓Vth時，反相器IN21的輸出從L位準轉變至H位準。據此，如同在第三層處所示，停止訊號STP從L位準轉變至H位準。在停止訊號STP為L位準的周期期間，輸出脈波訊號P11,P12的輸出被停止。
藉由電阻器元件R1和電容器元件C1的時間常數來決定停止周期。
<發射器電路TX1的變型>
圖12及13為顯示依據第一實施例之發射器電路TX1的變型之電路圖。
在圖3中所示的發射器電路TX1中，停止訊號STP被輸入至分別建構輸出驅動器OD1,OD2的及(AND)閘AN1,AN2。
另一方面，在圖12中所示的發射器電路TX1中，及(AND)閘AN21,AN22分別建構輸出驅動器OD1,OD2之反相器IN1,IN2的前級，並且停止訊號STP被輸入至及(AND)閘AN21,AN22。
此外，在圖13中所示的發射器電路TX1中，停止訊號STP被輸入至分別建構上升邊緣偵測電路RED1,RED2的及(AND)閘AN11,AN12。
有了圖12及13所示的電路結構，類似於圖3所示的電路結構，輸出脈波訊號P11和輸出脈波訊號P12的輸 出也可被停止一段從當電源電壓VDD1被開啟時開始的預定周期。
注意，有了圖13所示的電路結構，在從脈波產生電路PGC中所輸出之脈波訊號P10其本身之任何錯誤脈波的產生被抑制。
<脈波產生電路PGC的變型>
圖14為顯示依據第一實施例之脈波產生電路PGC的變型之電路圖。在圖14中所示的脈波產生電路PGC中，延遲電路DC1,DC2經由電容器元件C11,C21而分別被連接至電源。此外，反相器IN11,IN12的輸出分別經由電容器元件C12,C22而被連接至接地。
當在電源電壓被開啟時輸入資料訊號Din1為L位準時，及(AND)閘AN11的輸出變成L位準。
在此情況中，及(AND)閘AN12的其中一個輸入為經反相的資料訊號DB，且因此H位準被取得。然而，延遲電路DC2的輸出經由電容器元件C21而被連接至電源，並且反相器IN12的輸出經由電容器元件C22而被接地。因此，為及(AND)閘AN12的另一個輸入之反相器IN12的輸出變成恆定為L位準。因而，及(AND)閘AN12的輸出也變成L位準。
當在電源電壓被開啟時輸入資料訊號Din1為H位準時，及(AND)閘AN11的其中一個輸入變成H位準。然而，延遲電路DC1的輸出經由電容器元件C11而被連接 至電源，並且反相器IN11的輸出經由電容器元件C12而被接地。因此，為及(AND)閘AN11的另一個輸入之反相器IN11的輸出變成穩定為L位準。因而，及(AND)閘AN11的輸出也變成L位準。
在此情況中，及(AND)閘AN12的其中一個輸入為經反相的資料訊號DB，且因此為L位準，並且及(AND)閘AN12的輸出也變成L位準。
以此方式，有了圖14所示的脈波產生電路PGC，在脈波訊號P10其本身之任何錯誤脈波的產生被抑制。因此，藉由使用這樣的脈波產生電路PGC結合輸出停止電路10，歸因於在靜電放電損壞測試時所產生之錯誤脈波的失效能夠被更有效地抑制。
注意，在藉由多個反相器來建構延遲電路DC1,DC2的情況中，個別反相器的輸出經由電容器元件而被交替地連接至電源及接地係較佳的。
(第二實施例) <輸出停止電路20的結構>
接著，參照圖15，將說明依據第二實施例之發射器電路TX1。圖15為顯示依據第二實施例之輸出停止電路20的特定電路結構的一個實例之電路圖。如圖15所示，輸出停止電路20包含NMOS電晶體NM1、PMOS電晶體PM1、電容器元件C1,C2、及反相器IN21。除了輸出停止電路20之外，發射器電路TX1的結構係類似於依據第 一實施例之發射器電路TX1的結構。
在輸出停止電路20中，使用NMOS電晶體NM1的關斷電阻來代替圖10所示之輸出停止電路10中的電阻器元件R1。其源極被接地之NMOS電晶體NM1的汲極經由電容器元件C1而被連接至電源，NMOS電晶體NM1的汲極被連接至反相器IN21的輸入N1。
另一方面，其源極被連接至電源之PMOS電晶體PM1的汲極經由電容器元件C2而被接地。也就是說，PMOS電晶體PM1與電容器元件C2之間的連接關係和NMOS電晶體NM1與電容器元件C1之間的連接關係在極性上倒反，NMOS電晶體NM1的閘極N2係連接至PMOS電晶體PM1的汲極。此外，PMOS電晶體PM1的閘極係連接至NMOS電晶體NM1的汲極(亦即，反相器IN21的輸入N1)。
然後，從反相器IN21輸出停止訊號STP。
<輸出停止電路20的操作>
接著，參照圖16，將說明當電源電壓被開啟時依據第二實施例之輸出停止電路20的操作。圖16為用來說明當電源電壓被開啟時依據第二實施例之輸出停止電路20之操作的時序圖表。圖16顯示，按照從上面開始的順序，電源電壓VDD1、反相器IN21之輸入N1(亦即，PMOS電晶體PM1的閘極)和NMOS電晶體NM1的閘極N2的電壓、及停止訊號STP。
如同在頂層處所示，當電源電壓VDD1依據被開啟的電源電壓VDD1而從地電壓GND增加至指定電壓VDD時，如同由在第二層處之實線所表示者，經由電容器元件C1而被連接至電源的反相器IN21之輸入N1的電壓也增加至該指定電壓VDD。因此，如同在第三層處所示，在電源電壓VDD1的開啟時，為反相器IN21之輸出的停止訊號STP變成L位準。
當電源電壓VDD1被開啟時，因為反相器IN21之輸入N1(亦即，PMOS電晶體PM1的閘極)的電壓為H位準，所以PMOS電晶體PM1係處於關斷狀態。此外，因為NMOS電晶體NM1之閘極N2的電壓為L位準，所以NMOS電晶體NM1也處於關斷狀態。
如同由在第二層處之實線所表示者，反相器IN21之輸入N1的電壓藉由NMOS電晶體NM1的關斷狀態漏洩電流(off-leakage current)而逐漸降低。另一方面，如同由在第二層處之實虛線(dot-and-dash line)所表示者，NMOS電晶體NM1之閘極N2的電壓藉由PMOS電晶體PM1的關斷狀態漏洩電流而逐漸增加。
當反相器IN21之輸入N1(亦即，PMOS電晶體PM1的閘極)或NMOS電晶體NM1之閘極N2的電壓到達臨界電壓時，NMOS電晶體NM1及PMOS電晶體PM1進入開啟狀態。然後，反相器IN21之輸入N1電壓被鎖存於L位準，並且NMOS電晶體NM1之閘極N2的電壓被鎖存於H位準。
據此，如同在第三層處所示，停止訊號STP從L位準轉變至H位準。在停止訊號STP為L位準的周期期間，輸出脈波訊號P11,P12的輸出被停止。
類似於依據第一實施例之發射器電路TX1，依據第二實施例之發射器電路TX1包含輸出停止電路20，其使輸出脈波訊號P11和輸出脈波訊號P12的輸出停止一段從當電源電壓VDD1被開啟時開始的預定周期。因此，與電源電壓VDD1相關聯之錯誤訊號的輸出可以被抑制。在靜電放電損壞測試時該電源電壓VDD1上的增加為類似於該電源電壓VDD1的開啟之物理現象。因而，在靜電放電損壞測試時也，該輸出停止電路20啟動，並且歸因於與該電源電壓VDD1上的增加相關聯之錯誤脈波的任何失效能夠被抑制。
在此同時，有了依據第一實施例之輸出停止電路10，藉由電阻器元件R1和電容器元件C1的時間常數來決定停止周期。因此，為了確保幾μs的停止周期，該電阻器元件R1和該電容器元件C1的尺寸必須大，並且要求晶片面積的增加。
另一方面，有了依據第二實施例之輸出停止電路20，使用NMOS電晶體NM1來代替電阻器元件R1。因此，電阻值能夠隨著NMOS電晶體NM1的尺寸變小而增加，並且該電容器元件C1的尺寸也可被縮減。同樣地，PMOS電晶體PM1和電容器元件C2的尺寸也可被縮減。因而，相較於依據第一實施例之輸出停止電路10，在元 件的數目增加的同時，晶片面積整體上可被縮減。
此外，有了依據第二實施例之輸出停止電路20，在輸出停止被解除之後，可以使停止訊號STP藉由NMOS電晶體NM1和PMOS電晶體PM1的開啟電阻而保持在H位準。因而，正常操作時的抗噪性(noise immunity)改善。
(第三實施例) <輸出停止電路30的結構>
接著，參照圖17，將說明依據第三實施例之發射器電路TX1。圖17為顯示依據第三實施例之輸出停止電路30之特定電路結構的一個實例之電路圖。如圖17所示，輸出停止電路30包含非及(NAND)閘ND、電容器元件C1,C2、反相器IN21,IN22、及計數器CTR1。除了輸出停止電路30之外，發射器電路TX1的結構係類似於依據第一實施例之發射器電路TX1的結構。
反相器IN22的輸入N2經由電容器元件C2而被接地，反相器IN22的輸出經由電容器元件C1而被連接至電源，反相器IN22的輸出被連接至反相器IN21的輸入N1。
此外，反相器IN22的輸出(亦即，反相器IN21的輸入N1)被輸入至非及(NAND)閘ND，非及(NAND)閘ND的輸出係連接至反相器IN22的輸入N2。也就是說，藉由反相器IN22和非及(NAND)閘ND，鎖存器電 路被建構。
換句話說，鎖存器電路的儲存節點N1經由電容器元件C1而被連接至電源，並且儲存節點N2經由電容器元件C2而被接地，鎖存器電路的儲存節點N1,N2分別保持彼此為倒反的電壓。
輸出自計數器CTR1之規律的(regular)請求訊號RT12的反相訊號被輸入至非及(NAND)閘ND。
然後，從反相器IN21輸出停止訊號STP。
注意，規律的請求訊號RT12，舉例來說，為高位準有效的(H-active)脈波訊號，其不規律地被輸出於電源電壓VDD1被開啟之後。然而，輸出自計數器CTR1之訊號可為H-active脈波訊號，其在當電源電壓VDD1被開啟時開始的預定周期的流逝之後只被輸出一次，或者可以是從L位準轉變至H位準並且維持在H位準的致能(enable)訊號。此外，雖然致能訊號的邏輯係類似於停止訊號STP，但其可非有意地，舉例來說，藉由溫度的改變而改變至L位準。如同稍後所更詳細敘述者，在這樣的情況中也，停止訊號STP的值藉由鎖存器電路而被穩定地保持在H位準。
<輸出停止電路30的操作>
接著，參照圖18，將說明當電源電壓被開啟時依據第三實施例之輸出停止電路30的操作。圖18為用來說明當電源電壓被開啟時依據第三實施例之輸出停止電路30 之操作的時序圖表。圖18顯示，按照從上面開始的順序，電源電壓VDD1、儲存節點N1,N2的電壓、規律的請求訊號RT12、及停止訊號STP。
如同在頂層處所示，當電源電壓VDD1依據電源電壓VDD1的開啟而從地電壓GND增加至指定電壓VDD時，如同由在第二層處之實線所表示者，經由電容器元件C1而被連接至電源之儲存節點N1的電壓也增加至該指定電壓VDD。因此，如同在第三層處所示，當電源電壓VDD1的開啟時，為反相器IN21之輸出的停止訊號STP變成L位準。
在電源電壓VDD1被開啟之後，如同由在第二層處之實線所表示者；由反相器IN22和非及(NAND)閘ND所建構之鎖存器電路之儲存節點N1的電壓係保持在H位準。另一方面，如同由在第二層處之實虛線所表示者，鎖存器電路之儲存節點N2的電壓係保持在L位準。
如同在第三層處所示，在當電源電壓VDD1被開啟時開始的預定周期的流逝之後，當規律的請求訊號RT12暫時變成H位準時，儲存節點N2的電壓轉變至H位準。因此，儲存節點N1的電壓轉變至L位準。然後，藉由反相器IN22和非及(NAND)閘ND，儲存節點N1的電壓被鎖存在L位準且儲存節點N2的電壓被鎖存在H位準。不管規律的請求訊號RT12的訊號位準為何，此狀態被維持著。
據此，如同在第四層處所示，停止訊號STP從L位 準轉變至H位準。在停止訊號STP為L位準的周期期間，輸出脈波訊號P11,P12的輸出被停止。當停止訊號STP切換至H位準時，輸出脈波訊號P11,P12的輸出停止被解除。
依此方式，由反相器IN22和非及(NAND)閘ND所建構之鎖存器電路感測電源電壓的啟動，並且使停止訊號STP維持在L位準。然後，鎖存器電路依據輸出自為計時器之計數器CTR1之規律的請求訊號RT12而使停止訊號STP切換至H位準。
類似於依據第一實施例之發射器電路TX1，依據第三實施例之發射器電路TX1包含輸出停止電路30，其使輸出脈波訊號P11和輸出脈波訊號P12的輸出停止一段從當電源電壓VDD1被開啟時開始的預定周期。因此，與電源電壓VDD1相關聯之錯誤訊號的輸出可以被抑制。在靜電放電損壞測試時該電源電壓VDD1上的增加為類似於該電源電壓VDD1的開啟之物理現象。因而，在靜電放電損壞測試時也，該輸出停止電路30啟動，並且歸因於與該電源電壓VDD1上的增加相關聯之錯誤脈波的任何失效能夠被抑制。
有了依據第三實施例之輸出停止電路30，因為停止周期係由為計時器之計數器CTR1來予以決定，所以停止周期上的變動可以被減小。此外，因為電容器元件C1,C2並未有助於停止周期，所以可達成尺寸上的縮減。舉例來說，尺寸可藉由使用電晶體的閘極容量做為電容器元件 C1,C2而被進一步縮減。此外，並不需要重新設置計時器且既有的元件也可被使用。因而，晶片面積整體上可被縮減。
此外，因為停止訊號STP在輸出停止解除之後藉由反相器IN22和非及(NAND)閘ND而被鎖存在H位準，所以在正常操作上展現出優異的抗噪性。
<半導體裝置系統2的結構>
接著，參照圖19，將說明使用依據第三實施例之發射器電路TX1的半導體裝置系統2。圖19為用來顯示依據第三實施例之半導體裝置系統2的方塊圖。依據第三實施例之半導體裝置系統2包含兩個發射器電路TX1,TX2、主要線圈L11,L21、次要線圈L12,L22、兩個接收器電路RX1,RX2、兩個振盪器電路OSC1,OSC2、兩個計數器CTR1,CTR2、兩個計時器TM1,TM2、兩個欠電壓鎖定(UVLO)電路UVLO1,UVLO2、兩個及(AND)閘A1,A2、及六個或(OR)閘O1至O6。
在此，發射器電路TX1,TX2和已參照圖3予以說明之依據第一實施例的發射器電路TX1被類似地建構。在此，發射器電路TX1,TX2各自包含圖17中所示之依據第三實施例的輸出停止電路30。此外，接收器電路RX1,RX2和已參照圖5予以說明之依據第一實施例的接收器電路RX1被類似地建構。依據第三實施例之半導體裝置系統2為應用於功率電晶體之控制系統之微隔離器的實例。
首先，將說明訊號的實質結構和流動。
輸出自微電腦MCU的控制訊號CNT1被輸入至發射器電路TX1作為輸入資料訊號Din1。此外，輸出自UVLO電路UVLO1之非規律的(irregular)請求訊號RT11和輸出自計數器CTR1之規律的請求訊號RT12也被輸入至該發射器電路TX1。
輸出自發射器電路TX1之輸出脈波訊號P11,P12經由主要線圈L11和次要線圈L12而被發送至接收器電路RX1，該接收器電路RX1重新建構來自所接收到之訊號中的資料訊號，並且輸出作為輸出資料訊號Dout1，該輸出資料訊號Dout1被輸入至功率電晶體驅動器PTD作為控制訊號CNT2。
也就是說，輸出自微電腦MCU的控制訊號CNT1經由發射器電路TX1和接收器電路RX1而被輸入至功率電晶體驅動器PTD作為控制訊號CNT2。
另一方面，輸出自錯誤偵測電路EDC之錯誤偵測訊號ED1被輸入至發射器電路TX2作為輸入資料訊號Din2。此外，輸出自UVLO電路UVLO2之非規律的請求訊號RT21和輸出自計數器CTR2之規律的請求訊號RT22也被輸入至該發射器電路TX2。
輸出自發射器電路TX2之輸出脈波訊號P21,P22經由主要線圈L21和次要線圈L22而被發送至接收器電路RX2，該接收器電路RX2重新建構來自所接收到之訊號中的資料訊號，並且輸出作為輸出資料訊號Dout2，該輸出 資料訊號Dout2被輸入至微電腦MCU作為錯誤偵測訊號ED2。
也就是說，輸出自錯誤偵測電路EDC的錯誤偵測訊號ED1經由發射器電路TX2和接收器電路RX2而被輸入至微電腦MCU作為錯誤偵測訊號ED2。
<半導體裝置系統2的細節>
下面，將說明詳細的結構和訊號的流動。
輸出自微電腦MCU的控制訊號CNT1經由及(AND)閘A1而被輸入至發射器電路TX1作為輸入資料訊號Din1。在此，輸出自UVLO電路UVLO1之非規律的請求訊號RT11的反相訊號也輸入至及(AND)閘A1。
在正常狀態中，非規律的請求訊號RT11為L位準，並且在電源電壓減小的不正常狀態中變成H位準。也就是說，在非規律的請求訊號RT11為L位準之正常狀態中，輸出自微電腦MCU的控制訊號CNT1被輸入至發射器電路TX1作為輸入資料訊號Din1。另一方面，在非規律的請求訊號RT11為H位準之不正常狀態中，藉由及(AND)閘A1，輸出自微電腦MCU之控制訊號CNT1的輸入至發射器電路TX1被阻斷。
此外，非規律的請求訊號RT11也被輸入至發射器電路TX1。在其中之非規律的請求訊號RT11從L位準轉變至H位準或從H位準轉變至L位準的時序時，輸入資料訊號Din1(控制訊號CNT1)的值從發射器電路TX1被重 新發送至接收器電路RX1。也就是說，不僅當電源電壓減小時，而且也在其中之電源電壓藉由被開啟而增加並且轉變至正常值的時序時，發送側上之資料訊號的值及接收側上之資料訊號的值被同步化。
輸出自計數器CTR1之規律的請求訊號RT12被輸入至發射器電路TX1，該規律的請求訊號RT12為，舉例來說，在輸出自振盪器電路OSC1之時脈訊號的每10個計數時變成H位準的訊號。例如，當自振盪器電路OSC1輸出10MHz的時脈訊號時，計數器CTR1產生1μs-周期(1MHz)之規律的請求訊號RT12。藉由規律的請求訊號RT12，即使當資料值沒有任何改變時，該資料值被重新發送於每10個計數。因此，即使當由接收器電路RX1所重新建構的資料值藉由雜訊等等而被反轉時，正確的值可以被快速地重新獲得(recover)。
此外，如上所述，輸出自計數器CTR1之規律的請求訊號RT12依據圖17中所示的第三實施例而被輸入至輸出停止電路30的非及(NAND)閘ND。
計數器CTR1藉由脈波訊號P10或輸出自UVLO電路UVLO1之非規律的請求訊號RT11而被重設。也就是說，計數器CTR1藉由輸出自或(OR)閘O1的重設訊號RST1而被重設，而或(OR)閘O1的輸入為脈波訊號P10和非規律的請求訊號RT11。
發射器電路TX1根據輸入資料訊號Din1而輸出輸出脈波訊號P11,P12，輸出脈波訊號P11,P12經由主要線圈 L11和次要線圈L12而被輸入至接收器電路RX1，接收器電路RX1重新建構該資料訊號，並且輸出作為輸出資料訊號Dout1。注意，細節係如同在第一實施例所述者。
輸出資料訊號Dout1經由及(AND)閘A2而被輸入至功率電晶體驅動器PTD。在此，輸出自UVLO電路UVLO2之非規律的請求訊號RT21的反相訊號被輸入至及(AND)閘A2。此外，輸出自計時器TM1之逾時(timeout)訊號TO1的反相訊號被輸入至及(AND)閘A2。
非規律的請求訊號RT21在正常狀態中為L位準，並且當電源電壓減小時變成H位準。此外，逾時訊號TO1在正常狀態中亦為L位準，並且當在預定周期(例如，40個計數)的流逝之後並未偵測到脈波偵測位訊號PD1時變成H位準。也就是說，在非規律的請求訊號RT21和逾時訊號TO1為L位準的正常狀態中，輸出資料訊號Dout1被輸入至功率電晶體驅動器PTD。另一方面，當非規律的請求訊號RT21或逾時訊號TO1切換至H位準時，藉由及(AND)閘A2，輸入至功率電晶體驅動器PTD的輸出資料訊號Dout1的輸入被阻斷。此外，逾時訊號TO1重設該接收器電路RX1。注意，在正常操作模式中，在來自發射器電路TX1之每10個計數時，藉由規律的請求訊號RT12而重新發送該資料值，並且從該接收器電路RX1輸出脈波偵測位訊號PD1。因此，計時器TM1將不會到達40個計數。另一方面，在其中發射器電路TX1停止等的 情況中，逾時訊號TO1被輸出。藉由規律的請求訊號RT12，在該發射器電路TX1的操作中的異常能夠被偵測到。
在此，計時器TM1計算輸出自振盪器電路OSC2之時脈訊號的數目。此外，藉由輸出自該接收器電路RX1的脈波偵測位訊號PD1或輸出自UVLO電路UVLO2之非規律的請求訊號RT21來重設計時器TM1。也就是說，藉由輸出自輸出自或(OR)閘O2的重設訊號RST2來重設計時器TM1，而或(OR)閘O2的輸入為脈波偵測訊號PD1和非規律的請求訊號RT21。
另一方面，輸出自錯誤偵測電路EDC之錯誤偵測訊號ED1經由或(OR)閘O5而被輸入至發射器電路TX2作為輸入資料訊號Din2。錯誤偵測訊號ED1在正常狀態中為L位準，並且在其中偵測到任何錯誤的異常狀態中變成H位準。在此，輸出自UVLO電路UVLO2之非規律的請求訊號RT21也被輸入至該或(OR)閘O5，該非規律的請求訊號RT21在正常狀態中為L位準，並且在其中電源電壓減小的異常狀態中變成H位準。也就是說，該非規律的請求訊號RT21也做為錯誤訊號而和該錯誤偵測訊號ED1一起被輸入至發射器電路TX2。
此外，該非規律的請求訊號RT21也被輸入至發射器電路TX2。在其中之該非規律的請求訊號RT21從L位準轉變至H位準或從H位準轉變至L位準的時序時，輸入資料訊號Din2的值從發射器電路TX2被重新發送至接收 器電路RX2。也就是說，不僅當電源電壓減小時，而且也在其中之電源電壓藉由被開啟而增加並且轉變至正常值的時序時，發送側上之資料訊號的值及接收側上之資料訊號的值被同步化。
此外，輸出自計數器CTR2之規律的請求訊號RT22被輸入至發射器電路TX2，該規律的請求訊號RT22為，舉例來說，在輸出自振盪器電路OSC2之時脈訊號的每10個計數時變成H位準的訊號。藉由規律的請求訊號RT22，即使當資料值沒有任何改變時，該資料值被重新發送於每10個計數。因此，即使當由接收器電路RX2所重新建構的資料值藉由雜訊等等而被反轉時，正確的值可以被快速地重新獲得。
此外，計數器CTR2藉由脈波訊號P20或輸出自UVLO電路UVLO2之非規律的請求訊號RT21而被重設。也就是說，計數器CTR2藉由輸出自或(OR)閘O3的重設訊號RST3而被重設，而或(OR)閘O3的輸入為脈波訊號P20和非規律的請求訊號RT21。
發射器電路TX2根據輸入資料訊號Din2而輸出輸出脈波訊號P21,P22，該等輸出脈波訊號P21,P22經由主要線圈L21和次要線圈L22而被輸入至接收器電路RX2，接收器電路RX2重新建構該資料訊號，並且輸出作為該輸出資料訊號Dout2。
輸出資料訊號Dout2經由或(OR)閘O6而被輸入至微電腦MCU。在此，輸出自UVLO電路UVLO1之非規律 的請求訊號RT11被輸入至或(OR)閘O6。此外，輸出自計時器TM2之逾時訊號TO2被輸入至或(OR)閘O6。也就是說，該非規律的請求訊號RT11和逾時訊號TO2做為錯誤偵測訊號ED2而與該輸出資料訊號Dout2一起被輸入至該微電腦MCU。
在此，逾時訊號TO2在正常狀態中為L位準，並且當在預定周期(例如，40個計數)的流逝之後並未偵測到脈波偵測位訊號PD2時變成H位準。此外，逾時訊號TO2重設該接收器電路RX2。注意，在正常操作模式中，在來自發射器電路TX2之每10個計數時，藉由規律的請求訊號RT22而重新發送該資料值，並且從該接收器電路RX2輸出脈波偵測位訊號PD2。因此，計時器TM2將不會到達40個計數。另一方面，在其中發射器電路TX2停止等的情況中，逾時訊號TO2被輸出。藉由規律的請求訊號RT22，在該發射器電路TX2的操作中的異常能夠被偵測到。
在此，計時器TM2計算輸出自振盪器電路OSC1之時脈訊號的數目。此外，藉由輸出自該接收器電路RX2的脈波偵測位訊號PD2或輸出自UVLO電路UVLO1之非規律的請求訊號RT11來重設計時器TM2。也就是說，藉由輸出自輸出自或(OR)閘O4的重設訊號RST4來重設計時器TM2，而或(OR)閘O4的輸入為脈波偵測訊號PD2和非規律的請求訊號RT11。
<半導體裝置系統2的示範應用>
半導體裝置系統2的控制目標為，舉例來說，由絕緣閘雙載子電晶體(IGBT)所代表之功率電晶體。在此情況中，半導體裝置系統2依據由接收器電路RX1所再生之輸出資料訊號Dout1來控制功率電晶體的開啟/關斷(ON/OFF)，以控制電源與負載之間的導通狀態。
明確地說，依據第三實施例之半導體裝置系統2被應用至，舉例來說，驅動如圖20所示之三相馬達(負載)的反相器裝置。圖20為顯示應用該半導體裝置系統2之反相器裝置的示圖。圖20中所示之反相器裝置在其高側和低側各自包含三個功率電晶體驅動器PTD及三個錯誤偵測電路EDC，其分別對應於u-相、v-相、及w-相(總共六個)。
輸出自微電腦MCU的控制訊號(例如，UH,UL)經由該等發射器電路TX1、線圈、及該等接收器電路RX1而被發送至該等功率電晶體驅動器PTD，並且為控制目標之IGBTs的開啟/關斷(ON/OFF)被控制。另一方面，由該等錯誤偵測電路EDC所偵測到之錯誤訊號經由該等發射器電路TX2、該等線圈、及該等接收器電路RX2而被發送至該微電腦MCU。
在此，圖21為顯示應用該半導體裝置系統2之反相器裝置之操作的時序圖。如同圖21之圖表中所示，輸出自微電腦MCU的控制訊號(例如，UH,UL)為PWM控制訊號，並且以類比方式來控制流經馬達之電流(例如， IU)。在此，控制訊號(例如，UH,UL)對應於該輸入資料訊號Din1。
(其他實施例)
半導體裝置的安裝實例並不限於圖2中所示者。下面，參照圖22及23來說明半導體裝置的其他代表性安裝實例。圖22為在電容器被使用作為絕緣耦合元件的情況中之半導體裝置的安裝實例，圖23顯示其中GMR(巨磁阻)元件被使用作為絕緣耦合元件的情況中之半導體裝置的安裝實例。
在圖22中，用作為圖2中所示的安裝實例中之絕緣耦合元件的線圈被電容器所取代。更明確地說，主要線圈L11被電容器的其中一個電極PL1所取代，並且次要線圈L12被電容器的另一個電極PL2所取代。
在圖23中，用作為圖2中所示的安裝實例中之絕緣耦合元件的線圈被GMR(巨磁阻)元件所取代。更明確地說，在主要線圈L11保持不變的同時，次要線圈L12被GMR(巨磁阻)元件R12所取代。在此安裝實例中也，連接至該發射器電路TX1之該等輸出的墊塊(pad)被形成於半導體晶片CHP1處，並且分別連接至主要線圈L11之相反末端的墊塊被形成於半導體晶片CHP2處。然後，該發射器電路TX1經由該等墊塊和接合線BW而連接至形成在半導體晶片CHP2處的該主要線圈L11。
如上所述，該等絕緣耦合元件的類型和配置並不被特 別限定。注意，雖然已經說明該等絕緣耦合元件被形成於半導體晶片處，但是該等絕緣耦合元件也可以被形成為外部附接組件。
上面，雖然由本案發明人所做成的發明已經根據該等實施例來加以明確地說明，但是本發明並不限定於上面所述的該等實施例，而且不用說，在不違離本發明之精神的範圍之內可做成各式各樣的改變。
舉例來說，隨著依據該等實施例的半導體裝置，半導體基板、半導體層、擴散層(擴散區域)等等的導電類型(p-型或n-型)可以被反轉。因此，在n-型和p-型的其中一個導電類型為第一導電類型且另一個導電類型為第二導電類型的情況中，第一導電類型可為p-型，而且第二導電類型可為n-型。相反地，第一導電類型可為n-型，而且第二導電類型可為p-型。
第一至第三和其他實施例可視習於此技藝者所想要的來予以組合。
雖然本發明已經按照幾個實施例來加以說明，但是習於此技藝者可認知本發明在附加之申請專利範圍的精神和範疇之內用各式各樣的變型來予以施行，而且本發明並不限定於上面所述的該等實例。
此外，申請專利範圍的範疇並不限定於上面所述的該等實施例。
再者，注意到，申請人想要包含所有請求項元件的等同之物，甚至連稍後在審查過程期間所做之任何申請專利 範圍的修正亦被包含在內。
TX1‧‧‧發射器電路
L11‧‧‧主要線圈
L12‧‧‧次要線圈
RX1‧‧‧接收器電路
CHP1、CHP2‧‧‧半導體晶片
VDD1、VDD2‧‧‧電源電壓
GND1、GND2‧‧‧接地電壓
1‧‧‧半導體裝置
PGC‧‧‧脈波產生電路
OD1、OD2‧‧‧輸出驅動器
10‧‧‧輸出停止電路
P10‧‧‧脈波訊號
P11、P12‧‧‧輸出脈波訊號
Din1‧‧‧輸入資料訊號
VR‧‧‧接收訊號
STP‧‧‧停止訊號
Dout1‧‧‧輸出資料訊號

Claims (9)

  1. 一種發射器電路，包括：脈波產生電路，根據輸入資料的複數個邊緣而產生脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將第一輸出脈波訊號輸出至外部絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將第二輸出脈波訊號輸出至該絕緣耦合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路包含：鎖存器電路，感測該電源電壓的該開啟並且維持該第一及第二輸出脈波訊號之該輸出的該停止；以及計時器，其中回應於輸出自該計時器的訊號，該鎖存器電路解除該第一及第二輸出脈波訊號之該輸出的該停止，該輸出停止電路另包含第一及第二電容器元件，該鎖存器電路具有經由該第一電容器元件而被連接至電源的第一儲存節點，並且具有經由該第二電容器元件而被接地的第二儲存節點，該鎖存器電路分別在該第一及第二儲存節點保持彼此倒反的電壓，以及 回應於輸出自該計時器的該訊號，該鎖存器電路藉由在該第一及第二儲存節點轉變時所保持的該等電壓而解除該第一及第二輸出脈波訊號之該輸出的該停止。
  2. 一種發射器電路，包括：脈波產生電路，根據輸入資料的複數個邊緣而產生脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將第一輸出脈波訊號輸出至外部絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將第二輸出脈波訊號輸出至該絕緣耦合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路包含：第一及第二電容器元件；N-型電晶體，具有其源極連接至地，並且具有其汲極經由該第一電容器元件而被連接至電源；以及P-型電晶體，具有其源極連接至該電源，並且具有其汲極經由該第二電容器元件而被連接至該地，其中該N-型電晶體具有其閘極連接至該P-型電晶體的該汲極，並且該P-型電晶體具有其閘極連接至該N-型電晶體的該汲極，並且該第一及第二輸出脈波訊號之該輸出的該停止依據該 N-型電晶體的閘極電壓和該P-型電晶體的閘極電壓而被解除。
  3. 一種發射器電路，包括：脈波產生電路，根據輸入資料的複數個邊緣而產生脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將第一輸出脈波訊號輸出至外部絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將第二輸出脈波訊號輸出至該絕緣耦合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路藉由使該脈波產生電路停止產生該脈波訊號於一段從當該電源電壓被開啟時開始的預定期間，以使該第一及第二輸出脈波訊號停止被輸出。
  4. 如申請專利範圍第3項之發射器電路，其中該輸出停止電路包含：電容器元件，係連接至電源和地的其中一者；以及電阻器元件，係連接至電源和地的另一者，其中該第一及第二輸出脈波訊號之該輸出的該停止依據介於該電容器元件與該電阻器元件間之連接節點的電壓而被解除。
  5. 一種半導體裝置，包括： 發射器電路，根據輸入資料而發送第一及第二輸出脈波訊號；接收器電路，接收該第一及第二輸出脈波訊號，並且重新建構該輸入資料；以及主要絕緣耦合元件及次要絕緣耦合元件，使該發射器電路和該接收器電路互相電磁性地耦合，其中該發射器電路包含：脈波產生電路，根據該輸入資料的複數個邊緣而產生脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將該第一輸出脈波訊號輸出至該主要絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將該第二輸出脈波訊號輸出至該主要絕緣耦合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路包含：鎖存器電路，感測該電源電壓的該開啟並且維持該第一及第二輸出脈波訊號之該輸出的該停止；以及計時器，其中回應於輸出自該計時器的訊號，該鎖存器電路解除該第一及第二輸出脈波訊號之該輸出的該停止，其中，該輸出停止電路另包含第一及第二電容器元 件，該鎖存器電路具有經由該第一電容器元件而被連接至電源的第一儲存節點，並且具有經由該第二電容器元件而被接地的第二儲存節點，該鎖存器電路分別在該第一及第二儲存節點保持彼此倒反的電壓，以及回應於輸出自該計時器的該訊號，該鎖存器電路藉由在該第一及第二儲存節點轉變時所保持的該等電壓而解除該第一及第二輸出脈波訊號之該輸出的該停止。
  6. 一種半導體裝置，包括：發射器電路，根據輸入資料而發送第一及第二輸出脈波訊號；接收器電路，接收該第一及第二輸出脈波訊號，並且重新建構該輸入資料；以及主要絕緣耦合元件及次要絕緣耦合元件，使該發射器電路和該接收器電路互相電磁性地耦合，其中該發射器電路包含：脈波產生電路，根據該輸入資料的複數個邊緣而產生脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將該第一輸出脈波訊號輸出至該主要絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將該第二輸出脈波訊號輸出至該主要絕緣耦 合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路包含：第一及第二電容器元件；N-型電晶體，具有其源極連接至地，並且具有其汲極經由該第一電容器元件而被連接至電源；以及P-型電晶體，具有其源極連接至該電源，並且具有其汲極經由該第二電容器元件而被連接至該地，其中該N-型電晶體具有其閘極連接至該P-型電晶體的該汲極，並且該P-型電晶體具有其閘極連接至該N-型電晶體的該汲極，並且該第一及第二輸出脈波訊號之該輸出的該停止依據該N-型電晶體的閘極電壓和該P-型電晶體的閘極電壓而被解除。
  7. 一種半導體裝置，包括：發射器電路，根據輸入資料而發送第一及第二輸出脈波訊號；接收器電路，接收該第一及第二輸出脈波訊號，並且重新建構該輸入資料；以及主要絕緣耦合元件及次要絕緣耦合元件，使該發射器電路和該接收器電路互相電磁性地耦合，其中該發射器電路包含：脈波產生電路，根據該輸入資料的複數個邊緣而產生 脈波訊號；第一輸出驅動器，根據該脈波訊號，依據該等邊緣的其中一個邊緣而將該第一輸出脈波訊號輸出至該主要絕緣耦合元件之第一端；第二輸出驅動器，根據該脈波訊號，依據該等邊緣的另一個邊緣而將該第二輸出脈波訊號輸出至該主要絕緣耦合元件之第二端；以及輸出停止電路，使該第一及第二輸出脈波訊號停止被輸出於一段從當電源電壓被開啟時開始的預定期間，其中，該輸出停止電路藉由使該脈波產生電路停止產生該脈波訊號於一段從當該電源電壓被開啟時開始的預定期間，以使該第一及第二輸出脈波訊號停止被輸出。
  8. 如申請專利範圍第7項之半導體裝置，其中該輸出停止電路包含：電容器元件，係連接至電源和地的其中一者；以及電阻器元件，係連接至電源和地的另一者，其中該第一及第二輸出脈波訊號之該輸出的該停止依據介於該電容器元件與該電阻器元件間之連接節點的電壓而被解除。
  9. 如申請專利範圍第5至8項中任一項之半導體裝置，其中該主要絕緣耦合元件和該次要絕緣耦合元件為在半導體晶片中分別被形成在堆疊於頂部-至-底部方向上的兩個互連層中之線圈。
TW105105641A 2015-03-17 2016-02-25 發射器電路、半導體裝置及資料傳輸方法 TWI692226B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2015053444 2015-03-17
JP2015-053444 2015-03-17
JP2015180395A JP6557562B2 (ja) 2015-03-17 2015-09-14 送信回路及び半導体装置
JP2015-180395 2015-09-14

Publications (2)

Publication Number Publication Date
TW201705730A TW201705730A (zh) 2017-02-01
TWI692226B true TWI692226B (zh) 2020-04-21

Family

ID=57009127

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105105641A TWI692226B (zh) 2015-03-17 2016-02-25 發射器電路、半導體裝置及資料傳輸方法

Country Status (4)

Country Link
JP (1) JP6557562B2 (zh)
KR (1) KR20160111863A (zh)
CN (1) CN105991115B (zh)
TW (1) TWI692226B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020010085A (ja) * 2018-07-03 2020-01-16 ローム株式会社 信号伝達装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0749227A2 (en) * 1995-06-15 1996-12-18 Sharp Kabushiki Kaisha Transmission using pulse position coding
US20070091524A1 (en) * 2005-10-21 2007-04-26 Via Technologies, Inc. Protecting circuits from electrostatic discharge
US20090122904A1 (en) * 2007-11-13 2009-05-14 Samsung Electronics Co., Ltd. Apparatuses and method for multi-level communication
TW201234157A (en) * 2010-10-28 2012-08-16 Seiko Instr Inc Temperature detection device
US20130287141A1 (en) * 2012-04-26 2013-10-31 Renesas Electronics Corporation Semiconductor device and data transmission method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5637550U (zh) * 1979-08-30 1981-04-09
JP2004260648A (ja) * 2003-02-27 2004-09-16 Nec Corp パワーオンリセット回路
US8238067B2 (en) * 2008-12-11 2012-08-07 Ati Technologies Ulc Electrostatic discharge circuit and method
CN102315757B (zh) * 2010-07-07 2014-07-09 台达能源技术（上海）有限公司 驱动功率开关元件的驱动器
TWI506952B (zh) * 2011-11-23 2015-11-01 System General Corp 用於功率管理的隔離介面電路
JP5752659B2 (ja) * 2012-09-20 2015-07-22 株式会社東芝 半導体回路
US9356442B2 (en) * 2014-07-08 2016-05-31 Hong Kong Applied Science and Technology Research Institute Company, Limited Area-efficient clamp for power ring ESD protection using a transmission gate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0749227A2 (en) * 1995-06-15 1996-12-18 Sharp Kabushiki Kaisha Transmission using pulse position coding
US20070091524A1 (en) * 2005-10-21 2007-04-26 Via Technologies, Inc. Protecting circuits from electrostatic discharge
US20090122904A1 (en) * 2007-11-13 2009-05-14 Samsung Electronics Co., Ltd. Apparatuses and method for multi-level communication
TW201234157A (en) * 2010-10-28 2012-08-16 Seiko Instr Inc Temperature detection device
US20130287141A1 (en) * 2012-04-26 2013-10-31 Renesas Electronics Corporation Semiconductor device and data transmission method

Also Published As

Publication number Publication date
TW201705730A (zh) 2017-02-01
CN105991115A (zh) 2016-10-05
JP6557562B2 (ja) 2019-08-07
JP2016174346A (ja) 2016-09-29
CN105991115B (zh) 2021-01-22
KR20160111863A (ko) 2016-09-27

Similar Documents

Publication Publication Date Title
US9166738B2 (en) Semiconductor device and data transmission method
JP5303167B2 (ja) スイッチ制御装置及びこれを用いたモータ駆動装置
JP6384201B2 (ja) 集積回路装置及び電子機器
US20130285465A1 (en) Transmitter circuit and semiconductor integrated circuit having the same
JP6043225B2 (ja) 受信回路及びそれを備えた半導体集積回路
US10224969B2 (en) Transmitter circuit, semiconductor apparatus and data transmission method
TWI501361B (zh) 矽穿孔修補電路
TWI692226B (zh) 發射器電路、半導體裝置及資料傳輸方法
CN107636969B (zh) 信号传输电路以及电力变换装置
TWI484615B (zh) 雙重矽晶穿孔結構
EP2611033B1 (en) Gate driver with digital ground
US9520804B2 (en) Power converter and matrix converter
US8860470B1 (en) Input/output line driver circuit
US9773568B2 (en) Semiconductor devices and semiconductor systems including the same
JP2009095074A (ja) 半導体スイッチ回路
JPH0936727A (ja) 信号出力方法、その回路及び半導体集積回路
TW201244376A (en) On-chip power input output interface