TWI691086B - 半導體記憶體裝置 - Google Patents

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森伸二
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松田和久
齋藤雄太
高橋篤史
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日商東芝記憶體股份有限公司
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Abstract

本發明之實施形態提供一種可靠性提高之半導體記憶體裝置。  本發明之實施形態之半導體記憶體裝置具備：半導體層；閘極電極；設置於半導體層與閘極電極之間之第1絕緣層；設置於第1絕緣層與閘極電極之間之第2絕緣層；設置於第1絕緣層與第2絕緣層之間之包含金屬或半導體之區域；及，包圍區域、並包含矽及氮之被覆層。

Description

半導體記憶體裝置
本發明之實施形態係關於一種半導體記憶體裝置。
作為NAND(Not And，反及)型快閃記憶體之記憶胞類型之一，存在MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬氧化氮氧化矽)型記憶胞。於MONOS型記憶胞中，例如，使夾於氧化矽層之氮化矽層作為電荷儲存層發揮功能。藉由使電荷儲存於氮化矽層，進行資料之寫入。又，藉由抽出儲存於氮化矽層之電荷，進行資料之刪除。
MONOS型記憶胞中，除氮化矽層以外，亦存在設置金屬層作為電荷儲存層之情形。藉由設置金屬層，電荷儲存層之電荷儲存量增加，記憶特性提高。然而，金屬層中之金屬向電荷儲存層之周圍之絕緣層擴散，使記憶特性劣化，由此，有可靠性降低之虞。
[發明所欲解決之問題]
本發明之實施形態提供一種可靠性提高之半導體記憶體裝置。
實施形態之半導體記憶體裝置具備：半導體層；閘極電極；設置於半導體層與閘極電極之間之第1絕緣層；設置於第1絕緣層與閘極電極之間之第2絕緣層；設置於第1絕緣層與第2絕緣層之間之包含金屬或半導體之區域；及，包圍區域、並包含矽及氮之被覆層。
以下，參照圖式對本發明之實施形態進行說明。再者，於以下之說明中，對同一或類似之構件等附以同一符號，對已說明一次之構件等適當省略其說明。
又，本說明書中，為了方便，存在使用「上」或「下」之術語之情形。「上」或「下」僅是表示圖式內之相對位置關係之術語，並非規定相對於重力之位置關係之術語。
本說明書中之構成半導體記憶體裝置之構件之化學組成之定性分析及定量分析例如可藉由二次離子質譜法(Secondary Ion Mass Spectroscopy：SIMS)、能量分散型X射線分光法(Energy Dispersive X-ray Spectroscopy：EDX)進行。又，構成半導體記憶體裝置之構件之厚度、構件間之距離等之測定例如可使用穿透型電子顯微鏡(Transmission Electron Microscope：TEM)。又，構件之導電型之判定及構件間之雜質濃度之大小關係之判定例如可藉由掃描型靜電電容顯微鏡法(Scanning Capacitance Microscopy：SCM)進行。
(第1實施形態)  第1實施形態之半導體記憶體裝置具備：半導體層；閘極電極；設置於半導體層與閘極電極之間之第1絕緣層；設置於第1絕緣層與閘極電極之間之第2絕緣層；設置於第1絕緣層與第2絕緣層之間之包含金屬或半導體之區域；及，包圍區域、並包含矽及氮之被覆層。
第1實施形態之半導體記憶體裝置係三維配置記憶胞而成之三維NAND快閃記憶體。
圖1係第1實施形態之半導體記憶體裝置之記憶胞陣列之電路圖。圖2係第1實施形態之半導體記憶體裝置之記憶體串之一部分之模式剖視圖。圖2表示圖1之記憶胞陣列100中之、例如由虛線所包圍之一個記憶體串MS中之複數個記憶胞MC之yz剖面。
第1實施形態之三維NAND快閃記憶體之記憶胞陣列100如圖1所示，具備複數個字元線WL、共通源極線CSL、源極選擇閘極線SGS、複數個汲極選擇閘極線SGD、複數個位元線BL、及複數個記憶體串MS。
如圖1所示，記憶體串MS包含串聯連接於共通源極線CSL與位元線BL之間之源極選擇電晶體SST、複數個記憶胞MC及汲極選擇電晶體SDT。藉由位元線BL及汲極選擇閘極線SGD，可選擇1根記憶體串MS，藉由字元線WL，可選擇1個記憶胞MC。
記憶胞陣列100如圖2所示，具備複數個字元線WL(導電層、閘極電極)、半導體層10、複數個層間絕緣層12、隧道絕緣層14(第1絕緣層)、阻擋絕緣層16(第2絕緣層)、電荷儲存區域18(包含金屬或半導體之區域)、被覆層20、及核心絕緣層22。複數個字元線WL及複數個層間絕緣層12構成積層體50。電荷儲存區域18係包含金屬或半導體之區域之一例。
字元線WL及層間絕緣層12例如設置於未圖示之半導體基板上。
字元線WL及層間絕緣層12於z方向(第1方向)交替積層於半導體基板之上。複數個字元線WL及複數個層間絕緣層12構成積層體50。
字元線WL係板狀之導電體。字元線WL例如係金屬或半導體。字元線WL例如係鎢(W)。字元線WL作為記憶胞MC之控制電極發揮功能。字元線WL係閘極電極層。字元線WL之z方向之厚度例如為20 nm以上且40 nm以下。
字元線WL係導電層之一例。字元線WL係閘極電極之一例。
層間絕緣層12分離字元線WL與字元線WL。層間絕緣層12例如係氧化矽。層間絕緣層12之z方向之厚度例如為20 nm以上且40 nm以下。
核心絕緣層22設置於積層體50之中。核心絕緣層22於z方向上延伸。核心絕緣層22貫通積層體50而設置。核心絕緣層22被半導體層10包圍。核心絕緣層22例如係氧化矽。
半導體層10設置於積層體50之中。半導體層10於z方向上延伸。半導體層10貫通積層體50而設置。半導體層10設置於核心絕緣層22之周圍。半導體層10例如係圓筒形狀。
半導體層10例如係n型半導體。半導體層10例如係多晶矽。
半導體層10作為記憶胞MC之電晶體之通道發揮功能。
電荷儲存區域18設置於半導體層10與字元線WL之間。電荷儲存區域18設置於隧道絕緣層14與阻擋絕緣層16之間。電荷儲存區域18設置於半導體層10之周圍。
電荷儲存區域18藉由施加於電荷儲存區域18之電場，具有將電荷儲存於電荷儲存區域18之內部之功能。藉由對電荷儲存區域18施加電場，亦可刪除儲存於電荷儲存區域18之內部之電荷。
電荷儲存區域18包含選自由金屬、金屬氮化物、金屬氧化物、半導體及金屬半導體化合物所組成之群中之至少一種材料。
電荷儲存區域18例如包含電子親和力或功函數大於被覆層20之材料。
電荷儲存區域18例如包含金屬。電荷儲存區域18例如包含釕或鈦。
電荷儲存區域18例如包含金屬氮化物。電荷儲存區域18例如包含氮化鈦或窒化鎢。
電荷儲存區域18例如包含金屬氧化物。電荷儲存區域18例如包含氧化鈦、氧化鋁、氧化鉿、氧化鋯、氧化釔或氧化鑭。
電荷儲存區域18例如包含半導體。電荷儲存區域18例如包含矽。電荷儲存區域18例如包含包括n型雜質或p型雜質之矽。
電荷儲存區域18例如包含金屬半導體化合物。電荷儲存區域18例如包含矽化物。電荷儲存區域18例如包含矽化鈦、矽化鎳或矽化鎢。
被覆層20包圍電荷儲存區域18。被覆層20之一部分設置於電荷儲存區域18與層間絕緣層12之間。被覆層20之一部分設置於電荷儲存區域18與隧道絕緣層14之間。被覆層20之一部分設置於電荷儲存區域18與阻擋絕緣層16之間。
被覆層20之一部分亦設置於電荷儲存區域18之側面之側。換言之，被覆層20之一部分亦設置於包含電荷儲存區域18之平面內。
由於藉由被覆層20包圍，電荷儲存區域18不與層間絕緣層12、隧道絕緣層14及阻擋絕緣層16直接接觸。電荷儲存區域18不與除被覆層20以外之絕緣層直接接觸。
被覆層20具有抑制構成電荷儲存區域18之元素、例如金屬元素向周圍之絕緣層擴散之功能。又，被覆層20之至少一部分藉由施加於被覆層20之電場，具有將電荷儲存於被覆層20之內部之功能。
被覆層20包含矽及氮。被覆層20係包含矽及氮之絕緣層。被覆層20例如係氮化矽、氮氧化矽或含有碳之氮氧化矽。被覆層20例如藉由於被覆層20中之陷阱能階捕獲電荷，具有儲存電荷之功能。
被覆層20例如具有大致均一之化學組成。被覆層20例如僅由氮化矽所形成。又，被覆層20例如僅由氮氧化矽所形成。
電荷儲存區域18及被覆層20係於相鄰之上下之記憶胞MC之間、將層間絕緣層12夾於其間而將其分斷之構造。
隧道絕緣層14設置於半導體層10與字元線WL之間。隧道絕緣層14設置於半導體層10與被覆層20之間。
隧道絕緣層14具有抑制電荷儲存區域18與半導體層10之間之電荷之移動之功能。又，隧道絕緣層14具有於將電荷寫入電荷儲存區域18、將電荷自電荷儲存區域18刪除時，使電荷作為穿隧電流通過之功能。
隧道絕緣層14例如係氧化矽。
阻擋絕緣層16設置於隧道絕緣層14與字元線WL之間。阻擋絕緣層16設置於被覆層20與字元線WL之間。
阻擋絕緣層16具有抑制電荷於電荷儲存區域18至字元線WL之間之移動之功能。
阻擋絕緣層16例如係氧化矽或氧化鋁。阻擋絕緣層16例如具有氧化矽及氧化鋁之積層構造。
記憶胞MC包含半導體層10、隧道絕緣層14、電荷儲存區域18、被覆層20、阻擋絕緣層16、及字元線WL。記憶胞MC具備保持基於電荷儲存區域18及被覆層20中之電荷量的資料之功能。
第1實施形態之半導體記憶體裝置之記憶胞MC係所謂於MONOS構造之電荷陷阱型之電荷儲存層追加浮動型之電荷儲存區域18而成之構造。
圖3係第1實施形態之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。圖3表示於圖2中由虛線所包圍之區域。再者，於圖3中，省略核心絕緣層22之圖示。圖3表示1個記憶胞MC之yz剖面。
電荷儲存區域18具有第1區域18a、第2區域18b及第3區域18c。第3區域18c位於第1區域18a與第2區域18b之間。
第1區域18a與隧道絕緣層14之間之第1距離d1、及第2區域18b與隧道絕緣層14之間之第2距離d2小於第3區域18c與隧道絕緣層14之間之第3距離d3。第1距離d1及第2距離d2例如為第3距離d3之2分之1以下。
電荷儲存區域18於yz剖面具有馬蹄形狀。電荷儲存區域18於yz剖面具有兩端部向隧道絕緣層14延伸之形狀。
第1距離d1及第2距離d2例如為2 nm以上且5 nm以下。第3距離d3例如為4 nm以上且10 nm以下。電荷儲存區域18之y方向之厚度t例如為0.3 nm以上且1 nm以下。
電荷儲存區域18與阻擋絕緣層16之間之第4距離d4例如為2 nm以上且5 nm以下。又，電荷儲存區域18與層間絕緣層12之間之第5距離d5例如為2 nm以上且5 nm以下。
隧道絕緣層14之y方向之厚度例如為3 nm以上且8 nm以下。阻擋絕緣層16之y方向之厚度例如為5 nm以上且10 nm以下。
其次，對第1實施形態之半導體記憶體裝置之製造方法之一例進行說明。特別是對包含記憶胞MC之記憶體串MS之製造方法進行說明。
圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。
首先，於未圖示之半導體基板之上，交替沈積層間絕緣層12及犧牲層31(圖4)。層間絕緣層12及犧牲層31例如係藉由CVD法(Chemical Vapor Deposition法，化學氣相沈積法)所形成。層間絕緣層12例如係氧化矽。犧牲層31例如係氮化矽。
其次，形成貫通層間絕緣層12及犧牲層31之開口部40(圖5)。開口部40例如使用微影法及RIE法(Reactive Ion Etching法，反應性離子蝕刻法)所形成。
其次，進行使開口部40中之犧牲層31相對於層間絕緣層12選擇性地後退之凹槽蝕刻(圖6)。凹槽蝕刻使用各向同性蝕刻。各向同性蝕刻例如係濕式蝕刻或乾式蝕刻。
其次，將犧牲層31之一部分氧化，形成阻擋絕緣層16(圖7)。阻擋絕緣層16係氧化矽。
其次，於開口部40之中沈積例如第1氮化矽膜32、氮化鈦膜33、第2氮化矽膜34，嵌入犧牲層31之凹槽部分(圖8)。第1氮化矽膜32、氮化鈦膜33、第2氮化矽膜34例如藉由ALD法(Atomic Layer Deposition法，原子層沈積法)所形成。第1氮化矽膜32之一部分、第2氮化矽膜34之一部分之後成為被覆層20之一部分。氮化鈦膜33之一部分之後成為電荷儲存區域18。
其次，對開口部40之側面之第2氮化矽膜34之一部分進行蝕刻(圖9)。蝕刻例如藉由使用熱磷酸之濕式蝕刻進行。
其次，對氮化鈦膜33之一部分進行蝕刻(圖10)。蝕刻例如藉由使用稀釋氫氟酸溶液之濕式蝕刻進行。藉由氮化鈦膜33，形成電荷儲存區域18。
其次，於開口部40之中沈積第3氮化矽膜35(圖11)。第3氮化矽膜35例如藉由ALD法所形成。電荷儲存區域18藉由氮化矽膜包圍。
其次，藉由蝕刻去除開口部40之側面之第3氮化矽膜35(圖12)。形成被覆層20。
其次，於開口部40之中形成隧道絕緣層14(圖13)。隧道絕緣層14例如係藉由ALD法所形成之氧化矽膜。
其次，於開口部40之中沈積半導體層10及核心絕緣層22(圖14)。半導體層10及核心絕緣層22之形成例如藉由CVD法進行。
半導體層10例如係摻雜有n型雜質之多晶矽。n型雜質例如係磷或砷。核心絕緣層22例如係氧化矽。
其次，對犧牲層31選擇性地進行蝕刻而將其去除(圖15)。犧牲層31之蝕刻例如藉由使用熱磷酸之濕式蝕刻進行。
其次，於去除犧牲層31之空間嵌入字元線WL之材料。字元線WL之材料例如藉由CVD法嵌入。字元線WL之材料例如係鎢(W)。
藉由以上之製造方法，製造圖2所示之第1實施形態之半導體記憶體裝置。
其次，對第1實施形態之半導體記憶體裝置之作用及效果進行說明。
第1實施形態之三維NAND快閃記憶體之記憶胞MC係於MONOS構造之電荷陷阱型之電荷儲存層追加浮動型之電荷儲存區域18而成之構造。被覆層20對應於電荷陷阱型之電荷儲存層。藉由追加浮動型之電荷儲存區域18，記憶胞之電荷儲存量增加，記憶特性提高。
例如，考慮電荷儲存區域18與相鄰之阻擋絕緣層16、隧道絕緣層14或層間絕緣層12直接接觸之情形。於該情形時，若對記憶胞進行反覆寫入刪除之動作(循環應力)，則構成元素、例如金屬元素會自電荷儲存區域18向接觸之絕緣層擴散，有記憶特性劣化之虞。因此，有半導體記憶體裝置之可靠性降低之虞。
圖16係第1比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。圖17係第2比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。圖18係第3比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。圖16、圖17、圖18係對應於第1實施形態之半導體記憶體裝置之圖3之圖。
圖16所示之第1比較例之半導體記憶體裝置於電荷儲存區域18直接與阻擋絕緣層16相接之方面，與第1實施形態之半導體記憶體裝置不同。
於第1比較例之情形時，由於由循環應力所導致之金屬元素向阻擋絕緣層16之擴散，有電荷儲存區域18與字元線WL之間之漏電流增加之虞。若電荷儲存區域18與字元線WL之間之漏電流增加，則記憶胞之寫入、刪除特性或資料保持特性劣化。因此，半導體記憶體裝置之可靠性降低。
圖17所示之第2比較例之半導體記憶體裝置於電荷儲存區域18直接與隧道絕緣層14相接之方面，與第1實施形態之半導體記憶體裝置不同。
於第2比較例之情形時，由於由循環應力所導致之金屬元素之擴散，於隧道絕緣層14流動有低電場中之漏電流、所謂SILC(Stress Induced Leakage Current，應力感應漏電流)。由此，記憶胞之資料保持特性劣化。因此，半導體記憶體裝置之可靠性降低。
圖18所示之第3比較例之半導體記憶體裝置於電荷儲存區域18直接與層間絕緣層12相接之方面，與第1實施形態之半導體記憶體裝置不同。
於第3比較例之情形時，由於由循環應力所導致之金屬元素之擴散，有電荷經由層間絕緣層12逃逸至字元線WL或半導體層10之虞。由此，記憶胞之寫入、刪除特性或資料保持特性劣化。因此，半導體記憶體裝置之可靠性降低。
第1實施形態之半導體記憶體裝置中，電荷儲存區域18由包含矽及氮之被覆層20所包圍。換言之，電荷儲存區域18不與阻擋絕緣層16、隧道絕緣層14及層間絕緣層12直接接觸。
包含矽及氮之被覆層20具有抑制電荷儲存區域18之構成元素、例如金屬元素之擴散之功能。由此，電荷儲存區域18之構成元素、例如金屬元素自電荷儲存區域18至阻擋絕緣層16、隧道絕緣層14或層間絕緣層12之擴散受到抑制。因此，記憶胞之特性劣化受到抑制。因此，可實現可靠性提高之半導體記憶體裝置。
第1實施形態之半導體記憶體裝置之電荷儲存區域18如圖3所示，具有第1區域18a、第2區域18b及第3區域18c。而且，第1區域18a與隧道絕緣層14之間之第1距離d1、及第2區域18b與隧道絕緣層14之間之第2距離d2小於第3區域18c與隧道絕緣層14之間之第3距離d3。
藉由具備靠近隧道絕緣層14且電場易集中之第1區域18a及第2區域18b，記憶胞之寫入、刪除特性提高。另一方面，藉由增大第3區域18c與隧道絕緣層14之間之第3距離d3，記憶胞之資料保持特性提高。
又，電荷儲存區域18係馬蹄形狀，電荷儲存區域18之體積及表面積變大。由此，電荷保持量變大，寫入、刪除時之閾值範圍變廣，半導體記憶體裝置之寫入、刪除特性提高。又，記憶胞之資料保持特性提高。
又，藉由使電荷儲存區域18為馬蹄形狀，可增大第3區域18c與隧道絕緣層14之間之第3距離d3。因此，電荷儲存區域18之構成元素、例如金屬元素向隧道絕緣層14之擴散受到抑制。又，與將電荷儲存區域18與隧道絕緣層14之間之距離作為第1距離d1設為一定之情形相比，電荷儲存區域18之體積變小。因此，電荷儲存區域18之構成元素之總量變少，構成元素向隧道絕緣層14之擴散受到抑制。
電荷儲存區域18較佳為包含電子親和力或功函數大於被覆層20之材料。被覆層20、阻擋絕緣層16、隧道絕緣層14及層間絕緣層12之、自電荷儲存區域18觀察之對電子之障壁變高，半導體記憶體裝置之資料保持特性提高。
例如，於被覆層20係氮化矽之情形時，氧化鈦、氮化鈦及釕係電子親和力或功函數大於氮化矽之材料。
電荷儲存區域18較佳為金屬或金屬氮化物。因電荷保持量進而變大，使得寫入、刪除時之閾值範圍變廣，半導體記憶體裝置之寫入、刪除特性提高。又，記憶胞之資料保持特性提高。
又，於第1實施形態之半導體記憶體裝置中，電荷儲存區域18及被覆層20係於相鄰之上下之記憶胞MC之間、將層間絕緣層12夾於其間而將其分斷之構造。因此，電荷向相鄰之記憶胞之逃逸受到抑制。因此，半導體記憶體裝置之資料保持特性提高。
又，由於電荷向相鄰之記憶胞之逃逸受到抑制，故層間絕緣層12可薄化。因此，積層體50之高度設為一定之情形時之記憶胞之積體度提高。
又，於第1實施形態之半導體記憶體裝置中，如圖13所示，於形成隧道絕緣層14時，例如包含金屬元素之電荷儲存區域18不直接露出。因此，對隧道絕緣層14之金屬污染受到抑制，可形成品質佳之隧道絕緣層14。因此，可實現可靠性提高之半導體記憶體裝置。
以上，於第1實施形態之半導體記憶體裝置中，利用被覆層包圍電荷儲存區域，藉此，電荷儲存區域之構成元素向絕緣層之擴散受到抑制。因此，可實現可靠性提高之半導體記憶體裝置。
(第2實施形態)  第2實施形態之半導體記憶體裝置於電荷儲存區域不具備第1區域、第2區域及第3區域之方面，與第1實施形態不同。以下，對於與第1實施形態重複之內容，省略一部分記述。
圖19係第2實施形態之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。圖19係對應於第1實施形態之半導體記憶體裝置之圖3之圖。
第2實施形態之半導體記憶體裝置之電荷儲存區域18於yz剖面具有矩形形狀。電荷儲存區域18不具有第1區域18a、第2區域18b及第3區域18c。
以上，於第2實施形態之半導體記憶體裝置中，與第1實施形態相同，利用被覆層包圍電荷儲存區域，藉此，電荷儲存區域之構成元素向絕緣層之擴散受到抑制。因此，可實現可靠性提高之半導體記憶體裝置。
於第1及第2實施形態中，以三維配置記憶胞而成之三維NAND快閃記憶體為例進行了說明，然而，亦可將本發明應用於二維NAND快閃記憶體。
以上，對本發明之若干實施形態進行了說明，然而，該等實施形態係作為例而提出者，並未意欲限定發明之範圍。該等新穎之實施形態可於其他各種形態下實施，於不脫離發明之要旨之範圍內，可進行各種省略、替換、變更。例如，可將一實施形態之構成要素替換或變更成其他實施形態之構成要素。該等實施形態或其變化包含於發明之範圍或要旨，並包含於申請專利範圍所記載之發明與其均等之範圍內。
[相關申請]  本申請享有以日本專利申請2018-174322號(申請日：2018年9月18日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
10          半導體層  12          層間絕緣層  14          隧道絕緣層(第1絕緣層)  16          阻擋絕緣層(第2絕緣層)  18          電荷儲存區域(包含金屬或半導體之區域)  18a         第1區域  18b        第2區域  18c         第3區域  20          被覆層  22          核心絕緣層  31          犧牲層  32          第1氮化矽膜  33          氮化鈦膜  34          第2氮化矽膜  35          第3氮化矽膜  40          開口部  50          積層體  100        記憶胞陣列  BL          位元線  CSL        共通源極線  d1          第1距離  d2          第2距離  d3          第3距離  d4          第4距離  d5          第5距離  MC         記憶胞  MS         記憶體串  SDT       汲極選擇電晶體  SGD       汲極選擇閘極線  SGS       源極選擇閘極線  SST        源極選擇電晶體  t             厚度  WL         字元線(導電層、閘極電極)  x            方向  y            方向  z             方向
圖1係第1實施形態之半導體記憶體裝置之記憶胞陣列之電路圖。  圖2係第1實施形態之半導體記憶體裝置之記憶體串之一部分之模式剖視圖。  圖3係第1實施形態之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。  圖4係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖5係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖6係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖7係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖8係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖9係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖10係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖11係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖12係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖13係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖14係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖15係表示第1實施形態之半導體記憶體裝置之製造方法之一例之模式剖視圖。  圖16係第1比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。  圖17係第2比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。  圖18係第3比較例之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。  圖19係第2實施形態之半導體記憶體裝置之記憶體串之一部分之放大模式剖視圖。
10          半導體層  12          層間絕緣層  14          隧道絕緣層(第1絕緣層)  16          阻擋絕緣層(第2絕緣層)  18          電荷儲存區域(包含金屬或半導體之區域)  20          被覆層  22          核心絕緣層  50          積層體  MS         記憶體串  WL         字元線  x            方向  y            方向  z             方向

Claims (14)

  1. 一種半導體記憶體裝置，其具備：半導體層；閘極電極；設置於上述半導體層與上述閘極電極之間之第1絕緣層；設置於上述第1絕緣層與上述閘極電極之間之第2絕緣層；設置於上述第1絕緣層與上述第2絕緣層之間之包含金屬或半導體之區域；及包含矽及氮，包圍上述區域全體而使上述區域不與上述第1絕緣層、上述第2絕緣層直接接觸之被覆層。
  2. 如請求項1之半導體記憶體裝置，其中上述區域包含選自由金屬、金屬氮化物及金屬氧化物所組成之群中之至少一種材料。
  3. 如請求項1或2之半導體記憶體裝置，其中上述區域包含電子親和力或功函數大於上述被覆層之材料。
  4. 如請求項1或2之半導體記憶體裝置，其中上述區域包含選自由氧化鈦、氮化鈦及釕所組成之群中之至少一種材料。
  5. 如請求項1或2之半導體記憶體裝置，其中上述被覆層具有大致均一之化學組成。
  6. 如請求項1或2之半導體記憶體裝置，其中上述區域具備第1區域、第2區域及位於上述第1區域及上述第2區域之間之第3區域，上述第1區域與上述第1絕緣層之間之第1距離及上述第2區域與上述第1絕緣層之間之第2距離小於上述第3區域與上述第1絕緣層之間之第3距離。
  7. 如請求項1或2之半導體記憶體裝置，其中上述被覆層之一部分設置於上述區域與上述第1絕緣層之間，上述被覆層之另一部分設置於上述區域與上述第2絕緣層之間，上述被覆層之進而另一部分設置於包含上述區域之平面內。
  8. 一種半導體記憶體裝置，其具備：層間絕緣層與導電層於第1方向交替積層而成之積層體；設置於上述積層體之中、並於上述第1方向上延伸之半導體層；設置於上述半導體層與上述導電層之間之第1絕緣層；設置於上述第1絕緣層與上述導電層之間之第2絕緣層；設置於上述第1絕緣層與上述第2絕緣層之間之包含金屬或半導體之區域；及包含矽及氮，包圍上述區域全體而使上述區域不與上述第1絕緣層、上述第2絕緣層直接接觸之被覆層。
  9. 如請求項8之半導體記憶體裝置，其中上述區域包含選自由金屬、金屬氮化物及金屬氧化物所組成之群中之至少一種材料。
  10. 如請求項8或9之半導體記憶體裝置，其中上述區域包含電子親和力或功函數大於上述被覆層之材料。
  11. 如請求項8或9之半導體記憶體裝置，其中上述區域包含選自由氧化鈦、氮化鈦及釕所組成之群中之至少一種材料。
  12. 如請求項8或9之半導體記憶體裝置，其中上述被覆層具有大致均一之化學組成。
  13. 如請求項8或9之半導體記憶體裝置，其中上述區域具備第1區域、第2區域及位於上述第1區域及上述第2區域之間之第3區域，上述第1區域與上述第1絕緣層之間之第1距離及上述第2區域與上述第1絕緣層之間之第2距離小於上述第3區域與上述第1絕緣層之間之第3距離。
  14. 如請求項8或9之半導體記憶體裝置，其中上述被覆層之一部分設置於上述區域與上述第1絕緣層之間，上述被覆層之另一部分設置於上述區域與上述第2絕緣層之間，上述被覆層之進而另一部分設置於上述區域與上述層間絕緣層之間。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
JP2021150525A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022041054A (ja) * 2020-08-31 2022-03-11 キオクシア株式会社 半導体記憶装置
JP2022144075A (ja) 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置およびその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices
US20170018571A1 (en) * 2010-06-30 2017-01-19 Sandisk Technologies Llc Ultrahigh density vertical nand memory device and method of making thereof
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法
US20180138190A1 (en) * 2016-09-15 2018-05-17 Toshiba Memory Corporation Semiconductor memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
US7575978B2 (en) * 2005-08-04 2009-08-18 Micron Technology, Inc. Method for making conductive nanoparticle charge storage element
KR101495806B1 (ko) * 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
US8816424B2 (en) * 2008-12-26 2014-08-26 SK Hynix Inc. Nonvolatile memory device
KR101650841B1 (ko) * 2010-04-27 2016-08-25 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US8198672B2 (en) * 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US9184175B2 (en) 2013-03-15 2015-11-10 Micron Technology, Inc. Floating gate memory cells in vertical memory
US9159845B2 (en) * 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
KR20150080769A (ko) * 2014-01-02 2015-07-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2017010951A (ja) 2014-01-10 2017-01-12 株式会社東芝 半導体記憶装置及びその製造方法
KR20150096582A (ko) * 2014-02-14 2015-08-25 에스케이하이닉스 주식회사 트랜지스터, 반도체 장치 및 그 제조 방법
JP2014147125A (ja) 2014-05-07 2014-08-14 Nec Corp 照度センサを搭載した携帯端末、携帯端末の省電力制御方法及び携帯端末の省電力制御プログラム
US9379124B2 (en) * 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
US10622368B2 (en) * 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9972635B2 (en) * 2016-02-29 2018-05-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6495852B2 (ja) 2016-03-15 2019-04-03 東芝メモリ株式会社 記憶装置
KR102505240B1 (ko) * 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018571A1 (en) * 2010-06-30 2017-01-19 Sandisk Technologies Llc Ultrahigh density vertical nand memory device and method of making thereof
US20150249093A1 (en) * 2014-03-03 2015-09-03 Jeonggil Lee Semiconductor devices
US20180138190A1 (en) * 2016-09-15 2018-05-17 Toshiba Memory Corporation Semiconductor memory device
TWI605575B (zh) * 2017-01-20 2017-11-11 群聯電子股份有限公司 三維非揮發性記憶體結構及其製造方法

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