TWI605575B - 三維非揮發性記憶體結構及其製造方法 - Google Patents

三維非揮發性記憶體結構及其製造方法 Download PDF

Info

Publication number
TWI605575B
TWI605575B TW106102237A TW106102237A TWI605575B TW I605575 B TWI605575 B TW I605575B TW 106102237 A TW106102237 A TW 106102237A TW 106102237 A TW106102237 A TW 106102237A TW I605575 B TWI605575 B TW I605575B
Authority
TW
Taiwan
Prior art keywords
volatile memory
dimensional non
memory structure
column
doping ratio
Prior art date
Application number
TW106102237A
Other languages
English (en)
Other versions
TW201828456A (zh
Inventor
張俊彥
鄭淳護
林緯
邱于建
劉謙
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW106102237A priority Critical patent/TWI605575B/zh
Priority to US15/461,478 priority patent/US9837435B1/en
Application granted granted Critical
Publication of TWI605575B publication Critical patent/TWI605575B/zh
Publication of TW201828456A publication Critical patent/TW201828456A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

三維非揮發性記憶體結構及其製造方法
本發明是有關於一種記憶體結構及其製造方法，且特別是有關於一種三維非揮發性記憶體結構及其製造方法。
目前的三維非揮發性記憶體結構，以3D SONOS為例，由於通道層的結晶大小不均勻，因此導致記憶體元件的漏電流增加，且造成記憶體元件的操作不穩定性增加，而需要消耗更多功率，進而使得記憶體元件的電性效能不佳。
本發明提供一種三維非揮發性記憶體結構及其製造方法，其可具有較佳的電性效能。
本發明提出一種三維非揮發性記憶體結構，包括基底、堆疊結構、電荷儲存柱、通道柱與鐵電材料柱。堆疊結構設置於基底上，且包括交替堆疊的多個導體層與多個第一介電層。電荷儲存柱設置於堆疊結構中。通道柱設置於電荷儲存柱的內部。鐵電材料柱設置於通道柱的內部。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，導體層的材料例如是金屬或摻雜多晶矽。金屬例如是鎢。第一介電層的材料例如是氧化矽。通道柱的材料例如是多晶矽。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，電荷儲存柱包括第二介電層、第三介電層與電荷捕捉層。第二介電層鄰接堆疊結構。第三介電層鄰接通道柱。電荷捕捉層位於第二介電層與第三介電層之間。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，第二介電層及第三介電層的材料例如是氧化矽。電荷捕捉層的材料例如是氮化矽。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，鐵電材料柱可具有鐵電負電容特性。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，鐵電材料柱的材料例如是鋯氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、矽氧化鉿(HfSiO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)、鍶氧化鉿(HfSrO)、釤氧化鉿(HfSmO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鈦酸鍶鋇(barium strontium titanate，BST)、鉭酸鍶鉍(strontium bismuth tantalate，SBT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate，PLZT)、LiNbO 3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF 5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La 1-xSr xMnO 3。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，其中HfZrO的Zr的摻雜比例可為30%至70%。HfAlO的Al的摻雜比例可為2%至12%。HfSiO的Si的摻雜比例可為2%至5%。HfYO的Y的摻雜比例可為2%至12%。HfLaO的La的摻雜比例可為3%至6%。HfGdO的Gd的摻雜比例可為2%至6%。HfSrO的Sr的摻雜比例可為2%至6%。HfSmO的Sm的摻雜比例可為2%至6%。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，更包括導體柱。導體柱設置於鐵電材料柱的內部。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，導體柱的材料例如是金屬化合物。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，金屬化合物例如是氮化金屬或碳化金屬。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構中，金屬化合物例如是氮化鈦(TiN)、氮化鉭(TaN)、氮碳化鉭(TaCN)、氮化鎢(WN)、氮化鈦鎢(TiWN)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳化鉭鋁(TaAlC)或碳化鈮鋁(NbAlC)。
本發明提出一種三維非揮發性記憶體結構的製造方法，包括以下步驟。在基底上形成堆疊結構，其中堆疊結構包括交替堆疊的多個導體層與多個第一介電層。在堆疊結構中形成電荷儲存柱。在電荷儲存柱的內部形成通道柱。在通道柱的內部形成鐵電材料柱。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，電荷儲存柱包括第二介電層、第三介電層與電荷捕捉層。第二介電層鄰接堆疊結構。第三介電層鄰接通道柱。電荷捕捉層位於第二介電層與第三介電層之間。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，鐵電材料柱可具有鐵電負電容特性。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，鐵電材料柱的材料例如是鋯氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、矽氧化鉿(HfSiO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)、鍶氧化鉿(HfSrO)、釤氧化鉿(HfSmO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鈦酸鍶鋇(barium strontium titanate，BST)、鉭酸鍶鉍(strontium bismuth tantalate，SBT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate，PLZT)、LiNbO 3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF 5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La 1-xSr xMnO 3。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，HfZrO的Zr的摻雜比例可為30%至70%。HfAlO的Al的摻雜比例可為2%至12%。HfSiO的Si的摻雜比例可為2%至5%。HfYO的Y的摻雜比例可為2%至12%。HfLaO的La的摻雜比例可為3%至6%。HfGdO的Gd的摻雜比例可為2%至6%。HfSrO的Sr的摻雜比例可為2%至6%。HfSmO的Sm的摻雜比例可為2%至6%。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，更包括在鐵電材料柱的內部形成導體柱。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，導體柱的材料例如是金屬化合物。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，金屬化合物例如是氮化金屬或碳化金屬。
依照本發明的一實施例所述，在上述三維非揮發性記憶體結構的製造方法中，金屬化合物例如是氮化鈦(TiN)、氮化鉭(TaN)、氮碳化鉭(TaCN)、氮化鎢(WN)、氮化鈦鎢(TiWN)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳化鉭鋁(TaAlC)或碳化鈮鋁(NbAlC)。
基於上述，在本發明所提出的三維非揮發性記憶體結構及其製造方法中，由於鐵電材料柱設置於通道柱的內部，藉此可有效降低漏電流、降低記憶體的操作電壓、加快操作速度與改善臨界電壓漂移不穩定性。如此一來，三維非揮發性記憶體結構可具有較佳的電性效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A為本發明一實施例的三維非揮發性記憶體結構的立體示意圖。圖1B為圖1A的局部立體示意圖，以利於說明各構件之間的配置關係。圖1C為沿著圖1A中的I-I’剖面線的剖面圖。
請同時參照圖1A至圖1C，三維非揮發性記憶體結構100包括基底101、堆疊結構102、電荷儲存柱104、通道柱106與鐵電材料柱108。在此實施例中，三維非揮發性記憶體結構100是以三維NAND(反及)型快閃記憶體為例來進行說明，但本發明並不以此為限。基底101例如是半導體基底，如矽基底。
堆疊結構102設置於基底101上，且包括交替堆疊的多個導體層110與多個介電層112。在堆疊結構102中具有開口114，而開口114可暴露出基底101。導體層110可用以作為控制閘極，其材料例如是金屬或摻雜多晶矽，其中金屬例如是鎢。介電層112可用以作為阻擋層(blocking layer)，其材料例如是氧化矽。
電荷儲存柱104設置於堆疊結構102中，例如可設置於堆疊結構102的開口114中。電荷儲存柱104包括介電層116、介電層120與電荷捕捉層118。其中，介電層116鄰接堆疊結構102，可用以作為阻擋層，其材料例如是氧化矽；介電層120鄰接通道柱106，且介電層120可用以作為穿隧介電層，其材料例如是氧化矽；電荷捕捉層118位於介電層116與介電層120之間，且電荷捕捉層118的材料例如是氮化矽。
通道柱106設置於電荷儲存柱104的內部且鄰接介電層120，通道柱106的材料例如是多晶矽，可用以作為三維非揮發性記憶體結構100的垂直通道。
鐵電材料柱108設置於通道柱106的內部且鄰接通道柱106。由於鐵電材料可抑制通道柱106的結晶尺寸，因此可有效地降低漏電流。此外，由於鐵電材料具有高介電常數(高k值)，因此可改變電場分佈，藉此可降低記憶體操作的電壓、加快操作速度且可改善臨界電壓漂移不穩定性。如此一來，三維非揮發性記憶體結構100可具有較佳的電性效能。
鐵電材料柱108可具有鐵電負電容特性，除了可以進一步地降低記憶體元件的工作電壓及切換耗能、提高導通電流與降低次臨界擺幅之外，更可進一步地減少記憶體元件的關閉狀態漏電流(I off)。
鐵電材料柱108的材料例如是鋯氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、矽氧化鉿(HfSiO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)、鍶氧化鉿(HfSrO)、釤氧化鉿(HfSmO)、鋯鈦酸鉛(lead zirconate titanate，PZT)、鈦酸鍶鋇(barium strontium titanate，BST)、鉭酸鍶鉍(strontium bismuth tantalate，SBT)、鋯鈦酸鉛鑭(lead lanthanum zirconate titanate，PLZT)、LiNbO 3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF 5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La 1-xSr xMnO 3。鐵電材料柱108的形成方法例如是化學氣相沉積法或物理氣相沉積法。
當鐵電材料柱108是以氧化鉿為基材的鐵電材料時，可以Zr、Al、Si、Y、La、Gd、Sr或Sm等元素進行摻雜。舉例來說，HfZrO的Zr的摻雜比例可為30%至70%。HfAlO的Al的摻雜比例可為2%至12%。HfSiO的Si的摻雜比例可為2%至5%。HfYO的Y的摻雜比例可為2%至12%。HfLaO的La的摻雜比例可為3%至6%。HfGdO的Gd的摻雜比例可為2%至6%。HfSrO的Sr的摻雜比例可為2%至6%。HfSmO的Sm的摻雜比例可為2%至6%。
此外，三維非揮發性記憶體結構100更可包括位在基底101中的摻雜區(未繪示)與位在通道柱106上方的導線(未繪示)，可分別作為源極線與位元線。
基於上述實施例可知，由於鐵電材料柱108設置於通道柱106的內部，藉此可有效降低漏電流、降低記憶體的操作電壓、加快操作速度與改善臨界電壓漂移不穩定性。如此一來，三維非揮發性記憶體結構100可具有較佳的電性效能。
圖2A為本發明一實施例的三維非揮發性記憶體結構的立體示意圖。圖2B為圖2A的局部立體示意圖，以利於說明各構件之間的配置關係。圖2C為沿著圖2A中的II-II’剖面線的剖面圖。
請同時參照圖1A至圖1C以及圖2A至圖2C，三維非揮發性記憶體結構200與三維非揮發性記憶體結構100的差異在於：三維非揮發性記憶體結構200更包括導體柱122，且導體柱122設置於鐵電材料柱108的內部，可為單層結構或多層結構，且其材料例如是可提供較大應力的材料，如金屬化合物。金屬化合物例如是氮化金屬或碳化金屬，如氮化鈦(TiN)、氮化鉭(TaN)、氮碳化鉭(TaCN)、氮化鎢(WN)、氮化鈦鎢(TiWN)、碳化鈦(TiC)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳化鉭鋁(TaAlC)或碳化鈮鋁(NbAlC)。導體柱122的形成方法例如是化學氣相沉積法或物理氣相沉積法。此外，三維非揮發性記憶體結構200與三維非揮發性記憶體結構100中的其他相似構件使用相同的符號表示並省略其說明。
基於上述實施例可知，在三維非揮發性記憶體結構200中，由於導體柱122可用以作為內部閘極(inner gate)，因此可有效地提升對於記憶體元件的控制能力。此外，當鐵電材料柱108受到導體柱122的應變作用時，導體柱122的材料將會變得更容易從亞穩態(metastable state)的單斜晶相(monoclinic phase)變為斜方晶相(orthorhombic phase)，藉此可增強鐵電特性和鐵電負電容特性，因此有助於進一步提升記憶體元件的操作速度與耐久性(endurance)。
圖3為本發明一實施例的三維非揮發性記憶體結構的製造流程圖。
以下，藉由圖3來說明上述實施例的三維非揮發性記憶體結構100與三維非揮發性記憶體結構200的製造方法，但本發明並不以此為限。
請同時參照圖1與圖3，三維非揮發性記憶體結構100的製造方法可包括步驟S100至步驟S106。進行步驟S100，在基底101上形成堆疊結構102，其中堆疊結構102包括交替堆疊的多個導體層110與多個介電層112。進行步驟S102，在堆疊結構102中形成電荷儲存柱104。電荷儲存柱104包括介電層116、介電層120與電荷捕捉層118，其中介電層116鄰接堆疊結構102，介電層120鄰接通道柱106，且電荷捕捉層118位於介電層116與介電層120之間。進行步驟S104，在電荷儲存柱104的內部形成通道柱106。進行步驟S106，在通道柱106的內部形成鐵電材料柱108。
請同時參照圖2與圖3，三維非揮發性記憶體結構200的製造方法除了包括步驟S100至步驟S106之外，更包括進行步驟S108，在鐵電材料柱108的內部形成導體柱122。
以下，藉由實驗例來說明上述實施例的三維非揮發性記憶體結構的電性效能，但以下實驗例僅為舉例說明，本發明並不以此為限。
圖4為本發明實驗例的鋯氧化鉿記憶體元件與習知的記憶體元件的I D-V G圖。
請參照圖4，相較於傳統的記憶體元件的次臨界擺幅(subthreshold swing，SS)曲線受到次臨界擺幅60mV/dec的限制，由於本發明實驗例的記憶體元件採用具有鐵電負電容特性的鐵電材料，因此可藉由鐵電負電容效應(ferroelectric negative-capacitance effect)使得本發明實驗例的記憶體元件能夠產生較陡峭的次臨界擺幅曲線，不僅可降低記憶體元件的工作電壓(V DD)及切換耗能，還能減少記憶體元件的關閉狀態漏電流(I off)。
圖5為氧化鉿(HfO 2)與鋯氧化鉿(HfZrO)的極化特性與電場的關係圖。
請參照圖5，虛線為鐵電材料-鋯氧化鉿(HfZrO)的電滯曲線，實線為氧化鉿(HfO 2)的電滯曲線，輔助線L為根據朗道(Landau)模型所模擬出的虛擬且不穩定的輔助線。由於輔助線L的dP/dE小於0，可證明鐵電材料-鋯氧化鉿具有鐵電負電容特性。
圖6為單斜晶相與斜方晶相的氧化鉿的原子結構圖。
請參照圖6，當氧化鉿(HfO 2)受到較大的應變力時，氧化鉿的晶相才能夠由從亞穩態的單斜晶相變成更穩定的斜方晶相，才有機會具備鐵電負電容特性。
圖7為鐵電材料-鋯氧化鉿薄膜的掠角X光繞射(grazing incident X-ray diffraction，GI-XRD)圖。
請參照圖7，藉由掠角X光繞射(GI-XRD)法量測鐵電材料-鋯氧化鉿(HfZrO)薄膜，可得知鐵電材料-鋯氧化鉿(HfZrO)薄膜的晶相為斜方晶相。
圖8為本發明實驗例的鋯氧化鉿記憶體元件的I D-V G圖。
請參照圖8，以+6V與-6V的偏壓對本發明實驗例的鋯氧化鉿記憶體元件進行掃描(sweep)，且汲極電壓(V D)為-0.2V。由圖8的I D-V G圖可知，鐵電材料可降低次臨界擺幅(SS)並具備鐵電負電容特性。相較於傳統的記憶體元件的次臨界擺幅曲線受到次臨界擺幅60 mV/dec的限制，由於本發明實驗例的記憶體元件使用具有鐵電負電容特性的鐵電材料，因此可使得次臨界擺幅小於60 mV/dec，如可低至58 mV/dec與59 mV/dec。
圖9為本發明實驗例的鋯氧化鉿記憶體元件的極化特性對能量與dU/dP的關係圖。
請參照圖9，由白色方形所形成的曲線為極化特性與能量的關係曲線，而由黑色菱形所形成的曲線為微分後所得到的dU/dP曲線。由圖9可清楚得知，dU/dP曲線具有兩個局部負斜率的區域(圖9中的虛線框示處)。在負電容模型中，這代表本發明實驗例的記憶體元件在雙穩態位能阱(bi-stable potential well)中存在有鐵電負電容效應。
圖10為本發明實驗例的鋯氧化鉿記憶體元件的耐久性測試的曲線圖。
請參照圖10，在使用+5V與-5V的電壓與20 ns的脈衝進行程式化與抹除的操作條件下，即使在25℃下進行10 12次的程式化/抹除(P/E)循環次數後，仍可量測到本發明實驗例的記憶體元件具有穩定的(∆V T(臨界電壓差))。由此可知，本發明實驗例的記憶體元件具有較佳的耐久性與記憶體特性。
圖11為用以描述本發明實驗例的鋯氧化鉿記憶體元件的鐵電-反鐵電相轉換速度的曲線圖。
請參照圖11，快速的電流響應(current response)揭示在程式化狀態下的鐵電-反鐵電相轉換(FE-AFE transition)時間僅需10ns即可完成。由此可知，本發明實驗例的記憶體元件的操作速度快。
圖12為採用不同內部氧化物的記憶體元件的電場分布圖。
請參照圖12，相較於採用二氧化矽(SiO 2)與氧化鉿(HfO 2)作為內部氧化物的記憶體元件，由於本發明實驗例的記憶體元件採用鐵電材料-鋯氧化鉿作為內部氧化物，可觀察到在內部氧化物的位置具有較高的電場，因此具有較佳的電場控制能力。
圖13為採用不同內部氧化物的記憶體元件進行程式化操作時的I D-V G圖。圖14為採用不同內部氧化物的記憶體元件進行抹除操作時的I D-V G圖。
請同時參照圖13與圖14，在汲極電壓(V D)為0.1V下進行程式化操作與抹除操作時，相較於採用二氧化矽(SiO 2)與氧化鉿(HfO 2)作為內部氧化物的記憶體元件，由於本發明實驗例的記憶體元件採用鐵電材料-鋯氧化鉿作為內部氧化物，因此具有較大的開啟狀態電流(ON-current)。此外，由於本發明實驗例的記憶體元件採用鐵電材料-鋯氧化鉿作為內部氧化物，因此具有較小的臨界電壓(V T)。由此可證明，本發明實驗例的記憶體元件可具有較低的操作電壓，因此可加快操作速度。
綜上所述，在上述實施例的三維非揮發性記憶體結構及其製造方法中，由於鐵電材料柱設置於通道柱的內部，藉此可有效降低漏電流、降低記憶體的操作電壓、加快操作速度與改善臨界電壓漂移不穩定性。如此一來，三維非揮發性記憶體結構可具有較佳的電性效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200‧‧‧三維非揮發性記憶體結構
101‧‧‧基底
102‧‧‧堆疊結構
104‧‧‧電荷儲存柱
106‧‧‧通道柱
108‧‧‧鐵電材料柱
110‧‧‧導體層
112、116、120‧‧‧介電層
114‧‧‧開口
118‧‧‧電荷捕捉層
122‧‧‧導體柱
L‧‧‧輔助線
S100‧‧‧步驟(在基底101上形成堆疊結構102，其中堆疊結構102包括交替堆疊的多個導體層110與多個介電層112)
S102‧‧‧步驟(在堆疊結構102中形成電荷儲存柱104)
S104‧‧‧步驟(在電荷儲存柱104的內部形成通道柱106)
S106‧‧‧步驟(在通道柱106的內部形成鐵電材料柱108)
S108‧‧‧步驟(在鐵電材料柱108的內部形成導體柱122)
圖1A為本發明一實施例的三維非揮發性記憶體結構的立體示意圖。 圖1B為圖1A的局部立體示意圖。 圖1C為沿著圖1A中的I-I’剖面線的剖面圖。 圖2A為本發明一實施例的三維非揮發性記憶體結構的立體示意圖。 圖2B為圖2A的局部立體示意圖。 圖2C為沿著圖2A中的II-II’剖面線的剖面圖。 圖3為本發明一實施例的三維非揮發性記憶體結構的製造流程圖。 圖4為本發明實驗例的鋯氧化鉿記憶體元件與習知的記憶體元件的I D(汲極電流)-V G(閘極電壓)圖。 圖5為氧化鉿(HfO 2)與鋯氧化鉿(HfZrO)的極化特性與電場的關係圖。 圖6為單斜晶相與斜方晶相的氧化鉿的原子結構圖。 圖7為鐵電材料-鋯氧化鉿薄膜的掠角X光繞射(grazing incident X-ray diffraction，GI-XRD)圖。 圖8為本發明實驗例的鋯氧化鉿記憶體元件的I D-V G圖。 圖9為本發明實驗例的鋯氧化鉿記憶體元件的極化特性對能量與dU/dP的關係圖。 圖10為本發明實驗例的鋯氧化鉿記憶體元件的耐久性測試的曲線圖。 圖11為用以描述本發明實驗例的鋯氧化鉿記憶體元件的鐵電-反鐵電相轉換速度的曲線圖。 圖12為採用不同內部氧化物的記憶體元件的電場分布圖。 圖13為採用不同內部氧化物的記憶體元件進行程式化操作時的I D-V G圖。 圖14為採用不同內部氧化物的記憶體元件進行抹除操作時的I D-V G圖。
100‧‧‧三維非揮發性記憶體結構
102‧‧‧堆疊結構
104‧‧‧電荷儲存柱
106‧‧‧通道柱
108‧‧‧鐵電材料柱
110‧‧‧導體層
112、116、120‧‧‧介電層
114‧‧‧開口
118‧‧‧電荷捕捉層

Claims (20)

  1. 一種三維非揮發性記憶體結構，包括： 一基底； 一堆疊結構，設置於該基底上，且包括交替堆疊的多個導體層與多個第一介電層； 一電荷儲存柱，設置於該堆疊結構中； 一通道柱，設置於該電荷儲存柱的內部；以及 一鐵電材料柱，設置於該通道柱的內部。
  2. 如申請專利範圍第1項所述的三維非揮發性記憶體結構，其中該些導體層的材料包括一金屬或一摻雜多晶矽，該金屬包括鎢，該些第一介電層的材料包括氧化矽，該通道柱的材料包括多晶矽。
  3. 如申請專利範圍第1項所述的三維非揮發性記憶體結構，其中該電荷儲存柱包括： 一第二介電層，鄰接該堆疊結構； 一第三介電層，鄰接該通道柱；以及 一電荷捕捉層，位於該第二介電層與該第三介電層之間。
  4. 如申請專利範圍第3項所述的三維非揮發性記憶體結構，其中該第二介電層及第三介電層的材料包括氧化矽，該電荷捕捉層的材料包括氮化矽。
  5. 如申請專利範圍第1項所述的三維非揮發性記憶體結構，其中該鐵電材料柱具有鐵電負電容特性。
  6. 如申請專利範圍第1項所述的三維非揮發性記憶體結構，其中該鐵電材料柱的材料包括HfZrO、HfAlO、HfSiO、HfYO、HfLaO、HfGdO、HfSrO、HfSmO、PZT、BST、SBT、PLZT、LiNbO 3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF 5、PVDF、PVDF-TrEE或La 1-xSr xMnO 3。
  7. 如申請專利範圍第6項所述的三維非揮發性記憶體結構，其中HfZrO的Zr的摻雜比例為30%至70%， HfAlO的Al的摻雜比例為2%至12%， HfSiO的Si的摻雜比例為2%至5%， HfYO的Y的摻雜比例為2%至12%， HfLaO的La的摻雜比例為3%至6%， HfGdO的Gd的摻雜比例為2%至6%， HfSrO的Sr的摻雜比例為2%至6%， HfSmO的Sm的摻雜比例為2%至6%。
  8. 如申請專利範圍第1項所述的三維非揮發性記憶體結構，更包括一導體柱，設置於該鐵電材料柱的內部。
  9. 如申請專利範圍第8項所述的三維非揮發性記憶體結構，其中該導體柱的材料包括一金屬化合物。
  10. 如申請專利範圍第9項所述的三維非揮發性記憶體結構，其中該金屬化合物包括氮化金屬或碳化金屬。
  11. 如申請專利範圍第10項所述的三維非揮發性記憶體結構，其中該金屬化合物包括氮化鈦、氮化鉭、氮碳化鉭、氮化鎢、氮化鈦鎢、碳化鈦、碳化鈦鋁、碳化鉭、碳化鉭鋁或碳化鈮鋁。
  12. 一種三維非揮發性記憶體結構的製造方法，包括： 在一基底上形成一堆疊結構，其中該堆疊結構包括交替堆疊的多個導體層與多個第一介電層； 在該堆疊結構中形成一電荷儲存柱； 在該電荷儲存柱的內部形成一通道柱；以及 在該通道柱的內部形成一鐵電材料柱。
  13. 如申請專利範圍第12項所述的三維非揮發性記憶體結構的製造方法，其中該電荷儲存柱包括： 一第二介電層，鄰接該堆疊結構； 一第三介電層，鄰接該通道柱；以及 一電荷捕捉層，位於該第二介電層與該第三介電層之間。
  14. 如申請專利範圍第12項所述的三維非揮發性記憶體結構的製造方法，其中該鐵電材料柱具有鐵電負電容特性。
  15. 如申請專利範圍第12項所述的三維非揮發性記憶體結構的製造方法，其中該鐵電材料柱的材料包括HfZrO、HfAlO、HfSiO、HfYO、HfLaO、HfGdO、HfSrO、HfSmO、PZT、BST、SBT、PLZT、LiNbO 3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF 5、PVDF、PVDF-TrEE或La 1-xSr xMnO 3。
  16. 如申請專利範圍第15項所述的三維非揮發性記憶體結構的製造方法，其中HfZrO的Zr的摻雜比例為30%至70%， HfAlO的Al的摻雜比例為2%至12%， HfSiO的Si的摻雜比例為2%至5%， HfYO的Y的摻雜比例為2%至12%， HfLaO的La的摻雜比例為3%至6%， HfGdO的Gd的摻雜比例為2%至6%， HfSrO的Sr的摻雜比例為2%至6%， HfSmO的Sm的摻雜比例為2%至6%。
  17. 如申請專利範圍第12項所述的三維非揮發性記憶體結構的製造方法，更包括在該鐵電材料柱的內部形成一導體柱。
  18. 如申請專利範圍第17項所述的三維非揮發性記憶體結構的製造方法，其中該導體柱的材料包括一金屬化合物。
  19. 如申請專利範圍第18項所述的三維非揮發性記憶體結構的製造方法，其中該金屬化合物包括氮化金屬或碳化金屬。
  20. 如申請專利範圍第19項所述的三維非揮發性記憶體結構的製造方法，其中該金屬化合物包括氮化鈦、氮化鉭、氮碳化鉭、氮化鎢、氮化鈦鎢、碳化鈦、碳化鈦鋁、碳化鉭、碳化鉭鋁或碳化鈮鋁。
TW106102237A 2017-01-20 2017-01-20 三維非揮發性記憶體結構及其製造方法 TWI605575B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106102237A TWI605575B (zh) 2017-01-20 2017-01-20 三維非揮發性記憶體結構及其製造方法
US15/461,478 US9837435B1 (en) 2017-01-20 2017-03-17 Three-dimensional non-volatile memory structure and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106102237A TWI605575B (zh) 2017-01-20 2017-01-20 三維非揮發性記憶體結構及其製造方法

Publications (2)

Publication Number Publication Date
TWI605575B true TWI605575B (zh) 2017-11-11
TW201828456A TW201828456A (zh) 2018-08-01

Family

ID=60452022

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106102237A TWI605575B (zh) 2017-01-20 2017-01-20 三維非揮發性記憶體結構及其製造方法

Country Status (2)

Country Link
US (1) US9837435B1 (zh)
TW (1) TWI605575B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI691086B (zh) * 2018-09-18 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶體裝置
US10636809B2 (en) 2018-02-28 2020-04-28 Toshiba Memory Corporation Semiconductor memory device
US10748920B2 (en) 2018-02-19 2020-08-18 Toshiba Memory Corporation Semiconductor memory device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110109868B (zh) * 2018-01-18 2023-07-18 伊姆西Ip控股有限责任公司 用于索引文件的方法、装置和计算机程序产品
KR102538701B1 (ko) * 2018-02-22 2023-06-01 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 구동 방법
US11721727B2 (en) 2018-12-17 2023-08-08 Sandisk Technologies Llc Three-dimensional memory device including a silicon-germanium source contact layer and method of making the same
CN111587489B (zh) * 2018-12-17 2023-09-29 桑迪士克科技有限责任公司 具有应力竖直半导体沟道的三维存储器器件及其制备方法
TWI738202B (zh) 2019-06-03 2021-09-01 旺宏電子股份有限公司 三維快閃記憶體及其陣列佈局
KR20210015148A (ko) * 2019-07-31 2021-02-10 에스케이하이닉스 주식회사 음의 캐패시턴스를 구비하는 강유전층을 포함하는 비휘발성 메모리 장치
CN112466891A (zh) * 2019-09-09 2021-03-09 旺宏电子股份有限公司 三维闪存存储器、控制电路、形成栅极叠层的方法
US11133329B2 (en) 2019-09-09 2021-09-28 Macronix International Co., Ltd. 3D and flash memory architecture with FeFET
US20210399013A1 (en) 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
CN111799275B (zh) * 2020-06-30 2021-10-01 湘潭大学 一种存储单元、存储器及存储器的制备方法
US11476273B2 (en) 2020-07-08 2022-10-18 Macronix International Co., Ltd. Three-dimensional flash memory device
TWI738412B (zh) * 2020-07-08 2021-09-01 旺宏電子股份有限公司 三維快閃記憶體元件
CN114242729A (zh) * 2020-09-09 2022-03-25 联华电子股份有限公司 三维存储器元件
JP2022051465A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置
US12022654B2 (en) 2020-11-17 2024-06-25 Macronix International Co., Ltd. Memory device and method of manufacturing the same
KR102635390B1 (ko) * 2021-05-24 2024-02-08 한양대학교 산학협력단 강유전체 성능 향상을 위한 이중 산화물층들을 갖는 v-nand 메모리 및 그의 제조 방법
CN115719600B (zh) * 2022-11-16 2023-08-11 南京大学 存储单元、存储的方法、存储阵列、存储器及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140073099A1 (en) * 2012-09-11 2014-03-13 Kwangmin Park Semiconductor device and method of manufacturing the same
TW201510994A (zh) * 2013-05-17 2015-03-16 Micron Technology Inc 具有鐵電場效電晶體記憶體陣列之裝置及相關方法
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same
US20160268276A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20160315089A1 (en) * 2015-04-27 2016-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9209031B2 (en) 2014-03-07 2015-12-08 Sandisk Technologies Inc. Metal replacement process for low resistance source contacts in 3D NAND
JP6062552B2 (ja) * 2014-03-17 2017-01-18 株式会社東芝 不揮発性記憶装置
KR20150118648A (ko) * 2014-04-14 2015-10-23 삼성전자주식회사 불 휘발성 메모리 장치
US9859013B2 (en) * 2014-05-06 2018-01-02 Sandisk Technologies Llc Data operations in non-volatile memory
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
KR102268296B1 (ko) * 2014-09-15 2021-06-24 삼성전자주식회사 불휘발성 메모리 장치
US9236396B1 (en) 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9748312B2 (en) * 2015-10-29 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
KR102535100B1 (ko) * 2016-02-23 2023-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102568889B1 (ko) * 2016-02-24 2023-08-22 에스케이하이닉스 주식회사 반도체 장치
US9685484B1 (en) * 2016-07-20 2017-06-20 Sandisk Technologies Llc Reversible resistivity memory with crystalline silicon bit line

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140073099A1 (en) * 2012-09-11 2014-03-13 Kwangmin Park Semiconductor device and method of manufacturing the same
TW201510994A (zh) * 2013-05-17 2015-03-16 Micron Technology Inc 具有鐵電場效電晶體記憶體陣列之裝置及相關方法
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same
US20160268276A1 (en) * 2015-03-12 2016-09-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
US20160315089A1 (en) * 2015-04-27 2016-10-27 Kabushiki Kaisha Toshiba Semiconductor memory device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10748920B2 (en) 2018-02-19 2020-08-18 Toshiba Memory Corporation Semiconductor memory device
TWI728258B (zh) * 2018-02-19 2021-05-21 日商東芝記憶體股份有限公司 半導體記憶裝置
US10636809B2 (en) 2018-02-28 2020-04-28 Toshiba Memory Corporation Semiconductor memory device
TWI728259B (zh) * 2018-02-28 2021-05-21 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI691086B (zh) * 2018-09-18 2020-04-11 日商東芝記憶體股份有限公司 半導體記憶體裝置
US10923487B2 (en) 2018-09-18 2021-02-16 Toshiba Memory Corporation Semiconductor memory device

Also Published As

Publication number Publication date
TW201828456A (zh) 2018-08-01
US9837435B1 (en) 2017-12-05

Similar Documents

Publication Publication Date Title
TWI605575B (zh) 三維非揮發性記憶體結構及其製造方法
US20160308070A1 (en) Semiconductor device
KR100688575B1 (ko) 비휘발성 반도체 메모리 소자
US10403721B2 (en) Field effect transistor, memory element and manufacturing method of charge storage structure using paraelectric and ferroelectric material
US7247538B2 (en) Methods of fabricating floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers
US9053802B2 (en) Ferroelectric memory cell for an integrated circuit
US10872966B1 (en) Storage memory device
JP7360203B2 (ja) 不揮発性記憶装置及びその動作方法
US20190148540A1 (en) Floating gate non-volatile memory device
JP2009117874A (ja) 浮遊トラップ型不揮発性メモリ素子
US20050167734A1 (en) Flash memory devices using large electron affinity material for charge trapping
TWI709227B (zh) 非揮發式記憶體裝置與其操作方法
CN106684090B (zh) 三维非易失性存储器结构及其制造方法
JP2007258612A (ja) 不揮発性半導体メモリ装置
US20070190721A1 (en) Semiconductor memory device having an alloy metal gate electrode and method of manufacturing the same
KR101231456B1 (ko) 플래시 메모리 소자
US8237214B2 (en) Non-volatile memory device including metal-insulator transition material
KR100609067B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
Zheng et al. BEOL-Compatible MFMIS Ferroelectric/Anti-Ferroelectric FETs—Part I: Experimental Results With Boosted Memory Window
KR102629339B1 (ko) 강유전체 성능 향상을 위한 산화물층을 갖는 v-nand 메모리 및 그 제조 방법
US11818895B2 (en) Semiconductor device including ferroelectric layer and metal particles embedded in metal-organic framework layer
US20240234574A9 (en) Ferroelectric field-effect transistor with high permittivity interfacial layer
US20240136437A1 (en) Ferroelectric field-effect transistor with high permittivity interfacial layer
US20230099330A1 (en) Semiconductor device including ferroelectric layer and insulation layer with metal particles and methods of manufacturing the same
TWM525526U (zh) 記憶體單元及記憶體單元陣列