TWI685970B

TWI685970B - 半導體結構

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Publication number: TWI685970B
Application number: TW107134507A
Authority: TW
Inventors: 張翼; 林岳欽; 許嘉傑; 李景華; 江繼群
Original assignee: 漢民科技股份有限公司
Priority date: 2018-03-21
Filing date: 2018-03-21
Publication date: 2020-02-21
Also published as: TW201941434A

Abstract

一種半導體結構，包含基板、半導體層、矽酸鑭層及閘極電極層。半導體層設置於基板上。矽酸鑭層設置於半導體層上，且矽酸鑭層包含氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物。閘極電極層設置於矽酸鑭層上。

Description

半導體結構

本發明是有關於一種半導體結構及其製造方法，以及一種半導體裝置。

在半導體技術中，III-V族半導體化合物可用於形成各種積體電路裝置，例如高功率場效電晶體、高頻電晶體或高電子遷移率電晶體(High electron mobility transistor,HEMT)，此III-V族半導體化合物電晶體具有取代傳統矽電晶體之潛力。

傳統矽電晶體是利用二氧化矽作為閘極介電層。二氧化矽之於矽具有晶格匹配及介面品質優良的優點，能使矽電晶體獲得較大的電容值。然而，III-V族半導體電晶體缺乏如同二氧化矽之於矽的原生氧化物作為閘極介電層。因此隨著積體電路裝置對於單位電容量的需求提升，需要研發具有更高介電系數的介電材料作為III-V族半導體電晶體的閘極介電層。

根據本發明之各種實施方式，提供一種半導體結構，包含基板、設置於基板上的半導體層、設置於半導體層上的矽酸鑭層，以及設置於矽酸鑭層上的閘極電極層。矽酸鑭層包含氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物。

根據本發明之某些實施方式，矽酸鑭層是由二氧化矽及氧化鑭經固態反應所形成。

根據本發明之某些實施方式，氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物包含化學式為LaSiO_x之複合氧化物，其中x為介於3至4之間的數值。

根據本發明之某些實施方式，矽酸鑭層具有厚度為約2奈米至約50奈米。

根據本發明之某些實施方式，矽酸鑭層具有介電常數為約12至約22。

根據本發明之某些實施方式，半導體層包含III-V族半導體。

根據本發明之某些實施方式，半導體層包含砷化銦鎵(InGaAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、磷化銦(InP)、砷化鎵(GaAs)、銻化銦(InSb)、銻化銦鎵(InGaSb)、氮化鎵(GaN)或砷化鋁鎵(AlGaAs)。

根據本發明之各種實施方式，提供一種半導體結構的製造方法，包含形成半導體層於基板上；交錯地形成複數個二氧化矽層及複數個氧化鑭層於半導體層上；快速退火二氧化矽層及氧化鑭層，以形成矽酸鑭層；以及形成閘極電極層於矽酸鑭層上。

根據本發明之某些實施方式，氧化鑭層具有厚度為約0.3奈米至約2奈米。

根據本發明之某些實施方式，二氧化矽層具有厚度為約0.3奈米至約2奈米。

根據本發明之某些實施方式，快速退火步驟是在約400℃至約800℃下執行。

根據本發明之某些實施方式，形成氧化鑭層及二氧化矽層包含原子層沉積或分子束沉積。

根據本發明之各種實施方式，提供一種半導體裝置，包含基板；通道層設置於基板上；阻障層設置於通道層上，阻障層具有凹槽，且凹槽具有第一側壁及與第一側壁相對的第二側壁；源極及汲極設置於阻障層上，且源極位於接近凹槽之第一側壁的一端，汲極位於接近凹槽之第二側壁的一端；閘極介電層設置於阻障層上並覆蓋凹槽，其中閘極介電層包含矽酸鑭；以及閘極設置於閘極介電層上，且閘極填入凹槽中，其中閘極具有第一表面、與第一表面相對的第二表面及位於第一表面與第二表面之間的底面。

根據本發明之某些實施方式，閘極介電層具有厚度為約2奈米至約50奈米。

根據本發明之某些實施方式，閘極的底表面具有寬度為約80奈米至約3微米。

根據本發明之某些實施方式，閘極的第一表面與源極之間具有間距為約1微米至約5微米。

根據本發明之某些實施方式，閘極的第二表面與汲極之間具有間距為約2微米至約50微米。

根據本發明之某些實施方式，還包括保護層設置在閘極介電層上。

根據本發明之某些實施方式，通道層與阻障層包含III-V族半導體。

10‧‧‧方法

12、14、16、18‧‧‧操作

100‧‧‧半導體結構

110‧‧‧基板

120‧‧‧半導體層

130‧‧‧矽酸鑭層

132、132a、132b、132c‧‧‧二氧化矽層

134、134a、134b、134c‧‧‧氧化鑭層

140‧‧‧閘極電極層

200‧‧‧半導體裝置

210‧‧‧基板

220‧‧‧通道層

230‧‧‧阻障層

232‧‧‧凹槽

234‧‧‧缺口

236、237‧‧‧側面

238‧‧‧下表面

240‧‧‧源極

250‧‧‧汲極

260‧‧‧閘極介電層

262‧‧‧第一表面

264‧‧‧第二表面

266‧‧‧底面

270‧‧‧閘極

T₁、T₂、T₃、T₄‧‧‧厚度

D₁、D₂‧‧‧距離

S₁、S₂‧‧‧間距

W₁‧‧‧寬度

第1圖為根據本發明之某些實施方式繪示的半導體結構的製造方法流程圖。

第2A-2D圖為根據本發明之某些實施方式繪示的半導體結構的製程各步驟剖面圖。

第3A-3E圖為根據本發明之某些實施方式繪示的半導體裝置的製程各步驟剖面圖。

第4圖為根據本發明之某些實施方式製造的半導體結構之矽酸鑭層的電子顯微鏡相片。

第5圖為根據本發明之某些實施方式之半導體裝置的I_D-V_GS特性曲線。

第6圖為根據本發明之某些實施方式之閘極介電層之閘極電壓對電容值之折線圖。

以下將以圖式揭露本發明之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖示起見，一些習知慣用的結構與元件在圖示中將以簡單示意的方式繪示之。

在本文中使用空間相對用語，例如「下方」、「之下」、「上方」、「之上」等，這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖示上下翻轉180度時，一元件與另一元件之間的關係，可能從「下方」、「之下」變成「上方」、「之上」。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。

第1圖繪示本發明各種實施方式之半導體結構的製造方法10的流程圖。如第1圖所示，方法10包含操作12、操作14、操作16及操作18。第2A-2D圖繪示根據第1圖所示之方法10製造之半導體結構100在各製程階段的剖面圖。

請參照第1圖及第2A圖，在方法10的操作12中，形成半導體層120於基板110上。根據本發明某些實施方式，半導體層120包含III-V族半導體。在某些實施方式中，半導體層120包含砷化銦鎵(InGaAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、磷化銦(InP)、砷化鎵(GaAs)、銻化銦(InSb)、銻化銦鎵(InGaSb)、氮化鎵(GaN)或砷化鋁鎵(AlGaAs)，但不限於此。在某些實施方式中，基板110可以為矽基板、碳化矽(SiC)基板、藍寶石(sapphire)基板、氮化鎵(GaN)基板、氮化鋁鎵(AlGaN)基板、氮化鋁(AlN) 基板、磷化鎵(GaP)基板、砷化鎵(GaAs)基板或砷化鋁鎵(AlGaAs)基板，但不限於此。

參照第1圖及第2B圖，方法10繼續進行至操作14，交錯地形成複數個二氧化矽(SiO₂)層132及複數個氧化鑭(La₂O₃)層134於半導體層120上。根據本發明某些實施方式，形成二氧化矽層132及氧化鑭層134的方法包含原子層沉積(Atomic layer deposition；ALD)或分子束沉積(Molecular beam deposition；MBD)，但不限於此。可以用任何合適的沉積方法在半導體層120上形成二氧化矽層132及氧化鑭層134。在某些實施方式中，如第2B圖所示，可以先形成一層二氧化矽層132a於半導體層120上，再形成一層氧化鑭層134a於二氧化矽層132a上。之後，繼續交錯地形成二氧化矽層132b及氧化鑭層134b於氧化鑭層134a之上。在其他實施方式中，也可以先形成一層氧化鑭層134a於半導體層120上，再形成一層二氧化矽層132a於上述氧化鑭層134a上。之後，繼續交錯地形成氧化鑭層134b及二氧化矽層132b於二氧化矽層132a上。在某些實施方式中，可以在半導體層120上形成相同數量的氧化鑭層134及二氧化矽層132。例如，在第2B圖中，在半導體層120上交錯地形成三層二氧化矽層132a、132b、132c及三層氧化鑭層134a、134b、134c。應了解到，第2B圖所示的半導體結構100僅為本發明的其中一示例，實際上可以於半導體層120上交錯地形成任意數量的二氧化矽層132及任意數量的氧化鑭層134。例如，可以於半導體層120上形成交錯地十層二氧化矽層及十層氧化鑭層。

根據本發明某些實施方式，上述二氧化矽層132中的每一層(例如132a、132b、132c)的厚度為約0.3奈米至約2奈米，例如為約0.4、0.5、0.7、1、1.5或1.7奈米。根據本發明某些實施方式，上述氧化鑭層134中的每一層(例如134a、134b、134c)的厚度為約0.3奈米至約2奈米，例如為約0.4、0.5、0.7、1、1.5或1.7奈米。在某些實施方式中，二氧化矽層132中任一層的厚度與氧化鑭層134中任一層的厚度相同。例如，二氧化矽層132a的厚度T₁及氧化鑭層134a的厚度T₂皆為0.5奈米。在某些實施方式中，二氧化矽層132中的每一層具有相同的厚度，並且氧化鑭層134中的每一層具有相同的厚度。例如，二氧化矽層132a、132b及132c的厚度相同，氧化鑭層134a、134b及134c的厚度相同。

參照第1圖及第2C圖，方法10繼續進行至操作16，快速退火二氧化矽層132及氧化鑭層134，以形成矽酸鑭(Lanthanum silicate)層130。根據本發明某些實施方式，可以在約400℃至約800℃下執行快速退火。例如，在約450、500、550、600、650、700或750℃下執行快速退火。快速退火溫度將會影響後續形成之矽酸鑭層130的介電常數。可以依據二氧化矽層132及氧化鑭層134的厚度以及矽酸鑭層130所需之介電常數選擇適當的退火溫度。根據本發明某些實施方式，矽酸鑭層包含氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物。在某些實施方式中，氧化鑭/ 二氧化矽(La₂O₃/SiO₂)複合氧化物包含化學式為LaSiO_x之複合氧化物，其中x為介於3至4之間的數值。例如，x可以為約3.3、3.4、3.5、3.6或3.7。在某些實施方式中，矽酸鑭層130的厚度T₃為約2奈米至約50奈米。例如為約3、5、6、8、10、12、15、20、25、30、35、40或45奈米。此厚度範圍內的矽酸鑭層130可以維持低漏電流以及較薄的等效氧化物厚度(EOT)。在某些實施方式中，矽酸鑭層130的介電常數為約12至約22。第4圖為本發明之一實施例之根據第1圖所示方法10製造之矽酸鑭層130的電子顯微鏡相片。由第4圖可知，二氧化矽層132及氧化鑭層134在快速退火後形成之矽酸鑭層130為一層均勻混合的非結晶態矽酸鑭層。

參照第1圖及第2D圖，方法10繼續進行至操作18，形成閘極電極層140於矽酸鑭層130上。根據本發明某些實施方式，閘極電極層140包含鎳(Ni)、金(Au)、鈦(Ti)、鉑(Pt)、銅(Cu)、鋁(Al)、氧化鉭(TaN)或其組合，但不限於此。如第2D圖所示，半導體結構100包含基板110、半導體層120、矽酸鑭層130以及閘極電極層140。半導體層120設置於基板110上。矽酸鑭層130設置於半導體層120上，矽酸鑭層130設置於半導體層120上，且矽酸鑭層包含氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物，其中x為介於3至4之間的數值。閘極電極層140設置於矽酸鑭層130上。

第3A-3E圖為根據本發明之某些實施方式繪示的製造半導體裝置的製程各步驟剖面圖。

首先請參考第3A圖，通道層220及阻障層230依序形成於基板210上。根據本發明某些實施方式，通道層220及阻障層230包含III-V族半導體。在某些實施方式中，通道層220可以包含氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)或其他合適的III-V族半導體，但不限於此。在某些實施方式中，阻障層230可以包含氮化鋁鎵(AlGaN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鎵(GaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)或其他合適的III-V族半導體，但不限於此。在某些實施方式中，通道層220的材料可以與阻障層230不同。例如，阻障層230可以為氮化鋁鎵(AlGaN)，通道層220可以為氮化鎵(GaN)。在某些實施方式中，基板210可以為矽基板、碳化矽(SiC)基板、藍寶石(sapphire)基板、氮化鎵(GaN)基板、氮化鋁鎵(AlGaN)基板、氮化鋁(AlN)基板、磷化鎵(GaP)基板、砷化鎵(GaAs)基板或砷化鋁鎵(AlGaAs)基板，但不限於此。通道層220的能隙小於阻障層230的能隙，且通道層220和阻障層230的組合和厚度必須能夠產生二維電子氣。

接著請參照第3B圖，形成源極240與汲極250於阻障層230上。源極240與汲極250包含鎳(Ni)、銀(Ag)、鈦(Ti)、鋁(Al)、銅(Cu)、鎢(W)、鉭(Ta)、釕(Ru)、鈀(Pd)、鉑(Pt)、錳(Mn)、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鋁(AlN)、矽化鎢(WSi)、氮化鉬(MoN)、鋁化鈦(TiAl)、氮化鋯(ZrN)、碳化鉭(TaC)、碳氮化鉭 (TaCN)、氮化鉭矽(TaSiN)、氮化鈦鋁(TiAlN)、矽化物或其任意之組合，但不限於此。形成源極240和汲極250的方法可包含濺鍍或任何習知之製程。

接著請參照第3C圖，進行平台隔離(mesa isolation)，之後在阻障層230中形成凹槽234。在某些實施方式中，平台隔離包含形成遮罩層(未示出)於阻障層230上，再利用蝕刻製程移除半導體裝置200兩側的一部分通道層220及一部分阻障層230以形成缺口232，定義出半導體裝置200的主動區。上述蝕刻製程包含乾式蝕刻，例如可以為感應耦合電漿(Inductively Coupled Plasma；ICP)蝕刻，但不限於此。在某些實施方式中，可藉由圖案化製程在阻障層230中形成凹槽234。圖案化製程包含在阻障層230上形成遮罩層(未示出)，並在遮罩層上形成圖案，再利用蝕刻製程將圖案轉移至阻障層230而形成凹槽234。在某些實施方式中，蝕刻製程可為反應式離子蝕刻、電漿乾式蝕刻或其他非等向性蝕刻方式，蝕刻氣體可以使用六氟化硫、四氯化矽、八氟環丁烷、甲烷、氫氣、氬或其他已知蝕刻氣體或其組合。如第3C圖所示，凹槽234位於源極240和汲極250之間，並且未貫穿阻障層230。凹槽234未貫穿阻障層230目的在於削弱阻障層230之極化現象並消除二維電子氣通道之載子，使其臨界電壓大於0V。因較薄的阻障層230會提升導帶能階，故減少閘極270區域底下之阻障層230厚度可驅趕(deplete)二維電子氣。

在某些實施方式中，源極240至凹槽234之側面 236的距離D₁與汲極250至凹槽234之側面237的距離D₂不相等，也就是說，凹槽234並不是位於源極240與汲極250的正中央。在某些實施方式中，凹槽234側面237與汲極250的距離D₂大於凹槽234側面236與源極240的距離D₁。在某些實施方式中，在阻障層230中形成凹槽234之後，可以對阻障層230的上表面進行表面處理，以利後續閘極介電層260的沉積。例如，可以利用包含NH₄OH的溶液清洗阻障層230的上表面。

請參照第3D圖，形成閘極介電層260於阻障層230上並覆蓋凹槽234，且閘極介電層260包含矽酸鑭。在某些實施方式中，閘極介電層260包含氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物。在某些實施方式中，氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物包含化學式為LaSiO_x之矽酸鑭，其中，x為介於3至4之間的數值。包含矽酸鑭之閘極介電層260的形成方法與前述半導體結構100中的矽酸鑭層130的形成方法相同，故不再重複敘述。如第3D圖所示，閘極介電層260共形地覆蓋在阻障層230上，並覆蓋凹槽234的側面236、237及下表面238。在某些實施方式中，閘極介電層260的厚度T₄為約2奈米至約50奈米。例如為約5、9、10、12、15、20、25、30、35、40或45奈米。閘極介電層260的厚度T₄越小則半導體裝置的電流越大且穩定性較差。反之，當閘極介電層260的厚度T₄越大則半導體裝置的電流越小且穩定性較佳。可以根據所需的半導體裝置性質選擇適當厚度的閘極介電層260。

請參照第3E圖，形成閘極270於閘極介電層260上，且閘極270填滿凹槽234。如第3E圖所示，半導體裝置200包含基板210、通道層220、阻障層230、源極240、汲極250、閘極介電層260及閘極270。通道層220設置於基板210上。阻障層230設置於通道層220上且具有凹槽234。源極240與汲極250設置於阻障層230上，分別位於凹槽234的兩端。閘極介電層260設置於阻障層230上並覆蓋凹槽234。閘極270設置於閘極介電層260上，且閘極270的一部分填入凹槽234中，未填入凹槽234的另一部分閘極270突出於阻障層230的上表面。閘極270具有第一表面262、與第一表面262相對的第二表面264，以及位於第一表面262及第二表面264之間的底面266。根據本發明某些實施方式，閘極270底面266的寬度W₁為約80奈米至3微米。例如可以為約100、180、200、230、250、270、300、350、400、450、500、600、700、800、900奈米、1微米或2微米奈米。根據本發明某些實施方式，閘極270的第一表面262與源極240之間的間距S₁為約1微米至5微米。例如為約2、3、3.5或4微米。根據本發明某些實施方式，閘極270的第二表面264與汲極250之間的間距S₂為約2微米至約50微米。例如為約5、6、8、10、12、15、18、20、25、30、35、40或45微米。閘極270的第二表面264與汲極250之間的間距S₂將影響半導體裝置之電流與崩潰電壓。在某些實施方式中，間距S₂大於間距S₁。間距S₂大於間距S₁的目的在於，汲極250的偏壓較大，當閘極270與汲極250之間距S₂ 較大時，可以承受較大的電壓。在某些實施方式中，還可以在閘極介電層260上形成保護層(未示出)覆蓋部分閘極介電層260。在某些實施方式中，保護層包含Si₃N₄。

第5圖為根據本發明之某些實施方式之半導體裝置的I_D-V_GS特性曲線。由第5圖可以看出，本發明包含矽酸鑭的閘極介電層可以減少因閘極介電層與其下的通道層介面不佳所造成之遲滯效應(Hysteresis)。

第6圖為根據本發明之某些實施方式之閘極介電層之閘極電壓對電容值之折線圖。由第6圖可知，根據本發明某些實施方式之包含矽酸鑭的閘極介電層具有較高的電容值，表示其介電係數較高，並且在製作半導體元件時，元件可以具有較多的載子。

如上所述，根據本發明的實施方式，藉由快速退火交錯堆疊於半導體層上的複數個二氧化矽層及複數個氧化鑭層，形成矽酸鑭層。本發明之矽酸鑭層包含均勻混合的非結晶態矽酸鑭，其厚度可以藉由交錯堆疊的二氧化矽層及氧化鑭層的數量控制，並且具有高介電係數與較高之能間隙。因此和僅使用具有較低能間隙的單一氧化鑭(La₂O₃)層相比，可避免氧化鑭擴散至半導體層。此外，本發明的矽酸鑭層可以降低半導體元件的漏電流，亦可以與III-V族半導體形成良好的介面，具有較低的介面缺陷密度(Interface trap density；Dit)。

以下結合各種實施例對本發明做更詳細的說明，但本發明並不限於以下實施例。

實施例1：形成矽酸鑭(Lanthanum silicate)層

依照二氧化矽層、氧化鑭層、二氧化矽層的順序交錯地形成10層二氧化矽層及10層氧化鑭層於氮化鎵(GaN)半導體層上，每一層二氧化矽層及每一層氧化鑭層的厚度皆為約0.5奈米。之後，在約600℃下快速退火上述二氧化矽層及氧化鑭層的疊層，以形成矽酸鑭層。上述矽酸鑭層具有介電係數為約17.6及介面缺陷密度(Dit)小於約5×10¹¹cm^-2eV^-1。

雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧半導體結構

110‧‧‧基板

120‧‧‧半導體層

130‧‧‧矽酸鑭層

140‧‧‧閘極電極層

T₃‧‧‧厚度

Claims

一種半導體結構，包含：一基板；一III-V族半導體層，設置於該基板上；一矽酸鑭層，設置於該III-V族半導體層上，該矽酸鑭層具有一介面層接觸該III-V族半導體層，且該矽酸鑭層包含一氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物，其中該氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物是由交錯堆疊的複數個二氧化矽層及複數個氧化鑭層經快速退火而形成；以及一閘極電極層，設置於該矽酸鑭層上。
如請求項1所述之半導體結構，其中該氧化鑭/二氧化矽(La₂O₃/SiO₂)複合氧化物包含化學式為LaSiO_x之複合氧化物，其中x為介於3至4之間的數值。
如請求項1所述之半導體結構，其中該矽酸鑭層具有一厚度為約2奈米至約50奈米。
如請求項1所述之半導體結構，其中該矽酸鑭層具有一介電常數為約12至約22。
如請求項1所述之半導體結構，其中該半導體層包含砷化銦鎵(InGaAs)、砷化銦(InAs)、砷化銦鋁(InAlAs)、磷化銦(Inp)、砷化鎵(GaAs)、銻化銦(InSb)、銻化銦鎵(InGaSb)、氮化鎵(GaN)或砷化鋁鎵(AlGaAs)。
如請求項1所述之半導體結構，其中各該二氧化矽層及各該氧化鑭層具有相同的厚度。
如請求項6所述之半導體結構，其中各該二氧化矽層及各該氧化鑭分層別具有一厚度為約0.3奈米至約2奈米。
如請求項1所述之半導體結構，其中該快速退火溫度為約400℃至約800℃。