JP7065370B2 - 半導体デバイス及びその製造方法 - Google Patents

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Description

発明の背景
１．発明の分野
本開示は、半導体デバイス及びその製造方法に関し、より詳細には、ドープされたＩＩＩ－Ｖ族層、導体構造及び金属層を有する半導体デバイスに関する。
２．関連技術の説明
例えばＩＩＩ－Ｖ族の材料又はＩＩＩ－Ｖ族の化合物（カテゴリ：ＩＩＩ－Ｖ化合物）を含む半導体部品などの直接バンドギャップ半導体を含む部品は、これらの特性に応じて、（例えば異なる電圧及び周波数などの）様々な条件下で又は様々な環境で動作又は稼働することが可能である。
半導体部品は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴ（ＭＯＤＦＥＴ）などを含みうる。
発明の概要
本開示の幾つかの実施形態では、基板、ドープされたＩＩＩ－Ｖ層、導体構造及び金属層を含む半導体デバイスが提供される。ドープされたＩＩＩ－Ｖ族層は、基板上に配置されている。導体構造は、ドープされたＩＩＩ－Ｖ族層上に配置されている。金属層は、導体構造とドープされたＩＩＩ－Ｖ族層との間に配置されている。
本開示の幾つかの実施形態では、超格子層、第１の部分、第２の部分及び、第１の部分を第２の部分から分離する絶縁領域を含む半導体装置が提供される。第１の部分は、超格子層上に形成され、上述の半導体デバイスを含む。第２の部分は、超格子層上に形成される。第２の部分は、第１の部分の電圧よりも低い電圧を有する。
本開示の幾つかの実施形態では、半導体デバイスの製造方法が提供される。方法は、基板を設けることと、ドープされたＩＩＩ－Ｖ族層を基板上に形成することとを含む。半導体デバイスの製造方法は、導体構造をドープされたＩＩＩ－Ｖ族層上に形成することと、金属層を導体構造とドープされたＩＩＩ－Ｖ族層との間に形成することとを更に含む。
本開示の複数の態様を、以下の詳細な説明を添付の図面と併せ読むことによって容易に理解することが可能である。様々な特徴が実寸通りの縮尺で図示されていなくてもよいことに留意されたい。即ち、様々な特徴の寸法は、説明の明確化のために任意に拡大又は縮小されうる。
図１は、本開示の幾つかの実施形態による半導体デバイスの側面図である。 図２Ａは、図１の破線枠Ａ内の構造の拡大図である。 図２Ｂは、図２Ａの破線枠Ｄ内の構造の拡大図である。 図３Ａは、図１の破線枠Ｂ内の構造の拡大図である。 図３Ｂは、図３Ａの線ＡＡ’に沿った導体構造１１２の平面断面図である。 図４は、図１の破線枠Ｃ内の部分構造の拡大図である。 図５は、本開示の幾つかの実施形態による別の半導体デバイスを図示したものである。 図６は、図５の破線枠Ｅ内の構造の拡大図である。 図７は、本開示の幾つかの実施形態による別の半導体デバイスを図示したものである。 図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ、図８Ｆ、図８Ｇ、図８Ｈ、図８Ｉ、図８Ｊ、図８Ｋ、図８Ｌ及び図８Ｍは、本開示の幾つかの実施形態による半導体デバイスの製造における動作を図示したものである。 図９は、本開示の幾つかの比較形態による半導体デバイスを図示したものである。 図１０は、本開示の幾つかの比較形態による別の半導体デバイスを図示したものである。 図１０Ａは、図１０破線枠Ｆ内の構造の拡大図である。
発明の好適な実施形態
以下の開示は、提供される主題の様々に異なる特徴を具現化するための数多くの異なる実施形態又は例を提供する。以下に、部品及び配置の具体的な例を示す。しかし、当然のことながら、これらは単なる例に過ぎず、限定することを意図していない。本開示の以下の詳細な説明において、第２の特徴を被覆するように、又はその上に第１の特徴を形成することへの言及が、第１の特徴と第２の特徴とが直接に接触するように形成される実施形態を含んでもよく、また、第１の特徴と第２の特徴とが直接に接触しないように、第１の特徴と第２の特徴との間に更なる特徴を形成することの可能な実施形態を含んでもよい。加えて、本開示が、様々な例において参照番号及び／又は文字を繰り返してもよい。この繰り返しは、簡潔さと明瞭性とを目的としたものであり、記載されている様々な実施形態及び／又は構成間の関連性をそれ自体が規定するわけではない。
本開示の複数の実施形態を以下に詳細に記載するが、本開示は、種々の具体的な状況において具現化することの可能な数多くの適用可能な概念を提供していることが理解されるべきである。記載されている具体的な実施形態は単なる例に過ぎず、本開示の範囲を限定するものではない。
ＩＩＩ－Ｖ化合物などの直接バンドギャップ材料が、例えば、砒化ガリウム（ＧａＡＳ）、リン化インジウム（ＩｎＰ）、窒化ガリウム（ＧａＮ）、砒化ガリウムインジウム（ＩｎＧａＡｓ）、砒化ガリウムアルミニウム（ＩｎＡｌＡｓ）などを非限定的に含んでもよい。
図１は、本開示の幾つかの実施形態による半導体デバイス１００を図示している。
図１に示すように、半導体デバイス１００は、基板１０２、ドープされたＩＩＩ－Ｖ族層１０８、金属層１１０及び導体構造１１２を含む。
基板１０２が、ケイ素（Ｓｉ）、ドープされたケイ素、炭化ケイ素（ＳｉＣ）、ゲルマニウムシリサイド（ＳｉＧｅ）、砒化ガリウム（ＧａＡｓ）又はその他の半導体材料を非限定的に含んでもよい。基板１０２が、サファイア、シリコンオンインシュレータ（ＳＯＩ）又はその他の好適な材料を非限定的に含んでもよい。幾つかの実施形態においては、基板１０２が、例えばｐウェル、ｎウェルなどのドープされた領域（図１には図示せず）を更に含んでもよい。基板１０２が、活性層１０２ａ及び、活性層１０２ａと対向する裏側１０２ｂを有する。活性層１０２ａ上に集積回路が形成されてもよい。
ドープされたＩＩＩ－Ｖ族層１０８が、基板１０２上に配置されてもよい。ドープされたＩＩＩ－Ｖ族層１０８が、方向Ｄ１に沿って積層されても、又は基板１０２上に配置されてもよい。方向Ｄ１は、別の方向Ｄ２に対して実質的に垂直である。
ドープされたＩＩＩ－Ｖ族層１０８が、例えば、ドープされた窒化ガリウム（ドープされたＧａＮ）、ドープされた窒化アルミニウムガリウム（ドープされたＡｌＧａＮ）、ドープされた窒化インジウムガリウム（ドープされたＩｎＧａＮ）及びその他のドープされたＩＩＩ－Ｖ化合物を非限定的に含んでもよい。ドープされたＩＩＩ－Ｖ族層１０８が、例えば、ｐ型ドーパント、ｎ型ドーパント又はその他のドーパントを非限定的に含んでもよい。幾つかの実施形態においては、例示的なドーパントが、例えば、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）などを非限定的に含んでもよい。
金属層１１０は、ドープされたＩＩＩ－Ｖ族層１０８上に配置されている。幾つかの実施形態においては、金属層１１０が、例えば、高融点金属又はその化合物を非限定的に含んでもよい。例えば、金属層１１０が、ニオビウム（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、レニウム（Ｒｅ）、チタン（Ｔｉ）、バナジウム（Ｖ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）及びその他の金属又は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）及び炭化タングステン（ＷＣ）などの、これらの金属化合物を非限定的に含んでもよい。
導体構造１１２は、金属層１１０上に配置されている。導体構造１１２が、ゲート構造を含んでもよい。導体構造１１２が、ゲート金属を含んでもよい。幾つかの実施形態では、ゲート金属が、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、鉛（Ｐｂ）、モリブデン（Ｍｏ）及びこれらの（例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、その他の導電性の窒化物又は導電性の酸化物であるがこれらに限定されない）化合物、（アルミニウム－銅合金（Ａｌ－Ｃｕ）などの）金属合金又はその他の好適な材料を非限定的に含んでもよい。
ドープされたＩＩＩ－Ｖ族層１０８が金属層１１０と直接に接触していてもよい。ドープされたＩＩＩ－Ｖ族層１０８が金属層１１０と電気的に接続されていてもよい。ドープされたＩＩＩ－Ｖ族層１０８は、方向Ｄ１において金属層１１０の下方に配置されている。金属層１１０は、方向Ｄ１においてドープされたＩＩＩ－Ｖ族層１０８の上方に配置されている。
導体構造１１２は、金属層１１０と直接に接触している。導体構造１１２が金属層１１０と電気的に接続されていてもよい。導体構造１１２は、方向Ｄ１において金属層１１０の上方に配置されている。金属層１１０は、方向Ｄ１において導体構造１１２の下方に配置されている。金属層１１０は、導体構造１１２とドープされたＩＩＩ－Ｖ族層１０８との間に配置されている。
半導体デバイス１００が、基板１０２上に配置されたＩＩＩ－Ｖ族層１０５を更に含んでもよい。半導体デバイス１００が、基板１０２上に配置された超格子層１０３を更に含んでもよい。超格子層１０３が、基板１０２上に配置されていてもよい。超格子層１０３が、ＩＩＩ－Ｖ族層１０５と基板１０２との間に配置されていてもよい。ＩＩＩ－Ｖ族層１０５が、単層構造を含んでもよい。ＩＩＩ－Ｖ族層１０５が、多層構造を含んでもよい。
超格子層１０３が、単層構造を含んでもよい。超格子層１０３が、多層構造又は、例えばＡｌＮ／ＧａＮ対の多層スタックなどの多層スタックを含んでもよい。幾つかの実施形態では、超格子層１０３が、半導体デバイス１００の引張応力を緩和してもよい。幾つかの実施形態では、超格子層１０３が、基板１０２からＩＩＩ－Ｖ族層１０５へと拡散する電子を捕獲することによって、デバイスの性能及び信頼性を向上させてもよい。幾つかの実施形態では、超格子層１０３が、電子捕獲を軽減させてもよい。幾つかの実施形態では、超格子層１０３が、ＩＩＩ－Ｖ族層１０５の厚さを増加させてもよい。幾つかの実施形態では、超格子層１０３が耐圧を向上させてもよい。
幾つかの実施形態では、半導体デバイス１００が、基板１０２と超格子層１０３との間に配置されたバッファ層（図示せず）を更に含んでもよい。幾つかの実施形態では、バッファ層が基板１０２と超格子層１０３との間の格子整合を促進してもよい。幾つかの実施形態では、バッファ層が、窒化アルミニウム（ＡｌＮ）及び窒化アルミニウムガリウム（ＡｌＧａＮ）などの窒化物を非限定的に含んでもよい。
比較的厚い（約１μｍから４μｍ）超格子層は、半導体デバイス又は構造全体を大型化させうる。超格子層を付加する場合には、隣り合う層間の材料の相違に起因する、離層や剥離などの欠陥を考慮することが必要となる。加えて、超格子層を付加することはコストを増大させうる。
超格子層を付加することで、半導体デバイス又は構造全体が大型化し、隣り合う層間の材料の相違に起因する欠陥を考慮することが必要となり、コストが増大する可能性があるにもかかわらず、半導体デバイス１００に超格子層が設けられるのは、超格子層が（例えば２００Ｖを超えるなどの）比較的高い電圧環境における（転位などの）結晶学的な欠陥の拡散を阻止することができるためである。
（転位などの）欠陥が（基板１０２及びバッファ層などの）下地層からＩＩＩ－Ｖ族層１０５へと伝播することを防止するために、格子層１０３を基板１０２とＩＩＩ－Ｖ族層１０５との間に付加して、半導体デバイス１００の機能障害を回避することが可能である。
半導体デバイス１００が、金属層１１０上に配置されたパッシベーション層１１４を更に含んでもよい。幾つかの実施形態では、パッシベーション層１１４が、例えば、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）などの酸化物又は窒化物を非限定的に含んでもよい。パッシベーション層１１４が、例えば、Ａｌ２Ｏ３／ＳｉＮ、Ａｌ２Ｏ３／ＳｉＯ２、ＡｌＮ／ＳｉＯ２などの酸化物及び窒化物の複合層を非限定的に含んでもよい。
パッシベーション層１１４が、ドープされたＩＩＩ－Ｖ族層１０８を包囲してもよい。パッシベーション層１１４が、ドープされたＩＩＩ－Ｖ族層１０８を被覆してもよい。パッシベーション層１１４が、金属層１１０を包囲してもよい。パッシベーション層１１４が、金属層１１０を被覆してもよい。パッシベーション層１１４が、金属層１１０の一部分を被覆してもよい。パッシベーション層１１４が、導体構造１１２を包囲してもよい。パッシベーション層１１４が、、導体構造１１２の一部分を包囲してもよい。
半導体デバイス１００は、パッシベーション層１１４上に配置されたパッシベーション層１１６を更に含む。パッシベーション層１１６が、導体構造１１２を包囲してもよい。パッシベーション層１１６が、導体構造１１２の一部分を包囲してもよい。
半導体デバイス１００が、その他の導体構造を更に含んでもよい。例えば、半導体デバイス１００が、ソースコンタクト１１８、ドレインコンタクト１２０又はその他の、基板１０２上に配置された導体構造を更に含んでもよい。ソースコンタクト１１８及びドレインコンタクト１２０は、図１ではそれぞれ導体構造１１２の両側に配置されているが、本開示の他の実施形態では、ソースコンタクト１１８、ドレインコンタクト１２０及び導体構造１１２が、設計要件に応じて別の構成を有してもよい。
幾つかの実施形態では、ソースコンタクト１１８及びドレインコンタクト１２０が、例えば導体材料を非限定的に含んでもよい。導体材料が、例えば、金属、合金、（例えばドープされた結晶シリコンなどの）ドープされた半導体材料又はその他の好適な導体材料を非限定的に含んでもよい。
ソースコンタクト１１８の一部分が、ＩＩＩ－Ｖ族層１０５内に配置されていてもよい。ドレインコンタクト１２０の一部分がＩＩＩ－Ｖ族層１０５内に配置されていてもよい。他の複数の実施形態では、ソースコンタクト１１８がＩＩＩ－Ｖ族層１０４上に配置されていてもよい。他の複数の実施形態では、ドレインコンタクト１２０がＩＩＩ－Ｖ族層１０４上に配置されていてもよい。ソースコンタクト１１８は、パッシベーション層１１４を貫通してＩＩＩ－Ｖ族層１０６と接触している。ドレインコンタクト１２０は、パッシベーション層１１４を貫通してＩＩＩ－Ｖ族層１０６と接触している。
半導体デバイス１００が、誘電体層１５２、誘電体層１５４、誘電体層１５６、誘電体層１５８、誘電体層１６０及び誘電体層１６２を更に含んでもよい。
半導体デバイス１００が、フィールドプレート１２２、フィールドプレート１２４、フィールドプレート１２６及びフィールドプレート１３２を更に含んでもよい。
フィールドプレート１２２、フィールドプレート１２４、フィールドプレート１２６及びフィールドプレート１３２は、互いに接触していない。フィールドプレート１２２、フィールドプレート１２４、フィールドプレート１２６及びフィールドプレート１３２は、互いから離間している。フィールドプレート１２２がゼロ電位であってもよい。フィールドプレート１２４がゼロ電位であってもよい。フィールドプレート１２６がゼロ電位であってもよい。フィールドプレート１３２がゼロ電位であってもよい。
フィールドプレート１２２が、別の導体構造を介してソースコンタクト１１８及び／又はドレインコンタクト１２０と接続されていてもよい。フィールドプレート１２４が、別の導体構造を介してソースコンタクト１１８及び／又はドレインコンタクト１２０と接続されていてもよい。フィールドプレート１２６が、別の導体構造を介してソースコンタクト１１８及び／又はドレインコンタクト１２０と接続されていてもよい。フィールドプレート１３２が、別の導体構造を介してソースコンタクト１１８及び／又はドレインコンタクト１２０と接続されていてもよい。フィールドプレート１２２は、ソースコンタクト１１８と直接に接触していない。フィールドプレート１２２は、ドレインコンタクト１２０と直接に接触していない。フィールドプレート１２４は、ソースコンタクト１１８と直接に接触していない。フィールドプレート１２４は、ドレインコンタクト１２０と直接に接触していない。フィールドプレート１２６は、ソースコンタクト１１８と直接に接触していない。フィールドプレート１２６は、ドレインコンタクト１２０と直接に接触していない。フィールドプレート１３２は、ソースコンタクト１１８と直接に接触していない。フィールドプレート１３２は、ドレインコンタクト１２０と直接に接触していない。
誘電体層１５２が、方向Ｄ１においてフィールドプレート１２２とソースコンタクト１１８との間に配置されている。誘電体層１５２が、方向Ｄ１においてフィールドプレート１２４とソースコンタクト１１８との間に配置されている。誘電体層１５４が、方向Ｄ１においてフィールドプレート１２４とソースコンタクト１１８との間に配置されている。誘電体層１５２が、方向Ｄ１においてフィールドプレート１２６とソースコンタクト１１８との間に配置されている。誘電体層１５４が、方向Ｄ１においてフィールドプレート１２６とソースコンタクト１１８との間に配置されている。誘電体層１５６が、方向Ｄ１においてフィールドプレート１２６とソースコンタクト１１８との間に配置されている。誘電体層１５２が、方向Ｄ１においてフィールドプレート１３２とソースコンタクト１１８との間に配置されている。誘電体層１５４が、方向Ｄ１においてフィールドプレート１３２とソースコンタクト１１８との間に配置されている。誘電体層１５６が、方向Ｄ１においてフィールドプレート１３２とソースコンタクト１１８との間に配置されている。誘電体層１５８が、方向Ｄ１においてフィールドプレート１３２とソースコンタクト１１８との間に配置されている。
フィールドプレート１２２は、方向Ｄ２において導体構造１１２と隣接している。フィールドプレート１２４は、方向Ｄ２において導体構造１１２と隣接している。
フィールドプレート１２４は、方向Ｄ１においてフィールドプレート１２２と部分的に重複している。フィールドプレート１２６は、方向Ｄ１においてフィールドプレート１２２と部分的に重複している。フィールドプレート１３２は、方向Ｄ１においてフィールドプレート１２２と部分的に重複している。
半導体デバイス１００が、相互接続構造１７０を更に含んでもよい。半導体デバイス１００が、金属層１７２及び金属層１７６を更に含んでもよい。半導体デバイス１００が、導電ビア１７４を更に含んでもよい。
ＩＩＩ－Ｖ族層１０５が、破線で図示する電子チャネル領域１０５ａを有してもよい。電子チャネル領域１０５ａが、二次元電子ガス（２ＤＥＧ）領域を含んでもよく、２ＤＥＧ領域は一般に、ヘテロ構造の形で容易に得ることができる。２ＤＥＧ領域では、電子ガスは（例えば方向Ｄ２などの）二次元方向に自由移動可能であるが、（例えば方向Ｄ１などの）第３の次元での動きは制限される。
ＩＩＩ－Ｖ族層１０５が、単層構造を含んでもよい。ＩＩＩ－Ｖ族層１０５が、多層構造を含んでもよい。ＩＩＩ－Ｖ族層１０５が、ヘテロ構造を含んでもよい。
ＩＩＩ－Ｖ族層１０５が、ＩＩＩ－Ｖ族層１０４を含んでもよい。ＩＩＩ－Ｖ族層１０４が、例えばｘ＋ｙ≦１である化合物ＩｎｘＡｌｙＧａｌ－ｘ－ｙＮなどのＩＩＩ族窒化物を非限定的に含んでもよい。ＩＩＩ族窒化物は更に、例えばｙ≦１である化合物ＡｌｙＧａ（１－ｙ）Ｎを非限定的に含む。
半導体デバイス１００は、ＩＩＩ－Ｖ族層１０４上に配置されたＩＩＩ－Ｖ族層１０６を更に含む。ＩＩＩ－Ｖ族層１０６が、例えばｘ＋ｙ≦１である化合物ＩｎｘＡｌｙＧａｌ－ｘ－ｙＮなどのＩＩＩ族窒化物を非限定的に含んでもよい。ＩＩＩ族窒化物は更に、例えばｙ≦１である化合物ＡｌｙＧａ（１－ｙ）Ｎを非限定的に含む。ＩＩＩ－Ｖ族層１０６が、ＩＩＩ－Ｖ族層１０４のバンドギャップよりも高いバンドギャップを有してもよい。例えば、ＩＩＩ－Ｖ族層１０４が、バンドギャップ約３．４ｅＶのＧａＮを含んでもよい。ＩＩＩ－Ｖ族層１０６が、バンドギャップ約４ｅＶのＡｌＧａＮを含んでもよい。２ＤＥＧ領域は、典型的にはＧａＮなどのバンドギャップの小さい層内に形成される。ＩＩＩ－Ｖ族層１０６とＩＩＩ－Ｖ族層１０４との間にヘテロ接合が形成され、異なる窒化物のヘテロ接合の分極が、ＩＩＩ－Ｖ族層１０４内に２ＤＥＧ領域を形成する。ＩＩＩ－Ｖ族層１０４が２ＤＥＧ領域に対して電子を供給又は除去することにより、半導体デバイス１００の導電を制御してもよい。
幾つかの実施形態では、ＩＩＩ－Ｖ族層１０５が、導体構造１１２の下に形成された実際のチャネル（電子チャネル領域１０５ａ）を有し、導体構造１１２がゼロバイアス状態である時にオン状態となるように予め設定されている。そのようなデバイスは、ディプリーションモードデバイスと称される。
エンハンスメントモードデバイスは、ディプリーションモードデバイスと対をなしている。エンハンスメントモードデバイスは、導体構造１１２がゼロバイアス状態である時にオフ状態となるように予め設定されている。導体構造１１２に電圧を印加すると、導体構造１１２よりも下側の、電子又は電荷反転層と称されてもよい領域内で電子又は電荷が誘起される。電圧の上昇に伴い、誘起される電子又は電荷の数が増加する。反転層を形成するために印加される最小電圧は、しきい電圧と称され、Ｖｔｈで表される。
半導体デバイス１００は、導体構造１１２がゼロバイアス状態であり、かつ電子チャネル領域１０５ａが空乏化又は除去された状態である時に、エンハンスメントモードデバイスとなりうる。幾つかの実施形態では、ドープされたＩＩＩ－Ｖ族層１０８が、ＩＩＩ－Ｖ族層１０５とのＰＮ接合を形成してもよく、ＰＮ接合が電子チャネル領域１０５ａを空乏化させるために使用されてもよい。ＰＮ接合が電子チャネル領域１０５ａを空乏化させることから、導体構造１１２がゼロバイアス状態である時は、半導体デバイス１００内を電流が流れず、従って半導体デバイスのしきい電圧は正の値である。ドープされたＩＩＩ－Ｖ族層１０８は、リーク電流を減少させ、しきい電圧を増加させることを容易にする。
金属層１１０が、デバイス１００の製造中におけるドープされたＩＩＩ－Ｖ族層１０８のストップ層又は保護層としての役割を果たしてもよい。例えば、金属層１１０が、ドープされたＩＩＩ－Ｖ族層１０８の露出していない表面を、エッチング法などの除去法を実施している間に実質的に比較的平坦に保ってもよい。金属層１１０は、導体層１１２のバイアス制御の促進を助ける。金属層１１０は、ゲートのスイッチング速度の向上を助ける。金属層１１０は、リーク電流の減少及びしきい電圧の増加を助ける。
導体構造１１２は、ゲートコンタクト構造全体の抵抗を低下させ、他の導体への電気的接続のために更に使用可能な低抵抗の配線を提供するために使用される。ゲートコンタクト構造が、例えば、導体構造１１２、金属層１１０及びドープされたＩＩＩ－Ｖ族層１０８を非限定的に含んでもよい。
図２Ａは、図１の破線枠Ａ内の構造の拡大図である。
図２Ａを参照すると、ドープされたＩＩＩ－Ｖ族層１０８は、方向Ｄ２において幅ｗ１を有する。方向Ｄ２を、幅方向と称してもよい。幾つかの実施形態では、幅ｗ１は約０．５マイクロメートル（μｍ）よりも大きい。幾つかの実施形態では、幅ｗ１は約０．５μｍから約１．５μｍの範囲内である。幾つかの実施形態では、幅ｗ１は約０．８μｍから約１．２μｍの範囲内である。幾つかの実施形態では、幅ｗ１は約１．０μｍである。
幾つかの実施形態では、金属層１１０は、方向Ｄ２において幅ｗ２を有する。幾つかの実施形態では、幅ｗ２は、約０．４μｍよりも大きい。幾つかの実施形態では、幅ｗ２は約０．４μｍから約１．２μｍの範囲内である。幾つかの実施形態では、幅ｗ２は幅ｗ１よりも小さい。
幾つかの実施形態では、導体構造１１２は方向Ｄ２において幅ｗ３を有する。幾つかの実施形態では、幅ｗ３は約０．３μｍよりも大きい。幾つかの実施形態では、幅ｗ３は約０．３μｍから約０．８μｍの範囲内である。幾つかの実施形態では、幅ｗ３は幅ｗ２よりも小さい。幾つかの実施形態では、幅ｗ３は幅ｗ１よりも小さい。幾つかの実施形態では、幅ｗ２は幅ｗ１よりも小さく、幅ｗ３よりも大きい。
幾つかの実施形態では、ドープされたＩＩＩ－Ｖ族層１０８は、上面１０８ｓを有する。上面１０８ｓは、部分１０８ｓ１と、部分１０８ｓ１を包囲する別の部分１０８ｓ２とを有する。幾つかの実施形態では、ドープされたＩＩＩ－Ｖ族層１０８の部分１０８ｓ１は、金属層１１０と直接に接触しており、第２の部分１０８ｓ２は、パッシベーション層１１４と直接に接触している。
図２Ｂは、図２Ａの破線枠Ｄ内の構造の拡大図である。図２Ｂを参照すると、部分１０８ｓ１と部分１０８ｓ２とは表面粗さが異なる。幾つかの実施形態では、部分１０８ｓ１は、部分１０８ｓ２よりも小さな表面粗さを有する。半導体デバイス１００の製造中の、例えばエッチング処理などであるがこれに限定されない除去処理の実施後に、ドープされたＩＩＩ－Ｖ族層１０８の露出されていない表面１０８ｓ１（又は表面１０８ｓ１の金属層１１０で被覆されている部分）が比較的平坦となるように、金属層１１０が、ドープされたＩＩＩ－Ｖ族層１０８のストップ層又は保護層としての役割を果たしてもよい。ドープされたＩＩＩ－Ｖ族層１０８の金属層１１０によってマスキングされていない表面１０８ｓ２が、例えばエッチング処理などであるがこれに限定されない除去処理の実施後に、例えば図示するような比較的不均一な表面であるなど、比較的粗くてもよい。表面１０８ｓ２が、凸部及び凹部を有してもよい。
図３Ａは、本発明の一実施形態による図１の半導体デバイス１００の拡大図である。図３Ｂは、本発明の一実施形態による、図３Ａの線ＡＡ’に沿った平面断面図である。幾つかの実施形態では、導体構造１１２が、単一材料の構造を含んでもよい。幾つかの実施形態では、導体構造１１２が、異種材料の構造を含んでもよい。幾つかの実施形態では、図３Ｂに示すように、導体構造１１２が幾つかのヘテロ接合型の接合を含んでもよい。幾つかの実施形態では、導体構造１１２が、層１９０、層１９２、層１９４及び層１９６などの複数の層を含んでもよい。図３Ａ及び図３Ｂには、導体構造１１２が４つの層を有するとして図示されているが、本発明はこれに限定されない。他の実施形態では、導体構造１１２が４つを上回るか又は下回る数の層を有する構造を含んでもよい。
幾つかの実施形態では、層１９０が、例えば、高融点金属又はその化合物を非限定的に含んでもよい。層１９０が、金属層１１０の材料と同一又は類似の材料を含んでもよい。層１９０が、金属層１１０の材料とは異なる材料を含んでもよい。幾つかの実施形態では、層１９２が、例えばチタン、クロム、チタンタングステンなどの金属又は金属化合物を非限定的に含んでもよい。層１９２が、次の金属充填を助けるためのウェッティング層としての役割を果たしてもよい。幾つかの実施形態では、層１９４が、例えばゲート金属を非限定的に含んでもよい。層１９４が、導体構造１１２の材料と同一又は類似の材料を含んでもよい。層１９４が、導体構造１１２の材料とは異なる材料を含んでもよい。幾つかの実施形態では、層１９６が、例えば高融点金属又はその化合物を非限定的に含んでもよい。層１９６が、金属層１１０の材料と同一又は類似の材料を含んでもよい。層１９６が、金属層１１０の材料とは異なる材料を含んでもよい。
図４は、図１の破線枠Ｃ内の部分構造の拡大図である。図４を参照すると、幾つかの実施形態では、導体構造１１２がｗ３よりも大きい幅を有する張出部１１３を有し、幅ｗ３は導体構造１１２の比較的小さな幅である。導体構造１１２が、幅ｗ３の中心点を通過する中心線１１２ｃを有してもよい。幾つかの実施形態では、中心線１１２ｃは、張出部１１３の中心点を通過しない。幾つかの実施形態では、中心線１１２ｃは張出部１１３の中心点を通過する。
境界線１１２ｂが、導体構造１１２の境界を通過するか又はこれと重複してもよい。他の複数の実施形態では、導体構造１１２が張出部１１３を有していなくてもよく、境界線１１２ｂが境界線１１２ｃから幅ｗ３の約半分だけ離間している。
図４に示すように、幾つかの実施形態では、フィールドプレート１２６が、方向Ｄ１において導体構造１１２と部分的に重複している。フィールドプレート１２６は、方向Ｄ１において境界線１１２ｂと中心線１１２ｃとの間に配置された部分を有する。境界線１１２ｂは、方向Ｄ２においてフィールドプレート１２６を貫通している。
他の複数の実施形態では、フィールドプレート１２６が、方向Ｄ１において導体構造１１２と重複しなくてもよい。他の複数の実施形態では、フィールドプレート１２６が、方向Ｄ１において導体構造１１２の中心線１１２ｃと重複しなくてもよい。
フィールドプレート１２２は、方向Ｄ２において導体構造１１２とドレインコンタクト１２０との間に配置されている。フィールドプレート１２４は、方向Ｄ２において導体構造１１２とドレインコンタクト１２０との間に配置されている。フィールドプレート１２６は、方向Ｄ２において導体構造１１２とドレインコンタクト１２０との間に配置されている。フィールドプレート１３２は、方向Ｄ２において導体構造１１２とドレインコンタクト１２０との間に配置されている。
幾つかの実施形態では、境界線１１２ｂからフィールドプレート１２２の境界までの距離は、約０．５μｍから２．５μｍの間である。境界線１１２ｂからフィールドプレート１２４の境界までの距離は、約２μｍから４μｍの間である。境界線１１２ｂからフィールドプレート１２６の境界までの距離は、約３μｍから５μｍの間である。境界線１１２ｂからフィールドプレート１３２の境界までの距離は、約６μｍから８μｍの間である。
幾つかの実施形態では、（フィールドプレート１２２、フィールドプレート１２４、フィールドプレート１２６及び／又はフィールドプレート１３２などの）フィールドプレートは、方向Ｄ２において、約５０ｎｍから１４０ｎｍの間の幅を有する。幾つかの実施形態では、フィールドプレートは、方向Ｄ２において、約８０ｎｍから１２０ｎｍの間の幅を有する。幾つかの実施形態では、フィールドプレートは、方向Ｄ２において、約９０ｎｍから１１０ｎｍの間の幅を有する。本開示に記載の幅や距離などの値は単なる例であり、本発明がこれらに限定されないことに留意すべきである。幾つかの実施形態では、これらの値を、本発明の精神から逸脱することなく本発明の実際の用途に応じて調節することが可能である。
（例えばゲートとドレインの間の電圧などの）電圧が比較的高い（例えば６００Ｖ以上の電圧での使用に適した部品などの）部品においては、電圧に対する耐性を高めるために、（例えばゲートとドレインとの間の距離などの）導体構造間の距離は一般に、通常は（例えば１０Ｖから１００Ｖの間の電圧での使用に適した部品などの）比較的低電圧の部品の長さの５倍である１５μｍ以上として設計される。例えば、半導体部品１００が６００Ｖを超える電圧での使用に適している場合には、導体構造１１２とドレインコンタクト１２０との間の距離は、一般に１５μｍよりも大きい。
フィールドプレート１２２が、ゲートコンタクト構造の電界を減少させ、しきい電圧を増加させてもよい。フィールドプレート１２４が、ゲートコンタクト構造の電界を減少させ、しきい電圧を増加させてもよい。フィールドプレート１２６が、ゲートコンタクト構造の電界を減少させ、しきい電圧を増加させてもよい。フィールドプレート１３２が、ゲートコンタクト構造の電界を減少させ、しきい電圧を増加させてもよい。
フィールドプレート１２２は、（例えば導体構造１１２、ソースコンタクト１１８及びドレインコンタクト１２０などの）導体構造間の電界を均一に分布させ、電圧に対する耐性を向上させ、電圧を緩やかに放出させることによって、デバイスの信頼性を高める。フィールドプレート１２４は、（例えば導体構造１１２、ソースコンタクト１１８及びドレインコンタクト１２０などの）導体構造間の電界を均一に分布させ、電圧に対する耐性を向上させ、電圧を緩やかに放出させることによって、デバイスの信頼性を高める。フィールドプレート１２６は、（例えば導体構造１１２、ソースコンタクト１１８及びドレインコンタクト１２０などの）導体構造間の電界を均一に分布させ、電圧に対する耐性を向上させ、電圧を緩やかに放出させることによって、デバイスの信頼性を高める。フィールドプレート１３２は、（例えば導体構造１１２、ソースコンタクト１１８及びドレインコンタクト１２０などの）導体構造間の電界を均一に分布させ、電圧に対する耐性を向上させ、電圧を緩やかに放出させることによって、デバイスの信頼性を高める。
幾つかの実施形態では、フィールドプレート１２２、フィールドプレート１２４、フィールドプレート１２６及び／又はフィールドプレート１３２と導体構造との間に、少なくとも１つの（例えば誘電体層１５２、誘電体層１５４、誘電体層１５６及び誘電体層１５８などの）誘電体層が存在する。このような構成であることにより、導体構造間の距離が短くなり、抵抗の増加を回避することができる。
本開示の図面は、半導体デバイス１００を４つのフィールドプレートを有するとして図示しているが、本開示はこれに限定されない。幾つかの実施形態では、半導体デバイス１００が４つを上回るか又は下回る数のフィールドプレートを有してもよい。
図５は、本開示の一実施形態による半導体デバイス１００’を図示している。半導体デバイス１００’は、図１の半導体デバイス１００と類似の構造を有するが、半導体デバイス１００の金属層１１０が金属層１１０’に置き換えられて半導体デバイス１００’を形成している。金属層１１０’の幅は、金属層１１０’の幅よりも大きい。金属層１１０’が、ドープされたＩＩＩ－Ｖ族層１０８を被覆してもよい。金属層１１０’が、ドープされたＩＩＩ－Ｖ族層１０８を完全に被覆してもよい。金属層１１０’の縁が、ドープされたＩＩＩ－Ｖ族層１０８の縁と位置合わせされていてもよい。
図６は、図５の破線枠Ｅ内の構造の拡大図である。図６に示すドープされたＩＩＩ－Ｖ族層１０８の幅ｗ１が、金属層１１０’の幅ｗ２’と実質的に等しくてもよい。ドープされたＩＩＩ－Ｖ族層１０８は、実質的に平坦な上面１０８ｓを有する。
半導体デバイス１００’において、金属層１１０’が、ドープされたＩＩＩ－Ｖ族層１０８の表面上に（例えばエッチングなどの）除去処理による凹凸（又は比較的不均一な表面）が生じないように、ドープされたＩＩＩ－Ｖ族層１０８の上面全体を保護するためのストップ層又は保護層としての役割を果たしてもよい。半導体デバイス１００では、幅ｗ２が幅ｗ１よりも小さいために、導体構造１１２から電子チャネル領域１０５ａへの電子の流路が、幅ｗ２’と幅ｗ１とが等しい半導体デバイス１００’の場合よりも長く、このことがリーク電流の低減に寄与する。
図７は、本開示の一実施形態による半導体デバイス２００を図示している。幾つかの実施形態では、半導体デバイス２００は、部分２０２、別の部分２０４及び、部分２０２を部分２０４から隔てる絶縁領域１２８を有する。幾つかの実施形態では、部分２０２の構造が、半導体デバイス１００の構造と同一又は類似であってもよい。他の複数の実施形態では、部分２０２の構造が、半導体デバイス１００’の構造と同一又は類似であってもよい。幾つかの実施形態では、部分２０２は、５００Ｖ以上の電圧での使用に適している。幾つかの実施形態では、部分２０２は、５５０Ｖ以上の電圧での使用に適している。幾つかの実施形態では、部分２０２は、６００Ｖ以上の電圧での使用に適している。幾つかの実施形態では、部分２０４は、１０Ｖから４０Ｖの範囲の電圧での使用に適している。幾つかの実施形態では、部分２０４は、部分２０２の電圧と比較して相対的に小さい電圧での使用に適している。
フィールドプレートが部分２０２内に構成されている。部分２０４内にはフィールドプレートが構成されていない。部分２０２を、超格子層１０３上に形成してもよい。部分２０４を、超格子層１０３上に形成してもよい。
幾つかの実施形態では、絶縁領域１２８が誘電材料を含んでもよい。幾つかの実施形態では、絶縁領域１２８が、低い比誘電率（低いｋ値）の誘電材料を含んでもよい。幾つかの実施形態では、絶縁領域１２８が、窒素、酸素又はフッ素を含んでもよい。幾つかの実施形態では、絶縁領域１２８が、酸化ケイ素、窒化ケイ素、酸窒化ケイ素又はフッ素ドープケイ酸塩ガラス（ＦＳＧ）を含んでもよい。
図８Ａ、図８Ｂ、図８Ｃ、図８Ｄ、図８Ｅ、図８Ｆ、図８Ｇ、図８Ｈ、図８Ｉ、図８Ｊ、図８Ｋ、図８Ｌ及び図８Ｍは、本発明の幾つかの実施形態による半導体デバイスの製造における幾つかの動作を図示したものである。図８Ａから図８Ｍは、半導体デバイス２００を製造するための幾つかの動作を図示しているが、同様の動作が半導体デバイス１００又は１００’の製造に使用されてもよい。
図８Ａを参照すると、基板１０２が設けられる。幾つかの実施形態では、超格子層１０３が基板１０２上に配置される。幾つかの実施形態では、ＩＩＩ－Ｖ族層１０５が、エピタキシャル成長によって基板１０２上に配置される。
幾つかの実施形態では、ドープされたＩＩＩ－Ｖ族層１０８’及び金属層１１０’が基板１０２上に形成される。幾つかの実施形態では、ドープされたＩＩＩ－Ｖ族層１０８’が、金属有機化学蒸着（ＭＯＣＶＤ）によるエピタキシャル成長によって形成され、ドーパントがその中にドープされる。次に、金属層１１０’がドープされたＩＩＩ－Ｖ族層１０８’上に堆積される。幾つかの実施形態では、金属層１１０が、物理蒸着（ＰＶＤ）、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、めっき及び／又はその他の好適な堆積工程によって形成されてもよい。金属層１１０’が、ゲートファーストプロセスにより、即ちソースコンタクト１１８及びドレインコンタクト１２０が形成される前に形成されることに留意すべきである。
図８Ｂを参照すると、パターニングされたハードマスク１９７が金属層１１０’上に形成される。次に、金属層１１０’の一部分が、例えばフォトリソグラフィーによって除去することで形成されてもよい。幾つかの実施形態では、パターニングされたハードマスク１９７が、窒化ケイ素（ＳｉＮ）、酸窒化ケイ素（ＳｉＯＮ）、炭化ケイ素（ＳｉＣ）などを非限定的に含んでもよい。幾つかの実施形態では、エッチング工程が、ドライエッチング、ウェットエッチング又はドライエッチングとウェットエッチングとの組合せによって実行されてもよい。
図８Ｃ及び図８Ｄを参照すると、パターニングされたハードマスク１９７が、ドープされたＩＩＩ－Ｖ族層１０８’の一部分を除去してＩＩＩ－Ｖ族層１０８を形成するためのマスクとして更に使用される。前述のように、高電圧の部品においては、ドレインコンタクト１２０と導体構造１１２との間の距離は、電圧耐性がドレインコンタクト１２０と導体構造１１２との間の距離の影響を受けることから、典型的には約１５μｍよりも大きい。ドープされたＩＩＩ－Ｖ族層１０８の幅が狭くなるのに伴って、ドレインコンタクト１２０と導体構造１１２との間の距離が大きくなり、高電圧への耐性が高くなる。加えて、ドープされたＩＩＩ－Ｖ族層１０８の幅が狭くなるのに伴って、高電圧部品の抵抗が低下する。
図８Ｃでは、半導体デバイス１００’と同様に、ドープされたＩＩＩ－Ｖ族層１０８の幅ｗ１は、金属層１１０の幅ｗ２と実質的に等しい。図８Ｄでは、半導体デバイス１００と同様に、ドープされたＩＩＩ－Ｖ族層１０８の幅ｗ１は、金属層１１０の幅ｗ２よりも広い。
ドープされたＩＩＩ－Ｖ族層１０８の幅ｗ１が金属層１１０の幅ｗ２よりも広いという図８Ｄの特徴は、自己整合製造プロセスによって形成される。自己整合製造プロセスにより、最小臨界寸法（ＣＤ）を有するドープされたＩＩＩ－Ｖ族層１０８を、マスクを１つだけ使用して形成することが可能である。幾つかの実施形態では、金属層１１０のエッチングのためのエッチング液が、水性アンモニア（ＮＨ４ＯＨ）、過酸化水素（Ｈ２Ｏ２）、硫酸（Ｈ２ＳＯ４）、フッ化水素酸（ＨＦ）、フッ化アンモニウム（ＮＨ４Ｆ）又はこれらの化合物の混合物であってもよい。異方性エッチングが、ドープされたＩＩＩ－Ｖ族層１０８上でドライエッチングにより実施されてもよい。ドープされたＩＩＩ－Ｖ族層１０８の幅ｗ１が金属層１１０の幅ｗ２よりも大きいという特徴が、異なる複数のエッチング方法によって形成されてもよい。
図８Ｅを参照すると、パターニングされたハードマスク１９７が除去され、パッシベーション層１１４及びパッシベーション層１１６が金属層１１０内に形成される。図８Ｆを参照すると、ソースコンタクトホール及びドレインコンタクトホールが形成され、ソースコンタクト１１８及びドレインコンタクト１２０を形成するための材料がこれらの中に充填される。幾つかの実施形態では、このことが、フォトリソグラフィー、エッチング、堆積などを含む複数の工程を必要とする。フォトリソグラフィー及びエッチングは、パターニングされたマスクをパッシベーション層１１６上に形成し、パッシベーション層１１４、パッシベーション層１１６及びＩＩＩ－Ｖ族層１０５をエッチングして、ソースコンタクトホール及びドレインコンタクトホールを形成することを含む。ＩＩＩ－Ｖ族層１０５の一部分が、ソースコンタクトホールの底部及びドレインコンタクトホールの底部から露出している。次に、ＣＶＤ、ＰＶＤ及び電気めっきなどの堆積工程によって、材料がホール内に充填される。幾つかの実施形態では、材料がホール内に充填された後に、堆積された材料が再びマスクを介してエッチングされ、所望の電極構造を形成する。幾つかの実施形態では、堆積された材料が、急速熱アニール（ＲＴＡ）によってＩＩＩ－Ｖ族層１０５との金属間化合物を形成することにより、電子チャネル領域１０５ａとのオーミックコンタクトを形成する。
図８Ｇを参照すると、誘電体層１５２がパッシベーション層１１６上に堆積される。幾つかの実施形態では、誘電体層１５２（及び誘電体層１５４、１５６、１５８、１６０及び１６２）が、ＣＶＤ、高密度プラズマ（ＨＤＰ）ＣＶＤ、スピンオン、スパッタリングなどによって堆積されてもよい。次に、誘電体層１５２の表面が、化学機械平坦化（ＣＭＰ）によって処理される。
図８Ｈを参照すると、絶縁領域１２８が、左側の部品及び右側の部品のソースコンタクト１１８とドレインコンタクト１２０とを隔てるように形成される。幾つかの実施形態では、窒素、酸素又はフッ素が、パターニングされたフォトレジスト１５１によって被覆されていない領域内に、パターニングされたフォトレジスト１５１を用いた注入分離プロセスによって注入され、これらの元素がＩＩＩ－Ｖ族層１０５内に留まって、両側の電子チャネルをブロックする。
図８Ｉを参照すると、フィールドプレート１２２が誘電体層１５２上に形成される。誘電体層１５２は、第１の方向（Ｄ１）においてフィールドプレート１２２をソースコンタクト１１８から隔てる。
幾つかの実施形態では、フィールドプレート１２２（フィールドプレート１２４、１２６及び１３２を含む）を、導電材料を堆積し、次に、例えば金属をスパッタリングによって堆積することによってパターニングし、次にドライエッチングによってパターニングすることによって形成してもよい。フィールドプレート１２２が、次の工程で形成される導体構造１１２の位置に配置されなくてもよいことに留意すべきである。加えて、比較的低電圧の部品は低電圧での使用に適しており、また導体構造間の磁界が部品の性能に及ぼす影響がわずかであることから、比較的低電圧の部品ではフィールドプレートを省略してもよい。
図８Ｊを参照すると、開口部１１０ｔが形成される。開口部１１０ｔは、金属層１１０の表面を部分的に露出させる。幾つかの実施形態では、開口部１１０ｔがドライエッチング又はウェットエッチングによって形成されてもよい。
例えば、ウェットエッチングは、水酸化物を含有する溶液、脱イオン水及び／又はその他のエッチング液への曝露を含む。ドライエッチングは、誘導結合プラズマの使用を含む。金属層１１０が、この工程でドープされたＩＩＩ－Ｖ族層１０８のストップ層として使用されてもよい。
半導体デバイス２００の形成プロセスに、第１の部分２０２及び第２の部分２０４が含まれる。プロセスが（絶縁領域１２８の形成工程を含む）形成領域１２８の形成へと進む前は、第１の部分２０２及び第２の部分２０４は同じ構成及び流れを有し、同じ部品が同じ工程で形成されてもよい。
幾つかの実施形態では、第１の部分２０２は比較的高電圧の部品であり、第２の部分は比較的低電圧の部品である。低電圧部品はゲートファーストプロセスに属する。絶縁領域１２８がこれらの間に形成された後は、開口部１１０ｔが低電圧部品上に形成されず、導体構造１１２が形成される。高電圧部品は、ゲートファーストプロセスとゲートラストプロセスとのハイブリッドである。これらの間に絶縁領域１２８が形成された後に、高電圧部品のフィールドプレート１２２、開口部１１０ｔ及び導体構造１１２が形成される。
図８Ｋを参照すると、導体構造１１２の複数の層が堆積されて開口部１１０ｔ内に充填され、導体構造１１２を形成する。導体構造１１２の各層の材料の選択は、上述の通りであり、ここでは説明を省く。
幾つかの実施形態では、導体構造１１２の複数の層が、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき及び／又はその他の好適な工程によって形成されてもよい。幾つかの実施形態では、導体構造１１２の複数の層の充填後は、（図４に示す）突起１１３が誘電体層１５４上に留まるように、導体構造１１２の表面がＣＭＰ処理されない。
幾つかの実施形態では、フィールドプレート１２４が導体構造１１２と共に形成されてもよい。幾つかの実施形態では、フィールドプレート１２４が導体構造１１２と同じ材料を有してもよい。
図８Ｌを参照すると、幾つかの実施形態では、半導体デバイス２００、１００及び１００’を製造することが、誘電体層１５６及びフィールドプレート１２６を形成することを更に含む。
図８Ｍを参照すると、幾つかの実施形態では、半導体デバイス２００、１００及び１００’を製造することが、誘電体層１５８を形成すること及び、誘電体層１５８から誘電体層１５２までを貫通し、ソースコンタクト１１８及びドレインコンタクト１２０に接続された相互接続構造１７０を形成することを更に含む。
幾つかの実施形態では、半導体デバイス２００、１００及び１００’を製造することが、誘電体層１５８上に金属層１７２及びフィールドプレート１３２を形成することを更に含む。
幾つかの実施形態では、半導体デバイス２００、１００及び１００’を製造することが、金属層１７２及びフィールドプレート１３２を被覆する誘電体層１６０を形成することを更に含む。幾つかの実施形態では、プロセスの流れが、誘電体層１６０を貫通して金属層１７２又は相互接続構造１７０に接続する導電ビア１７４を形成することを更に含む。幾つかの実施形態においては、半導体デバイス２００、１００及び１００’を製造することが、導電ビア１７４に接続された金属層１７６を形成すること及び金属層１７６を被覆する誘電体層１６２を形成することを更に含む。
図９は、本開示の幾つかの比較実施形態による半導体デバイス８５０を図示したものである。半導体デバイス８５０は、基板８００、遷移層８０２、ドープされていないＧａＮバッファ材料８０４、ドープされていないＡｌＧａＮバッファ材料８０６、ｐ型ＧａＮ材料８０８及びゲート金属８１０を含む。半導体デバイス８５０は、ソースオーミックコンタクト８１２、ドレインオーミックコンタクト８１４、誘電材料８１１及びフィールドプレート８１６を更に含む。
半導体デバイス８５０が、（例えば１０Ｖから１００Ｖなどの）比較的低い電圧環境又は比較的低電圧での動作で使用されてもよい（比較的低い電圧環境下では、半導体デバイス８５０の厚さ（例えば約４μｍ未満）が比較的小さい）。半導体デバイス８５０は、超格子層を含まない。
半導体デバイス８５０では、デバイスの抵抗を低くするために、ゲート構造８０８の幅が通常約０．５μｍ以下であり、ゲート金属層８１０の幅が通常約０．４μｍ以下である。従って、ゲート金属層８１０を被覆する別の導体を設ける必要がある場合には、より複雑なプロセス及び（より小さな臨界寸法（ＣＤ）を達成することの可能な機器などの）より精巧な機器が必要となり、製品の生産量又はその信頼性が低下してしまうおそれがある。
加えて、（例えば１０Ｖから１００Ｖなどの）比較的低い電圧環境又は比較的低い電圧での動作（比較的低い電圧環境）においては、デバイス８５０の抵抗を更に低下させるために、半導体デバイス８５０のドレインオーミックコンタクト８１４からゲート金属８１０までの距離は、一般的に３μｍ以下である。そのような短い距離でフィールドプレート８１６内の電界を低減させるためには、フィールドプレート８１６が基板８００に可能な限り接近している必要があり、フィールドプレート８１６は通常、ソースオーミックコンタクト８１２と直接に接触してこれに接続しており、ソースオーミックコンタクト８１２から導出され、ゲート金属８１０全体を被覆している。このような構成では、（例えば、ゲート金属８１０上の一定の間隔内に導電体が配置されていないなど）ゲート金属８１０上に空間を確保することが望ましい。ゲート金属８１０上に他の導電体が配置されていると、フィールドプレート８１６が破壊されてしまうおそれがある。そのような場合、デバイス８５０の性能に弊害が生じる。
図１０は、本開示の幾つかの比較実施形態による半導体デバイス８６０を図示したものである。半導体デバイス８６０は、基板８００、活性層８０４’、チャネル層８０６’、バリア層８０７、ゲート構造８０８’及びゲート電極８１３を含む。半導体デバイス８６０は、ソース電極８１２’及びドレイン電極８１４’も含む。
半導体デバイス８５０と同様に、半導体デバイス８６０も、超格子層を含まない比較的低電圧（例えば１０Ｖから１００Ｖ）の部品である。
半導体デバイス８６０では、ゲート電極８１３がゲート構造８０８’と直接に接触している。これら２つが直接に接触しているので、ゲート構造８０８’を露出させてゲート電極８１３をその上に形成するプロセスの間に、ゲート構造８０８’の表面上の欠陥形成が避けられず、リーク電流が生じてしまうおそれがある。
図１０Ａは、図１０の破線枠Ｆ内の構造の拡大図である。ゲート構造８０８’とゲート電極８１３との間に比較的粗い界面が存在してもよい。ゲート構造８０８’とゲート電極８１３との間に比較的不均一な界面が存在してもよい。
ゲート構造８０８’が比較的粗い表面を有してもよい。ゲート構造８０８’が比較的不均一な表面を有してもよい。ゲート電極８１３が比較的粗い表面を有してもよい。ゲート電極８１３が比較的不均一な表面を有してもよい。
ここで使用される、「よりも下」、「の下」、「下方」、「の上」、「上方」、「下側」、「右側」。「左側」などの空間的関係を表す用語が、ここで図面に示される１つの要素又は特徴の別の要素又は特徴に対する関係の説明を容易にするために使用されてもよい。これらの空間的関係を表す用語は、図面に図示されている向きに加えて、使用中又は動作中の本装置の異なる向きをも包含することを意図されている。本装置が（９０度回転又は別の向きなどの）別の方向を向いていてもよく、ここで使用される空間的関係を表す用語も、これに従って同様に解釈されてもよい。ある要素が別の要素に「接続される」か又は「結合される」として言及されている場合には、その要素がその別の要素に直接に接続又は結合されてもよいし、介在する要素が存在してもよいことが理解されるべきである。
ここで使用される「概ね」、「実質的に」、「実質上」及び「約」などの用語は、僅かな差を記載及び説明するために使用されている。ある事象又は状況と組み合わせて使用される場合には、これらの用語は、その事象又は状況が正確に発生する場合と共に、その事象又は状況がきわめて近似的に発生する場合をも包含しうる。ここで所与の値又は範囲に関して使用される「約」という用語は、一般に、その所与の値又は範囲の±１０％、±５％、±１％又は±０．５％を意味する。ここで、範囲が一方の終点から他方の終点まで、又は２つの終点の間として表現されてもよい。ここに開示される全ての範囲は、別段に指定しない限り、これらの終点を含む。「実質的に共平面の」という用語が、例えば１０μｍ、５μｍ、１μｍ又は０．５μｍなどのマイクロメートル（μｍ）単位の範囲内で同一平面に沿って広がる２つの表面を指してもよい。複数の数値又は特徴が「実質的に」同一であると言う場合には、これらの用語が、これらの値の平均の±１０％、±５％、±１％又は±０．５％の範囲内の値を指してもよい。
上記は本開示の幾つかの実施形態の特徴及び詳細な態様を概説したものである。本開示に記載の実施形態を、ここに記載の実施形態と同一の又は同様の目的を遂行するための、並びに／或いは同一の又は同様の利点を得るための他のプロセス及び構造を設計又は変更するための基礎として容易に使用することが可能である。そのような等価な構成は、本開示の精神及び範囲から逸脱するものではなく、また様々な変更、置換及び修正を本開示の精神及び範囲から逸脱することなく行うことが可能である。

Claims (18)

  1. 基板と；
    前記基板上に配置された、第１のＩＩＩ－Ｖ族層と；
    前記第１のＩＩＩ－Ｖ族層上に配置された、第２のＩＩＩ－Ｖ族層であって、前記第２のＩＩＩ－Ｖ族層は、前記第１のＩＩＩ－Ｖ族層のバンドギャップよりも高いバンドギャップを有している第２のＩＩＩ－Ｖ族層と；
    前記第２のＩＩＩ－Ｖ族層の上に配置された、ドープされたＩＩＩ－Ｖ族層と；
    前記ドープされたＩＩＩ－Ｖ族層の上に配置され、前記ドープされたＩＩＩ－Ｖ族層の上面の第１の部分を被覆して第１の接触領域を形成している金属層であって、前記ドープされたＩＩＩ－Ｖ族層の前記上面の第２の部分は前記金属層によって被覆されておらず、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第２の部分は、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第１の部分より大きな表面粗さを有している、金属層と；
    前記第２のＩＩＩ－Ｖ族層、前記ドープされたＩＩＩ－Ｖ族層、及び前記金属層の上に配置され、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第２の部分を被覆している、第１のパッシベーション層と；
    前記第１のパッシベーション層の上にコンフォーマルに配置された、第２のパッシベーション層と；
    前記第２のパッシベーション層の上に配置された、第１の誘電体層と；
    前記金属層上に配置され、前記第１及び第２パッシベーション層並びに前記第１の誘電体層を貫通して前記金属層と接触している導体構造と；
    前記ドープされたＩＩＩ－Ｖ族層から横方向に分離されたソースコンタクト及びドレインコンタクトであって、前記ソースコンタクト及びドレインコンタクトは、少なくとも、前記第１のパッシベーション層を貫通して前記第２のＩＩＩ－Ｖ族層と接触している、ソースコンタクト及びドレインコンタクトと；
    前記第１の誘電体層の上に配置された、第１のフィールドプレートと；
    前記第１のフィールドプレート及び前記第１の誘電体層の上に配置された、第２の誘電体層と；
    前記第２の誘電体層の上に配置された、第２のフィールドプレートと；
    前記第２のフィールドプレート及び前記第２の誘電体層の上に配置された、第３の誘電体層と；
    前記第３の誘電体層の上に配置された、第３のフィールドプレートと；
    前記第３のフィールドプレート及び前記第３の誘電体層の上に配置された、第４の誘電体層と；
    少なくとも前記第１、第２、第３、及び第４の誘電体層を貫通し、それぞれが前記ソースコンタクト及び前記ドレインコンタクトと接触している、少なくとも２つの相互接続構造と；
    を備えるＧａＮベースの高電子移動度トランジスタ（ＨＥＭＴ）半導体デバイス。
  2. 前記ソースコンタクト及び前記ドレインコンタクトは、前記ドープされたＩＩＩ－Ｖ族層より低い位置で前記第２のＩＩＩ－Ｖ族層とそれぞれ界面を形成している、請求項１に記載の半導体デバイス。
  3. 前記導体構造は、本体と、前記本体に接続され前記第２の誘電体層の上に位置している張出部とを有し、前記本体は、前記第１及び第２のパッシベーション層並びに前記第１及び第２の誘電体層を貫通している、請求項１に記載の半導体デバイス。
  4. 前記張出部は、前記本体より広い幅を有し、前記第３のフィールドプレートの直下に縁を有している、請求項３に記載の半導体デバイス。
  5. 前記第１のパッシベーション層は、前記ドープされたＩＩＩ－Ｖ族層及び前記金属層とコンフォーマルであり、それにより、前記第１のパッシベーション層とコンフォーマルな前記第２のパッシベーション層は、前記金属層上で第１の厚さを有し、前記金属層と離れた位置で前記第１の厚さより大きな第２の厚さを有している、請求項１に記載の半導体デバイス。
  6. 前記ドープされたＩＩＩ－Ｖ族層は幅方向に第１の幅を有し、前記金属層は前記幅方向に第２の幅を有し、前記第２の幅は前記第１の幅より小さい、請求項１に記載の半導体デバイス。
  7. 前記導体構造が前記金属層と直接に接触している、請求項１に記載の半導体デバイス。
  8. 前記金属層が前記ドープされたＩＩＩ－Ｖ族層と直接に接触している、請求項１に記載の半導体デバイス。
  9. 前記第１のパッシベーション層が前記導体構造の一部分を包囲している、請求項１に記載の半導体デバイス。
  10. 前記第１のパッシベーション層は、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第２の部分と直接に接触しており、それによって第２の接触領域を形成している、請求項１に記載の半導体デバイス。
  11. 前記第２のパッシベーション層が前記導体構造の一部分を包囲している、請求項１に記載の半導体デバイス。
  12. 前記第１のフィールドプレートは、前記導体構造の底面より高く、前記導体構造の上面より低い位置にある、請求項１に記載の半導体デバイス。
  13. 前記第２のフィールドプレートは、前記導体構造の上面より低い位置にある底面を有し、前記導体構造の上面より高い位置にある上面を有している、請求項１に記載の半導体デバイス。
  14. 前記第１、第２、及び第３のフィールドプレートの１つは、前記第１、第２、及び第３のフィールドプレートの他の１つと少なくとも垂直方向に重複している、請求項１に記載の半導体デバイス。
  15. 前記第１及び第２のフィールドプレートの何れも前記導体構造と垂直方向に重複していない、請求項１に記載の半導体デバイス。
  16. 前記第３のフィールドプレートは前記導体構造と少なくとも垂直方向に重複している、請求項１に記載の半導体デバイス。
  17. 前記基板上に且つ前記基板と前記第１のＩＩＩ－Ｖ族層との間に配置された超格子層を更に備える、請求項１に記載の半導体デバイス。
  18. 第１のＩＩＩ－Ｖ族層を基板上に形成することと；
    前記第１のＩＩＩ－Ｖ族層上に第２のＩＩＩ－Ｖ族層を形成することであって、前記第２のＩＩＩ－Ｖ族層は、前記第１のＩＩＩ－Ｖ族層のバンドギャップよりも高いバンドギャップを有していることと；
    前記第２のＩＩＩ－Ｖ族層上にドープされたＩＩＩ－Ｖ族層を形成することと；
    前記ドープされたＩＩＩ－Ｖ族層上に金属層を形成することであって、前記金属層は、前記ドープされたＩＩＩ－Ｖ族層の上面の第１の部分を被覆して第１の接触領域を形成しており、前記ドープされたＩＩＩ－Ｖ族層の前記上面の第２の部分は前記金属層によって被覆されておらず、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第２の部分は、前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第１の部分より大きな表面粗さを有していることと；
    前記第２のＩＩＩ－Ｖ族層、前記ドープされたＩＩＩ－Ｖ族層、及び前記金属層上に第１のパッシベーション層を形成することであって、前記第１のパッシベーション層は前記ドープされたＩＩＩ－Ｖ族層の前記上面の前記第２の部分を被覆していることと；
    前記第１のパッシベーション層上にコンフォーマルに第２のパッシベーション層を形成することと；
    前記第２のパッシベーション層上に第１の誘電体層を形成することと；
    前記金属層上に導体構造を形成することであって、前記導体構造は、前記第１及び第２のパッシベーション層並びに前記第１の誘電体層を貫通して前記金属層と接触していることと；
    前記ドープされたＩＩＩ－Ｖ族層から横方向に分離されたソースコンタクト及びドレインコンタクトを形成することであって、前記ソースコンタクト及びドレインコンタクトは、少なくとも、前記第１のパッシベーション層を貫通して前記第２のＩＩＩ－Ｖ族層と接触していることと；
    前記第１の誘電体層上に第１のフィールドプレートを形成することと；
    前記第１のフィールドプレート及び前記第１の誘電体層上に第２の誘電体層を形成することと；
    前記第２の誘電体層上に第２のフィールドプレートを形成することと；
    前記第２のフィールドプレート及び前記第２の誘電体層上に第３の誘電体層を形成することと；
    前記第３の誘電体層上に第３のフィールドプレートを形成することと；
    前記第３のフィールドプレート及び前記第３の誘電体層上に第４の誘電体層を形成することと；
    少なくとも前記第１、第２、第３、及び第４の誘電体層を貫通し、それぞれが前記ソースコンタクト及び前記ドレインコンタクトと接触している、少なくとも２つの相互接続構造を形成することと；
    を含む半導体デバイスの製造方法。
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