TWI803180B - 半導體記憶體結構及其形成方法 - Google Patents

Abstract

本發明實施例提供一種半導體記憶體結構，包括：隔離區，包圍主動區，位於基板中；兩字元線，位於主動區之中；位元線接點，位於兩字元線之間；第一位元線，位於位元線接點之上，位元線接點包括多晶矽，並具有下凹的頂表面。

Description

半導體記憶體結構及其形成方法

本發明實施例係有關於一種半導體記憶體裝置，且特別有關於一種位元線及其形成方法。

隨著積體電路尺寸縮小，動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)密度增加，縫隙填充製程越來越困難。可能在形成位元線接點時產生接縫，進而造成高阻值的位元線接點。

本發明一些實施例提供一種半導體記憶體結構，包括：隔離區，包圍主動區，位於基板中；兩字元線，位於主動區之中；位元線接點，位於兩字元線之間；第一位元線，位於位元線接點之上，位元線接點包括多晶矽，並具有下凹的頂表面。

本發明實施例亦提供一種半導體記憶體結構，包括：位元線接點，位於兩字元線之間的主動區上；第一位元線，包括第 一阻障層及第一導電層，位於位元線接點之上，第二位元線，包括第二阻障層及第二導電層，位於隔離區上，第一阻障層比第二阻障層厚。

本發明實施例又提供一種半導體記憶體結構的形成方法，包括：形成隔離結構包圍主動區於基板之中；形成兩字元線於主動區之中；形成開口於兩字元線之間；沉積多晶矽層具有接縫於開口之中；蝕刻多晶矽層以擴大接縫；以及沉積位元線材料於接縫之中。

100,200:半導體記憶體結構

102:基板

104:隔離區

105:蓋層

106:主動區

107:襯層

108:字元線

108a:閘極介電層

108b:阻障層

108c:導電層

114:頂層

116:半導體材料層

118:硬罩幕層

120:開口

122:位元線接點

122a:多晶矽層

124:接縫

126:位元線材料

126a:第一位元線

126b:第二位元線

128:阻障層

128e:延伸部分

130:導電層

132:硬罩幕層

134:凹槽

136:隔離層

140:電容接點

142:矽化物

144:電容

1-1,2-2:線

H:高度差

以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地表現出本發明實施例的技術特徵。

第1圖係根據一些實施例繪示出半導體記憶體結構之上視圖。

第2A-2E、2F-1、2F-2、2G圖係根據一些實施例繪示出形成半導體記憶體結構之各階段剖面圖。

第3A-3C、3D-1、3D-2圖係根據另一些實施例繪示出形成半導體記憶體結構之各階段剖面圖。

第1圖係根據一些實施例繪示出半導體記憶體結構 100之上視圖。第2A-2E、2F-1、2F-2、2G圖係根據一些實施例繪示出形成半導體記憶體結構100之各階段剖面圖。第2A-2E、2F-1圖繪示出第1圖中沿線1-1而得的半導體記憶體結構100的剖面圖。第2F-2、2G圖繪示出第1圖中沿線2-2而得的半導體記憶體結構100的剖面圖。

如第1圖所繪示，半導體記憶體結構100包括隔離區104包圍主動區106。位元線接點122形成於兩字元線108之間，位元線126形成於位元線接點122之上，並在上視圖中與字元線108垂直。如第2A圖所繪示，提供基板102。基板102可為半導體基板，其可包括元素半導體或合金半導體。此外，基板102也可以是絕緣層上覆半導體(semiconductor on insulator，SOI)。基板102可為N型或P型的導電類型。接著，形成一頂層114於基板102之上，並形成墊層於頂層114之上(未繪示)。頂層114可作為基板102及墊層之間的緩衝層，墊層可為隔離層，且可做為後續蝕刻的停止層。頂層114為氧化物例如氧化矽。墊層可為SiN、SiCN、SiOC、SiOCN、其他可用的材料，或上述之組合。

接著，以圖案化製程例如微影及蝕刻製程形成溝槽以定義主動區106(未繪示)。在一些實施例中，溝槽包圍主動區106。

接著，在溝槽的側壁及底表面順應性地形成襯層107。襯層107可用以保護主動區106，使其在後續製程中(例如退火或蝕刻製程中)不受損害。在一些實施例中，襯層107以氧化物例如氧化矽製成。

接著，在溝槽中形成隔離結構104。隔離結構104可以氮化矽、氧化矽、其他介電材料、或上述之組合製成。之後，平坦化隔離結構104以露出墊層的頂表面(未繪示)。接著，移除墊層露出頂層114的上表面(未繪示)。在一些實施例中，以濕蝕刻製程或乾蝕刻製程移除墊層，濕蝕刻製程可包括使用磷酸(H₃PO₄)溶液。

接著，進行圖案化製程例如微影及蝕刻製程在主動區106中以及隔離結構104中形成溝槽(未繪示)。由於蝕刻製程在主動區106以及隔離結構104中的蝕刻速率不同，因此在主動區106中以及隔離結構104所形成的溝槽深度不同。在一些實施例中，隔離結構104中的溝槽比主動區106中的溝槽深。

接著，在主動區106中以及隔離結構104的溝槽中形成字元線108。字元線108包括閘極介電層108a、阻障層108b、及導電層108c。其中，閘極介電層108a形成於主動區106中溝槽的側壁及底表面上。可於主動區106中溝槽以及隔離結構104中溝槽的側壁及底表面形成阻障層108b，以防止後續形成的導電材料擴散。接著，以導電層108c填充主動區106以及隔離結構104中溝槽內阻障層108b之間的空間。

在一些實施例中，閘極介電層108a可包括氧化矽、氮化矽、或氮氧化矽、高介電常數(high-k)(亦即介電常數大於3.9)之介電材料例如HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、HfZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、AlSiO、(Ba、Sr)TiO₃、Al₂O₃、或 上述之組合。在一些實施例中，閘極介電層108a以熱氧化製程例如快速熱製程(rapid thermal processing，RTP)原位蒸氣產生(in-situ steam generation，ISSG)形成於主動區106內的溝槽中。

在一些實施例中，阻障層108b以金屬材料製成。阻障層108b的材料可為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、或上述之組合。導電層108c包括金屬材料(例如鎢、鋁、或銅)、金屬合金、或上述之組合。

接著，進行蝕刻製程回蝕主動區106中以及隔離結構104中的導電層108c及阻障層108b至想要的高度以形成字元線108。

接著，以蓋層105填充字元線108上方的溝槽，並覆蓋基板102。在一些實施例中，蓋層105及隔離結構104包括氮化物例如SiN、SiCN、SiOC、SiOCN。

接著，在蓋層105上方沉積半導體材料層116，並在半導體材料層116上方沉積硬罩幕層118。半導體材料層116可包括多晶矽(polysilicon)。硬罩幕層118可包括氧化物例如氧化矽。接著，以圖案化製程例如微影及蝕刻製程形成開口120於字元線108之間的主動區106上。在一些實施例中，開口120穿過硬罩幕層118、半導體材料層116、蓋層105及主動區106。接著，如第2B圖中所繪示，順應性地沉積多晶矽層122a於開口120的側壁及底表面上，且覆蓋硬罩幕層118的上表面。接縫124形成於開口120中的多晶矽層122a之中。

接著，如第2C圖中所繪示，蝕刻多晶矽層122a以擴大接縫124。在一些實施例中，蝕刻製程去除了硬罩幕層118上表面及側壁上的多晶矽層122a，並露出硬罩幕層118上表面及側壁。餘留在開口120中的多晶矽層122a在字元線108之間的主動區106上形成位元線接點122。在一些實施例中，在蝕刻多晶矽層122a後，多晶矽層122a的最高點與半導體材料層116的上表面大抵上齊平。此外，在蝕刻多晶矽層122a後，多晶矽層122a具有彎曲且下凹的頂表面。在一些實施例中，蝕刻多晶矽層122a的製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻、或上述之組合)。在一些實施例中，乾蝕刻的蝕刻流量為10sccm至20sccm。

接著，如第2D圖中所繪示，以蝕刻製程移除硬罩幕層118以露出半導體材料層116的上表面。蝕刻製程可包括乾蝕刻製程(例如反應離子蝕刻、非等向性電漿蝕刻)、濕蝕刻製程、或上述之組合。

接著，如第2E圖中所繪示，形成位元線材料126於擴大的接縫124及開口120之中，並覆蓋位元線接點122的上方。位元線材料126包括阻障層128及導電層130。在形成導電層130之前，可於接縫124的側壁及底部形成阻障層128。阻障層128的材料可為鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)、其他合適的材料、或上述之組合。導電層130包括金屬材料(例如鎢、鋁、或銅)、金屬合金、或上述之組合。根據一些實施例，可以原子層沉積製程沉積位元線材料126的阻障層128及導電層130。

在一些實施例中，阻障層128具有延伸部分128e形成於擴大的接縫124之中。在一些實施例中，延伸部分128e延伸於位元線接點122之中。在一些實施例中，由於擴大了接縫124，阻障層128的延伸部分128e的上表面比下表面寬。並且，阻障層128的延伸部分128e比位元線接點122窄。

在一些實施例中，由於位元線126材料的阻障層128及導電層130係順應性地形成於位元線接點122之上，位元線126材料的導電層130在位元線接點122上方具有下凹的上表面。

接著，如第2F-1中所繪示，形成硬罩幕層132於位元線材料126之上。硬罩幕層132可包括氮化物例如SiN、SiCN、SiOC、SiOCN。硬罩幕層132可為多層結構，每一層硬罩幕層132的材料可相同或不同。接著，如第2F-2圖中所繪示，以圖案化製程例如微影及蝕刻製程形成第一位元線126a及第二位元線126b。第一位元線126a位於位元線接點122之上，且第二位元線126b位於第一位元線126a旁的隔離結構104之上。

根據一些實施例，在形成第一位元線126a的過程中，移除了第一位元線126a兩側的位元線接點材料122，而在第一位元線126a兩側的基板102中形成凹槽134。在一些實施例中，為了將位元線接點材料122徹底移除，凹槽134的底表面低於位元線接點122的底表面。

由於在位元線接點122上方的第一位元線126a的阻障層128具有延伸部分128e，第一位元線126a的阻障層128比第二位 元線126b的阻障層128厚。此外，由於位元線126材料的導電層130在位元線接點122上方具有下凹的上表面，第一位元線126a的頂表面低於第二位元線126b的頂表面，第一位元線126a與第二位元線126b的高度差為H。在一些實施例中，第一位元線126a的導電層130與第二位元線126b的導電層130的厚度大抵相同。

接著，如第2G圖中所繪示，在位元線126a及126b之間及之上順應性地沉積間隔物結構136。間隔物結構136可提供位元線126側壁的隔離。間隔物結構136可為多層結構。間隔物結構136可包括氧化物、氮化物、其他可用的材料、或上述之組合。在一些實施例中，間隔物結構136填充凹槽134以形成隔離結構136。在一些實施例中，隔離結構136的底表面低於位元線接點122的底表面。

接著，以圖案化製程例如微影及蝕刻製程在位元線126a及126b之間形成溝槽(未繪示)。先在溝槽中形成電容接點140。電容接點140可包括多晶矽材料。接著，在電容接點140上形成矽化物142。矽化物142可降低電容接點140與後續形成的電容之間的阻值。接著，在矽化物142上形成電容144。

電容144可包括底電極、頂電極、及夾於其中的介電質(未繪示)。底電極及頂電極可包括TiN、TaN、TiAlN、TiW、WN、Ti、Au、Ta、Ag、Cu、AlCu、Pt、W、Ru、Al、Ni、金屬氮化物、或上述之組合。介電質可包括高介電常數介電材料例如HfO₂、LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃、BaTiO₃、BaZrO、Hf^fZrO、HfLaO、HfTaO、HfSiO、HfSiON、HfTiO、LaSiO、 AlSiO、(Ba、Sr)TiO₃、Al₂O₃、或上述之組合。

如上所述，藉由擴大位元線接點材料122的接縫124，並將位元線126的阻障層128填入擴大的接縫124之中，可降低位元線接點122電阻。此外，位元線接點122上的位元線126的位置較低，位元線接點122亦較短，可降低位元線126至電容接點140之間的寄生電容。

第3A-3C、3D-1、3D-2圖係根據一些實施例繪示出形成半導體記憶體結構200之各階段剖面圖。其中與前述實施例相同或相似的製程或元件將沿用相同的元件符號，其詳細內容將不再贅述。與前述實施例的差別在於，如第3A圖所示，在蝕刻位元線接點材料122，擴大接縫124之後，接縫124兩側的位元線接點122具有平坦的上表面。

如第3A圖中所繪示，蝕刻位元線接點122以擴大接縫124且露出硬罩幕層118的上表面及側壁。在一些實施例中，在蝕刻位元線接點122後，位元線接點122的上表面與半導體材料層116的上表面大抵上齊平。與第2C圖所示的實施例相較之下，第3A圖所示的實施例的蝕刻量較少，因此在接縫124兩側的位元線接點122產生平坦的頂表面。在一些實施例中，乾蝕刻的蝕刻流量為20sccm至30sccm。

接著，如第3B圖中所繪示，以蝕刻製程移除硬罩幕層118以露出半導體材料層116的上表面。

接著，如第3C圖中所繪示，形成位元線材料126於接 縫124及開口120之中，並覆蓋基板102的上方。位元線材料126包括阻障層128及導電層130。在形成導電層130之前，可於接縫124的中形成阻障層128。形成第3C圖中位元線材料126的製程及材料可與形成第2E圖中位元線材料126的製程及材料相同或相似，於此不重述。

在一些實施例中，由於接縫124兩側的位元線接點122具有平坦的頂表面，而位元線126材料的阻障層128及導電層130係順應性地形成於位元線接點122之上，位元線126材料的導電層130在位元線接點122上方亦具有平坦的上表面。

接著，如第3D-1圖中所繪示，形成硬罩幕層132於位元線材料126之上。形成第3D-1圖中硬罩幕層132的製程及材料可與形成第2F-1圖中硬罩幕層132的製程及材料相同或相似，於此不重述。

接著，如第3D-2圖中所繪示，以圖案化製程例如微影及蝕刻製程形成第一位元線126a及第二位元線126b。第一位元線126a位於位元線接點122之上，且第二位元線126b位於第一位元線126a旁的隔離結構104之上。形成第3D-2圖中第一位元線126a及第二位元線126b的製程及材料可與形成第2F-2圖中第一位元線126a及第二位元線126b的製程及材料相同或相似，於此不重述。

在一些實施例中，第一位元線126a的導電層130的底表面與第二位元線126b的導電層130的底表面大抵齊平。第一位元線126a的阻障層128比第二位元線126b的阻障層128厚。因此，可 藉以降低電阻。

如上所述，藉由擴大位元線接點材料122的接縫124，並將位元線126的阻障層128填入擴大的接縫124之中，可降低電阻。藉由控制蝕刻位元線接點材料122的製程參數，位元線接點材料122上位元線126的導電層130可與隔離區104上位元線126的導電層130大抵齊平。

綜上所述，藉由蝕刻製程擴大位元線接點的接縫，再於接縫中填入位元線的阻障層，可降低位元線接點電阻。此外，較短的位元線接點以及較低的位元線位置均可降低寄生電容。

102:基板

104:隔離區

105:蓋層

106:主動區

107:襯層

108:字元線

114:頂層

116:半導體材料層

118:硬罩幕層

122:位元線接點

126:位元線材料

128:阻障層

128e:延伸部分

130:導電層

1-1:線

Claims (12)

1. 一種半導體記憶體結構，包括：一隔離區，包圍一主動區，位於一基板中；兩字元線，位於該主動區之中；一位元線接點，位於兩字元線之間；一第一位元線，位於該位元線接點之上；其中該位元線接點包括多晶矽，並具有一下凹的頂表面。
2. 如請求項1之半導體記憶體結構，更包括：一第二位元線，位於該第一位元線旁的該隔離區上；其中該第一位元線的一頂表面低於該第二位元線的一頂表面。
3. 如請求項2之半導體記憶體結構，其中該第一位元線及該第二位元線分別包括一阻障層及一導電層，其中該第一位元線的該阻障層比該第二位元線的該阻障層厚。
4. 如請求項3之半導體記憶體結構，其中該第二位元線的該導電層的一底表面與該第一位元線的該導電層的一底表面大抵齊平。
5. 如請求項1之半導體記憶體結構，其中該第一位元線包括一第一阻障層，其中該第一阻障層具有一延伸部分延伸於該位元線接點之中，其中該延伸部分比該位元線接點窄。
6. 如請求項5之半導體記憶體結構，其中該延伸部分的一上表面比該延伸部分的一下表面寬。
7. 如請求項2之半導體記憶體結構，更包括： 一電容接點，位於該第一位元線及該第二位元線之間；一電容，位於該電容接點之上；以及一隔離結構，位於該位元線接點及該電容接點之間；其中該隔離結構的一底表面低於該位元線接點的一底表面。
8. 一種半導體記憶體結構的形成方法，包括：形成一隔離結構包圍一主動區於一基板之中；形成兩字元線於該主動區之中；形成一開口於兩字元線之間；沉積一多晶矽層具有一接縫於該開口之中；蝕刻該多晶矽層以擴大該接縫；以及沉積一位元線材料於該接縫之中。
9. 如請求項8之半導體記憶體結構的形成方法，其中在蝕刻該多晶矽層之後，該多晶矽層具有一彎曲且下凹的頂表面。
10. 如請求項8之半導體記憶體結構的形成方法，更包括：沉積一第一硬罩幕層於該基板之上；形成該開口於該第一硬罩幕層之中；順應性地沉積該多晶矽層於該開口之中及該第一硬罩幕層之上；以及在擴大該接縫之後，移除該第一硬罩幕層；其中在蝕刻該多晶矽層之後，露出該第一硬罩幕層的一上表面 及一側壁。
11. 如請求項8之半導體記憶體結構的形成方法，更包括：沉積一隔離層於該主動區上；沉積一半導體材料層於該隔離層上；在擴大該接縫之後，該多晶矽層的一最高點與該半導體材料層的一頂表面大抵上齊平。
12. 如請求項8之半導體記憶體結構的形成方法，其中在蝕刻該多晶矽層之後，該接縫兩側的該多晶矽層具有平坦的一上表面。

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